TWI752715B - 使用及或反閘及或及反閘的正反器電路及多位元正反器電路 - Google Patents

Abstract

一種使用及或反閘及或及反閘的正反器電路包括：多工器單元，具有在第一信號與第二信號之間進行選擇的多工器；主單元，具有兩個或及反閘，其中第一或及反閘耦合在第一節點（N1）與第三節點（N3）之間，第二或及反閘耦合在第二節點（N2）與第四節點（N4）之間；從單元，具有兩個及或反閘，其中第一及或反閘耦合在第三節點（N3）與第五節點（N5）之間，第二及或反閘耦合在第四節點（N4）與第六節點（N6）之間；以及時鐘，用於控制所述兩個及或反閘及所述兩個或及反閘，所述時鐘連接到第一及或反閘及第二及或反閘以及第一或及反閘及第二或及反閘。

Description

使用及或反閘及或及反閘的正反器電路及多位元正反器電路

本發明實施例是有關於一種使用及或反閘及或及反閘的正反器電路及多位元正反器電路。

傳統的正反器(flip-flop)使用由一個或多個緩衝電路進行的時脈反相。因此，在時脈路徑上存在較多消耗功率的裝置。此外，傳統正反器中的傳輸閘通常佔據積體電路的相對大的面積，這可能需要分配積體電路(integrated circuit，IC)的有價值的基板面(real estate)且繼而增加IC的設計複雜性。

本申請的一些實施例提供一種使用及或反(AOI)閘及或及反(OAI)閘的正反器電路，所述電路包括：多工器單元，具有在第一信號與第二信號之間進行選擇的多工器；主單元，具 有兩個或及反(OAI)閘，其中所述兩個或及反(OAI)閘中的第一或及反閘耦合在第一節點(N1)與第三節點(N3)之間，所述兩個或及反(OAI)閘中的第二或及反閘耦合在第二節點(N2)與第四節點(N4)之間；從單元，具有兩個及或反(AOI)閘，其中所述兩個及或反(AOI)閘中的第一及或反閘耦合在所述第三節點(N3)與第五節點(N5)之間，所述兩個及或反(AOI)閘中的第二及或反閘耦合在所述第四節點(N4)與第六節點(N6)之間；以及時鐘，用於控制所述兩個及或反閘及所述兩個或及反閘，其中所述時鐘連接到所述第一及或反閘及所述第二及或反閘以及所述第一或及反閘及所述第二或及反閘。

此外，本申請的其他實施例提供一種使用及或反(AOI)閘及或及反(OAI)閘的正反器電路，所述電路包括：多工器單元，具有在第一信號與第二信號之間進行選擇的多工器；主單元，具有兩個及或反(AOI)閘，其中所述兩個及或反(AOI)閘中的第一及或反閘耦合在第一節點(N1)與第三節點(N3)之間，所述兩個及或反(AOI)閘中的第二及或反閘耦合在第二節點(N2)與第四節點(N4)之間；從單元，具有兩個或及反(OAI)閘，其中所述兩個或及反(OAI)閘中的第一或及反閘耦合在所述第三節點(N3)與第五節點(N5)之間，所述兩個或及反(OAI)閘中的第二或及反閘耦合在所述第四節點(N4)與第六節點(N6)之間；以及時鐘，用於控制所述兩個及或反閘及所述兩個或及反閘，其中所述時鐘連接到所述第一及 或反閘及所述第二及或反閘以及所述第一或及反閘及所述第二或及反閘。

另外，本申請的其他實施例提供一種使用及或反(AOI)閘及或及反(OAI)閘的多位元正反器電路，所述多位元正反器電路包括：時鐘，用於生成時脈信號；多個電路，由所述時鐘控制，其中所述多個電路中的每一者進一步包括：多工器，具有在第一信號與第二信號之間進行選擇的多工器；主電路，具有兩個或及反(OAI)閘，其中所述兩個或及反(OAI)閘中的第一或及反閘耦合在第一節點(N1)與第三節點(N3)之間，所述兩個或及反(OAI)閘中的第二或及反閘耦合在第二節點(N2)與第四節點(N4)之間；從電路，具有兩個及或反(AOI)閘，其中所述兩個及或反(AOI)閘中的第一及或反閘耦合在所述第三節點(N3)與第五節點(N5)之間，所述兩個及或反(AOI)閘中的第二及或反閘耦合在所述第四節點(N4)與第六節點(N6)之間；其中所述時鐘連接到所述第一及或反閘及所述第二及或反閘以及所述第一或及反閘及所述第二或及反閘。

另外，本申請的其他實施例提供一種使用及或反(AOI)閘及或及反(OAI)閘的多位元正反器電路，所述多位元正反器電路包括：時鐘，用於生成時脈信號；多個電路，由所述時鐘控制，其中所述多個電路中的每一者進一步包括：多工器，具有在第一信號與第二信號之間進行選擇的多工器；主電 路，具有兩個及或反(AOI)閘，其中所述兩個及或反(AOI)閘中的第一及或反閘耦合在第一節點(N1)與第三節點(N3)之間，所述兩個及或反(AOI)閘中的第二及或反閘耦合在第二節點(N2)與第四節點(N4)之間；從電路，具有兩個或及反(OAI)閘，其中所述兩個或及反(OAI)閘中的第一或及反閘耦合在所述第三節點(N3)與第五節點(N5)之間，所述兩個或及反(OAI)閘中的第二或及反閘耦合在所述第四節點(N4)與第六節點(N6)之間；其中所述時鐘連接到所述第一及或反閘及所述第二及或反閘以及所述第一或及反閘及所述第二或及反閘。

100:電子裝置

1000:單位正反器塊/正反器塊

1100:掃描鏈多工器

1101、2101B、A11、A21、A12、A22、B11、B21:輸入

1200、2200A、2200B、3200、3200A:主鎖存電路/主裝置

1300、2300A、3300、3300A:從鎖存電路/從裝置

1301、2301B、C11、C21:輸出

1400、2400:時脈借取功能模組

1401:時脈信號

1510:傳輸閘正反器曲線

1520:AOI正反器曲線

2000:多位正反器塊

2000A:第一位正反器塊

2000B:第二位正反器塊

2100A、2100B、3100、3120:多工器

2101A:第一位輸入

2210、2310:第一步驟

2220、2320:第二步驟

2230、2330:第三步驟

2240、2340:第四步驟

2250、2350:第五步驟

2300B、3300B、3300_1、3300_2、3300_3、3300_4、4300E1、4300E2、4300F1、4300F2、5300、5200G、5200H、6200、6300_I、6300J:從裝置

3200B、3200_1、3200_2、3200_3、3200_4、4200E1、4200E2、5200、5300G、5300G、6300、6200_I、6200J:主裝置

2301A:第一位輸出

2401:時脈

3000:閘級電路/掃描正反器電路/電路

3000A、3000B:主-從塊

3101:輸入信號SI/信號SI/掃描輸入SI信號/掃描輸入信號(第二信號)SI/SI信號

3102:輸入信號SE/信號SE/掃描賦能信號SE/SE

3103:輸入信號D/信號D/資料信號(第一信號)D

3110:第一反相器

3200_1_1、3200_1_2、3200_1_3、3200_2_1、3200_2_2、3200_2_3、3200_3_1、3200_3_2、3200_3_3、3200_4_1、3200_4_2、3200_4_3、3200A_1、3200A_2、3200A_3、3200B_1、3200B_2、3200B_3、3300_1_1、3300_1_2、3300_1_3、3300_2_1、3300_2_2、3300_2_3、3300_3_1、3300_3_2、3300_3_3、3300_4_1、3300_4_2、3300_4_3、3300A_1、3300A_2、3300A_3、3300B_1、3300B_2、3300B_3、4411、4412、4421、4422、4431、4432、4441、4442、M11、 M12、M13、M14、M15、M16、M17、M18、M19、M20、M21、M22、M23、M24、M25、M26、M27、M28、M29、M30、M31、M32、M33、M34、M35、M36、M37、M38、M39、M40、M41、M42:電晶體

3200_OAI_1、3200_OAI_2:OAI邏輯閘/OAI閘/閘

3201、3202、3306:輸出信號/信號

4200:主鎖存電路

6201、6203、6205’:信號

6205:掃描賦能信號SE/信號

3210:第二反相器/反相器

3300_AOI_1、3300_AOI_2、5200_AOI_1、5200_AOI_2、6300_AOI_1、6300_AOI_2:AOI邏輯閘

3303、3304、3305:輸出/輸出信號/信號

3307:輸出信號Q/輸出信號

3308:同步時脈信號CP/時脈信號CP/時脈同步信號/CP/時脈信號/信號

3310:第三反相器/反相器

4000:掃描正反器電路

4000E1、4000F1、4200F1:第一位正反器

4000E2、4000F2、4200F2:第二位正反器

4300:從鎖存電路

4400:時脈借取電路

4410、4420、4430、4440:反相器/時脈借取元件

5000:負載

5000K1:第一位

5000K2:第二位

5200:主裝置/正反器胞元

5300:從裝置/正反器胞元

5500、5500G、5500K、5500L、6510:本地時脈緩衝器

6000:電路

6200_OAI_1、6200_OAI_2:OAI邏輯閘

6200_I_1、6200_I_2、6200_I_3、6300_I_1、6300_I_2、6300_I_3:邏輯閘

6520、6530、6540、6550:時脈借取單元

CP:同步時脈信號/時脈信號

D:輸入信號/資料信號(第一信號)

N1:第一節點/節點

N2:第二節點/節點

N3:第三節點/節點

N4:第四節點/節點

N5:第五節點/節點

N6:第六節點/節點

Q:輸出信號

SE:輸入信號/掃描賦能信號

SI:輸入信號/信號/掃描輸入/掃描輸入信號(第二信號)

VBB、VDD、VPP、VSS:電壓

結合附圖閱讀以下詳細說明，會最佳地理解本發明的各方面。應注意，根據業內標準慣例，各種特徵並非是按比例繪製。事實上，為使論述清晰起見，可任意增大或減小各種特徵的尺寸。

圖1是根據示例性實施例的單位正反器塊(single-bit flop block)的方塊圖。圖2是根據示例性實施例的多位正反器塊的方塊圖。

圖3是根據示例性實施例僅具有六個時鐘連接電晶體(clock-connected transistor)的主-從塊(master-slave block)的兩個電晶體級電路圖。

圖4是根據示例性實施例僅具有六個時鐘連接電晶體的主-從塊的兩個電晶體級電路圖。

圖5A是根據示例性實施例的主-從塊的閘級電路圖。

圖5B是根據示例性實施例的或及反(OR-AND-Invert，OAI)邏輯閘以及及或反(AND-OR-Invert，AOI)邏輯閘及相應真值表的示例性電路圖。

圖6是根據示例性實施例與圖5A中的電路對應的主-從塊的電晶體級電路圖。

圖7是根據示例性實施例與圖5A中的電路對應的主-從塊的另一電晶體級電路圖。

圖8是根據示例性實施例具有時脈借取的主-從塊的閘級電路圖。

圖9是根據示例性實施例的圖8中具有時脈借取的主-從塊的電晶體級電路圖。

圖10是根據示例性實施例的圖8中具有時脈借取的主-從塊的另一電晶體級電路圖。

圖11是根據示例性實施例的多位正反器的電晶體級電路圖。

圖12是根據示例性實施例的多位正反器的另一電晶體級電路圖。

圖13是根據示例性實施例具有本地時脈緩衝器的主-從塊的閘級電路圖。

圖14是根據示例性實施例與圖13對應的具有本地時脈緩衝器的主-從塊的電晶體級電路圖。

圖15是根據示例性實施例的傳輸閘正反器及AOI正反器的功耗降低與資料活動的關係的圖。

圖16是根據示例性實施例與圖13對應的具有本地時脈緩衝器的主-從塊的另一電晶體級電路圖。

圖17是根據示例性實施例具有本地時脈緩衝器及時脈借取的主-從塊的閘級電路圖。

圖18是根據示例性實施例與圖17對應的具有本地時脈緩衝器及時脈借取的主-從塊的電晶體級電路圖。

圖19是根據示例性實施例與圖17對應的具有本地時脈緩衝器及時脈借取的主-從塊的另一電晶體級電路圖。

圖20是根據示例性實施例具有本地時脈緩衝器的多位元正反器的電晶體級電路圖。

圖21是根據示例性實施例具有本地時脈緩衝器的多位元正反器的另一電晶體級電路圖。

圖22是根據示例性實施例用於使用AOI複合閘(complex gate)及OAI複合閘來降低正反器電路功率的方法的流程圖。

圖23是根據示例性實施例用於使用AOI複合閘及OAI複合閘來降低正反器電路功率的另一方法的流程圖。

以下公開內容提供用於實施所提供主題的不同特徵的許多不同的實施例或實例。以下闡述元件及構造的具體實例以簡化本發明。當然，這些僅為實例且不旨在進行限制。例如，以下說明中將第一特徵形成在第二特徵之上或第二特徵上可包括其中第一特徵與第二特徵被形成為直接接觸的實施例，且也可包括其中第一特徵與第二特徵之間可形成有額外特徵、從而使得所述第一特徵與所述第二特徵可能不直接接觸的實施例。另外，本發明可能在各種實例中重複使用參考編號及/或字母。這種重複使用是出於簡潔及清晰的目的，而不是自身表示所論述的各種實施例及/或配置之間的關係。

此外，為易於說明，本文中可能使用例如“在...下方(beneath)”、“在...下面(below)”、“下部的(lower)”、“在...上方(above)”、“上部的(upper)”等空間相對性用語來闡述圖中所示的一個元件或特徵與另一(些)元件或特徵的關係。所述空間相對性用語旨在除圖中所繪示的取向外還囊括裝置在使用或操作中的不同取向。設備可具有其他取向(旋轉90度或其他取向)，且本文中所用的空間相對性描述語可同樣相應地進行解釋。

及或反(AOI)邏輯及AOI閘是由一個或多個與(AND)閘與後面的一個反或(NOR)閘的組合構成的兩級複構(或複合)邏輯功能。可使用互補金屬氧化物半導體(Complementary Metal Oxide Semiconductor，CMOS)技術高效 地構造AOI胞元，其中電晶體閘的總數與使用反及(NAND)邏輯或者反或邏輯的相同構造相當。AOI邏輯的補數(complement)是其中或(OR)閘在反及閘之前的或及反(OAI)邏輯。可將AOI閘實作成使得電晶體(或者閘)的總數少於及(AND)功能、反(NOT)功能及或(OR)功能被單獨實作時的情況。這可使得速度提高、功率降低、面積變小以及潛在地製作成本變低。例如，與使用2輸入反及閘(4個電晶體)、反相器(2個電晶體)及2輸入反或閘(4個電晶體)的10個電晶體相比，在CMOS中，2-1 AOI閘可由6個電晶體構成。

傳輸閘正反器可具有連接到時鐘的十二個電晶體，在每一胞元內包括兩個最小大小的反相器。當通過實作AOI複合閘將時鐘連接電晶體的數目從十二個減少到八個時，功耗可降低(例如，降低百分之十八)。

根據以下圖示，通過改變電晶體的對應放置形式，主-從電路可具有不同的變體。根據以下圖示，變體可具有六個時鐘連接電晶體。可通過複製主-從電路來實作多位元正反器。根據以下圖示，可在設計中實作時脈借取功能。

圖1是根據示例性實施例的單位正反器塊的方塊圖。根據一些實施例，單位正反器塊1000包括掃描鏈多工器1100、主鎖存電路(或“主裝置”)1200及從鎖存電路(或“從裝置”)1300。掃描鏈測試是利用可測性設計(Design for Testability，DFT)方法檢測IC中製造故障的各種技術之一。如圖1所繪示， 可實作一個或多個掃描正反器以對IC執行掃描鏈測試。將輸入1101傳送到掃描鏈多工器1100中，然後傳送到主鎖存電路1200，然後傳送到從鎖存電路1300，且發送出輸出1301。作為選項，單位正反器塊1000可另外包括時脈借取功能模組1400。將時脈信號1401傳送到時脈借取功能模組1400，然後傳送到主鎖存電路1200及從鎖存電路1300。根據一些實施例，正反器塊1000是單位實施方案。如下將說明，可複製單位正反器塊1000以產生多位正反器塊。

圖2是根據示例性實施例的多位正反器塊的方塊圖。根據一些實施例，多位正反器塊2000包括第一位正反器塊2000A及第二位正反器塊2000B。第一位正反器塊2000A包括多工器(MUX)2100A、主鎖存電路2200A、從鎖存電路2300A。將第一位輸入2101A傳送到多工器2100A，且從從鎖存電路2300A發送出第一位輸出2301A。第二位元正反器塊2000B具有類似的配置，具有多工器2100B、主裝置2200B及從裝置2300B，對應的輸入及輸出是2101B及2301B。根據一些實施例，時脈借取功能模組2400由所有位元共用，其中時脈2401通過時脈借取功能模組而傳送以控制所有位元的主裝置(2200A及2200B)及從裝置(2300A及2300B)。根據一些實施例，多工器2100A及2100B可用於除掃描鏈以外的目的。

圖3及圖4是僅具有六個時鐘連接電晶體的主-從塊的四個電晶體級電路圖。圖5A是根據示例性實施例與圖3及圖4對 應的主-從塊的閘級電路圖。以下將一起闡述圖3、圖4及圖5A。

圖5A中的閘級電路3000被配置成接收輸入信號SI 3101、SE 3102及D 3103，並基於同步時脈信號CP 3308來提供輸出信號Q 3307。信號SI 3101、SE 3102及D 3103被傳送到多工器3120，多工器3120的輸出被傳送到主鎖存電路3200。同步時脈信號CP 3308被傳送到主裝置3200及從裝置3300。在反相器3310的輸出端上接收輸出。OAI邏輯閘(3200_OAI_1及3200_OAI_2)及AOI邏輯閘(3300_AOI_1及3300_AOI_2)根據以下圖5B所示的相應真值表而運作。時脈信號CP 3308運作以控制主裝置3200及從裝置3300的斷開及閉合。例如，當時脈信號CP 3308為高時，從裝置3300斷開且主裝置3200鎖存所述信號；相比之下，當時脈信號CP 3308為低時，主裝置3200斷開且從裝置3300鎖存所述信號。在以下論述的其他實施例中，時脈信號CP以類似的方式運作以控制主裝置及從裝置的斷開及閉合，將在以下段落中論述細節。根據一些實施例，輸入信號D 3103可為從待測試電路的邏輯閘的相應子集提供的資料信號(第一信號)。根據一些實施例，資料信號(第一信號)3103可包括基於邏輯閘的相應子集的邏輯操作而生成的資料。輸入信號SI 3101可為被實作成提供掃描測試的掃描輸入信號(第二信號)。根據一些實施例，掃描輸入SI信號3101可包括一個或多個測試模式，所述一個或多個測試模式被實作成檢測掃描正反器電路的 故障。掃描輸入信號(第二信號)可由自動測試模式生成器(automatic test pattern generator，ATPG)提供。輸入信號SE 3102可為掃描賦能信號(scan-enable signal)，所述掃描賦能信號被實作成選擇性地使掃描正反器電路3000在正常模式或掃描測試模式下運作。根據一些實施例，時脈同步信號3308可為時脈信號，所述時脈信號被實作成為輸出信號3307提供時鐘參考以使其遵循資料信號(第一信號)D 3103或掃描輸入信號(第二信號)SI 3101，此視為掃描正反器電路3000選擇的運作模式而定。

根據一些實施例，掃描正反器電路3000包括第一反相器3110、多工器3120、第二反相器3210、主鎖存電路(主裝置)3200、從鎖存電路(從裝置)3300及第三反相器3310。根據一些實施例，多工器3120被配置成基於掃描賦能信號SE 3102選擇性地將資料信號(第一信號)D 3103或掃描輸入信號(第二信號)SI 3101耦合到主鎖存電路3200及從鎖存電路3300。例如，當SE 3102被置位元(assert)成邏輯低狀態(例如，邏輯“0”)時，多工器3120可將資料信號(第一信號)D 3103耦合到主鎖存電路3200及從鎖存電路3300。相比之下，當SE 3102被置位元成邏輯高狀態(例如，邏輯“1”)時，則多工器3120可將SI信號3101耦合到主鎖存電路3200及從鎖存電路3300。根據一些實施例，當資料信號(第一信號)D 3103被選擇成耦合到主鎖存電路3200及從鎖存電路3300時，主鎖存電路3200及從鎖 存電路3300被配置成基於時脈信號CP 3308使輸出信號3307遵循資料信號(第一信號)D 3103。如較早所論述，OAI閘及AOI閘中的每一者根據圖5B所示的相應真值表而運作，且當時脈信號CP 3308為高時，從裝置3300斷開，且主裝置3200鎖存所述信號；相比之下，當時脈信號CP 3308為低時，主裝置3200斷開，且從裝置3300鎖存所述信號。根據一些實施例，多工器3120接收輸入信號SI 3101、SE 3102及D 3103，以產生輸出信號3201且饋送到OAI閘3200_OAI_1，3201也被饋送到反相器3210以變成信號3202，然後信號3202被傳送到OAI閘3200_OAI_2。在OAI閘及AOI閘上根據圖5B所示的對應邏輯真值表利用時脈信號CP 3308執行邏輯操作。閘3200_OAI_1的輸出是3303，且閘3200_OAI_2的輸出是3304，這兩個輸出分別被傳送到從裝置3300中的閘3300_AOI_1及3300_AOI_2。再次根據圖5B所示的對應邏輯真值表利用時脈信號CP 3308執行邏輯操作。輸出3305被傳送到反相器3310，以產生輸出信號Q 3307。

圖3是根據示例性實施例僅具有六個時鐘連接電晶體的主-從塊的兩個電晶體級電路圖(情景1及情景2)。圖4是根據示例性實施例僅具有六個時鐘連接電晶體的主-從塊的兩個電晶體級電路圖(情景3及情景4)。圖5A是與圖3中的情景1及2對應的閘級電路。圖13是與圖4中的情景3及4對應的閘級電路。圖5A中的主裝置由兩個OAI實作，且從裝置由兩個AOI實 作。因此，如圖3所示，在情景1中，主裝置3200_1由兩個OAI實作，且從裝置3300_1由兩個AOI實作；在情景2中，主裝置3200_2由兩個OAI實作，且從裝置3300_2由兩個AOI實作。根據一些實施例，在圖3中的情景1中，3200_1_1及3200_1_2對應於圖5A中的3200_OAI_1，3200_1_3對應於圖5A中的3200_OAI_2，3300_1_1對應於圖5A中的3300_AOI_1，3300_1_2及3300_1_3對應於圖5A中的3300_AOI_2。根據一些實施例，在圖3中的情景2中，3200_2_1對應於圖5A中的3200_OAI_1，3200_2_2及3200_2_3對應於圖5A中的3200_OAI_2，3300_2_1及3300_2_2對應於圖5A中的3300_AOI_1，3300_2_3對應於圖5A中的3300_AOI_2。圖13中的主裝置由兩個AOI實作，且從裝置由兩個OAI實作。因此，如圖4所示，在情景3中，主裝置3200_3由兩個AOI實作，且從裝置3300_3由兩個OAI實作；在情景4中，主裝置3200_4由兩個AOI實作，且從裝置3300_4由兩個OAI實作。根據一些實施例，在圖4中的情景3中，3200_3_1對應於圖13中的5200_AOI_1，3200_3_2及3200_3_3對應於圖13中的5200_AOI_2，3300_3_1及3300_3_2對應於圖13中的5300_OAI_1，3300_3_3對應於圖13中的5300_OAI_2。根據一些實施例，在圖4中的情景4中，3200_4_1及3200_4_2對應於圖13中的5200_AOI_1，3200_4_3對應於圖13中的5200_AOI_2，3300_4_1對應於圖13中的5300_OAI_1， 3300_4_2及3300_4_3對應於圖13中的5300_OAI_2。以下將在對應圖的論述中呈現細節。在圖5A中，主裝置3200及從裝置3300是使用AOI閘及OAI閘而不使用傳遞閘(pass-gate)來實作。在圖5A中，主裝置3200包括兩個交叉耦合的OAI閘：3200_OAI_1及3200_OAI_2，這意味著3200_OAI_1及3200_OAI_2各自包括耦合到另一輸入的輸出。OAI閘3200_OAI_1耦合在節點N1與N3之間，OAI閘3200_OAI_2耦合在節點N2與N4之間。從裝置3300包括兩個交叉耦合的AOI閘：3300_AOI_1及3300_AOI_2，這意味著3300_AOI_1及3300_AOI_2各自包括耦合到另一輸入的輸出。3300_AOI_1及3300_AOI_2對應地耦合在節點N3與N5之間以及節點N4與N6之間。3200_OAI_1耦合到多工器3120，且3200_OAI_2通過第二反相器3210耦合到多工器3120。更具體來說，3200_OAI_1被配置成接收資料信號(第一信號)D 3103或掃描輸入信號(第二信號)SI 3101以及由3200_OAI_2提供的信號3304。3200_OAI_1進一步被配置成基於時脈信號CP 3308對信號3201及3304執行“OAI”邏輯功能，並提供輸出信號3303。類似地，交叉耦合的3200_OAI_2被配置成通過反相器3210接收經邏輯反相的資料信號(第一信號)D 3103或經邏輯反相的掃描輸入信號(第二信號)SI 3101(這兩個信號此後被稱為信號3202)，並且還接收由3200_OAI_1提供的信號3303。然後，3200_OAI_2被配置成基於時脈信號CP 3308對信號3202及3303執行“OAI”邏 輯功能，並提供輸出信號3304。

根據一些實施例，輸出信號3303及3304被提供到從鎖存電路3300的交叉耦合的3300_AOI_1及3300_AOI_2。更具體來說，3300_AOI_1被配置成接收信號3303及由3300_AOI_2提供的信號3306，然後基於時脈信號CP 3308對信號3303及3306執行“AOI”邏輯功能，且向第三反相器3310提供輸出信號3305。3300_AOI_2被配置成接收信號3304及由3300_AOI_1提供的信號3305，然後基於時脈信號CP 3308對信號3304及3305執行“AOI”邏輯功能，並提供輸出信號3306。根據一些實施例，第三反相器3310可基於對信號3305的邏輯反相來提供輸出信號3307。

根據一些實施例，主鎖存電路3200的OAI複合閘3200_OAI_1及3200_OAI_2以及從鎖存電路3300的AOI複合閘3300_AOI_1及3300_AOI_2可根據時脈信號CP 3308被互補地啟動。更具體來說，當時脈信號CP 3308從低邏輯狀態轉變成高邏輯狀態(即，時脈信號CP 3308處於高邏輯狀態)時，主鎖存電路3200被啟動，且從鎖存電路3300被停用。如此，主鎖存電路3200可將資料信號(第一信號)D 3103或SI 3101鎖存到第三反相器3310，而從鎖存電路3300可用作透明電路。當時脈信號CP 3308從高邏輯狀態轉變成低邏輯狀態(即，時脈信號CP 3308處於低邏輯狀態)時，主鎖存電路3200被停用，且另一方面，從鎖存電路3300被啟動。如此，從鎖存電路3300可將資料信號 (第一信號)D 3103或SI 3101直接鎖存到第三反相器3310，而主鎖存電路3200用作透明電路。

在圖3及圖4中未示出圖5A中的多工器3100。在圖3及圖4中以電晶體級僅示出主裝置3200及從裝置3300。與圖3中的情景1及2相比，圖4中的情景3及4中的主裝置與從裝置被交換，以解決時脈反相問題，稍後將在圖13及圖17中對此進行論述。根據一些實施例，多工器3100可用於除掃描鏈以外的目的。

在圖3的情景1中，主裝置3200_1包括多個電晶體。如上所論述，主裝置3200_1由兩個OAI實作，且從裝置3300_1由兩個AOI實作，如圖3所示。具體來說，第一OAI對應於圖5A中的3200_OAI_1，且第二OAI對應於圖5A中的3200_OAI_2。根據一些實施例，在圖3中，3200_OAI_1及3200_OAI_2由至少三個電晶體共同實作：3200_1_1、3200_1_2及3200_1_3。在三個電晶體中，3200_1_1及3200_1_2是上部電晶體，且3200_1_3是下部電晶體。詞語“上部”及“下部”用於闡述例如圖3及圖4等電路圖中電晶體的相對位置。對於所屬領域中的普通技術人員來說眾所周知，只要維持電路配置，便可移動電晶體的相對位置，而不影響整個電路結構及功能。詞語“上部”及“下部”並不意在用於限制電晶體的定位。根據一些實施例，主裝置中的上部電晶體3200_1_1及3200_1_2是時脈回饋電晶體(clock feedback transistor，“CFT”)，其在底部處連接到“時脈” 信號。3200_1_1的閘極及3200_1_2的閘極彼此連接，此連接如圖3所示被命名為N3，然後N3連接到3200_1_3的閘極並進一步連接到時脈信號。如圖5A所示，上部電晶體3200_1_1及3200_1_2均連接到CP 3308。類似於較早的論述，當時脈信號(即，圖5A中的CP 3308)為高時，從裝置3300_1斷開，且主裝置3200_1鎖存所述信號；當時脈信號為低時，主裝置3200_1斷開，且從裝置3300_1鎖存所述信號。

根據一些實施例，從裝置3300_1也包括多個電晶體。具體來說，第一AOI(3300_1_1)對應於圖5A中的3300_AOI_1，且第二AOI(3300_1_2及3300_1_3)對應於圖5A中的3300_AOI_2。根據一些實施例，3300_AOI_1及3300_AOI_2由至少三個電晶體共同實作：3300_1_1、3300_1_2及3300_1_3。在三個電晶體中，3300_1_1是上部電晶體，且3300_1_2及3300_1_3是兩個下部電晶體。根據一些實施例，從裝置中的下部電晶體3300_1_2及3300_1_3是CFT。

如果所有四個閘(3200_OAI_1、3200_OAI_2、3300_AOI_1及3300_AOI_2)中的每一者是由兩個時鐘電晶體實作，則時鐘電晶體的總數為八個，且電路3000的總功耗將增加。相比之下，如果所有四個閘(3200_OAI_1、3200_OAI_2、3300_AOI_1及3300_AOI_2)中的每一者僅由一個時鐘電晶體實作，則時鐘電晶體的總數為四個，則電路3000的總洩漏功率將增加。相比之下，如圖3的情景1所示，當四個閘 (3200_OAI_1、3200_OAI_2、3300_AOI_1及3300_AOI_2)由六個時鐘電晶體(3200_1_1、3200_1_2、3200_1_3、3300_1_1、3300_1_2及3300_1_3)實作時，電路3000的總功耗降低，而同時總洩漏功率也降低。此種最小化的複合閘電晶體網路將時鐘連接電晶體的數目從八個(當所有複合閘由兩個電晶體實作時)減少到六個。此類設計考慮適用於其餘的圖。

在情景2中，如上所論述，主裝置3200_2由兩個OAI實作，且從裝置3300_2由兩個AOI實作，如圖3所示。根據一些實施例，情景2是通過以下方式而對情景1的變型：通過將情景1中的主CFT對(3200_1_1及3200_1_2)合併成情景2中的主CFT 3200_2_1，通過將情景1中的主下部電晶體3200_1_3分成情景2中的主下部電晶體對(3200_2_2及3200_2_3)，通過將從上部電晶體3300_1_1分成從上部電晶體對(3300_2_1及3300_2_2)，以及通過將從下部CFT對(3300_1_2及3300_1_3)合併成從下部CFT 3300_2_3。類似於情景1，3200_OAI_1及3200_OAI_2由至少三個電晶體共同實作：3200_2_1、3200_2_2及3200_2_3；3300_AOI_1及3300_AOI_2由至少三個電晶體共同實作：3300_2_1、3300_2_2及3300_2_3，其中3300_2_3被共用。類似於情景1，CFT電晶體的閘極均連接到時脈信號。主裝置中的CFT電晶體3200_2_1的閘極連接到時脈，且CFT電晶體3300_2_3的閘極也連接到時脈。根據圖5B所示的對應真值表來執行邏輯操作，如在稍後的段落中會詳細論述。類似於較早的論 述，當時脈信號(即，圖5A中的CP 3308)為高時，從裝置3300_2斷開，且主裝置3200_2鎖存所述信號；當時脈信號為低位準時，主裝置3200_2斷開，且從裝置3300_2鎖存所述信號。類似於情景1，與傳統閘中的八個電晶體相比，實作閘的電晶體的總數仍為六個。由於電晶體的總數從八個減少到六個，因此總功耗及總洩漏功率均得以最小化。

如上所論述，圖4中的情景3及4對應於圖13中的閘級圖。在圖13中，主裝置5200由兩個AOI(分別為5200_AOI_1及5200_AOI_2)實作，且從裝置5300由兩個OAI(分別為5300_OAI_1及5300_OAI_2)實作。在圖4中，主裝置中的兩個AOI進一步由三個電晶體實作，且從裝置中的兩個OAI進一步由三個電晶體實作。例如，在情景3中，5200_AOI_1及5200_AOI_2由至少三個電晶體共同實作：3200_3_1、3200_3_2及3200_3_3，其中主上部電晶體3200_3_1被共用且主下部電晶體對(3200_3_2及3200_3_3)均為CFT；5300_OAI_1及5300_OAI_2由至少三個電晶體共同實作：3300_3_1、3300_3_2及3300_3_3，其中從下部電晶體3300_3_3被共用且從上部電晶體對(3300_3_1及3300_3_2)均為CFT。類似於較早的論述，當時脈信號(即，圖5A中的CP 3308)為高時，從裝置3300_3斷開，且主裝置3200_3鎖存所述信號；當時脈信號為低時，主裝置3200_3斷開，且從裝置3300_3鎖存所述信號。

例如，在情景4中，5200_AOI_1及5200_AOI_2由至少 三個電晶體共同實作：3200_4_1、3200_4_2及3200_4_3，其中主下部電晶體3200_4_3被共用且是CFT；5300_OAI_1及5300_OAI_2由至少三個電晶體共同實作：3300_4_1、3300_4_2及3300_4_3，其中從上部電晶體3300_4_1被共用且是CFT。類似於較早的論述，當時脈信號為高時，從裝置3300_4斷開，且主裝置3200_4鎖存所述信號；當時脈信號為低時，主裝置3200_4斷開，且從裝置3300_4鎖存所述信號。CFT在底部處連接到“時脈”信號。如圖13所示，所述兩個CFT均連接到CP 5500。

圖5B是根據示例性實施例的OAI邏輯閘及AOI邏輯閘以及相應真值表的示例性電路圖。參照圖5B，根據一些實施例，示出OAI及AOI以及其相應的真值表(OAI真值表及AOI真值表)。在一些實施例中，圖5A中的主鎖存電路3200的OAI(3200_OAI_1及3200_OAI_2)各自具有與圖5B中的OAI實質上類似的功能性。因此，OAI(3200_OAI_1及3200_OAI_2)中的每一者可使用圖5B所示的對應真值表(即，“OAI真值表”)來執行上述OAI邏輯功能。類似地，從鎖存電路3300的AOI(3300_AOI_1及3300_AOI_2)各自具有與圖5B中的AOI實質上類似的功能性。因此，AOI(3300_AOI_1及3300_AOI_2)中的每一者可使用圖5B所示的真值表(即，“AOI真值表”)來執行上述AOI邏輯功能。更具體來說，根據一些實施例，OAI 3200_OAI_1可使用信號3201作為A11，使用時脈信號CP 3308 作為A12，並使用信號3304作為B11，且輸出C11作為信號3303，其中信號3303的邏輯狀態由OAI真值表、以及信號3308、3201及3304的邏輯狀態的組合來確定。例如，當信號3308、3201及3304的邏輯狀態分別處於邏輯“1”、邏輯“0”及邏輯“1”時，根據OAI真值表，信號3304處於邏輯狀態“0”。OAI 3200_OAI_2可使用信號3202作為A11，使用時脈信號3308作為A12，並使用信號3303作為B11，且輸出C11作為信號3304，其中信號3304的邏輯狀態由OAI真值表、以及信號3308、3202及3303的邏輯狀態的組合來確定。類似地，AOI 3300_AOI_1可使用信號3303作為A21，使用時脈信號3308作為A22，並使用信號3306作為B21，且輸出C21作為信號3305，其中信號3305的邏輯狀態由AOI真值表、以及信號3308、3303及3306的邏輯狀態的組合來確定；AOI 3300_AOI_2可使用信號3304作為A21，使用時脈信號3308作為A22，並使用信號3305作為B21，且輸出C21作為信號3306，其中信號3306的邏輯狀態由AOI真值表、以及信號3308、3304及3305的邏輯狀態的組合來確定。

根據一些實施例，通過在掃描正反器電路3000中使用OAI(3200_OAI_1及3200_OAI_2)及AOI(3300_AOI_1及3300_AOI_2)，掃描正反器電路3000的時脈信號3308可分別由OAI(3200_OAI_1及3200_OAI_2)及AOI(3300_AOI_1及3330_AOI_2)共同實作。如此，可不需要經邏輯反相的時脈信號 及用於生成此種經邏輯反相的時脈信號的對應元件(例如，一個或多個反相器)，這可有利地降低掃描正反器電路3000的功耗及設計複雜性。此外，如圖5A所示，交叉耦合的3200_OAI_1及3200_OAI_2是對稱的，且交叉耦合的3300_AOI_1及3300_AOI_2也彼此對稱。通過實作正反器電路3000的交叉耦合的OAI及AOI的此種對稱設計，與實作傳輸閘的傳統掃描正反器電路相比，用於實作OAI及AOI的電晶體的數目可顯著減少。電晶體數目的減少可進一步降低掃描正反器電路3000的功耗及設計複雜性，以下將更詳細地對此進行論述。

圖6是根據示例性實施例與圖5A中的電路對應的主-從塊的電晶體級電路圖。圖7是根據示例性實施例與圖5A中的電路對應的主-從塊的另一電晶體級電路圖。圖6中的主裝置3200A及從裝置3300A與圖3中的情景2相同。圖7中的主裝置3200B及從裝置3300B與圖3中的情景1相同。

如圖5A所示，掃描正反器電路3000的閘級元件(3110、3120、3210、3200_OAI_1、3200_OAI_2、3300_AOI_1、3300_AOI_2及3310)中的每一者可由一個或多個電晶體實作。應理解，圖6及圖7中所示的電路圖僅為實作掃描正反器電路3000的閘級元件的實例。在保持在本發明的範圍內的同時，掃描正反器電路3000的閘級元件中的每一者可由多種電路設計中的任一種來實作。

根據一些實施例，圖5A中的第一反相器3110由圖6中 串聯連接在第一電源電壓6200-1(例如，Vdd)與第二電源電壓6200-2(例如，地)之間的電晶體M11及M12實作。為簡潔起見，第一電源電壓6200-1及第二電源電壓6200-2在下文中分別被稱為Vdd及地。根據一些實施例，電晶體M11包括p型金屬氧化物半導體(p-type metal-oxide-semiconductor，PMOS)電晶體(以下稱為“PMOS”)，且電晶體M12包括n型金屬氧化物半導體(n-type metal-oxide-semiconductor，NMOS)電晶體(以下稱為“NMOS”)。另外，電晶體M11及M12的閘極共同耦合到掃描賦能信號SE 6205，且耦合到電晶體M11及M12各自的汲極的公共節點被配置成提供與掃描賦能信號SE 6205邏輯上反相的信號6205’。

根據一些實施例，圖5A中的多工器3120由圖6中的電晶體M13、M14、M15、M16、M17、M18、M19及M20實作。更具體來說，電晶體M13及M14串聯連接在Vdd與公共節點X之間，電晶體M15及M16串聯連接在Vdd與節點X之間，電晶體M17及M18串聯連接在節點X與地之間；電晶體M19及M20串聯連接在節點X與地之間。根據一些實施例，串聯連接的電晶體M13及M14的閘極被配置成分別接收信號6203及6205’；串聯連接的電晶體M15及M16的閘極被配置成分別接收信號6205及6201；串聯連接的電晶體M17及M18的閘極被配置成分別接收信號6205及6203；串聯連接的電晶體M19及M20的閘極被配置成分別接收信號6201及6205’。根據一些實施例，電晶體 M13、M14、M15及M16各自包括PMOS；且電晶體M11、M12、M19及M20各自包括NMOS。如上所述，通過根據上述的此種電路設計來實作多工器3120(圖5A中)，多工器3120可基於掃描賦能信號SE 6205的邏輯狀態選擇性地將信號6201或信號6203作為信號6213耦合到節點X。

類似於第一反相器3110，第二反相器3210也被實作為一對串聯耦合的電晶體M21及M22。根據一些實施例，電晶體M21及M22耦合在Vdd與地之間。電晶體M21包括PMOS，且電晶體M22包括NMOS。電晶體M21及M22的閘極共同耦合到節點X，以便接收信號6213，且電晶體M21及M22的汲極耦合到公共節點，以便提供與信號6213邏輯上反相的信號6215。

根據一些實施例，主鎖存電路3200A包括電晶體M23、M24、M25、M26、M27、M28、M29、M30、M31及M32。更具體來說，主鎖存電路3200的OAI 3200_OAI_2可由電晶體M23、M24、M25、M26、M27及M28形成；且主鎖存電路3200A的OAI 3200_OAI_1可由電晶體M27、M28、M29、M30、M31及M32形成。根據一些實施例，M27被維持為單個主上部電晶體3200_A_1(CFT)，而M28被進一步分成兩個電晶體3200A_2及3200A_3。如上所述，通過將M27及M28中的僅一者分成兩個電晶體以維持實作閘的六個電晶體，總功耗及總洩漏功率均得以最小化。

類似地，根據一些實施例，從鎖存電路3300A包括電晶 體M33、M34、M35、M36、M37、M38、M39、M40、M41及M42。更具體來說，從鎖存電路3300的3300_AOI_2可由電晶體M33、M34、M35、M36、M37及M38形成；且從鎖存電路3300的3300_AOI_1可由電晶體M37、M38、M39、M40、M41及M42形成。根據一些實施例，M38被維持為單個從下部電晶體3300_A_3(CFT)，而M37被進一步分成兩個電晶體3300A_1及3300A_2。如上所論述，通過將M37及M38中的僅一者分成兩個電晶體以維持實作閘的六個電晶體，總功耗及總洩漏功率均得以最小化。在圖7中，主上部電晶體對(3200B_1及3200B_2)是CFT，且從下部電晶體對(3300B_2及3300B_3)CFT。

圖8是根據示例性實施例具有時脈借取的主-從塊的閘級電路圖。圖8是基於圖5A通過添加包括反相器4410、4420、4430及4440的時脈借取電路4400來實作。根據一些實施例，反相器4410、4420、4430及4440彼此串聯耦合。圖8是4個串聯耦合的反相器，但也可使用其他偶數，例如2、6、8等。根據一些實施例，在掃描正反器電路4000中包括時脈借取電路4400可將主鎖存電路4200要接收的時脈信號CP延遲數目與時脈借取電路4400中所包括的反相器的數目對應的閘延遲，而從鎖存電路4300無延遲地接收時脈信號CP。根據一些實施例，將去往主鎖存電路4200的時脈信號CP延遲可有利地減少掃描正反器電路4000的設置時間(setup time)。更具體來說，根據一些實施例，由於時脈信號CP被延遲以由主鎖存電路4200接收，且時脈信號 CP由從鎖存電路4300無延遲地立即接收，因此從鎖存電路4300可提供透明窗並較早釋放資料，這使主鎖存電路4200在當前迴圈期間具有更多時間來接收輸入資料，這繼而減少了設置時間。

圖9是根據示例性實施例的圖8中具有時脈借取的主-從塊的電晶體級電路圖。圖10是根據示例性實施例的圖8中具有時脈借取的主-從塊的另一電晶體級電路圖。時脈借取元件4410由兩個電晶體4411及4412實作；時脈借取元件4420由兩個電晶體4421及4422實作；時脈借取元件4430由兩個電晶體4431及4432實作；時脈借取元件4440由兩個電晶體4441及4442實作。其餘的主裝置及從裝置是利用以上在圖3及圖4、圖6及圖7中所論述的類似電晶體變型來實作。圖9中的主裝置及從裝置對應於圖6中的主裝置及從裝置，且圖10對應於圖7。

圖11是根據示例性實施例的多位正反器的電晶體級電路圖。根據一些實施例，4000E1是第一位正反器，且4000E2是第二位正反器，4000E2是4000E1的副本，主裝置4200E1及從裝置4300E1對應於圖6中的配置，主裝置4200E2及從裝置4300E2是主裝置4200E1及從裝置4300E1的副本。多位4000E1、4000E2、4000E3、...4000EN各自是圖6中3000A的副本。

圖12是根據示例性實施例的多位正反器的另一電晶體級電路圖。根據一些實施例，4000F1是第一位正反器，且4000F2是第二位正反器，4000F2是4000F1的副本，主裝置 4200F1及從裝置4300F1對應於圖7中的配置，主裝置4200F2及從裝置4300F2是主裝置4200F1及從裝置4300F1的副本。多位4000F1、4000F2、4000F3、...4000FN各自是圖7中3000B的副本。

圖13是根據示例性實施例具有本地時脈緩衝器的主-從塊的閘級電路圖。根據一些實施例，圖13是基於圖5，但添加了本地時脈緩衝器5500並將主裝置5200與從裝置5300交換以解決由本地時脈緩衝器5500引起的時脈反相問題。根據一些實施例，本地時脈緩衝器5500是反相器。本地時脈緩衝器5500的添加將負載5000與時脈分佈樹(未示出)隔離，且在正反器胞元5200及5300內不需要緩衝器。相比之下，在傳統正反器中，需要兩個額外的緩衝器(內部反相器)來為主裝置及從裝置生成時脈信號及反相時脈(clock_bar)信號。將主裝置與從裝置交換以解決時脈反相問題避免了在胞元內需要經反相時脈。主裝置5200及從裝置5300可利用如上所論述的圖3及圖4中的情景1至4來實作。

圖14是根據示例性實施例與圖13對應的具有本地時脈緩衝器的主-從塊的電晶體級電路圖。圖16是根據示例性實施例與圖13對應的具有本地時脈緩衝器的主-從塊的另一電晶體級電路圖。本地時間緩衝器5500G可為被實作為一對電晶體的反相器。如上所論述，因添加反相器5500G，可將主鎖存電路與從鎖存電路交換。在圖14中，主裝置5300G及從裝置5200G是利用 圖4中的情景4來實作。在圖16中，主裝置5300H及從裝置5200H是利用圖4中的情景3來實作。

圖15是根據示例性實施例的AOI的功耗降低與資料活動的關係的圖。根據一些實施例，在圖15中，水平軸是資料活動，且垂直軸是經正規化功率。虛線1510代表傳輸閘正反器。傳輸閘正反器曲線1510幾乎為恒定值1.0。相比之下，AOI正反器1520從2%資料活動下的約0.7增加到40%資料活動下的約1.05。在10%資料活動下，即在閘的典型操作範圍內或附近，1510與1520之間的差為近似18%，這意味著經正規化功率降低了18%。根據一些實施例，閘被設計成在10%資料活動範圍附近或在10%資料活動範圍下運作，以利用18%經正規化功率降低。

圖17是根據示例性實施例具有本地時脈緩衝器及時脈借取的主-從塊的閘級電路圖。根據一些實施例，圖17中的電路6000是基於圖5中的電路3000，但添加了本地時脈緩衝器6510及四個時脈借取單元6520、6530、6540及6550。另外，類似於圖13，主裝置6300與從裝置6200也被交換，以解決由本地時脈緩衝器6510引起的時脈反相問題。根據一些實施例，電路6000的設置時間由SI與CP之間或者等效地D與CP之間通過時脈迴圈測量的時序差來定義。電路6000的設置時間定義了輸入信號(D或SI)需要在時脈信號(CP)改變之前多早穩定。時脈借取單元6520、6530、6540及6550的添加有助於通過在主裝置6300與從裝置6200之間創建斷開時間交疊來改善電路6000的設置時 間。主裝置6300及從裝置6200可利用如上所論述的圖3及圖4中的情景1至4來實作。

圖18是根據示例性實施例與圖17對應的具有本地時脈緩衝器及時脈借取的主-從塊的電晶體級電路圖。根據一些實施例，圖17中的6300_AOI_1及6300_AOI_2對應於圖18中的6300_I_1、6300_I_2及6300_I_3。根據一些實施例，圖17中的6200_OAI_1及6200_OAI_2對應於圖18中的6200_I_1、6200_I_2及6200_I_3。圖19是根據示例性實施例與圖17對應的具有本地時脈緩衝器及時脈借取的主-從塊的另一電晶體級電路圖。圖18中的主裝置6200_I及從裝置6300_I是利用圖3中的情景1來實作。圖19中的主裝置6200J及從裝置6300J是利用圖3中的情景2來實作。

圖20是根據示例性實施例具有本地時脈緩衝器的多位元正反器的電晶體級電路圖。圖21是根據示例性實施例具有本地時脈緩衝器的多位元正反器的另一電晶體級電路圖。在圖20中，第一位5000K1、第二位5000K2是3000B的副本，添加了本地時脈緩衝器5500K。在圖21中，第一位5000L1及第二位5000L2是3000A的副本，添加了本地時脈緩衝器5500L。

圖22是根據示例性實施例使用AOI閘及OAI閘來降低正反器電路功率的方法的流程圖。根據一些實施例，使用AOI閘及OAI閘來降低正反器電路功率的方法包括：第一步驟2210，部署具有多工器的多工器單元，所述多工器在資料信號(第一信 號)與掃描輸入信號(第二信號)之間進行選擇；第二步驟2220，部署具有兩個或及反(OAI)閘的主單元，其中第一OAI複合閘耦合在第一節點N1與第三節點N3之間，第二OAI複合閘耦合在第二節點N2與第四節點N4之間；第三步驟2230，部署具有兩個及或反(AOI)閘的從單元，其中第一AOI閘耦合在第三節點N3與第五節點N5之間，第二AOI閘耦合在第四節點N4與第六節點N6之間；第四步驟2240，部署用於控制所述兩個AOI複合閘及所述兩個OAI複合閘的時鐘，其中所述時鐘連接到第一AOI複合閘及第二AOI複合閘以及第一OAI複合閘及第二OAI複合閘；以及第五步驟2250，其中第一OAI複合閘及第二OAI複合閘是利用連接到所述時鐘的至少三個主電晶體來實作，其中第一主電晶體及第二主電晶體是主上部電晶體，且第三主電晶體是主下部電晶體，其中第一主電晶體及第二主電晶體是時脈回饋電晶體；其中第一AOI複合閘及第二AOI複合閘是利用連接到所述時鐘的至少三個從電晶體來實作，其中第一從電晶體是從上部電晶體，第二從電晶體及第三從電晶體是從下部電晶體，其中第二從電晶體及第三從電晶體是時脈回饋電晶體，其中來自所述多工器的信號從主單元被傳送到從單元。

圖23是根據示例性實施例使用AOI複合閘及OAI複合閘來降低正反器電路功率的另一方法的流程圖。根據一些實施例，使用AOI複合閘及OAI複合閘來降低正反器電路功率的另一方法包括：第一步驟2310，部署具有多工器的多工器單元，所 述多工器在資料信號(第一信號)與掃描輸入信號(第二信號)之間進行選擇；第二步驟2320，部署具有兩個及或反(AOI)複合閘的主單元，其中第一AOI複合閘耦合在第一節點N1與第三節點N3之間，第二AOI複合閘耦合在第二節點N2與第四節點N4之間；第三步驟2330，部署具有兩個或及反(OAI)複合閘的從單元，其中第一OAI複合閘耦合在第三節點N3與第五節點N5之間，第二OAI複合閘耦合在第四節點N4與第六節點N6之間；第四步驟2340，部署用於控制所述兩個AOI複合閘及所述兩個OAI複合閘的時鐘，其中所述時鐘連接到第一AOI複合閘及第二AOI複合閘以及第一OAI複合閘及第二OAI複合閘；以及第五步驟2350，其中第一AOI複合閘及第二AOI複合閘是利用連接到所述時鐘的至少三個主電晶體來實作，其中第一主電晶體是主上部電晶體，第二主電晶體及第三主電晶體是主下部電晶體，其中第二主電晶體及第三主電晶體是時脈回饋電晶體；其中第一OAI複合閘及第二OAI複合閘是利用連接到所述時鐘的至少三個從電晶體來實作，其中第一從電晶體及第二從電晶體是從上部電晶體，第三從電晶體是從下部電晶體，其中第一從電晶體及第二從電晶體是時脈回饋電晶體，其中來自所述多工器的信號從主單元被傳送到從單元。

根據一些實施例，公開一種使用及或反(AOI)複合閘及或及反(OAI)複合閘的正反器電路。所述電路包括：多工器單元，具有在資料信號(第一信號)與掃描輸入信號(第二信 號)之間進行選擇的多工器；主單元，具有兩個或及反(OAI)複合閘，所述兩個或及反(OAI)複合閘中的第一OAI複合閘耦合在第一節點N1與第三節點N3之間，所述兩個或及反(OAI)複合閘中的第二OAI複合閘耦合在第二節點N2與第四節點N4之間；從單元，具有兩個及或反(AOI)複合閘，所述兩個及或反(AOI)複合閘中的第一AOI複合閘耦合在所述第三節點N3與第五節點N5之間，所述兩個及或反(AOI)複合閘中的第二AOI複合閘耦合在所述第四節點N4與第六節點N6之間；以及時鐘，用於控制所述兩個AOI複合閘及所述兩個OAI複合閘，所述時鐘連接到所述第一AOI複合閘及所述第二AOI複合閘以及所述第一OAI複合閘及所述第二OAI複合閘。

根據一些實施例，所述第一OAI複合閘及所述第二OAI複合閘是利用連接到所述時鐘的至少三個主電晶體來實作，所述至少三個主電晶體中的第一主電晶體及第二主電晶體是主上部電晶體，且所述至少三個主電晶體中的第三主電晶體是主下部電晶體，所述第一主電晶體及所述第二主電晶體是時脈回饋電晶體；所述第一AOI複合閘及所述第二AOI複合閘是利用連接到所述時鐘的至少三個從電晶體來實作，所述至少三個從電晶體中的第一從電晶體是從上部電晶體，所述至少三個從電晶體中的第二從電晶體及第三從電晶體是從下部電晶體，所述第二從電晶體及所述第三從電晶體是時脈回饋電晶體，來自所述多工器的信號從所述主單元被傳送到所述從單元。根據一些實施例，所述第一OAI 複合閘及所述第二OAI複合閘是利用連接到所述時鐘的至少三個主電晶體來實作，所述至少三個主電晶體中的第一主電晶體是主上部電晶體，所述至少三個主電晶體中的第二主電晶體及第三主電晶體是主下部電晶體，所述第一主電晶體是時脈回饋電晶體；所述第一AOI複合閘及所述第二AOI複合閘是利用連接到所述時鐘的至少三個從電晶體來實作，所述至少三個從電晶體中的第一從電晶體及第二從電晶體是從上部電晶體，所述至少三個從電晶體中的第三從電晶體是從下部電晶體，所述第三從電晶體是時脈回饋電晶體，來自所述多工器的信號從所述主單元被傳送到所述從單元。

根據一些實施例，所述時鐘直接連接到所述第一AOI複合閘及所述第二AOI複合閘，所述時鐘連接到用於時脈借取的非零偶數個串聯連接的反相器，然後連接到所述第一OAI複合閘及所述第二OAI複合閘。根據一些實施例，所述第一AOI複合閘及所述第二AOI複合閘是利用連接到所述時鐘的至少三個主電晶體來實作，其中所述至少三個主電晶體中的第一主電晶體是主上部電晶體，所述至少三個主電晶體中的第二主電晶體及第三主電晶體是主下部電晶體，其中所述第二主電晶體及所述第三主電晶體是時脈回饋電晶體；其中所述第一OAI複合閘及所述第二OAI複合閘是利用連接到所述時鐘的至少三個從電晶體來實作，其中所述至少三個從電晶體中的第一從電晶體及第二從電晶體是從上部電晶體，所述至少三個從電晶體中的第三從電晶體是從下部電 晶體，其中所述第一從電晶體及所述第二從電晶體是時脈回饋電晶體，其中來自所述多工器的信號從所述主單元被傳送到所述從單元。根據一些實施例，所述時鐘連接到時脈緩衝器，且所述時脈緩衝器連接到所述第一AOI複合閘及所述第二AOI複合閘以及所述第一OAI複合閘及所述第二OAI複合閘。根據一些實施例，所述時鐘連接到時脈緩衝器，且所述時脈緩衝器連接到所述第一OAI複合閘及所述第二OAI複合閘；所述時脈緩衝器還連接到用於時脈借取的非零偶數個串聯連接的反相器，所述非零偶數個串聯連接的反相器連接到所述第一AOI複合閘及所述第二AOI複合閘。

根據一些實施例，其中所述第一或及反閘及所述第二或及反閘是利用連接到所述時鐘的至少三個主電晶體來實作，其中所述至少三個主電晶體中的第一主電晶體及第二主電晶體是主上部電晶體，且所述至少三個主電晶體中的第三主電晶體是主下部電晶體，其中所述第一主電晶體及所述第二主電晶體是時脈回饋電晶體；其中所述第一及或反閘及所述第二及或反閘是利用連接到所述時鐘的至少三個從電晶體來實作，其中所述至少三個從電晶體中的第一從電晶體是從上部電晶體，所述至少三個從電晶體中的第二從電晶體及第三從電晶體是從下部電晶體，其中所述第二從電晶體及所述第三從電晶體是時脈回饋電晶體，其中來自所述多工器的信號從所述主單元被傳送到所述從單元。

根據一些實施例，其中所述第一或及反閘及所述第二或 及反閘是利用連接到所述時鐘的至少三個主電晶體來實作，其中所述至少三個主電晶體中的第一主電晶體是主上部電晶體，所述至少三個主電晶體中的第二主電晶體及第三主電晶體是主下部電晶體，其中所述第一主電晶體是時脈回饋電晶體；其中所述第一及或反閘及所述第二及或反閘是利用連接到所述時鐘的至少三個從電晶體來實作，其中所述至少三個從電晶體中的第一從電晶體及第二從電晶體是從上部電晶體，所述至少三個從電晶體中的第三從電晶體是從下部電晶體，其中所述第三從電晶體是時脈回饋電晶體，其中來自所述多工器的信號從所述主單元被傳送到所述從單元。

根據一些實施例，其中所述時鐘直接連接到所述第一及或反閘及所述第二及或反閘，其中所述時鐘連接到用於時脈借取的非零偶數個串聯連接的反相器，然後連接到所述第一或及反閘及所述第二或及反閘。

根據一些實施例，其中所述第一及或反閘及所述第二及或反閘是利用連接到所述時鐘的至少三個主電晶體來實作，其中所述至少三個主電晶體中的第一主電晶體是主上部電晶體，所述至少三個主電晶體中的第二主電晶體及第三主電晶體是主下部電晶體，其中所述第二主電晶體及所述第三主電晶體是時脈回饋電晶體；其中所述第一或及反閘及所述第二或及反閘是利用連接到所述時鐘的至少三個從電晶體來實作，其中所述至少三個從電晶體中的第一從電晶體及第二從電晶體是從上部電晶體，所述至少 三個從電晶體中的第三從電晶體是從下部電晶體，其中所述第一從電晶體及所述第二從電晶體是時脈回饋電晶體，其中來自所述多工器的信號從所述主單元被傳送到所述從單元。

根據一些實施例，其中所述時鐘連接到時脈緩衝器，且所述時脈緩衝器連接到所述第一及或反閘及所述第二及或反閘以及所述第一或及反閘及所述第二或及反閘。

根據一些實施例，其中所述時鐘連接到時脈緩衝器，且所述時脈緩衝器連接到所述第一或及反閘及所述第二或及反閘；其中所述時脈緩衝器還連接到用於時脈借取的非零偶數個串聯連接的反相器，所述非零偶數個串聯連接的反相器連接到所述第一及或反閘及所述第二及或反閘。

根據一些實施例，公開一種使用及或反(AOI)複合閘及或及反(OAI)複合閘的正反器電路。所述電路包括：多工器單元，具有在資料信號(第一信號)與掃描輸入信號(第二信號)之間進行選擇的多工器；主單元，具有兩個及或反(AOI)複合閘，所述兩個及或反(AOI)複合閘中的第一AOI複合閘耦合在第一節點N1與第三節點N3之間，所述兩個及或反(AOI)複合閘中的第二AOI複合閘耦合在第二節點N2與第四節點N4之間；從單元，具有兩個或及反(OAI)複合閘，所述兩個或及反(OAI)複合閘中的第一OAI複合閘耦合在所述第三節點N3與第五節點N5之間，所述兩個或及反(OAI)複合閘中的第二OAI複合閘耦合在所述第四節點N4與第六節點N6之間；以及 時鐘，用於控制所述兩個AOI複合閘及所述兩個OAI複合閘，所述時鐘連接到所述第一AOI複合閘及所述第二AOI複合閘以及所述第一OAI複合閘及所述第二OAI複合閘。

根據一些實施例，所述第一AOI複合閘及所述第二AOI複合閘是利用連接到所述時鐘的至少三個主電晶體來實作，所述至少三個主電晶體中的第一主電晶體是主上部電晶體，所述至少三個主電晶體中的第二主電晶體及第三主電晶體是主下部電晶體，所述第二主電晶體及第三主電晶體是時脈回饋電晶體；所述第一OAI複合閘及所述第二OAI複合閘是利用連接到所述時鐘的至少三個從電晶體來實作，所述至少三個從電晶體中的第一從電晶體及第二從電晶體是從上部電晶體，所述至少三個從電晶體中的第三從電晶體是從下部電晶體，所述第一從電晶體及所述第二從電晶體是時脈回饋電晶體，來自所述多工器的信號從所述主單元被傳送到所述從單元。根據一些實施例，所述第一AOI複合閘及所述第二AOI複合閘是利用連接到所述時鐘的至少三個主電晶體來實作，所述至少三個主電晶體中的第一主電晶體及第二主電晶體是主上部電晶體，且所述至少三個主電晶體中的第三主電晶體是主下部電晶體，所述第三主電晶體是時脈回饋電晶體；所述第一OAI複合閘及所述第二OAI複合閘是利用連接到所述時鐘的至少三個從電晶體來實作，所述至少三個從電晶體中的第一從電晶體是從上部電晶體，所述至少三個從電晶體中的第二從電晶體及第三從電晶體是從下部電晶體，所述第一從電晶體是時脈 回饋電晶體，來自所述多工器的信號從所述主單元被傳送到所述從單元。

根據一些實施例，其中所述第一及或反閘及所述第二及或反閘是利用連接到所述時鐘的至少三個主電晶體來實作，其中所述至少三個主電晶體中的第一主電晶體是主上部電晶體，所述至少三個主電晶體中的第二主電晶體及第三主電晶體是主下部電晶體，其中所述第二主電晶體及第三主電晶體是時脈回饋電晶體；其中所述第一或及反閘及所述第二或及反閘是利用連接到所述時鐘的至少三個從電晶體來實作，其中所述至少三個從電晶體中的第一從電晶體及第二從電晶體是從上部電晶體，所述至少三個從電晶體中的第三從電晶體是從下部電晶體，其中所述第一從電晶體及所述第二從電晶體是時脈回饋電晶體，其中來自所述多工器的信號從所述主單元被傳送到所述從單元。

根據一些實施例，其中所述第一及或反閘及所述第二及或反閘是利用連接到所述時鐘的至少三個主電晶體來實作，其中所述至少三個主電晶體中的第一主電晶體及第二主電晶體是主上部電晶體，且所述至少三個主電晶體中的第三主電晶體是主下部電晶體，其中所述第三主電晶體是時脈回饋電晶體；其中所述第一或及反閘及所述第二或及反閘是利用連接到所述時鐘的至少三個從電晶體來實作，其中所述至少三個從電晶體中的第一從電晶體是從上部電晶體，所述至少三個從電晶體中的第二從電晶體及第三從電晶體是從下部電晶體，其中所述第一從電晶體是時脈回 饋電晶體，其中來自所述多工器的信號從所述主單元被傳送到所述從單元。

根據一些實施例，公開一種使用及或反(AOI)複合閘及或及反(OAI)複合閘的多位元正反器電路。所述多位元正反器電路包括：時鐘，用於生成時脈信號；多個電路，由所述時鐘控制，所述多個電路中的每一者進一步包括：多工器，具有在資料信號(第一信號)與掃描輸入信號(第二信號)之間進行選擇的多工器；主電路，具有兩個或及反(OAI)複合閘，所述兩個或及反(OAI)複合閘中的第一OAI複合閘耦合在第一節點N1與第三節點N3之間，所述兩個或及反(OAI)複合閘中的第二OAI複合閘耦合在第二節點N2與第四節點N4之間；從電路，具有兩個及或反(AOI)複合閘，所述兩個及或反(AOI)複合閘中的第一AOI複合閘耦合在所述第三節點N3與第五節點N5之間，所述兩個及或反(AOI)複合閘中的第二AOI複合閘耦合在所述第四節點N4與第六節點N6之間；所述時鐘連接到所述第一AOI複合閘及所述第二AOI複合閘以及所述第一OAI複合閘及所述第二OAI複合閘。根據一些實施例，所述多個電路之一的所述主電路及所述從電路是利用六個電晶體來實作，輸入被傳送到所述多個電路中的每一者的所述多工器，輸出是從所述多個電路中的每一者的所述從電路被傳送。

根據一些實施例，所述多個電路之一的所述主電路的所述第一OAI複合閘及所述第二OAI複合閘是利用連接到所述時 鐘的至少三個主電晶體來實作，所述至少三個主電晶體中的第一主電晶體及第二主電晶體是主上部電晶體，且所述至少三個主電晶體中的第三主電晶體是主下部電晶體，所述第一主電晶體及所述第二主電晶體是時脈回饋電晶體；所述多個電路之一的所述從電路的所述第一AOI複合閘及所述第二AOI複合閘是利用連接到所述時鐘的至少三個從電晶體來實作，所述至少三個從電晶體中的第一從電晶體是從上部電晶體，所述至少三個從電晶體中的第二從電晶體及第三從電晶體是從下部電晶體，所述第二從電晶體及所述第三從電晶體是時脈回饋電晶體，來自所述多工器的信號從所述主電路被傳送到所述從電路。

根據一些實施例，所述多個電路之一的所述主電路的所述第一OAI複合閘及所述第二OAI複合閘是利用連接到所述時鐘的至少三個主電晶體來實作，所述至少三個主電晶體中的第一主電晶體是主上部電晶體，所述至少三個主電晶體中的第二主電晶體及第三主電晶體是主下部電晶體，所述第一主電晶體是時脈回饋電晶體；所述多個電路之一的所述從電路的所述第一AOI複合閘及所述第二AOI複合閘是利用連接到所述時鐘的至少三個從電晶體來實作，所述至少三個從電晶體中的第一從電晶體及第二從電晶體是從上部電晶體，所述至少三個從電晶體中的第三從電晶體是從下部電晶體，所述第三從電晶體是時脈回饋電晶體，來自所述多工器的信號從所述主電路被傳送到所述從電路。根據一些實施例，所述多個電路中的每一者進一步包括用於時脈借取的 非零偶數個串聯連接的反相器。根據一些實施例，所述多個電路之一的所述主電路的所述第一AOI複合閘及所述第二AOI複合閘是利用連接到所述時鐘的至少三個主電晶體來實作，其中所述至少三個主電晶體中的第一主電晶體是主上部電晶體，所述至少三個主電晶體中的第二主電晶體及第三主電晶體是主下部電晶體，其中所述第二主電晶體及所述第三主電晶體是時脈回饋電晶體；其中所述多個電路之一的所述從電路的所述第一OAI複合閘及所述第二OAI複合閘是利用連接到所述時鐘的至少三個從電晶體來實作，其中所述至少三個從電晶體中的第一從電晶體及第二從電晶體是從上部電晶體，所述至少三個從電晶體中的第三從電晶體是從下部電晶體，其中所述第一從電晶體及所述第二從電晶體是時脈回饋電晶體，其中來自所述多工器的信號從所述主電路被傳送到所述從電路。

根據一些實施例，其中所述多個電路之一的所述主電路及所述從電路是利用六個電晶體來實作，其中輸入被傳送到所述多個電路中的每一者的所述多工器，其中輸出是從所述多個電路中的每一者的所述從電路被傳送。

根據一些實施例，其中所述多個電路之一的所述主電路的所述第一或及反閘及所述第二或及反閘是利用連接到所述時鐘的至少三個主電晶體來實作，其中所述至少三個主電晶體中的第一主電晶體及第二主電晶體是主上部電晶體，且所述至少三個主電晶體中的第三主電晶體是主下部電晶體，其中所述第一主電晶 體及所述第二主電晶體是時脈回饋電晶體；其中所述多個電路之一的所述從電路的所述第一及或反閘及所述第二及或反閘是利用連接到所述時鐘的至少三個從電晶體來實作，其中所述至少三個從電晶體中的第一從電晶體是從上部電晶體，所述至少三個從電晶體中的第二從電晶體及第三從電晶體是從下部電晶體，其中所述第二從電晶體及所述第三從電晶體是時脈回饋電晶體，其中來自所述多工器的信號從所述主電路被傳送到所述從電路。

根據一些實施例，其中所述多個電路之一的所述主電路的所述第一或及反閘及所述第二或及反閘是利用連接到所述時鐘的至少三個主電晶體來實作，其中所述至少三個主電晶體中的第一主電晶體是主上部電晶體，所述至少三個主電晶體中的第二主電晶體及第三主電晶體是主下部電晶體，其中所述第一主電晶體是時脈回饋電晶體；其中所述多個電路之一的所述從電路的所述第一及或反閘及所述第二及或反閘是利用連接到所述時鐘的至少三個從電晶體來實作，其中所述至少三個從電晶體中的第一從電晶體及第二從電晶體是從上部電晶體，所述至少三個從電晶體中的第三從電晶體是從下部電晶體，其中所述第三從電晶體是時脈回饋電晶體，其中來自所述多工器的信號從所述主電路被傳送到所述從電路。

根據一些實施例，其中所述多個電路中的每一者進一步包括用於時脈借取的非零偶數個串聯連接的反相器。

根據一些實施例，其中所述多個電路之一的所述主電路 的所述第一及或反閘及所述第二及或反閘是利用連接到所述時鐘的至少三個主電晶體來實作，其中所述至少三個主電晶體中的第一主電晶體是主上部電晶體，所述至少三個主電晶體中的第二主電晶體及第三主電晶體是主下部電晶體，其中所述第二主電晶體及所述第三主電晶體是時脈回饋電晶體；其中所述多個電路之一的所述從電路的所述第一或及反閘及所述第二或及反閘是利用連接到所述時鐘的至少三個從電晶體來實作，其中所述至少三個從電晶體中的第一從電晶體及第二從電晶體是從上部電晶體，所述至少三個從電晶體中的第三從電晶體是從下部電晶體，其中所述第一從電晶體及所述第二從電晶體是時脈回饋電晶體，其中來自所述多工器的信號從所述被傳送到所述從電路。

根據一些實施例，公開一種使用及或反(AOI)複合閘及或及反(OAI)複合閘的多位元正反器電路。所述多位元正反器電路包括：時鐘，用於生成時脈信號；多個電路，由所述時鐘控制，所述多個電路中的每一者進一步包括：多工器，具有在資料信號(第一信號)與掃描輸入信號(第二信號)之間進行選擇的多工器；主電路，具有兩個及或反(AOI)複合閘，所述兩個及或反(AOI)複合閘中的第一AOI複合閘耦合在第一節點N1與第三節點N3之間，所述兩個及或反(AOI)複合閘中的第二AOI複合閘耦合在第二節點N2與第四節點N4之間；從電路，具有兩個或及反(OAI)複合閘，所述兩個或及反(OAI)複合閘中的第一OAI複合閘耦合在所述第三節點N3與第五節點N5 之間，所述兩個或及反(OAI)複合閘中的第二OAI複合閘耦合在所述第四節點N4與第六節點N6之間；所述時鐘連接到所述第一AOI複合閘及所述第二AOI複合閘以及所述第一OAI複合閘及所述第二OAI複合閘。

根據一些實施例，所述多個電路之一的所述主電路及所述從電路是利用六個電晶體來實作，輸入被傳送到所述多個電路中的每一者的所述多工器，輸出是從所述多個電路中的每一者的所述從電路被傳送。根據一些實施例，所述多個電路之一的所述主電路的所述第一AOI複合閘及所述第二AOI複合閘是利用連接到所述時鐘的至少三個主電晶體來實作，所述至少三個主電晶體中的第一主電晶體是主上部電晶體，所述至少三個主電晶體中的第二主電晶體及第三主電晶體是主下部電晶體，所述第二主電晶體及所述第三主電晶體是時脈回饋電晶體；所述多個電路之一的所述從電路的所述第一OAI複合閘及所述第二OAI複合閘是利用連接到所述時鐘的至少三個從電晶體來實作，所述至少三個從電晶體中的第一從電晶體及第二從電晶體是從上部電晶體，所述至少三個從電晶體中的第三從電晶體是從下部電晶體，所述第一從電晶體及所述第二從電晶體是時脈回饋電晶體，來自所述多工器的信號從所述主電路被傳送到所述從電路。

根據一些實施例，所述多個電路之一的所述主電路的所述第一AOI複合閘及所述第二AOI複合閘是利用連接到所述時鐘的至少三個主電晶體來實作，所述至少三個主電晶體中的第一 主電晶體及第二主電晶體是主上部電晶體，且所述至少三個主電晶體中的第三主電晶體是主下部電晶體，所述第三主電晶體是時脈回饋電晶體；所述多個電路之一的所述從電路的所述第一OAI複合閘及所述第二OAI複合閘是利用連接到所述時鐘的至少三個從電晶體來實作，所述至少三個從電晶體中的第一從電晶體是從上部電晶體，所述至少三個從電晶體中的第二從電晶體及第三從電晶體是從下部電晶體，所述第一從電晶體是時脈回饋電晶體，來自所述多工器的信號從所述主電路被傳送到所述從電路。

根據一些實施例，其中所述多個電路之一的所述主電路及所述從電路是利用六個電晶體來實作，其中輸入被傳送到所述多個電路中的每一者的所述多工器，其中輸出是從所述多個電路中的每一者的所述從電路被傳送。

根據一些實施例，其中所述多個電路之一的所述主電路的所述第一及或反閘及所述第二及或反閘是利用連接到所述時鐘的至少三個主電晶體來實作，其中所述至少三個主電晶體中的第一主電晶體是主上部電晶體，所述至少三個主電晶體中的第二主電晶體及第三主電晶體是主下部電晶體，其中所述第二主電晶體及所述第三主電晶體是時脈回饋電晶體；其中所述多個電路之一的所述從電路的所述第一或及反閘及所述第二或及反閘是利用連接到所述時鐘的至少三個從電晶體來實作，其中所述至少三個從電晶體中的第一從電晶體及第二從電晶體是從上部電晶體，所述至少三個從電晶體中的第三從電晶體是從下部電晶體，其中所述 第一從電晶體及所述第二從電晶體是時脈回饋電晶體，其中來自所述多工器的信號從所述主電路被傳送到所述從電路。

根據一些實施例，其中所述多個電路之一的所述主電路的所述第一及或反閘及所述第二及或反閘是利用連接到所述時鐘的至少三個主電晶體來實作，其中所述至少三個主電晶體中的第一主電晶體及第二主電晶體是主上部電晶體，且所述至少三個主電晶體中的第三主電晶體是主下部電晶體，其中所述第三主電晶體是時脈回饋電晶體；其中所述多個電路之一的所述從電路的所述第一或及反閘及所述第二或及反閘是利用連接到所述時鐘的至少三個從電晶體來實作，其中所述至少三個從電晶體中的第一從電晶體是從上部電晶體，所述至少三個從電晶體中的第二從電晶體及第三從電晶體是從下部電晶體，其中所述第一從電晶體是時脈回饋電晶體，其中來自所述多工器的信號從所述主電路被傳送到所述從電路。

以上內容概述了若干實施例的特徵以使所屬領域中的技術人員可更好地理解本發明的各方面。所屬領域中的技術人員應瞭解，他們可易於使用本發明作為基礎來設計或修改其他工藝及結構以施行本文所介紹實施例的相同目的及/或實作本文所介紹實施例的相同優點。所屬領域中的技術人員還應認識到，此種等效構造並不背離本發明的精神及範圍，且在不背離本發明的精神及範圍的條件下，他們可對本文作出各種改變、替代、及變更。

3200_1、3200_2：主裝置 3200_1_1、3200_1_2、3200_1_3、3200_2_1、3200_2_2、3200_2_3、3300_1_1、3300_1_2、3300_1_3、3300_2_1、3300_2_2、3300_2_3：電晶體 3300_1、3300_2：從裝置 N1：第一節點 N2：第二節點 N3：第三節點 N4：第四節點 N5：第五節點 N6：第六節點 VBB、VDD、VPP、VSS：電壓

Claims (10)

1. 一種使用及或反(AOI)閘及或及反(OAI)閘的正反器電路，所述電路包括：多工器單元，具有在第一信號與第二信號之間進行選擇的多工器；主單元，具有兩個或及反(OAI)閘，其中所述兩個或及反(OAI)閘中的第一或及反閘耦合在第一節點(N1)與第三節點(N3)之間，所述兩個或及反(OAI)閘中的第二或及反閘耦合在第二節點(N2)與第四節點(N4)之間；從單元，具有兩個及或反(AOI)閘，其中所述兩個及或反(AOI)閘中的第一及或反閘耦合在所述第三節點(N3)與第五節點(N5)之間，所述兩個及或反(AOI)閘中的第二及或反閘耦合在所述第四節點(N4)與第六節點(N6)之間；以及時鐘，用於控制所述兩個及或反閘及所述兩個或及反閘，其中所述時鐘連接到所述第一及或反閘及所述第二及或反閘以及所述第一或及反閘及所述第二或及反閘，其中所述第一或及反閘及所述第二或及反閘是利用連接到所述時鐘的至少三個主電晶體來實作，其中所述第一及或反閘及所述第二及或反閘是利用連接到所述時鐘的至少三個從電晶體來實作。
2. 如請求項1所述的電路，其中所述至少三個主電晶體中的第一主電晶體及第二主電晶體是主上部電晶體，且所述至少三個主電晶體中的第三主電晶體是主下部電晶體，其中所述第一 主電晶體及所述第二主電晶體是時脈回饋電晶體；其中所述至少三個從電晶體中的第一從電晶體是從上部電晶體，所述至少三個從電晶體中的第二從電晶體及第三從電晶體是從下部電晶體，其中所述第二從電晶體及所述第三從電晶體是時脈回饋電晶體，其中來自所述多工器的信號從所述主單元被傳送到所述從單元；或其中所述至少三個主電晶體中的第一主電晶體是主上部電晶體，所述至少三個主電晶體中的第二主電晶體及第三主電晶體是主下部電晶體，其中所述第一主電晶體是時脈回饋電晶體；其中所述至少三個從電晶體中的第一從電晶體及第二從電晶體是從上部電晶體，所述至少三個從電晶體中的第三從電晶體是從下部電晶體，其中所述第三從電晶體是時脈回饋電晶體，其中來自所述多工器的信號從所述主單元被傳送到所述從單元。
3. 如請求項1所述的電路，其中所述時鐘直接連接到所述第一及或反閘及所述第二及或反閘，其中所述時鐘連接到用於時脈借取的非零偶數個串聯連接的反相器，然後連接到所述第一或及反閘及所述第二或及反閘。
4. 如請求項1所述的電路，其中所述第一及或反閘及所述第二及或反閘是利用連接到所述時鐘的至少三個主電晶體來實作，其中所述至少三個主電晶體中的第一主電晶體是主上部電晶體，所述至少三個主電晶體中的第二主電晶體及第三主電晶體是主下部電晶體，其中所述第二主電晶體及所述第三主電晶體是時脈回饋電晶體；其中所述第一或及反閘及所述第二或及反閘是利 用連接到所述時鐘的至少三個從電晶體來實作，其中所述至少三個從電晶體中的第一從電晶體及第二從電晶體是從上部電晶體，所述至少三個從電晶體中的第三從電晶體是從下部電晶體，其中所述第一從電晶體及所述第二從電晶體是時脈回饋電晶體，其中來自所述多工器的信號從所述主單元被傳送到所述從單元。
5. 如請求項1所述的電路，其中所述時鐘連接到時脈緩衝器，且所述時脈緩衝器連接到所述第一及或反閘及所述第二及或反閘以及所述第一或及反閘及所述第二或及反閘；或其中所述時鐘連接到時脈緩衝器，且所述時脈緩衝器連接到所述第一或及反閘及所述第二或及反閘；其中所述時脈緩衝器還連接到用於時脈借取的非零偶數個串聯連接的反相器，所述非零偶數個串聯連接的反相器連接到所述第一及或反閘及所述第二及或反閘。
6. 一種使用及或反(AOI)閘及或及反(OAI)閘的正反器電路，所述電路包括：多工器單元，具有在第一信號與第二信號之間進行選擇的多工器；主單元，具有兩個及或反(AOI)閘，其中所述兩個及或反(AOI)閘中的第一及或反閘耦合在第一節點(N1)與第三節點(N3)之間，所述兩個及或反(AOI)閘中的第二及或反閘耦合在第二節點(N2)與第四節點(N4)之間；從單元，具有兩個或及反(OAI)閘，其中所述兩個或及反(OAI)閘中的第一或及反閘耦合在所述第三節點(N3)與第五 節點(N5)之間，所述兩個或及反(OAI)閘中的第二或及反閘耦合在所述第四節點(N4)與第六節點(N6)之間；以及時鐘，用於控制所述兩個及或反閘及所述兩個或及反閘，其中所述時鐘連接到所述第一及或反閘及所述第二及或反閘以及所述第一或及反閘及所述第二或及反閘，其中所述第一及或反閘及所述第二及或反閘是利用連接到所述時鐘的至少三個主電晶體來實作，其中所述第一或及反閘及所述第二或及反閘是利用連接到所述時鐘的至少三個從電晶體來實作。
7. 如請求項6所述的電路，其中所述至少三個主電晶體中的第一主電晶體是主上部電晶體，所述至少三個主電晶體中的第二主電晶體及第三主電晶體是主下部電晶體，其中所述第二主電晶體及第三主電晶體是時脈回饋電晶體；其中所述至少三個從電晶體中的第一從電晶體及第二從電晶體是從上部電晶體，所述至少三個從電晶體中的第三從電晶體是從下部電晶體，其中所述第一從電晶體及所述第二從電晶體是時脈回饋電晶體，其中來自所述多工器的信號從所述主單元被傳送到所述從單元；或其中所述至少三個主電晶體中的第一主電晶體及第二主電晶體是主上部電晶體，且所述至少三個主電晶體中的第三主電晶體是主下部電晶體，其中所述第三主電晶體是時脈回饋電晶體；其中所述至少三個從電晶體中的第一從電晶體是從上部電晶體，所述至少三個從電晶體中的第二從電晶體及第三從電晶體是從下部電晶體，其 中所述第一從電晶體是時脈回饋電晶體，其中來自所述多工器的信號從所述主單元被傳送到所述從單元。
8. 一種使用及或反(AOI)閘及或及反(OAI)閘的多位元正反器電路，所述多位元正反器電路包括：時鐘，用於生成時脈信號；多個電路，由所述時鐘控制，其中所述多個電路中的每一者進一步包括：多工器，具有在第一信號與第二信號之間進行選擇的多工器；主電路，具有兩個或及反(OAI)閘，其中所述兩個或及反(OAI)閘中的第一或及反閘耦合在第一節點(N1)與第三節點(N3)之間，所述兩個或及反(OAI)閘中的第二或及反閘耦合在第二節點(N2)與第四節點(N4)之間；從電路，具有兩個及或反(AOI)閘，其中所述兩個及或反(AOI)閘中的第一及或反閘耦合在所述第三節點(N3)與第五節點(N5)之間，所述兩個及或反(AOI)閘中的第二及或反閘耦合在所述第四節點(N4)與第六節點(N6)之間；其中所述時鐘連接到所述第一及或反閘及所述第二及或反閘以及所述第一或及反閘及所述第二或及反閘，其中所述多個電路之一的所述主電路的所述第一或及反閘及所述第二或及反閘是利用連接到所述時鐘的至少三個主電晶體來實作，其中所述多個電路之一的所述從電路的所述第一及或反閘及所述第二及或反閘是利用連接到所述時鐘的至少三個從電晶體來實作。
9. 如請求項8所述的多位元正反器電路，其中所述至少三個主電晶體中的第一主電晶體及第二主電晶體是主上部電晶體，且所述至少三個主電晶體中的第三主電晶體是主下部電晶體，其中所述第一主電晶體及所述第二主電晶體是時脈回饋電晶體；其中所述至少三個從電晶體中的第一從電晶體是從上部電晶體，所述至少三個從電晶體中的第二從電晶體及第三從電晶體是從下部電晶體，其中所述第二從電晶體及所述第三從電晶體是時脈回饋電晶體，其中來自所述多工器的信號從所述主電路被傳送到所述從電路；或，其中所述至少三個主電晶體中的第一主電晶體是主上部電晶體，所述至少三個主電晶體中的第二主電晶體及第三主電晶體是主下部電晶體，其中所述第一主電晶體是時脈回饋電晶體；其中所述至少三個從電晶體中的第一從電晶體及第二從電晶體是從上部電晶體，所述至少三個從電晶體中的第三從電晶體是從下部電晶體，其中所述第三從電晶體是時脈回饋電晶體，其中來自所述多工器的信號從所述主電路被傳送到所述從電路。
10. 一種使用及或反(AOI)閘及或及反(OAI)閘的多位元正反器電路，所述多位元正反器電路包括：時鐘，用於生成時脈信號；多個電路，由所述時鐘控制，其中所述多個電路中的每一者進一步包括：多工器，具有在第一信號與第二信號之間進行選擇的多工器； 主電路，具有兩個及或反(AOI)閘，其中所述兩個及或反(AOI)閘中的第一及或反閘耦合在第一節點(N1)與第三節點(N3)之間，所述兩個及或反(AOI)閘中的第二及或反閘耦合在第二節點(N2)與第四節點(N4)之間；從電路，具有兩個或及反(OAI)閘，其中所述兩個或及反(OAI)閘中的第一或及反閘耦合在所述第三節點(N3)與第五節點(N5)之間，所述兩個或及反(OAI)閘中的第二或及反閘耦合在所述第四節點(N4)與第六節點(N6)之間；其中所述時鐘連接到所述第一及或反閘及所述第二及或反閘以及所述第一或及反閘及所述第二或及反閘，其中所述多個電路之一的所述主電路的所述第一及或反閘及所述第二及或反閘是利用連接到所述時鐘的至少三個主電晶體來實作，其中所述多個電路之一的所述從電路的所述第一或及反閘及所述第二或及反閘是利用連接到所述時鐘的至少三個從電晶體來實作。

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