[go: up one dir, main page]

TWI752495B - 複合型功率元件及其製造方法 - Google Patents

複合型功率元件及其製造方法 Download PDF

Info

Publication number
TWI752495B
TWI752495B TW109115961A TW109115961A TWI752495B TW I752495 B TWI752495 B TW I752495B TW 109115961 A TW109115961 A TW 109115961A TW 109115961 A TW109115961 A TW 109115961A TW I752495 B TWI752495 B TW I752495B
Authority
TW
Taiwan
Prior art keywords
region
diode
metal
type doped
layer
Prior art date
Application number
TW109115961A
Other languages
English (en)
Other versions
TW202143318A (zh
Inventor
徐信佑
王振煌
洪世杰
Original Assignee
全宇昕科技股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 全宇昕科技股份有限公司 filed Critical 全宇昕科技股份有限公司
Priority to TW109115961A priority Critical patent/TWI752495B/zh
Priority to US17/007,061 priority patent/US11201147B2/en
Publication of TW202143318A publication Critical patent/TW202143318A/zh
Application granted granted Critical
Publication of TWI752495B publication Critical patent/TWI752495B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D1/00—Resistors, capacitors or inductors
    • H10D1/40—Resistors
    • H10D1/47—Resistors having no potential barriers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/028—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs
    • H10D30/0291—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs of vertical DMOS [VDMOS] FETs
    • H10D30/0295—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs of vertical DMOS [VDMOS] FETs using recessing of the source electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/028—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs
    • H10D30/0291—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs of vertical DMOS [VDMOS] FETs
    • H10D30/0297—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs of vertical DMOS [VDMOS] FETs using recessing of the gate electrodes, e.g. to form trench gate electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
    • H10D30/66—Vertical DMOS [VDMOS] FETs
    • H10D30/668—Vertical DMOS [VDMOS] FETs having trench gate electrodes, e.g. UMOS transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/01—Manufacture or treatment
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/23—Electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. sources, drains, anodes or cathodes
    • H10D64/251—Source or drain electrodes for field-effect devices
    • H10D64/256—Source or drain electrodes for field-effect devices for lateral devices wherein the source or drain electrodes are recessed in semiconductor bodies
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
    • H10D64/311—Gate electrodes for field-effect devices
    • H10D64/411—Gate electrodes for field-effect devices for FETs
    • H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
    • H10D64/512—Disposition of the gate electrodes, e.g. buried gates
    • H10D64/513—Disposition of the gate electrodes, e.g. buried gates within recesses in the substrate, e.g. trench gates, groove gates or buried gates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D8/00—Diodes
    • H10D8/01—Manufacture or treatment
    • H10D8/021—Manufacture or treatment of breakdown diodes
    • H10D8/022—Manufacture or treatment of breakdown diodes of Zener diodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D8/00—Diodes
    • H10D8/20—Breakdown diodes, e.g. avalanche diodes
    • H10D8/25—Zener diodes 
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/101—Integrated devices comprising main components and built-in components, e.g. IGBT having built-in freewheel diode
    • H10D84/141—VDMOS having built-in components
    • H10D84/148—VDMOS having built-in components the built-in components being breakdown diodes, e.g. Zener diodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
    • H10D84/811—Combinations of field-effect devices and one or more diodes, capacitors or resistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/83—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D8/00—Diodes

Landscapes

  • Semiconductor Integrated Circuits (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)

Abstract

本發明公開一種複合型功率元件，其包含基材結構、絕緣層、介電層、金氧半場效電晶體、及稽納二極體。金氧半場效電晶體形成於基材結構的電晶體形成區域中。稽納二極體形成於基材結構的電路元件形成區域中、且包含形成於絕緣層上且被介電層覆蓋的稽納二極體摻雜結構。稽納二極體摻雜結構包含彼此相接的P型摻雜區及N型摻雜區。稽納二極體另包含稽納二極體金屬結構，其形成於介電層上、且部分地貫穿介電層，以電性連接稽納二極體摻雜結構的P型摻雜區及N型摻雜區。稽納二極體經配置在複合型功率元件通電時接受逆向偏壓。

Description

複合型功率元件及其製造方法
本發明涉及一種功率元件，特別是涉及一種複合型功率元件及其製造方法。
在現有的功率元件中，如：金氧半場效電晶體（MOSFET）、雙極面結型電晶體（BJT），若須要在電路設計中增加其它的電路元件（如：電阻器或稽納二極體）以形成具有特定功能的電子電路，該些電路元件需要通過焊接的方式與功率元件電性連接。然而，此種電路元件與功率元件的連接方式將增加產品製造的複雜度、且無法有效減少產品的體積。
於是，本發明人有感上述缺失之可改善，乃特潛心研究並配合學理之運用，終於提出一種設計合理且有效改善上述缺失之本發明。
本發明所要解決的技術問題在於，針對現有技術的不足提供一種複合型功率元件及其製造方法。
為了解決上述的技術問題，本發明所採用的其中一技術方案是，提供一種複合型功率元件，包括：一基材結構，包含有一基底層及形成於所述基底層上的一磊晶層；其中，所述磊晶層凹設有至少一溝槽，所述基材結構沿著其長度方向定義有一電晶體形成區域及相鄰於所述電晶體形成區域的一電路元件形成區域，並且所述溝槽是位於所述電晶體形成區域中；一絕緣層，延伸地形成於所述磊晶層上及所述溝槽的內壁上；其中，所述絕緣層的位於所述溝槽的所述內壁的部位定義為一溝槽絕緣層，其包圍形成有一凹槽，並且所述絕緣層的其餘部位定義為一披覆絕緣層；一介電層，形成於所述絕緣層上；一金氧半場效電晶體，位於所述電晶體形成區域中、且包含：一閘極填充結構，形成於所述溝槽絕緣層的所述凹槽中；一基體摻雜結構，形成於所述磊晶層中、且位於所述溝槽的周圍區域；一源極金屬結構，形成於所述介電層上、且部分地貫穿所述介電層，以電性連接所述基體摻雜結構；及一汲極金屬結構，形成於所述基底層的一底面；以及一稽納二極體，位於所述電路元件形成區域中、且包含：一稽納二極體摻雜結構，形成於所述披覆絕緣層上、且被所述介電層覆蓋；中，所述稽納二極體摻雜結構包含有彼此相接的一P型摻雜區及一N型摻雜區；及一稽納二極體金屬結構，形成於所述介電層上、且部分地貫穿所述介電層，以電性連接於所述稽納二極體摻雜結構的所述P型摻雜區及N型摻雜區；其中，所述稽納二極體經配置在所述複合型功率元件通電時接受一逆向偏壓。
為了解決上述的技術問題，本發明所採用的另外一技術方案是，提供一種複合型功率元件的製造方法，包括：提供一基材結構，其包含有一基底層及形成於所述基底層上的一磊晶層；其中，所述磊晶層凹設有至少一溝槽，所述基材結構沿著其長度方向定義有一電晶體形成區域及相鄰於所述電晶體形成區域的一電路元件形成區域，並且所述溝槽是位於所述電晶體形成區域中；延伸地形成一絕緣層於所述磊晶層及所述溝槽的內壁上；其中，所述絕緣層的位於所述溝槽的所述內壁的部位定義為一溝槽絕緣層，其包圍形成有一凹槽，並且所述絕緣層的其餘部位定義為一披覆絕緣層；形成一介電層於所述絕緣層上；形成一金氧半場效電晶體於所述基材結構的所述電晶體形成區域中；其中，所述金氧半場效電晶體包含：一閘極填充結構、一基體摻雜結構、一源極金屬結構、及一汲極金屬結構；其中，所述閘極填充結構形成於所述溝槽絕緣層的所述凹槽中；所述基體摻雜結構形成於所述磊晶層中、且位於所述溝槽的周圍區域；所述源極金屬結構形成於所述介電層上、且部分地貫穿所述介電層，以電性連接所述基體摻雜結構；並且，所述汲極金屬結構形成於所述基底層的一底面；以及形成一稽納二極體於所述基材結構的所述電路元件形成區域中；其中，所述稽納二極體包含：一稽納二極體摻雜結構及一稽納二極體金屬結構；其中，所述稽納二極體摻雜結構形成於所述披覆絕緣層上、且被所述介電層覆蓋，所述稽納二極體摻雜結構包含有彼此相接的一P型摻雜區及一N型摻雜區；所述稽納二極體金屬結構形成於所述介電層上、且部分地貫穿所述介電層，以電性連接於所述稽納二極體摻雜結構的所述P型摻雜區及N型摻雜區。
本發明的有益效果在於，本發明所提供的複合型功率元件及其製造方法，能通過將不同的電子元件（如：稽納二極體、電阻器、常規二極體）的形成整合在金氧半場效電晶體的製程中（特別是在沉積多晶矽之後的製程），以形成所需要的功率元件，其無須增加額外的製程，從而簡化了製程複雜度，也減少了終端產品的體積。
為使能更進一步瞭解本發明的特徵及技術內容，請參閱以下有關本發明的詳細說明與圖式，然而所提供的圖式僅用於提供參考與說明，並非用來對本發明加以限制。
以下是通過特定的具體實施例來說明本發明所公開的實施方式，本領域技術人員可由本說明書所公開的內容瞭解本發明的優點與效果。本發明可通過其他不同的具體實施例加以施行或應用，本說明書中的各項細節也可基於不同觀點與應用，在不悖離本發明的構思下進行各種修改與變更。另外，本發明的附圖僅為簡單示意說明，並非依實際尺寸的描繪，事先聲明。以下的實施方式將進一步詳細說明本發明的相關技術內容，但所公開的內容並非用以限制本發明的保護範圍。
應當可以理解的是，雖然本文中可能會使用到“第一”、“第二”、“第三”等術語來描述各種元件或者信號，但這些元件或者信號不應受這些術語的限制。這些術語主要是用以區分一元件與另一元件，或者一信號與另一信號。另外，本文中所使用的術語“或”，應視實際情況可能包括相關聯的列出項目中的任一個或者多個的組合。
[第一實施例]
請參閱圖1A至圖1G、圖2及圖3所示，本發明第一實施例提供一種複合型功率元件100的製造方法。所述複合型功率元件的製造方法包含有步驟S110至步驟S180。其中，圖1A至圖1G為根據本發明第一實施例複合型功率元件的製造方法流程示意圖，圖2為根據本發明第一實施例複合型功率元件的剖視示意圖（標示元件結構對應的等效電路），並且圖3為根據本發明第一實施例複合型功率元件的等效電路圖。
必須說明的是，本實施例所載之各步驟的順序與實際的操作方式可視需求而調整，並不限於本實施例所載。
本實施例的複合型功率元件100為基於金氧半場效電晶體（metal-oxide-semiconductor field-effect transistor，MOSFET）的功率元件。也就是說，本實施例的複合型功率元件100為以金氧半場效電晶體為基礎架構，進行改良的功率元件。再者，本實施例的複合型功率元件100可以例如是應用於高壓穩壓器（high voltage regulator），但本發明不受限於此。
本實施例於以下先說明複合型功率元件的製造方法，而為便於理解，本實施例以複合型功率元件的製造方法的一單元區域為例，並搭配剖視圖作一說明，主要請參閱每一步驟所對應之圖式，並視需要參酌其它步驟之圖式。而有關複合型功率元件的製造方法之具體步驟說明如下。
如圖1A所示，所述步驟S110包含：提供一基材結構1。其中，所述基材結構1包含有：一基底層11（substrate layer）及形成於所述基底層11上的一磊晶層12（epitaxial layer），並且所述基材結構1的位於相反側的兩個表面分別定義為一頂面101及一底面102。更具體地說，所述磊晶層12的相反於基底層11的一側表面為所述頂面101，並且所述基底層11的相反於磊晶層12的一側表面為所述底面102。
所述基底層11的材料可以例如是N +型摻雜半導體或P +型摻雜半導體。所述磊晶層12可以例如是通過磊晶製程形成於基底層11上，並且所述磊晶層12的導電型態可以例如與基底層11的導電型態（如：N +型摻雜或P +型摻雜）相同。
在本實施例中，所述基底層11為N +型摻雜的半導體（也就是，N +Substrate），並且所述磊晶層12為N -型摻雜的半導體（也就是，N -EPI）。其中，所述基底層11的摻雜濃度高於磊晶層12的摻雜濃度，也就是說，所述基底層11為重摻雜區，而磊晶層12為輕摻雜區，但本發明不受限於此。
進一步地說，所述基材結構1沿著其長度方向D定義有一電晶體形成區域A（transistor forming region）及相鄰於所述電晶體形成區域A的一電路元件形成區域B（circuit element forming region）。其中，所述電路元件形成區域B可以進一步區分為一稽納二極體形成區域B1（zener diode forming region）、一電阻器形成區域B2（resistor forming region）、及一常規二極體形成區域B3（normal diode forming region）。
在本實施例中，所述電阻器形成區域B2是位於稽納二極體形成區域B1及常規二極體形成區域B3之間，所述稽納二極體形成區域B1相對於電阻器形成區域B2更遠離電晶體形成區域A，並且所述常規二極體形成區域B3相對於電阻器形成區域B2更靠近電晶體形成區域A，但本發明不受限於此。
如圖1B所示，所述步驟S120包含：凹陷地形成多個溝槽13於所述磊晶層12上，並且多個所述溝槽13皆是位於上述電晶體形成區域A中。其中，多個所述溝槽13可以例如是以蝕刻的方式所形成。更具體地說，多個所述溝槽13是沿著上述長度方向D間隔地凹陷於磊晶層12的相反於基底層11的一側表面，並且多個所述溝槽13的底部是未接觸於基底層11、而與所述基底層11間隔有一段距離。從另一個角度說，多個所述溝槽13是自基材結構1的頂面101凹陷、且未接觸於所述基材結構1的基底層11。
在本實施例中，每個所述溝槽13的一溝槽深度通常是介於0.5微米至3微米之間、且優選是介於1微米至2微米之間，但本發明不受限於此。
需說明的是，上述多個溝槽13是以剖面圖角度來針對磊晶層12內的不同部位的溝槽13進行說明。若以整體觀之，該些溝槽13可能是相連通的構造或是相互分離的構造，本發明並不予以限制。
如圖1C所示，所述步驟S130包含：延伸地形成一絕緣層2（或稱，氧化層）於所述磊晶層12的相反於基底層11的一側表面上（也就是，基材結構1的頂面101）及多個溝槽13的內壁上。其中，所述絕緣層2可以例如是藉由一低溫氧化沉積（low temperature oxide deposition，LTO deposition）製程或一熱氧化（thermal oxidation）製程所形成，但本發明不受限於此。
在本實施例中，所述絕緣層2的厚度大致是介於5奈米至100奈米之間，並且所述絕緣層2的材質可以例如是矽的化合物。舉例來說，所述絕緣層2的材質可以例如是二氧化矽，但本發明不受限於此。
再者，所述絕緣層2的位於每個溝槽13的內壁的部位各自定義為一溝槽絕緣層21（或稱，溝槽氧化層），並且每個所述溝槽絕緣層21包圍形成有一凹槽22。也就是說，多個所述溝槽絕緣層21是分別形成於多個溝槽13的內壁上，並且多個所述溝槽絕緣層21分別包圍形成有多個凹槽22。另外，所述絕緣層2其餘的部位（也就是，絕緣層2位於磊晶層12頂面101的部位）定義為一披覆絕緣層23（或稱，披覆氧化層）。
其中，多個所述溝槽絕緣層21皆是位於上述電晶體形成區域A中，並且所述披覆絕緣層23則是延伸地位於上述電晶體形成區域A及電路元件形成區域B中。
如圖1D所示，所述步驟S140包含：形成一多晶矽材料M（poly-silicon material）於所述絕緣層2的相反於磊晶層12的一側表面上，以使得所述多晶矽材料M覆蓋於披覆絕緣層23上、且填滿於多個所述溝槽絕緣層21所包圍的多個凹槽22中。其中，所述多晶矽材料M可以例如是由矽烷（SiH 4）通過一低壓化學氣相沉積（low pressure chemical vapor deposition，LPCVD）製程所形成，但本發明不受限於此。
在本實施例中，所述多晶矽材料M於絕緣層2上沉積了一定的厚度，以使得所述多晶矽材料M的外表面（也就是，多晶矽材料M相反於基底層11的一側表面）為一平坦的表面。更具體地說，所述多晶矽材料M的外表面位於多個凹槽22上方及披覆絕緣層23上方的部分大致彼此齊平，但本發明不受限於此。
如圖1E所示，所述步驟S150包含：對所述多晶矽材料M實施一微影成像作業（lithography imaging operation）及一蝕刻作業（etching operation），以移除一部分的所述多晶矽材料M，從而於多個所述溝槽絕緣層21所包圍的多個凹槽22中、分別形成有多個多晶矽填充結構M1（poly-silicon filled structure），並且於披覆絕緣層23上、形成有多個多晶矽塊狀結構M2（poly-silicon block structure）。
在本實施例中，多個所述多晶矽填充結構M1是分別形成於多個溝槽絕緣層21所包圍的多個凹槽22中。據此，多個所述多晶矽填充結構M1與多個溝槽絕緣層21相同，皆是位於上述電晶體形成區域A中。
進一步地說，多個所述多晶矽填充結構M1在通過蝕刻作業後，其顯露於外的表面（也就是，圖1E中的多晶矽填充結構M1的頂面）是低於披覆絕緣層23的外表面（也就是，圖1E中的披覆絕緣層23的相反於磊晶層12的一側表面），但本發明不受限於此。
再者，多個所述多晶矽塊狀結構M2皆是形成於披覆絕緣層23的相反於磊晶層12的一側表面，並且多個所述多晶矽塊狀結構M2皆是位於上述電路元件形成區域B中，以於後續製造流程中被製作成不同的電路元件（如：稽納二極體、電阻器、及常規二極體…等）。
進一步地說，多個所述多晶矽塊狀結構M2是在披覆絕緣層23上彼此間隔排列。在本實施例中，多個所述多晶矽塊狀結構M2的數量為三個，並且三個所述多晶矽塊狀結構M2是分別位於所述電路元件形成區域B的稽納二極體形成區域B1、電阻器形成區域B2、及常規二極體形成區域B3中。
另外，值得一提的是，在本實施例中，上述多晶矽填充結構M1及多晶矽塊狀結構M2的原材料M是在同一道多晶矽沉積程序中所形成，但本發明不受限於此。上述多晶矽填充結構M1及多晶矽塊狀結構M2的原材料M也可以依據製程需求分別經由多道多晶矽沉積程序所形成（如：2道、3道、或更多道）。
如圖1F所示，所述步驟S160包含：實施一離子佈植製程，以使得位於所述電晶體形成區域A中的多個多晶矽填充結構M1分別形成為多個閘極填充結構31（或稱摻雜的多晶矽填充結構），所述磊晶層12的位於任何兩個相鄰的溝槽13之間的部分形成為一基體摻雜結構32（matrix doped structure），位於所述稽納二極體形成區域B1中的多晶矽塊狀結構M2形成為一稽納二極體摻雜結構41，位於所述電阻器形成區域B2的多晶矽塊狀結構M2形成為一電阻器摻雜結構51，並且位於所述常規二極體形成區域B3的多晶矽塊狀結構M2形成為一常規二極體摻雜結構61。值得一提的是，在本實施例中，為了對多晶矽材料及磊晶層進行不同的摻雜（如：P型摻雜或N型摻雜），所述離子佈植製程可以例如是包含多道離子佈植程序（如：P型摻雜離子佈植程序及N型摻雜離子佈植程序）。
進一步地說，每個所述閘極填充結構31可以例如是P型摻雜半導體及N型摻雜半導體的其中之一，本發明不予以限制。
每個所述基體摻雜結構32包含有一P型摻雜區32P及形成於所述P型摻雜區32P上的一N型摻雜區32N。也就是說，在每個所述基體摻雜結構32中，所述N型摻雜區32N與P型摻雜區32P彼此上下堆疊。所述P型摻雜區32P位於下側、且與所述磊晶層12抵接，並且所述N型摻雜區32N位於上側、且與披覆絕緣層23抵接。值得一提的是，所述P型摻雜區32P的導電型態相異於上述基底層11的導電型態（N +型摻雜的半導體）、也相異於上述磊晶層12的導電型態（N -型摻雜的半導體）。也就是說，本實施例的多個所述P型摻雜區32P為P型摻雜半導體，而佈植的離子種類可以例如是硼離子(B+)，但本發明不受限於此。
所述稽納二極體摻雜結構41包含有一P型摻雜區41P及位於所述P型摻雜區41P一側（如圖1F中P型摻雜區41P的左側）的一N型摻雜區41N。也就是說，在所述稽納二極體摻雜結構41中，所述N型摻雜區41N與P型摻雜區41P左右排列且彼此相接。再者，所述N型摻雜區41N與P型摻雜區41P皆形成於披覆絕緣層23上、且接觸於披覆絕緣層23。
所述電阻器摻雜結構51可以例如是P型摻雜半導體及N型摻雜半導體的其中之一，本實施例優選為P型摻雜半導體，但本發明不受限於此。再者，所述電阻器摻雜結構51的摻雜濃度相對於稽納二極體摻雜結構41的摻雜濃度或常規二極體摻雜結構61的摻雜濃度來得低，以產生電阻的效果。
所述常規二極體摻雜結構61類似於稽納二極體摻雜結構41，包含有一P型摻雜區61P及位於所述P型摻雜區61P一側（如圖1F中P型摻雜區61P的左側）的一N型摻雜區61N。也就是說，在所述常規二極體摻雜結構61中，所述N型摻雜區61N與P型摻雜區61P左右排列且彼此連接。再者，所述N型摻雜區61N與P型摻雜區61P皆形成於披覆絕緣層23上、且接觸於披覆絕緣層23。
需說明的是，本文中所述及的離子佈植製程所使用的離子種類，可以例如是：硼離子(B +)、鋅離子(Zn 2+)、氟離子(F -)、氮離子(N -)、氧離子(O 2-)、碳離子(C 4+)、氬離子(Ar +)、磷離子(P +)、砷離子(As +)、或銻離子(Sb 2+)。
如圖1G所示，所述步驟S170包含：形成一介電層7（inter layer dielectric，ILD）於基材結構1上，以使得所述絕緣層2、多個閘極填充結構31、基體摻雜結構32、稽納二極體摻雜結構41、電阻器摻雜結構51、及常規二極體摻雜結構61，被所述介電層7所覆蓋。
其中，所述介電層7可以例如是通過化學氣相沉積製程所形成，但本發明不受限於此。舉例來說，所述介電層7也可以例如是以物理氣相沉積製程或其它適合的沉積製程所形成。再者，所述介電層7的材料可以例如是矽的化合物或其它介電材質所構成。
進一步地說，所述介電層7的外表面可以例如是通過一化學機械拋光（Chemical Mechanical Polishing，CMP）製程而實現表面平坦化，但本發明不受限於此。
如圖1H所示，所述步驟S180包含：實施一金屬化製程，以於所述介電層7上分別形成一源極金屬結構33（source metal）、一稽納二極體金屬結構42、一電阻器金屬結構52、及一常規二極體金屬結構62，並且於所述基材結構1的底面102形成一汲極金屬結構34（drain metal）。需說明的是，在本文中所提及的“金屬結構”可以例如是以沉積的方式所形成，並且所述“金屬結構”可以例如是鋁/矽/銅合金所形成的一體構造，但於實際應用時，不以此為限。
所述源極金屬結構33是位於電晶體形成區域A中。所述源極金屬結構33是形成於介電層7的相反於基底層11的一側表面上、且部分地貫穿介電層7，以電性連接於多個所述基體摻雜結構32的至少其中一個。
在本實施例中，所述源極金屬結構33包含有：一個源極金屬導電部331及與所述源極金屬導電部331連接的兩個源極金屬接觸塞332。其中，所述源極金屬導電部331是形成於介電層7的相反於基底層11的一側表面上。兩個所述源極金屬接觸塞332是彼此間隔地設置，並且分別貫穿介電層7，以使得所述源極金屬導電部331能通過兩個源極金屬接觸塞332而電性連接於多個基體摻雜結構32中的其中兩個相鄰的基體摻雜結構32。
另外，每個所述源極金屬接觸塞332的寬度是小於其所連接的基體摻雜結構32的寬度，並且每個所述源極金屬接觸塞332是穿過其所對應的基體摻雜結構32中的N型摻雜區32N、且部分地伸入P型摻雜區32P。藉此，兩個所述源極金屬接觸塞332相較於其所電性連接的兩個基體摻雜結構32而言為等電位設置。
所述汲極金屬結構34是形成於基材結構1的底面102。也就是說，所述汲極金屬結構34是形成於基底層11的相反於磊晶層12的一側表面上。在本實施例中，所述汲極金屬結構34是全面覆蓋於基材結構1的底面102上，但本發明不受限於此。
根據上述配置，如圖2所示，所述源極金屬結構33能用以電性連接一源極導線33L、而定義出金氧半場效電晶體的源極S（source）。所述汲極金屬結構34能用以電性連接一汲極導線34L、而定義出金氧半場效電晶體的汲極D（drain）。再者，多個所述閘極填充結構31中的其中一個所述閘極填充結構31（如圖2中最右邊的閘極填充結構）能用以電性連接一閘極導線31L、而定義出金氧半場效電晶體的閘極G（gate）。上述位於電晶體形成區域A中的各個構件（如：源極金屬結構33、汲極金屬結構34、閘極填充結構31…等）能形成金氧半場效電晶體3，其等效電路如圖3所示。
請繼續參閱圖1H所示，所述稽納二極體金屬結構42、電阻器金屬結構52、及常規二極體金屬結構62皆是位於電路元件形成區域B。
所述稽納二極體金屬結構42是位於稽納二極體形成區域B1中，並且所述稽納二極體金屬結構42是形成於介電層7的相反於基底層11的一側表面上、且部分地貫穿介電層7，以電性連接於所述稽納二極體摻雜結構41。所述稽納二極體金屬結構42與稽納二極體摻雜結構41能互相搭配，以形成為一稽納二極體4（zener diode，V z）。所述稽納二極體4經配置接受一逆向偏壓，並且所述稽納二極體4能承受5伏特至6伏特之間的電壓。
在本實施例中，所述稽納二極體金屬結構42包含有兩個金屬接腳421。所述稽納二極體金屬結構42的兩個金屬接腳421彼此間隔設置、且皆部分地貫穿介電層7，以分別電性連接於所述稽納二極體摻雜結構41的N型摻雜區41N與P型摻雜區41P，從而形成所述稽納二極體4。其中，在所述稽納二極體4中，連接於所述P型摻雜區41P的金屬接腳421之電位「低於」連接於所述N型摻雜區41N的金屬接腳421之電位，藉以在功率元件通電時產生一「逆向偏壓」。
所述電阻器金屬結構52是位於電阻器形成區域B2，並且所述電阻器金屬結構52是形成於介電層7的相反於基底層11的一側表面上、且部分地貫穿介電層7，以電性連接於所述電阻器摻雜結構51。所述電阻器金屬結構52與電阻器摻雜結構51能互相搭配，以形成為一電阻器5（resistor，R）。
在本實施例中，所述電阻器金屬結構52包含有兩個金屬接腳521。所述電阻器金屬結構52的兩個金屬接腳521彼此間隔設置、且皆部分地貫穿介電層7，以電性連接於所述電阻器摻雜結構51（如：P型摻雜半導體）。其中，所述電阻器摻雜結構51的摻雜濃度低於稽納二極體摻雜結構41的摻雜濃度、也低於常規二極體摻雜結構61的摻雜濃度，以在功率元件通電時產生電阻的效果。
所述常規二極體金屬結構62是位於常規二極體形成區域B3中，並且所述常規二極體金屬結構62是形成於介電層7的相反於基底層11的一側表面上、且部分地貫穿介電層7，以電性連接於所述常規二極體摻雜結構61。所述常規二極體金屬結構62與常規二極體摻雜結構61能互相搭配，以形成為一常規二極體6（normal diode，V D）。所述常規二極體6經配置接受一順向偏壓，並且所述常規二極體6能承受0伏特至0.7伏特之間的電壓。
在本實施例中，所述常規二極體金屬結構62包含有兩個金屬接腳621。所述常規二極體金屬結構62的兩個金屬接腳621彼此間隔設置、且皆部分地貫穿介電層7，以分別電性連接於所述常規二極體摻雜結構61的N型摻雜區61N與P型摻雜區61P，從而形成所述常規二極體6。其中，在所述常規二極體6中，連接於所述P型摻雜區61P的金屬接腳621之電位「高於」連接於所述N型摻雜區61N的金屬接腳621之電位，藉以在功率元件通電時產生一「順向偏壓」。
值得一提的是，在本實施中，在所述常規二極體6中，連接於所述P型摻雜區61P的金屬接腳621，可以通過一導線（圖未繪示）而電性連於多個所述閘極填充結構31中的其中一個閘極填充結構31（如圖2中最右邊的閘極填充結構）。再者，連接於所述N型摻雜區61N的所述金屬接腳621，可以通過一導線電性（圖未繪示）而連於所述金氧半場效電晶體3的源極金屬結構33，但本發明不受限於此。
值得一提的是，在本實施例中，所述基體摻雜結構32的N型摻雜區32N、稽納二極體4的N型摻雜區41N、及常規二極體的N型摻雜區61N是在同一道離子佈植程序中完成，但本發明不受限於此。
實施以上所述之步驟S110至步驟S180後，即能完成如圖1H及圖2所示之複合型功率元件100（或稱，溝渠式功率元件）。本實施例的複合型功率元件100的等效電路圖如圖3所示。須強調的是，於實際應用時，各步驟不排除以合理之變化態樣替代。
再者，須強調的是，上述各步驟是以剖面圖角度來進行描述，在符合上述各步驟的前提下，不排除以各種設計布局實施本發明之可能。換言之，若以俯視觀之，本實施例的複合型功率元件100可以有不同的設計布局型態。
根據上述配置，本發明實施例所提供的複合型功率元件的製造方法，能通過將不同的電子元件（如：稽納二極體、電阻器、常規二極體）的形成整合在金氧半場效電晶體的製程中（特別是在沉積多晶矽之後的製程），以形成所需要的功率元件，其無須增加額外的製程，從而簡化了製程複雜度。
以上為本發明實施例的複合型功率元件的製造方法的說明，而以下接著說明本實施例的複合型功率元件的具體構造。必須說明的是，雖然本實施例的複合型功率元件是通過上述製造方法所製成，但本發明不受限於此。也就是說，本發明的複合型功率元件也可以是通過其它的製造方法所製成。
如圖1H所示，並請一併搭配圖2及圖3，本實施例另公開一種複合型功率元件100，其包含：一基材結構1、一絕緣層2、一介電層7、一金氧半場效電晶體3（MOSFET）、一稽納二極體4（V Z）、一電阻器5（R）、及一常規二極體6（V D）。
所述基材結構1包含有一基底層11及形成於所述基底層11上的一磊晶層12。所述磊晶層12凹設有至少一溝槽13，所述基材結構1沿著其長度方向D定義有一電晶體形成區域A及相鄰於所述電晶體形成區域A的一電路元件形成區域B，並且所述溝槽13是位於電晶體形成區域A中。
所述絕緣層2延伸地形成於磊晶層12上及溝槽13的內壁上。所述絕緣層2的位於溝槽13的內壁的部位定義為一溝槽絕緣層21，其包圍形成有一凹槽22，並且所述絕緣層2的其餘部位定義為一披覆絕緣層23。再者，所述介電層7形成於絕緣層2上。
所述金氧半場效電晶體3位於電晶體形成區域A中、且包含：一閘極填充結構31、一基體摻雜結構32、一源極金屬結構33、及一汲極金屬結構34。其中，所述閘極填充結構31形成於溝槽絕緣層21的凹槽22中。所述基體摻雜結構32形成於磊晶層12中、且位於所述溝槽13的周圍區域。所述源極金屬結構33形成於介電層7上、且部分地貫穿所述介電層7，以電性連接所述基體摻雜結構32。所述汲極金屬結構34形成於基底層11的一底面。
所述稽納二極體4位於電路元件形成區域B中、且包含：一稽納二極體摻雜結構41及一稽納二極體金屬結構42。其中，所述稽納二極體摻雜結構41形成於披覆絕緣層23上、且被所述介電層7覆蓋。所述稽納二極體摻雜結構41包含有彼此相接的一P型摻雜區41P及一N型摻雜區41N。所述稽納二極體金屬結構42形成於介電層7上、且部分地貫穿所述介電層7，以電性連接於所述稽納二極體摻雜結構41的P型摻雜區41P及N型摻雜區41N。所述稽納二極體4經配置在複合型功率元件100通電時接受一逆向偏壓。
所述電阻器5位於電路元件形成區域B中、且與所述稽納二極體4呈間隔設置，並且所述電阻器5包含：一電阻器摻雜結構51及一電阻器金屬結構52。其中，所述電阻器摻雜結構51形成於披覆絕緣層23上、且被所述介電層7覆蓋。所述電阻器摻雜結構51為P型摻雜半導體或N型摻雜半導體。所述電阻器金屬結構52形成於所述介電層上、且部分地貫穿所述介電層7，以電性連接於所述電阻器摻雜結構51，並且所述電阻器5經配置在複合型功率元件100通電時產生一電阻。
所述常規二極體6位於電路元件形成區域B中、且與所述稽納二極體4呈間隔設置，並且所述常規二極體6包含：一常規二極體摻雜結構61及一常規二極體金屬結構62。其中，所述常規二極體摻雜結構61形成於披覆絕緣層23上、且被所述介電層7覆蓋。所述常規二極體摻雜結構61包含有彼此相接的一P型摻雜區61P及一N型摻雜區61N。所述常規二極體金屬結構62形成於介電層7上、且部分地貫穿所述介電層7，以電性連接於所述常規二極體摻雜結構61的P型摻雜區61P及N型摻雜區61N。其中，所述常規二極體經配置接受一順向偏壓。其中，所述常規二極體6鄰近地設置於上述金氧半場效電晶體3。
[第二實施例]
請參閱圖4及圖5所示，本發明第二實施例也提供一種複合型功率元件100’。圖4為根據本發明第二實施例複合型功率元件的局部示意圖，並且圖5為根據本發明第二實施例複合型功率元件的等效電路圖。
本發明第二實施例複合型功率元件100’的結構設計與上述第一實施例大致相同，不同之處在於本實施例的複合型功率元件100’具有彼此串聯的多個常規二極體6（V D1至V DN）。
如圖4所示，更具體地說，在本實施例中，所述常規二極體6的數量為多個，並且多個所述常規二極體6（V D1至V DN）是以彼此串聯的方式設置於所述披覆絕緣層23上、且位於電路元件形成區域B的常規二極體形成區域B3中。多個所述常規二極體6的數量可以例如是兩個或兩個以上。
更具體地說，彼此串聯的多個所述常規二極體6是以「N型摻雜區/P型摻雜區/N型摻雜區/P型摻雜區…」，彼此交錯的方式排列。其中，在任何兩個相鄰且彼此串聯的所述常規二極體6中，其中一個所述常規二極體6的連接於P型摻雜區61P的金屬接腳621、是直接地接觸且電性連接於其中另一個所述常規二極體6的連接於N型摻雜區61N的金屬接腳621。再者，其中一個所述常規二極體6的常規二極體摻雜結構61、是未直接地接觸於另一個所述常規二極體6的常規二極體摻雜結構61。
進一步地說，如圖4所示，在彼此串聯的多個所述常規二極體6中，第一個常規二極體V D1（如圖4中最右邊的常規二極體V D1）的連接於P型摻雜區61P的金屬接腳621，可以通過一導線（圖未繪示）而電性連於所述金氧半場效電晶體3中的多個所述閘極填充結構31中的其中一個閘極填充結構31（如圖2中最右邊的閘極填充結構）。再者，第N個常規二極體V DN（如圖4中最左邊的常規二極體6）的連接於N型摻雜區61N的金屬接腳621，可以通過一導線（圖未繪示）而電性連於所述金氧半場效電晶體3的源極金屬結構33，但本發明不受限於此。
如圖5所示，由於本實施例的複合型功率元件100’具有彼此串聯的多個常規二極體6（V D1至V DN），因此可以藉由調整常規二極體6的數量，以改變V GS，進而控制複合型功率元件100’的驅動電壓，以達到驅動各種不同Power MOSFET的可行性。
據此，此結構設計的概念能依據終端產品的應用需求，而任意整合各種不同電壓/電流的Power MOSFET。其中，輸出電壓可以例如是V OUT=V G-V D=V Z-(V D1+V D2+…V DN)。
[實施例的有益效果]
本發明的有益效果在於，本發明實施例所提供的複合型功率元件的製造方法，能通過將不同的電子元件（如：稽納二極體、電阻器、常規二極體）的形成整合在金氧半場效電晶體的製程中（特別是在沉積多晶矽之後的製程），以形成所需要的功率元件，其無須增加額外的製程，從而簡化了製程複雜度，也減少了終端產品的體積。
更進一步來說，由於本實施例的複合型功率元件能設計有彼此串聯的多個常規二極體（V D1至V DN），因此可以藉由調整常規二極體的數量，以改變V GS，進而控制複合型功率元件的驅動電壓，以達到驅動各種不同Power MOSFET的可行性。
另外，本實施例的複合型功率元件之結構設計可以減少系統電路版上所需擺放電子元件的數量，因其部分的電子元件被整合至本發明的整合元件製程中，從而得以縮小終端產品的體積。
以上所公開的內容僅為本發明的優選可行實施例，並非因此侷限本發明的申請專利範圍，所以凡是運用本發明說明書及圖式內容所做的等效技術變化，均包含於本發明的申請專利範圍內。
100、100’：複合型功率元件 1：基材結構 11：基底層 12：磊晶層 13：溝槽 101：頂面 102：底面 2：絕緣層 21：溝槽絕緣層 22：凹槽 23：披覆絕緣層 3、MOSFET：金氧半場效電晶體 31：閘極填充結構 32：基體摻雜結構 32P：P型摻雜區 32N：N型摻雜區 33：源極金屬結構 331：源極金屬導電部 332：源極金屬接觸塞 33L：源極導線 34：汲極金屬結構 34L：汲極導線 G：閘極 S：源極 D：汲極 4、V Z：稽納二極體 41：稽納二極體摻雜結構 41P：P型摻雜區 41N：N型摻雜區 42：稽納二極體金屬結構 421：金屬接腳 5、R：電阻器 51：電阻器摻雜結構 52：電阻器金屬結構 521：金屬接腳 6、V D 、V D1~V DN：常規二極體 61：常規二極體摻雜結構 61P：P型摻雜區 61N：N型摻雜區 62：常規二極體金屬結構 621：金屬接腳 7：介電層 M：多晶矽材料 M1：多晶矽填充結構 M2：多晶矽塊狀結構 A：電晶體形成區域 B：電路元件形成區域 B1：稽納二極體形成區域 B2：電阻器形成區域 B3：常規二極體形成區域 D：長度方向
圖1A至圖1H為根據本發明第一實施例複合型功率元件的製造方法流程示意圖。
圖2為根據本發明第一實施例複合型功率元件的剖視示意圖（標示元件結構對應的等效電路）。
圖3為根據本發明第一實施例複合型功率元件的等效電路圖。
圖4為根據本發明第二實施例複合型功率元件的局部示意圖。
圖5為根據本發明第二實施例複合型功率元件的等效電路圖。
100：複合型功率元件 1：基材結構 11：基底層 12：磊晶層 13：溝槽 101：頂面 102：底面 2：絕緣層 21：溝槽絕緣層 22：凹槽 23：披覆絕緣層 3、MOSFET：金氧半場效電晶體 31：閘極填充結構 32：基體摻雜結構 32P：P型摻雜區 32N：N型摻雜區 33：源極金屬結構 331：源極金屬導電部 332：源極金屬接觸塞 34：汲極金屬結構 4、V Z：稽納二極體 41：稽納二極體摻雜結構 41P：P型摻雜區 41N：N型摻雜區 42：稽納二極體金屬結構 421：金屬接腳 5、R：電阻器 51：電阻器摻雜結構 52：電阻器金屬結構 521：金屬接腳 6、V D：常規二極體 61：常規二極體摻雜結構 61P：P型摻雜區 61N：N型摻雜區 62：常規二極體金屬結構 621：金屬接腳 7：介電層 A：電晶體形成區域 B：電路元件形成區域 B1：稽納二極體形成區域 B2：電阻器形成區域 B3：常規二極體形成區域 D：長度方向

Claims (9)

  1. 一種複合型功率元件，包括：一基材結構，包含有一基底層及形成於所述基底層上的一磊晶層；其中，所述磊晶層凹設有至少一溝槽，所述基材結構沿著其長度方向定義有一電晶體形成區域及相鄰於所述電晶體形成區域的一電路元件形成區域，並且所述溝槽是位於所述電晶體形成區域中；一絕緣層，延伸地形成於所述磊晶層上及所述溝槽的內壁上；其中，所述絕緣層的位於所述溝槽的所述內壁的部位定義為一溝槽絕緣層，其包圍形成有一凹槽，並且所述絕緣層的其餘部位定義為一披覆絕緣層；一介電層，形成於所述絕緣層上；一金氧半場效電晶體，位於所述電晶體形成區域中、且包含：一閘極填充結構，形成於所述溝槽絕緣層的所述凹槽中；一基體摻雜結構，形成於所述磊晶層中、且位於所述溝槽的周圍區域；一源極金屬結構，形成於所述介電層上、且部分地貫穿所述介電層，以電性連接所述基體摻雜結構；及一汲極金屬結構，形成於所述基底層的一底面；以及一稽納二極體，位於所述電路元件形成區域中、且包含：一稽納二極體摻雜結構，形成於所述披覆絕緣層上、且被所述介電層覆蓋；其中，所述稽納二極體摻雜結構包含有彼此相接的一P型摻雜區及一N型摻雜區；及一稽納二極體金屬結構，形成於所述介電層上、且部分地貫穿所述介電層，以電性連接於所述稽納二極體摻雜結構的所述P型摻雜區及所述N型摻雜區；其中，所述稽納二極體經配置在所述複合型功率元件通電時接受一逆向偏壓； 其中，在所述稽納二極體中，所述稽納二極體金屬結構包含有兩個金屬接腳，兩個所述金屬接腳彼此間隔設置、且皆部分地貫穿所述介電層，以分別電性連接於所述稽納二極體摻雜結構的所述N型摻雜區與所述P型摻雜區；其中，在所述複合型功率元件通電時，連接於所述P型摻雜區的所述金屬接腳之電位低於連接於所述N型摻雜區的所述金屬接腳之電位，藉以產生所述逆向偏壓。
  2. 如請求項1所述的複合型功率元件，其進一步包括：一電阻器，位於所述電路元件形成區域中、且與所述稽納二極體呈間隔設置，並且所述電阻器包含：一電阻器摻雜結構，形成於所述披覆絕緣層上、且被所述介電層覆蓋；其中，所述電阻器摻雜結構為P型摻雜半導體或N型摻雜半導體；及一電阻器金屬結構，形成於所述介電層上、且部分地貫穿所述介電層，以電性連接於所述電阻器摻雜結構，並且所述電阻器經配置在所述複合型功率元件通電時產生一電阻。
  3. 如請求項2所述的複合型功率元件，其進一步包括：一常規二極體，位於所述電路元件形成區域中、且與所述稽納二極體呈間隔設置，並且所述常規二極體包含：一常規二極體摻雜結構，形成於所述披覆絕緣層上、且被所述介電層覆蓋；其中，所述常規二極體摻雜結構包含有彼此相接的一P型摻雜區及一N型摻雜區；及一常規二極體金屬結構，形成於所述介電層上、且部分地貫穿所述介電層，以電性連接於所述常規二極體摻雜結構的所述P型摻雜區及N型摻雜區；其中，所述常規二極體經配置接受一順向偏壓；其中，所述常規二極體鄰近地設置於所述金氧半場效電晶體。
  4. 如請求項3所述的複合型功率元件，其中，在所述常規二極體中，所述常規二極體金屬結構包含有兩個金屬接腳，兩個所述金屬接腳彼此間隔設置，並且兩個所述金屬接腳皆部分地貫穿所述介電層，以分別電性連接於所述常規二極體摻雜結構的所述N型摻雜區與所述P型摻雜區；其中，在所述複合型功率元件通電時，連接於所述P型摻雜區的所述金屬接腳之電位高於連接於所述N型摻雜區的所述金屬接腳之電位，藉以產生所述順向偏壓。
  5. 如請求項3所述的複合型功率元件，其中，在所述常規二極體中，連接於所述P型摻雜區的所述金屬接腳，經配置通過一導線電性連於所述金氧半場效電晶體的所述閘極填充結構，並且，連接於所述N型摻雜區的所述金屬接腳，經配置通過一導線電性連於所述金氧半場效電晶體的所述源極金屬結構。
  6. 如請求項3所述的複合型功率元件，其中，所述常規二極體的數量為多個，並且多個所述常規二極體是以彼此串聯的方式設置於所述披覆絕緣層上。
  7. 如請求項6所述的複合型功率元件，其中，在任何兩個相鄰且彼此串聯的所述常規二極體中，其中一個所述常規二極體的連接於所述P型摻雜區的所述金屬接腳、是直接地接觸且電性連接於其中另一個所述常規二極體的連接於所述N型摻雜區的所述金屬接腳；並且，其中一個所述常規二極體的所述常規二極體摻雜結構、是未直接地接觸於另一個所述常規二極體的所述常規二極體摻雜結構。
  8. 如請求項6所述的複合型功率元件，其中，在彼此串聯的多個所述常規二極體中，第一個常規二極體的連接於所述P型摻雜區的所述金屬接腳，可以通過一導線而電性連於所述金氧半場效電晶體的所述閘極填充結構，並且最後一個常規二極體的連接於所 述N型摻雜區的所述金屬接腳，可以通過一導線而電性連於所述金氧半場效電晶體的所述源極金屬結構。
  9. 一種複合型功率元件的製造方法，包括：提供一基材結構，其包含有一基底層及形成於所述基底層上的一磊晶層；其中，所述磊晶層凹設有至少一溝槽，所述基材結構沿著其長度方向定義有一電晶體形成區域及相鄰於所述電晶體形成區域的一電路元件形成區域，並且所述溝槽是位於所述電晶體形成區域中；延伸地形成一絕緣層於所述磊晶層上及所述溝槽的內壁上；其中，所述絕緣層的位於所述溝槽的所述內壁的部位定義為一溝槽絕緣層，其包圍形成有一凹槽，並且所述絕緣層的其餘部位定義為一披覆絕緣層；形成一介電層於所述絕緣層上；形成一金氧半場效電晶體於所述基材結構的所述電晶體形成區域中；其中，所述金氧半場效電晶體包含：一閘極填充結構、一基體摻雜結構、一源極金屬結構、及一汲極金屬結構；其中，所述閘極填充結構形成於所述溝槽絕緣層的所述凹槽中；所述基體摻雜結構形成於所述磊晶層中、且位於所述溝槽的周圍區域；所述源極金屬結構形成於所述介電層上、且部分地貫穿所述介電層，以電性連接所述基體摻雜結構；並且，所述汲極金屬結構形成於所述基底層的一底面；以及形成一稽納二極體於所述基材結構的所述電路元件形成區域中；其中，所述稽納二極體包含：一稽納二極體摻雜結構及一稽納二極體金屬結構；其中，所述稽納二極體摻雜結構形成於所述披覆絕緣層上、且被所述介電層覆蓋，所述稽納二極體摻雜結構包含有彼此相接的一P型摻雜區及一N型摻雜區；所述稽納二極體金屬結構形成於所述介電層上、且部分地貫穿所述介 電層，以電性連接於所述稽納二極體摻雜結構的所述P型摻雜區及N型摻雜區，並且所述稽納二極體經配置在通電時接受一逆向偏壓；其中，在所述稽納二極體中，所述稽納二極體金屬結構包含有兩個金屬接腳，兩個所述金屬接腳彼此間隔設置、且皆部分地貫穿所述介電層，以分別電性連接於所述稽納二極體摻雜結構的所述N型摻雜區與所述P型摻雜區；其中，在所述複合型功率元件通電時，連接於所述P型摻雜區的所述金屬接腳之電位低於連接於所述N型摻雜區的所述金屬接腳之電位，藉以產生所述逆向偏壓。
TW109115961A 2020-05-14 2020-05-14 複合型功率元件及其製造方法 TWI752495B (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
TW109115961A TWI752495B (zh) 2020-05-14 2020-05-14 複合型功率元件及其製造方法
US17/007,061 US11201147B2 (en) 2020-05-14 2020-08-31 Composite power element and method for manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW109115961A TWI752495B (zh) 2020-05-14 2020-05-14 複合型功率元件及其製造方法

Publications (2)

Publication Number Publication Date
TW202143318A TW202143318A (zh) 2021-11-16
TWI752495B true TWI752495B (zh) 2022-01-11

Family

ID=78512862

Family Applications (1)

Application Number Title Priority Date Filing Date
TW109115961A TWI752495B (zh) 2020-05-14 2020-05-14 複合型功率元件及其製造方法

Country Status (2)

Country Link
US (1) US11201147B2 (zh)
TW (1) TWI752495B (zh)

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201037836A (en) * 2009-04-10 2010-10-16 Anpec Electronics Corp Trench semiconductor device and method of making the same

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8816348B2 (en) * 2011-07-20 2014-08-26 Force Mos Technology Co., Ltd. Shielded gate MOSFET-Schottky rectifier-diode integrated circuits with trenched contact structures
JP2013065759A (ja) * 2011-09-20 2013-04-11 Toshiba Corp 半導体装置

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201037836A (en) * 2009-04-10 2010-10-16 Anpec Electronics Corp Trench semiconductor device and method of making the same

Also Published As

Publication number Publication date
US20210358907A1 (en) 2021-11-18
TW202143318A (zh) 2021-11-16
US11201147B2 (en) 2021-12-14

Similar Documents

Publication Publication Date Title
US12034065B2 (en) Semiconductor device including emitter regions and method of manufacturing the semiconductor device
JP6478316B2 (ja) トレンチゲート構造を備えた半導体装置およびその製造方法
US6867456B2 (en) Semiconductor device having high breakdown voltage without increased on resistance
JP3291958B2 (ja) バックソースｍｏｓｆｅｔ
US6495883B2 (en) Trench gate type semiconductor device and method of manufacturing
US7655974B2 (en) Semiconductor device
US9082835B2 (en) Semiconductor device, manufacturing method thereof, electronic device and vehicle
JP6047297B2 (ja) 半導体装置
US7009277B2 (en) Semiconductor device with improved radiation property
JP3827954B2 (ja) Ｐｎ分離層をもつｉｇｂｔ
TWI752495B (zh) 複合型功率元件及其製造方法
CN100477263C (zh) 超级结半导体元件及其制造方法
CN212810303U (zh) 复合型功率元件
CN214956888U (zh) 复合型功率组件
CN212848404U (zh) 具有齐纳二极管的功率元件
TWI775078B (zh) 具有稽納二極體的功率元件
TWI776413B (zh) 複合型功率元件
JP3329973B2 (ja) 半導体装置およびその製造方法
CN113707654B (zh) 复合型功率元件及其制造方法
CN115084130A (zh) 复合型功率组件
CN113707653B (zh) 具有齐纳二极管的功率元件
JP5185061B2 (ja) Ｍｉｓ電界効果トランジスタ及び半導体基板の製造方法
JP2009536454A (ja) 絶縁したトレンチゲートおよび絶縁分離領域を有する半導体デバイス
JP2003008006A (ja) 半導体装置及びその製造方法