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TWI751245B - 半導體裝置及其製造方法 - Google Patents

半導體裝置及其製造方法 Download PDF

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TWI751245B
TWI751245B TW106144464A TW106144464A TWI751245B TW I751245 B TWI751245 B TW I751245B TW 106144464 A TW106144464 A TW 106144464A TW 106144464 A TW106144464 A TW 106144464A TW I751245 B TWI751245 B TW I751245B
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Inventor
李起洪
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韓商愛思開海力士有限公司
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Abstract

一種半導體裝置包括：層疊結構；通道層，其穿過層疊結構；阱板， 其位於層疊結構下方；源極層，其位於層疊結構和阱板之間；連接結構，其將通道層彼此耦接，並且包括接觸源極層的第一接觸點和接觸阱板的第二接觸點；以及隔離圖案，其將源極層和阱板彼此絕緣。

Description

半導體裝置及其製造方法
本發明的各種實施方式整體上關於電子裝置，更具體地，關於一種半導體裝置及其製造方法。
非揮發性記憶體裝置用於儲存即使沒有供電也需要維持的數據。近來，在基板上按照單個層形成記憶體單元的二維非揮發性記憶體裝置的集成密度的增加受到限制。因此，已提出了在基板上且在垂直方向上層疊記憶體單元的三維非揮發性記憶體裝置。
三維非揮發性記憶體裝置可包括彼此交替地層疊的層間絕緣層和閘極以及穿過所述層間絕緣層和所述閘極的通道層，並且記憶體單元可沿著通道層層疊。已開發出各種結構和製造方法以改進三維非揮發性記憶體裝置的操作可靠性。
各種實施方式關於一種具有簡易的製造工序、穩定的結構和改良的特性之半導體裝置及其製造方法。
根據實施方式，一種半導體裝置可包括：層疊結構；通道層，其穿過層疊結構；阱板，其位於層疊結構下方；源極層，其位於層疊結構和阱板之間；連接結構，其將通道層彼此耦接並且包括接觸源極層的第一接觸點和接觸阱板的第二接觸點；以及隔離圖案，其將源極層和阱板彼此絕緣。
根據實施方式，一種半導體裝置可包括：層疊結構；通道層，其穿過層疊結構；阱板，其位於層疊結構下方；源極層，其位於層疊結構和阱板之間；連接結構，其位於層疊結構下方，並且包括將通道層彼此耦接的耦接圖案、將耦接圖案電耦接到源極層的第一接觸圖案以及將耦接圖案電耦接到阱板的第二接觸圖案；以及隔離圖案，其將源極層和阱板彼此絕緣並且將第一接觸圖案和第二接觸圖案彼此絕緣。
根據實施方式，一種製造半導體裝置的方法可包括以下步驟：在阱板上形成犧牲結構；在犧牲結構上形成層疊結構；形成穿過層疊結構的半導體層；形成穿過層疊結構的狹縫以暴露犧牲結構；透過穿過狹縫去除犧牲結構來形成開口；在透過開口暴露的阱板上形成隔離圖案；以及在開口中形成第一源極層，其中，第一源極層透過隔離圖案與阱板絕緣。
相關申請案的交叉引用：
本申請案請求2017年6月7日提交的韓國專利申請案號10-2017-0070981的優先權，其整體以引用方式併入本文。
10:基板
11:阱板
12:源極層
12A:第一源極層
12B:第二源極層
13:隔離圖案
13A:第一區域
13B:第二區域
13:第一隔離圖案
13’:第二隔離圖案
13A’:第一隔離圖案
13B’:第二隔離圖案
15:導電層
15’:導電層
16:絕緣層
16’:絕緣層
17:記憶體層
17A:電荷阻擋層
17B:數據儲存層
17C:隧道絕緣層
18:通道層
19:間隙填充絕緣層
20:層間絕緣層
21:連接結構
21A:耦接圖案
21B:第一接觸圖案
21C:第二接觸圖案
23:犧牲結構
23’:犧牲層
23A:第一犧牲層
23B:第二犧牲層
23C:第三犧牲層
23A’:第一犧牲層
26:絕緣間隔物
27:結
28:源極拾取線
30:基板
31:阱板
32:犧牲結構
32A:第一犧牲層
32B:第二犧牲層
32C:第三犧牲層
32D:犧牲層
33:第一源極層
34:層間絕緣層
35:第一材料層
36:第二材料層
37:第四犧牲層
38:記憶體層
38A:電荷阻擋層
38B:數據儲存層
38C:隧道絕緣層
39:半導體層
40:間隙填充絕緣層
41:間隔物
41A:第一間隔物
41B:第二間隔物
42:接觸層
42A:第一接觸圖案
42B:第二接觸圖案
43:隔離圖案
44:第二源極層
45:第三材料層
46:絕緣間隔物
47:結
48:源極拾取線
51A:第一接觸層
51AA:第一接觸圖案
51B:第二接觸層
51BA:第二接觸圖案
52A:第一隔離圖案
52B:第二隔離圖案
53:接觸層
53’:接觸層
53A:第一接觸層
53B:第二接觸層
54:第一隔離圖案
54’:第二隔離圖案
54A:第一隔離圖案
54B:第二隔離圖案
54C:第三隔離圖案
57:接觸層
57A:第一接觸層
57AA:第一接觸圖案
57B:第二接觸層
57BA:第二接觸圖案
58:氧化物層
61:犧牲結構
61A:第一犧牲層
61B:第二犧牲層
70:基板
71:阱板
72:犧牲結構
72A~72C:第一犧牲層~第三犧牲層
73:第一源極層
75A:第一材料層
75B:第一材料層
76A:第二材料層
76B:第二材料層
77:第四犧牲層
78:記憶體層
78A:電荷阻擋層
78B:數據儲存層
78C:隧道絕緣層
79:半導體層
80:間隙填充絕緣層
81A:第一間隔物
81B:第二間隔物
82:接觸層
82’:接觸層
82A:第一接觸圖案
82B:第二接觸圖案
83:隔離圖案
83’:隔離圖案
84:第二源極層
85A:第三材料層
85B:第三材料層
86:絕緣間隔物
87:結
88:源極拾取線
1000:記憶體系統
1000’:記憶體系統
1100:控制器
1110:RAM
1120:CPU
1130:主機介面
1140:錯誤校正塊電路
1150:記憶體介面
1200:記憶體裝置
1200’:記憶體裝置
2000:計算系統
2100:記憶體裝置
2200:CPU
2300:隨機存取記憶體
2400:使用者介面
2500:電源
2600:系統匯流排
3000:計算系統
3100:應用程式
3200:作業系統
3300:檔案系統
3400:轉換層
3500:記憶體裝置
C1:第一接觸點
C2:第二接觸點
CH:通道結構
CH1~CHk:第一通道~第k通道
D:距離
D_CH:虛擬通道結構
ECC:錯誤校正塊
I-I’:第一方向
II-II’:第二方向
H:孔
MB:記憶體塊
OP:開口
P:鈍化層
SL:狹縫
SL1:第一狹縫
SL2:第二狹縫
SP:支撐體
SP’:支撐體
ST:層疊結構
ST1:第一層疊結構
ST2:第二層疊結構
T:溝槽
T1:厚度
T2:厚度
圖1A至圖1F是示出根據本發明的實施方式的半導體裝置的結構的圖； 圖2A至圖2D是示出根據本發明的實施方式的半導體裝置的結構的橫截面圖；圖3A至圖3I是示出根據本發明的實施方式的半導體裝置的製造方法的橫截面圖；圖4A至圖4D是示出根據本發明的實施方式的半導體裝置的製造方法的橫截面圖；圖5A至圖5F是示出根據本發明的實施方式的半導體裝置的製造方法的橫截面圖；圖6A至圖6E是示出根據本發明的實施方式的半導體裝置的製造方法的橫截面圖；圖7A至圖7C是示出根據本發明的實施方式的半導體裝置的製造方法的橫截面圖；圖8A至圖8H是示出根據本發明的實施方式的半導體裝置的製造方法的橫截面圖；圖9和圖10是示出根據本發明的實施方式的記憶體系統的配置的方塊圖；以及圖11和圖12是示出根據本發明的實施方式的計算系統的配置的方塊圖。
以下，將參照附圖詳細描述各種示例性實施方式。在附圖中，為了例示方便，可能誇大組件的厚度和長度。在以下描述中，為了簡單和簡明，可省略相關功能和構造的詳細描述。貫穿說明書和圖式，相似的元件符號代表相似的元件。
還應當注意，在本說明書中，「連接/耦接」不僅是指一個組件直接耦接另一組件，而且還指一個組件透過中間組件間接耦接另一組件。另外，貫穿說明書，當說到特定部分「包括」特定元件時，這不排除包括其它元件，該特定部分還可包括另一元件，除非另外具體地描述。
所描述或示出的多層結構的示例可能未反映存在於該特定多層結構中的所有層(例如，一個或更多個附加層可存在於兩個示出的層之間)。作為具體示例，當所描述或示出的多層結構中的第一層被稱為在第二層「上」或「上方」時，第一層可直接形成在第二層上，但是也可表示一個或更多個其它中間層可存在於第一層和第二層之間的結構。
圖1A至圖1F是示出根據本發明的實施方式的半導體裝置的結構的圖。更具體地，圖1A、圖1D、圖1E和圖1F是佈局圖，圖1B是沿著圖1A的線A-A'截取的橫截面圖，圖1C是沿著圖1A的線B-B’截取的橫截面圖。
參照圖1A至圖1C，半導體裝置可包括層疊結構ST、穿過層疊結構ST的通道結構CH、位於層疊結構ST下方的阱板11、位於層疊結構ST和阱板11之間的源極層12、將通道結構CH彼此耦接的連接結構21以及將源極層12和阱板11彼此絕緣的隔離圖案13。
層疊結構ST可包括交替地層疊的導電層15和絕緣層16。各個導電層15可以是選擇電晶體、記憶體單元或虛擬電晶體的閘極。絕緣層16可將層疊的導電層15彼此絕緣。絕緣層16可以是諸如氧化物層的絕緣層。例如，導電層15中的至少一個最下方的導電層可以是下選擇電晶體的閘極，導電層15中的至少一個最上方的導電層可以是上選擇電晶體的閘極，剩餘導電層15可以是記憶體單元的閘極。單元陣列可包括垂直記憶體串。
各個通道結構CH可包括通道層18、記憶體層17和間隙填充絕緣層19。各個通道層18可以是選擇電晶體或記憶體單元的通道層。通道層18可以是包括矽(Si)或鍺(Ge)等的半導體層。通道層18可佈置在第一方向I-I’以及與第一方向I-I’交叉的第二方向II-II’上。另外，在第一方向I-I’上彼此相鄰的通道層18可按照交錯形式佈置，以使得其中心可彼此偏移。
另外，虛擬通道結構D_CH可位於通道結構CH之間。當佈置在第二方向II-II’上的通道結構CH被限定為單個通道列時，包括虛擬通道結構D_CH的虛擬通道列可位於第四通道列和第五通道列之間。各個虛擬通道結構D_CH可具有與各個通道結構CH相似的結構。換言之，各個虛擬通道結構D_CH還可包括通道層18、記憶體層17和間隙填充絕緣層19。各個通道層18可以是虛擬選擇電晶體或虛擬記憶體單元的通道層。
各個通道層18的中心部分可開放或被填充。各個通道層18的開放的中心部分可被填充有間隙填充絕緣層19。另外，各個通道層18的側壁可被記憶體層17包圍。記憶體層17可包括電荷阻擋層17A、數據儲存層17B和隧道絕緣層17C。數據儲存層17B可包括浮閘、電荷捕獲材料、矽、氮化物、相變材料、電阻變化材料和奈米點(nanodot)。
阱板11可位於基板10上，並且基板10可包括諸如週邊電路的下結構。阱板11可以是在擦除操作期間向記憶體串提供空穴的空穴源。阱板11可以是未摻雜多晶矽層。
源極層12可位於層疊結構ST和阱板11之間。源極層12可以是諸如多晶矽層的導電層，其可摻雜有n型雜質。
源極層12可包括上方的第一源極層12A和下方的第二源極層12B。第二源極層12B可從第一源極層12A生長。第一源極層12A可接觸連接結構21的第一接觸點C1，並且第二源極層12B可將第一源極層12A電連接到源極拾取線28。另外，層間絕緣層20可插置在第一源極層12A和層疊結構ST之間。
連接結構21可將通道層18彼此連接，並且包括電連接到源極層12的第一接觸點C1和電連接到阱板11的第二接觸點C2。連接結構21可在讀取操作期間提供從通道層18經由第一接觸點C1到源極層12的電流路徑，或者可在擦除操作期間提供從阱板11經由第二接觸點C2到通道層18的空穴移動路徑。連接結構21可以是諸如多晶矽層的半導體層。另外，連接結構21可在其一部分處包括雜質。例如，連接結構21與源極層12相鄰的區域可摻雜有n型雜質。這些雜質可從源極層12擴散，並且摻雜有雜質的區域可作為結(junction)。
連接結構21可包括將通道層18彼此連接的耦接圖案21A、將耦接圖案21A連接到源極層12的第一接觸圖案21B以及將耦接圖案21A連接到阱板11的第二接觸圖案21C。另外，連接結構21還可包括填充在耦接圖案21A中的間隙填充絕緣層19和包圍耦接圖案21A的記憶體層17。
連接結構21的耦接圖案21A可以是與通道層18一體地耦接的單個層。耦接圖案21A可具有被填充或開放的中心部分。耦接圖案21A的開放的中心部分可填充有間隙填充絕緣層19。耦接圖案21A中的間隙填充絕緣層19和通道層18中的間隙填充絕緣層19可耦接以形成單個層。
耦接圖案21A的外表面可被記憶體層17包圍。包圍耦接圖案21A的記憶體層17和包圍通道層18的側壁的記憶體層17可耦接以形成單個層。耦接圖案21A的直接耦接到通道層18的區域(即，耦接圖案21A的隔著記憶體層17與最下方的導電層15相鄰的區域)可作為下選擇電晶體的通道層。另外，記憶體層17的位於耦接圖案21A和最下方的導電層15之間的區域可作為下選擇電晶體的閘極絕緣層。因此，根據下選擇電晶體是導通還是截斷，電流路徑可在耦接圖案21A中產生或消失。
另外，記憶體層17可包括開口，第一接觸點C1和第二接觸點C2透過該開口暴露。例如，耦接圖案21A與源極層12相鄰並與阱板11相鄰的區域可透過記憶體層17的開口暴露。
連接結構21的第一接觸圖案21B可以是從第一源極層12A和耦接圖案21A生長的層。第二接觸圖案21C可以是從阱板11和耦接圖案21A生長的層。例如，第一接觸圖案21B和第二接觸圖案21C可從透過記憶體層17的開口暴露的耦接圖案21A生長。
第一接觸圖案21B可包括雜質。例如，第一接觸圖案21B可包括n型雜質。另外，耦接圖案21A與第一接觸圖案21B相鄰的區域可摻雜有n型雜質。
因此，與第一源極層12A接觸的第一接觸圖案21B可以是第一接觸點C1。耦接圖案21A的摻雜有雜質的區域也可被包括在第一接觸點C1中。另外，第二接觸圖案21C與阱板11接觸的區域可以是第二接觸點C2。
隔離圖案13可被插置在阱板11和源極層12之間並將阱板11和源極層12彼此絕緣。隔離圖案13可以是諸如氧化物層的絕緣層。另外，隔離 圖案13可包括沿著阱板11的表面延伸的第一區域13A以及沿著連接結構21的側壁延伸的第二區域13B。
隔離圖案13的第二區域13B可被插置在第一接觸點C1和第二接觸點C2之間。另外，第二區域13B可接觸在第一接觸圖案21B和第二接觸圖案21C之間暴露的間隙填充絕緣層19。因此，隔離圖案13可防止第一接觸點C1和第二接觸點C2彼此直接耦接或者彼此直接接觸。
半導體裝置還可包括源極拾取線28。源極拾取線28可穿過層疊結構ST以電耦接到源極層12。即，源極拾取線28可電耦接到第二源極層12B。結27可插置在源極拾取線28和第二源極層12B之間。另外，源極拾取線28的側壁可被絕緣間隔物26包圍。因此，源極拾取線28和導電層15可彼此絕緣。
半導體裝置可包括多個連接結構21。支撐體SP可形成在鄰近的連接結構21之間。支撐體SP可具有諸如圓形、橢圓形、矩形和線形的各種橫截面。
支撐體SP可以是用於形成連接結構21和源極層12的犧牲層的殘餘層。支撐體SP可包括犧牲結構23、第一源極層12A和層間絕緣層20。犧牲結構23可包括第一犧牲層23A、第二犧牲層23B和第三犧牲層23C。第二犧牲層23B可包括與第一犧牲層23A和第三犧牲層23C相比具有高蝕刻選擇性的材料。第一犧牲層23A可包括與第三犧牲層23C相比具有高蝕刻選擇性的材料。例如，第一犧牲層23A可以是氧化物層，第二犧牲層23B可以是摻雜多晶矽層或未摻雜多晶矽層，並且第三犧牲層23C可以是氮化物層。在另一示例中，第一犧牲層23A和第二犧牲層23B中的每一個可以是單個氧化物層，並且 第三犧牲層23C可以是氮化物層。另外，第一犧牲層23A和第三犧牲層23C中的每一個可具有包括至少一個氧化物層和至少一個氮化物層的多層結構。
根據上述實施方式，在讀取操作期間，連接結構21可提供從通道層18經由第一接觸點C1到源極拾取線28的電流路徑。例如，可形成從通道層18經由耦接圖案21A、第一接觸圖案21B、第一源極層12A和第二源極層12B到源極拾取線28的電流路徑。
另外，在擦除操作期間，連接結構21可提供從阱板11經由第二接觸點C2到通道層18的空穴移動路徑。例如，空穴可從阱板11經由第二接觸圖案21C和耦接圖案21A移動到通道層18。具體地，空穴可沿著形成在支撐體SP的側壁上的耦接圖案21A移動。因此，可執行阱去除方法，並且可在擦除操作期間向通道層供應足夠量的空穴。
至少一個連接結構21可被設置在各個記憶體塊MB中。另外，狹縫SL可位於鄰近記憶體塊MB之間或記憶體塊MB中。至少一個連接結構21可位於鄰近狹縫SL之間。包括在各個記憶體塊MB中的連接結構21的數量或者位於鄰近狹縫SL之間的連接結構21的數量可根據通道的佈置方式而變化。另外，包括在各個連接結構21中的通道列的數量可變化。
如圖1A所示，一個連接結構21可位於一個記憶體塊MB或鄰近狹縫SL中，並且可包括八個通道列和一個虛擬通道列。如圖1D所示，兩個連接結構21可位於一個記憶體塊MB中或者位於鄰近狹縫SL之間，並且各個連接結構21可包括四個通道列。如圖1E所示，一個連接結構21可位於一個記憶體塊MB中或者位於鄰近狹縫SL之間，並且可包括八個通道列。第四通道列和第五通道列之間的距離可大於剩餘通道列之間的距離。如圖1F所示， 一個連接結構21可位於一個記憶體塊MB中或者位於鄰近狹縫SL之間，並且可包括九個通道列。包括虛擬通道結構D_CH的虛擬通道列可位於第四通道列和第五通道列之間。
支撐體SP的形狀、數量和佈置方式可變化。支撐體SP可與通道結構CH部分地交疊或根本不交疊。另外，支撐體SP可與虛擬通道結構D_CH部分地交疊或完全交疊。
圖2A至圖2D是示出根據本發明的實施方式的半導體裝置的結構的橫截面圖。圖2A至圖2D是沿著圖1A、圖1D、圖1E或圖1F的第一方向I-I’的橫截面圖。以下，省略與先前描述的實施方式共同的內容的描述。
參照圖2A，半導體裝置可具有與圖1B所示的半導體裝置相似的結構。然而，如圖2A所示，第一隔離圖案13A’和第二隔離圖案13B’可彼此間隔開。第二隔離圖案13B’可在形成第一隔離圖案13A’的同時形成。第一隔離圖案13A’可沿著阱板11的表面延伸。第二隔離圖案13B’可接觸連接結構21的間隙填充絕緣層19的側壁的一部分。根據上述結構，第一隔離圖案13A’可將連接結構21的第一接觸點C1和第二接觸點C2基本上彼此分離。
參照圖2B，除了隔離圖案13之外，半導體裝置還可包括位於源極拾取線28和絕緣間隔物26下方的第三隔離圖案13’。第三隔離圖案13’可在形成隔離圖案13的同時形成。根據上述結構，隔離圖案13可將連接結構21的第一接觸點C1和第二接觸點C2彼此分離。
參照圖2C，支撐體SP’可包括犧牲層23’、第一源極層12和層間絕緣層20。犧牲層23’可包括第一犧牲層23A’和第三犧牲層23C。另外，第一犧牲層23A’可包括與第三犧牲層23C相比具有高蝕刻選擇性的材料。例 如，第一犧牲層23A’可以是氧化物層，並且第三犧牲層23C可以是氮化物層。
參照圖2D，連接結構21的一部分可朝著層疊結構ST的內側突出。連接結構21可穿過導電層15和導電層15'當中的至少一個最下方的導電層15’以及穿過至少一個最下方的絕緣層16’。即，連接結構21可與至少一個最下方的導電層15’和至少一個最下方的絕緣層16’交疊。與連接結構21交疊的導電層15’可以是虛擬電晶體的閘極、下選擇電晶體的閘極、上選擇電晶體的閘極或記憶體單元的閘極。
當雜質從源極層12擴散到連接結構21時，雜質也可能擴散到選擇電晶體(不是虛擬選擇電晶體)的通道層或者記憶體單元(不是虛擬記憶體單元)的通道層中。然而，為了透過從阱板11注入空穴來執行擦除操作，源極層12的雜質可能僅擴散到耦接圖案21A與狹縫SL相鄰的一部分中，並且可能未到達通道層18。因此，可能難以控制結的位置。結果，可能影響電晶體的特性。然而，根據上述結構，由於從源極層12到通道層18的距離增加，所以可確保雜質擴散的限度，從而使得更容易控制結的位置。
圖3A至圖3I是示出根據本發明的實施方式的半導體裝置的製造方法的橫截面圖。
參照圖3A，可在基板30上依序形成阱板31、犧牲結構32、第一源極層33和層間絕緣層34。阱板31可以是未摻雜多晶矽層或者包括p型雜質的多晶矽層。另外，層間絕緣層34可以是透過氧化形成的氧化物層。氧化物層可具有相對低的濕法蝕刻速率。
犧牲結構32可以是包括第一犧牲層32A、第二犧牲層32B和第三犧牲層32C的多層膜。例如，第一犧牲層32A可以是氧化物層，第二犧牲層32B可以是摻雜多晶矽層，並且第三犧牲層32C可以是氮化物層。在另一示例中，第一犧牲層32A可以是氧化物層，第二犧牲層32B可以是未摻雜多晶矽層，並且第三犧牲層32C可以是氮化物層。另外，犧牲結構32還可包括插置在第二犧牲層32B和第三犧牲層32C之間的氧化物層。包括在犧牲結構32中的層的數量和材料的類型可變化。例如，犧牲結構32可根據製造順序、稍後要形成的記憶體層以及層疊結構的材料而改變。
參照圖3B，可在層間絕緣層34、第一源極層33、犧牲結構32和阱板31中形成溝槽T。例如，可透過按照預定深度蝕刻層間絕緣層34、第一源極層33和犧牲結構32，隨後蝕刻阱板31來形成溝槽T。
儘管圖3B中未示出，當形成溝槽T時可限定上面參照圖1A和圖1C描述的支撐體SP。例如，可透過蝕刻除了用於支撐體SP的區域之外的層間絕緣層34、第一源極層33、犧牲結構32和阱板31來形成溝槽T。因此，支撐體SP可朝著溝槽T的內側突出。
隨後，可在溝槽T中形成第四犧牲層37。第四犧牲層37可以是單層或多層膜。第四犧牲層37可以是包括氮化鈦或鎢的單層或者包括其組合的多層膜。
在形成第四犧牲層37之前，可形成鈍化層P。例如，可在溝槽T的內表面上形成氧化物層(未示出)。另選地，透過溝槽T暴露的阱板31、第二犧牲層32B和第一源極層33可被氧化預定厚度以形成氧化物層。由於阱板31、第二犧牲層32B和第一源極層33沒有透過溝槽T暴露，所以第四犧牲 層37可包括與阱板31、第二犧牲層32B或第一源極層33相似的材料。例如，第四犧牲層37可形成摻雜有n型雜質的多晶矽層或者氮化鈦/多晶矽的多層膜。
隨後，可在形成第四犧牲層37的中間產物上形成層疊結構ST。層疊結構ST可包括第一材料層35和第二材料層36，這二者彼此交替地層疊。第一材料層35可被設置為形成記憶體單元和選擇電晶體的閘極。第二材料層36可將層疊的閘極彼此絕緣。第一材料層35可包括與第二材料層36相比具有高蝕刻選擇性的材料。例如，各個第一材料層35可以是包括氮化物的犧牲層，並且各個第二材料層36可以是包括氧化物的絕緣層。在另一示例中，各個第一材料層35可以是包括多晶矽和鎢的導電層，並且各個第二材料層36可以是包括氧化物的絕緣層。在另一示例中，各個第一材料層35可以是包括摻雜多晶矽的導電層，並且各個第二材料層36可以是包括未摻雜多晶矽的犧牲層。
參照圖3C，孔H可穿過層疊結構ST而形成並且耦接到溝槽T。儘管圖3C中示出一個孔H，但是多個孔H可耦接到單個溝槽T。
隨後，可穿過孔H來去除第四犧牲層37，以使得孔H和溝槽T可彼此一體地耦接。剩餘第一犧牲層32A至第三犧牲層32C和層間絕緣層34可作為支撐層疊結構ST的支撐體。
然後，可在溝槽T和孔H中形成記憶體層38。可在溝槽T和孔H的內表面上，並且還在朝著溝槽T的內側突出的支撐體的表面上形成記憶體層38。記憶體層38可包括電荷阻擋層38A、數據儲存層38B和隧道絕緣層38C。數據儲存層38B可包括浮閘、電荷捕獲材料、矽、氮化物、相變材料、 電阻變化材料和奈米點。另外，作為示例，電荷阻擋層38A可以是氧化物層，數據儲存層38B可以是氮化物層，並且隧道絕緣層38C可以是氧化物層。
在溝槽T和孔H中形成記憶體層38之後，可在記憶體層38中形成半導體層39。半導體層39可包括矽或鍺。另外，半導體層39形成在孔H中的部分可作為通道層，並且半導體層39形成在溝槽T中的部分可作為將通道層彼此耦接的耦接圖案。隨後，可在半導體層39中形成間隙填充絕緣層40。
參照圖3D，可穿過層疊結構ST形成狹縫SL。狹縫SL可具有可穿過層疊結構ST、層間絕緣層34和第一源極層33以及犧牲結構32的一部分而形成狹縫SL的深度。例如，狹縫SL可具有讓狹縫SL穿過層疊結構ST、層間絕緣層34、第一源極層33和第三犧牲層32C但是暴露第二犧牲層32B的深度。
在穿過層疊結構ST形成狹縫SL之後，可在狹縫SL的內壁上形成間隔物41。例如，可在由於形成狹縫SL而產生之結構的表面上形成材料層，並且可透過毯式蝕刻工序在狹縫SL的內壁上形成間隔物41。間隔物41可包括與第二犧牲層32B相比具有高蝕刻選擇性的材料。例如，當第二犧牲層32B是多晶矽層時，間隔物41可以是氮化物層。
參照圖3E，可透過穿過狹縫SL來去除第二犧牲層32B來形成開口OP。隨後，可透過去除經由開口OP暴露的記憶體層38來暴露半導體層39。可在去除了記憶體層38的區域中形成接觸層。因此，可考慮形成第一接觸圖案和第二接觸圖案的區域來確定去除記憶體層38的範圍。例如，記憶體層38可被去除以暴露溝槽T下方的第一源極層33和阱板31的側壁。
當記憶體層38被去除時，第一犧牲層32A可被去除並且第三犧牲層32C可被部分地去除。例如，當記憶體層38包括作為氧化物層的電荷阻擋層38A、作為氮化物層的數據儲存層38B以及作為氧化物層的隧道絕緣層38C時，可首先選擇性地去除電荷阻擋層38A。第一犧牲層32A也可被去除，以使得阱板31可暴露。在選擇性地去除氧化物層38A之後，然後可選擇性地去除數據儲存層38B。可去除第三犧牲層32C的一部分，以使得可透過開口OP暴露第一源極層33。隨後，可選擇性地去除隧道絕緣層38C，以使得可透過開口OP暴露半導體層39。
參照圖3F，可在透過開口OP暴露的半導體層39、第一源極層33和阱板31上形成接觸層42。接觸層42可以是利用選擇性生長工序形成的半導體層。例如，可從半導體層39、第一源極層33和阱板31選擇性地生長多晶矽層。就材料特性而言，半導體層39、第一源極層33和阱板31可作為種子，而間隔物41和剩餘第三犧牲層32C可不是種子。因此，接觸層42可僅形成在半導體層39、第一源極層33和阱板31的表面上。接觸層42可以是未摻雜多晶矽層。接觸層42可透過下面參照圖6A至圖6E描述的沉積方法來形成。
參照圖3G，可形成隔離圖案43、第一接觸圖案42A和第二接觸圖案42B。例如，透過開口OP暴露的接觸層42可被部分地氧化以形成隔離圖案43。接觸層42插入在第一源極層33和半導體層39之間的部分可不透過開口OP暴露。因此，對應部分可作為第一接觸圖案42A留下而未被氧化。按照相同的方式，由於接觸層42插入在阱板31和半導體層39之間的部分沒有透過開口OP暴露，所以對應部分可作為第二接觸圖案42B留下而未被氧化。因 此，可形成接觸第一源極層33的第一接觸圖案42A和接觸阱板31的第二接觸圖案42B。第一接觸圖案42A和第二接觸圖案42B可以是半導體圖案。
另外，第一接觸圖案42A可將半導體層39和第一源極層33彼此耦接，並且第二接觸圖案42B可將半導體層39和阱板31彼此耦接。因此，第一源極層33可透過第一接觸圖案42A耦接到通道層，並且阱板31可透過第二接觸圖案42B耦接到通道層。因此，可形成包括接觸第一源極層33的第一接觸點和接觸阱板31的第二接觸點的連接結構。
參照圖3H，可透過去除剩餘第三犧牲層32C來暴露第一源極層33。例如，可透過剝離工序去除第三犧牲層32C。同時，間隔物41也可被部分地去除。
隨後，可在開口OP中形成第二源極層44。例如，可從透過開口OP暴露的第一源極層33生長多晶矽層以形成第二源極層44。第二源極層44可以是摻雜多晶矽層並且包括n型雜質。
參照圖3I，在去除剩餘間隔物41之後，層疊結構ST的第一材料層35或第二材料層36可被第三材料層45代替。例如，當第一材料層35是犧牲層並且第二材料層36是絕緣層時，第一材料層35可被作為導電層的第三材料層45代替。可在形成第三材料層45(即，導電層)之前另外形成記憶體層(例如，電荷阻擋層)。在另一示例中，當第一材料層35是導電層並且第二材料層36是絕緣層時，第一材料層35可被矽化。在另一示例中，當第一材料層35是導電層並且第二材料層36是犧牲層時，第二材料層36可被作為絕緣層的第三材料層45代替。
然而，就在形成狹縫SL之後，第一材料層35或第二材料層36可被第三材料層45代替。換言之，可在第一材料層35或第二材料層36透過狹縫SL被第三材料層45代替之後形成間隔物41。另外，包括在犧牲結構32中的層的數量和類型可改變。
在去除間隔物41之後，第二源極層44可另外用雜質摻雜。例如，可利用離子注入工序另外摻雜n型雜質。
另外，可執行熱處理工序，以使得包括在第二源極層44中的雜質可擴散到第一源極層33和第一接觸圖案42A中。另外，雜質可擴散到接觸第一接觸圖案42A的半導體層39中，並且雜質所擴散到的區域可作為結。然而，由於阱板31和第二接觸圖案42B透過隔離圖案43與第二源極層44分離，所以雜質可擴散到阱板31和第二接觸圖案42B中。
隨後，在狹縫SL的內壁上形成絕緣間隔物46之後，可在狹縫SL的下表面上暴露的第二源極層44上形成結47。例如，可透過離子注入工序形成結47。結47可以是矽化鈦(TiSix)層。隨後，可在狹縫SL中形成源極拾取線48。源極拾取線48可直接接觸第二源極層44並透過第二源極層44電耦接到第一源極層33和第一接觸圖案42A。
如上所述，可透過部分地氧化接觸層42來容易地形成隔離圖案43、第一接觸圖案42A和第二接觸圖案42B。
圖4A至圖4D是示出根據本發明的實施方式的半導體裝置的製造方法的橫截面圖。以下，將描述如上所述的圖3之後的工序。前面的工序的詳細描述將被省略，因為這些工序與上面參照圖3A至圖3E所描述的相同。
參照圖4A，可去除透過開口OP暴露的半導體層39，以使得半導體層39透過記憶體層38暴露的一部分可被去除。另外，間隙填充絕緣層40的一部分可被暴露。
參照圖4B，可在開口OP中形成第一接觸層51A和第二接觸層51B。例如，第一接觸層51A和第二接觸層51B可從透過開口OP暴露的第一源極層33、半導體層39和阱板31選擇性地生長。第一接觸層51A和第二接觸層51B可以是未摻雜多晶矽層。
由於透過去除半導體層39而暴露的間隙填充絕緣層40的側壁沒有用來作為種子，所以在間隙填充絕緣層40的側壁的一部分上可不形成接觸層。因此，第一接觸層51A可形成在阱板31的表面上以及阱板31和間隙填充絕緣層40之間。第二接觸層51B可形成在第一源極層33和間隙填充絕緣層40之間。另外，第一接觸層51A和第二接觸層51B可彼此分離。
參照圖4C，第一接觸層51A和第二接觸層51B可被氧化以形成第一隔離圖案52A和第二隔離圖案52B。第一隔離圖案52A可形成在阱板31的上部，並且第二隔離圖案52B可接觸間隙填充絕緣層40的側壁的一部分。另外，第一接觸層51A保持未被氧化的部分可以是第一接觸圖案51AA，第二接觸層51B的保持未被氧化的部分可以是第二接觸圖案51BA。
參照圖4D，可在去除剩餘第三犧牲層32C之後在開口OP中形成第二源極層44。隨後，第一材料層35或第二材料層36可被第三材料層45代替，並且可形成絕緣間隔物46、結47和源極拾取線48。工序的詳細描述將被省略，因為這些工序是如上所述的相同工序。
根據上述製造方法，耦接到阱板31的第一接觸層51A和耦接到第一源極層33的第二接觸層51B可彼此分離。因此，第一接觸圖案51AA和第二接觸圖案51BA可更容易地彼此間隔開。
圖5A至圖5F是示出根據本發明的實施方式的半導體裝置的製造方法的橫截面圖。以下，將在下面描述上述圖3C之後的工序。由於前面的工序與上面參照圖3A至圖3C所描述的相同，所以將省略其詳細描述。
參照圖5A，可形成第一狹縫SL1以使得第一狹縫SL1可穿過層疊結構ST和層間絕緣層34，從而暴露第一源極層33。第一狹縫SL1可部分地穿過第一源極層33。
參照圖5B，在第一狹縫SL1的內壁上形成第一間隔物41A之後，可利用第一間隔物41A作為蝕刻屏障來蝕刻下層，以形成第二狹縫SL2。例如，第二狹縫SL2可具有讓第二狹縫SL2可穿過第一源極層33和第三犧牲層32C以暴露第二犧牲層32B的深度。隨後，可在第二狹縫SL2的內壁上形成第二間隔物41B。第一間隔物41A和第二間隔物41B可分別包括與第一犧牲層32A和第二犧牲層32B相比具有高蝕刻選擇性的材料。例如，第一犧牲層32A可以是氧化物層，第二犧牲層32B可以是多晶矽層，第一間隔物41A和第二間隔物41B可以是氮化物層。
可在第二犧牲層32B和第三犧牲層32C之間進一步形成犧牲層32D。犧牲層32D可包括與第一間隔物41A相比具有高蝕刻選擇性的材料。例如，第一間隔物41A可以是氮化物層，犧牲層32D可以是氧化物層。可使用犧牲層32D作為蝕刻阻擋層來形成第二狹縫SL2。
參照圖5C，可透過穿過第二狹縫SL2來去除第二犧牲層32B來形成開口OP。隨後，可去除透過開口OP暴露的記憶體層38。當記憶體層38被去除時，第一犧牲層32A也可被去除，以使得可透過開口OP暴露阱板31。當記憶體層38被去除時，第一源極層33和第三犧牲層32C可被部分地去除，並且第二間隔物41B可被完全去除。第一間隔物41A、第一源極層33和第三犧牲層32C可在第二狹縫SL2和開口OP彼此耦接的位置處具有階梯結構。
參照圖5D，在透過開口OP暴露半導體層39和阱板31的同時，可從第一源極層33生長接觸層53。可從第一間隔物41A和第三犧牲層32C之間的第一源極層33生長接觸層53’。
參照圖5E，可分別透過氧化接觸層53和氧化接觸層53’來形成第一隔離圖案54和第二隔離圖案54’。第二隔離圖案54’可在形成第一隔離圖案54時同時形成。接觸層53保持未被氧化的部分可以是第一接觸層53A和第二接觸層53B。第一接觸層53A和第二接觸層53B可透過第一隔離圖案54彼此分離。
參照圖5F，在去除剩餘第三犧牲層32C之後，可在開口OP中形成第二源極層44。隨後，第一材料層35或第二材料層36可被第三材料層45代替，並且可形成絕緣間隔物46、結47和源極拾取線48。工序的詳細描述將被省略，因為這些工序是如上所述的相同工序。
圖6A至圖6E是示出根據本發明的實施方式的半導體裝置的製造方法的橫截面圖。以下，將在下面描述如上所述的圖5C之後的工序。前面的工序的詳細描述將被省略，因為這些工序是上面參照圖5A至圖5C所描述的相同工序。
參照圖6A，可在開口OP中沉積接觸層57。可在開口OP的內表面和狹縫SL的內表面上沉積接觸層57。接觸層57可以是未摻雜多晶矽層。另外，接觸層57可具有與要形成第一接觸圖案和第二接觸圖案的區域的寬度T2的1/2或1/2以上對應的厚度T1。換言之，接觸層57可具有與記憶體層38的厚度T2的1/2或1/2以上對應的厚度T1。
參照圖6B，接觸層57可被部分地氧化以形成氧化物層58。可執行氧化工序，使得僅有接觸層57被氧化並且接觸到接觸層57的半導體層39未被氧化，或者使得接觸層57和接觸到接觸層57的半導體層39二者均可被氧化。
透過氧化工序，接觸層57透過開口OP和第二狹縫SL2暴露的部分可被氧化。另外，接觸層57插入在半導體層39和第一源極層33之間的未被氧化的部分可以是第二接觸層57B。接觸層57插入在阱板31和半導體層39之間的未被氧化的部分可以是第一接觸層57A。
參照圖6C，可去除氧化物層58。例如，可利用濕法蝕刻工序來選擇性地蝕刻氧化物層58。根據本實施方式，如圖6C所示，氧化物層58可被完全去除以暴露第一接觸層57A和第二接觸層57B。然而，本發明不限於此，氧化物層58可被部分地去除或完全去除。
參照圖6D，可分別透過氧化第一接觸層57A和第二接觸層57B來形成第一隔離圖案54A和第二隔離圖案54B。當在第一間隔物41A和第二犧牲層32C之間暴露第一源極層33時，所暴露的第一源極層33可被部分地氧化以形成第三隔離圖案54C。
第一接觸層57A保持未被氧化的區域可以是第一接觸圖案57AA，並且第二接觸層57B保持未被氧化的部分可以是第二接觸圖案57BA。第一隔離圖案54A可形成在阱板31的上部以覆蓋第一接觸圖案57AA。另外，第二隔離圖案54B可接觸間隙填充絕緣層40的側壁的一部分並覆蓋第二接觸圖案57BA。
參照圖6E，在去除剩餘第三犧牲層32C之後，可在開口OP中形成第二源極層44。隨後，第一材料層35或第二材料層36可被第三材料層45代替，並且可形成絕緣間隔物46、結47和源極拾取線48。工序的詳細描述被省略，因為這些工序是如上所述的相同工序。
參照圖6A至圖6E的上述實施方式可根據氧化物層58的厚度和去除氧化物層58的範圍來修改。圖6C所示的氧化物層58可被部分地去除以不暴露第一接觸層57A、第二接觸層57B和阱板31。例如，可執行蝕刻工序，使得氧化物層58形成在第二狹縫SL2中的部分可被去除。由於留在第一接觸層57A、第二接觸層57B和阱板31上的氧化物層58作為隔離圖案，所以可省略圖6D的氧化工序。
根據參照圖6A至圖6E的上述製造方法，可利用沉積工序來形成接觸層57。
圖7A至圖7C是示出根據本發明的實施方式的半導體裝置的製造方法的橫截面圖。以下，省略與先前描述的實施方式共同的內容的描述。
參照圖7A，可在基板30上依序形成阱板31、犧牲結構61、第一源極層33和層間絕緣層34。犧牲結構61可以是多層膜並且包括第一犧牲層61A和第二犧牲層61B。第一犧牲層61A可包括與第二犧牲層61B相比具有高 蝕刻選擇性的材料。例如，第一犧牲層61A可以是氧化物層並且第二犧牲層61B可以是氮化物層。另外，第一犧牲層61A可以是具有相對高的濕法蝕刻速率的氧化物層，並且層間絕緣層34可以是具有相對低的濕法蝕刻速率的氧化物層。
參照圖7B，可形成記憶體層38、半導體層39和間隙填充絕緣層40。隨後，可形成狹縫SL以使得可透過狹縫SL暴露第一犧牲層61A。狹縫SL可具有讓狹縫SL可穿過層疊結構ST、層間絕緣層34、第一源極層33和第二犧牲層61B從而暴露第一犧牲層61A的深度。如上面參照圖5A和圖5B所述，在第一狹縫形成至暴露第一源極層33的深度之後，可透過執行附加蝕刻工序來形成第二狹縫以暴露第一犧牲層61B。
隨後，在狹縫SL的內壁上形成間隔物41之後，可去除第一犧牲層61A，以使得可透過開口OP暴露阱板31。然後，記憶體層38可被去除以暴露半導體層39。然而，透過開口OP暴露的半導體層39可如上面參照圖4A至圖4D所述被去除。
參照圖7C，在透過開口OP暴露的第一源極層33、半導體層39和阱板31上形成接觸層之後，接觸層可被氧化以形成隔離圖案43、第一接觸圖案42A和第二接觸圖案42B。隨後，可形成第二源極層44、絕緣間隔物46、結47和源極拾取線48。工序的詳細描述被省略，因為這些工序是如上所述的相同工序。
根據參照圖7A至圖7C的上述製造方法，支撐體可留在連接結構之間或留在連接結構中。支撐體可具有第一犧牲層61A、第二犧牲層61B、第一源極層33和層間絕緣層34層疊的層疊結構。
圖8A至圖8H是示出根據本發明的實施方式的半導體裝置的橫截面圖。以下，省略與先前描述的實施方式共同的內容的描述。
參照圖8A，可在基板70上依序形成阱板71、犧牲結構72和第一源極層73。犧牲結構72可包括第一犧牲層72A至第三犧牲層72C。如上面參照圖6A所述，犧牲結構72可包括第一犧牲層和第二犧牲層。
隨後，可在第一源極層73上形成第一層疊結構ST。第一層疊結構ST1可包括彼此交替地層疊的一個或更多個第一材料層75A和一個或更多個第二材料層76A。第一材料層75A可被設置為形成虛擬記憶體單元和虛擬選擇電晶體的虛擬閘極。第二材料層76A可將層疊的虛擬閘極彼此絕緣。第一材料層75A可包括與第二材料層76A相比具有高蝕刻選擇性的材料。例如，第一材料層75A可以是犧牲層並且第二材料層76A可以是絕緣層。在另一示例中，第一材料層75A可以是導電層並且第二材料層76A可以是絕緣層。在另一示例中，第一材料層75A可以是導電層並且第二材料層76A可以是犧牲層。
參照圖8B，可在第一層疊結構ST1、第一源極層73、犧牲結構72和阱板71中形成溝槽T。例如，在第一層疊結構ST1、第一源極層73和犧牲結構72被蝕刻之後，阱板71可被部分地蝕刻至預定深度以形成溝槽T。
隨後，可在溝槽T中形成第四犧牲層77。第四犧牲層77可以是單層或多層膜。第四犧牲層77可以是包括氮化鈦或鎢的單層或者包括其組合的多層膜。
隨後，可在形成第四犧牲層77的中間產物上形成第二層疊結構ST2。第二層疊結構ST2可包括彼此交替地層疊的第一材料層75B和第二材料層76B。第一材料層75B可被設置為形成記憶體單元和選擇電晶體的閘極。第 二材料層76B可將層疊的閘極彼此絕緣。第一材料層75B可包括與第二材料層76B相比具有高蝕刻選擇性的材料。例如，第一材料層75B可以是犧牲層並且第二材料層76B可以是絕緣層。在另一示例中，第一材料層75B可以是導電層並且第二材料層76B可以是絕緣層。在另一示例中，第一材料層75B可以是導電層並且第二材料層76B可以是包括未摻雜多晶矽的犧牲層。另外，第一材料層75A和第一材料層75B可包括基本上相同的材料，並且第二材料層76A和第二材料層76B可包括基本上相同的材料。
參照圖8C，孔H可穿過層疊結構ST而形成並連接到溝槽T。隨後，可穿過孔H來去除第四犧牲層77，以使得孔H可與溝槽T一體地連接。剩餘第一犧牲層72A至第三犧牲層72C和第一層疊結構ST1可作為支撐第二層疊結構ST2的支撐體。
隨後，可在溝槽T和孔H中形成記憶體層78。可在溝槽T和孔H的內表面以及朝著溝槽T的內側突出的支撐體的表面上形成記憶體層78。記憶體層78可包括電荷阻擋層78A、數據儲存層78B和隧道絕緣層78C。隨後，在記憶體層78中形成半導體層79之後，可在半導體層79中形成間隙填充絕緣層80。
參照圖8D，可穿過第二層疊結構ST2和第一層疊結構ST1形成第一狹縫SL1，從而暴露第一源極層73。隨後，可在第一狹縫SL1的內壁上形成第一間隔物81A。第一間隔物81A可包括與第一源極層73和第二犧牲層72B相比具有高蝕刻選擇性的材料。例如，當第一源極層73和第二犧牲層72B是多晶矽層時，第一間隔物81A可以是氮化物層。
參照圖8E，可利用第一間隔物81A作為蝕刻屏障來蝕刻下層以形成第二狹縫SL2。例如，透過第一狹縫SL1的底表面暴露的第一源極層73、第三犧牲層72C和第二犧牲層72B可被蝕刻。結果，可穿過第二層疊結構ST2、第一層疊結構ST1、第一源極層73和第三犧牲層72C形成第二狹縫SL2，從而暴露第二犧牲層72B。
隨後，可在第二狹縫SL2的內壁上形成第二間隔物81B。第二間隔物81B可包括與第二犧牲層72B相比具有高蝕刻選擇性的材料。例如，當第二犧牲層72B是多晶矽層時，第二間隔物81B可以是氮化物層。
如上面參照各種實施方式所述，第二狹縫SL2的深度及其製造方法可按照各種方式改變。第二狹縫SL2可透過兩個步驟或透過單個步驟形成。例如，第一狹縫SL1可足夠深以暴露第二犧牲層72B或第三犧牲層72C，並且形成第二狹縫SL2和第二間隔物81B的工序可被省略。
參照圖8F，可透過穿過第二狹縫SL2去除第二犧牲層72B來形成開口OP。隨後，可透過去除記憶體層78透過開口OP暴露的部分來暴露半導體層79。當記憶體層78被去除時，第一犧牲層72A可被暴露並且第三犧牲層72C可被部分地去除。另外，當記憶體層78被去除時，第二間隔物81B可被去除並且第一間隔物81A可被部分地去除。
隨後，可在透過開口OP暴露的半導體層79、第一源極層73和阱板71上形成接觸層82。接觸層82’可形成在第一間隔物81A和剩餘第三犧牲層72C之間暴露的第一源極層73上。
參照圖8G，接觸層82可被部分地氧化以形成隔離圖案83。接觸層82’可被氧化以在第一間隔物81A下面形成隔離圖案83’。另外，接觸層82未被氧化的部分可以是第一接觸圖案82A和第二接觸圖案82B。
在去除剩餘第三犧牲層72C之後，可在開口OP中形成第二源極層84。例如，可從透過開口OP暴露的第一源極層73生長多晶矽層以形成第二源極層84。
參照圖8H，在去除剩餘第一間隔物81A之後，第一材料層75A和第一材料層75B或第二材料層76A和第二材料層76B可分別被第三材料層85A和第三材料層85B代替。例如，當第一材料層75A和第一材料層75B是犧牲層並且第二材料層76A和第二材料層76B是絕緣層時，第一材料層75A和第一材料層75B可被作為導電層的第三材料層85A和第三材料層85B代替。在另一示例中，當第一材料層75A和第一材料層75B是導電層並且第二材料層76A和第二材料層76B是絕緣層時，第一材料層75A和第一材料層75B可被矽化。在另一示例中，當第一材料層75A和第一材料層75B是導電層並且第二材料層76A和第二材料層76B是犧牲層時，第二材料層76A和第二材料層76B可被作為絕緣層的第三材料層85A和第三材料層85B代替。
當第三材料層85A和第三材料層85B是導電層時，與連接結構交疊的導電層(85A)可以是虛擬閘極。換言之，當半導體裝置被驅動時，偏壓可被施加到可作為電晶體操作的導電層(85A)。然而，對應電晶體可作為虛擬電晶體。
另外，透過執行熱處理工序，包括在第二源極層84中的雜質可擴散到第一源極層73和第一接觸圖案82A中。雜質可擴散到接觸第一接觸圖 案82A的半導體層79中，並且雜質所擴散到的區域可與最下方的第三材料層85A相鄰或者與第三材料層85A交疊。另外，由於最下方的第三材料層85A作為虛擬電晶體的虛擬閘極，所以可確保雜質擴散的限度。換言之，可確保結與作為實際記憶體單元或選擇電晶體的閘極的第三材料層85B之間的距離D。
隨後，可形成絕緣間隔物86，並且可在第二源極層84中形成結87。隨後，可形成電連接到第二源極層84的源極拾取線88。
圖9是示出根據實施方式的記憶體系統1000的方塊圖。
如圖9所示，根據實施方式的記憶體系統1000可包括記憶體裝置1200和控制器1100。
記憶體裝置1200可用於儲存諸如文本、圖形和軟體代碼的各種類型的數據。記憶體裝置1200可以是非揮發性記憶體並且包括參照圖1A至圖8H描述的結構。另外，記憶體裝置1200可透過上面參照圖1A至圖8H描述的方法製造。根據本實施方式，記憶體裝置1200可包括：層疊結構；通道層，其穿過層疊結構；阱板，其位於層疊結構下方；源極層，其位於層疊結構和阱板之間；連接結構，其將通道層彼此連接並且包括接觸源極層的第一接觸點和接觸阱板的第二接觸點；以及隔離圖案，其將源極層和阱板彼此絕緣。記憶體裝置1200的結構和製造方法的詳細描述將被省略，因為它們與上面所描述的相同。
控制器1100可耦接到主機和記憶體裝置1200，並且回應於來自主機的請求存取記憶體裝置1200。例如，控制器1100可控制記憶體裝置1200的讀、寫、擦除和後臺操作。
控制器1100可包括隨機存取記憶體(RAM)1110、中央處理單元(CPU)1120、主機介面1130、錯誤校正塊(ECC)電路1140和記憶體介面1150。
RAM 1110可作為CPU 1120的操作記憶體、記憶體裝置1200與主機之間的快取記憶體以及記憶體裝置1200與主機之間的緩衝記憶體。RAM 1110可由靜態隨機存取記憶體(SRAM)或唯讀記憶體(ROM)代替。
CPU 1120可控制控制器1100的一般操作。例如，CPU 1120可操作儲存在RAM 1110中的諸如快閃記憶體轉換層(FTL)的韌體。
主機介面1130可與主機相互聯繫。例如，控制器1100可透過包括通用序列匯流排(USB)協定、多媒體卡(MMC)協定、週邊元件互連(PCI)協定、PCI-express(PCI-e)協定、先進技術附件(ATA)協定、序列式ATA協定、平行ATA協定、小型電腦小型介面(SCSI)協定、增強小型磁碟介面(ESDI)協定、整合裝置電路(IDE)協定、私有協定或其組合的各種介面協定來與主機通訊。
ECC電路1140可使用錯誤校正塊(ECC)來檢測並校正從記憶體裝置1200讀取的數據中所包括的錯誤。
記憶體介面1150可與記憶體裝置1200相互聯繫。例如，記憶體介面1150可包括NAND介面或NOR介面。
例如，控制器1100還可包括用於暫時數據儲存的緩衝記憶體(未示出)。緩衝記憶體可暫時地儲存透過主機介面1130向外傳送的數據，或者暫時地儲存透過記憶體介面1150從記憶體裝置1200傳送的數據。控制器1100還可包括儲存用於與主機相互聯繫的代碼數據的ROM。
由於根據本實施方式的記憶體系統1000包括具有改進的集成密度和特性的記憶體裝置1200，所以記憶體系統1000也可具有改進的集成密度和特性。
圖10是示出根據實施方式的記憶體系統1000’的方塊圖。以下，上面已經提及的組件的任何重複性詳細描述將被省略。
如圖10所示，根據實施方式的記憶體系統1000’可包括記憶體裝置1200’和控制器1100。控制器1100可包括RAM 1110、CPU 1120、主機介面1130、ECC電路1140和記憶體介面1150。
記憶體裝置1200’可以是非揮發性記憶體裝置。記憶體裝置1200’可包括上面參照圖1A至圖8H描述的記憶體串。另外，記憶體裝置1200’可包括：層疊結構；通道層，其穿過層疊結構；阱板，其位於層疊結構下方；源極層，其位於層疊結構和阱板之間；連接結構，其將通道層彼此連接並且包括接觸源極層的第一接觸點和接觸阱板的第二接觸點；以及隔離圖案，其將源極層和阱板彼此絕緣。
記憶體裝置1200’可以是由多個記憶體晶片組成的多晶片封裝。多個記憶體晶片可被分成多個組。多個組可分別透過第一通道CH1至第k通道CHk與控制器1100通訊。另外，包括在單個組中的多個記憶體晶片可透過公共通道與控制器1100通訊。記憶體系統1000’可被修改以使得單個記憶體晶片可耦接到單個通道。
如上所述，根據本實施方式，由於記憶體系統1000’包括具有改進的集成密度和特性的記憶體裝置1200’，所以記憶體系統1000’的集成密度和 特性也可改進。另外，由於記憶體裝置1200’利用多晶片封裝形成，所以記憶體系統1000’的數據儲存容量和驅動速度可進一步增加。
圖11是示出根據實施方式的計算系統2000的方塊圖。以下，上面已經提及的組件的描述被省略。
如圖11所示，根據實施方式的計算系統2000可包括記憶體裝置2100、CPU 2200、隨機存取記憶體(RAM)2300、使用者介面2400、電源2500和系統匯流排2600。
記憶體裝置2100可儲存透過使用者介面2400輸入的數據以及由CPU 2200處理的數據。記憶體裝置2100可電耦接到CPU 2200、RAM 2300、使用者介面2400和電源2500。例如，記憶體裝置2100可透過控制器(未示出)耦接到系統匯流排2600，或者直接耦接到系統匯流排2600。當記憶體裝置2100直接耦接到系統匯流排2600時，CPU 2200和RAM 2300可作為控制器。
記憶體裝置2100可以是非揮發性記憶體。記憶體裝置2100可以是上面參照圖1A至圖8H描述的記憶體串。記憶體裝置2100可透過上面參照圖1A至圖8H描述的方法製造。根據本實施方式，記憶體裝置2100可包括：層疊結構；通道層，其穿過層疊結構；阱板，其位於層疊結構下方；源極層，其位於層疊結構和阱板之間；連接結構，其將通道層彼此連接並且包括接觸源極層的第一接觸點和接觸阱板的第二接觸點；以及隔離圖案，其將源極層和阱板彼此絕緣。
另外，如上面參照圖10所述，記憶體裝置2100可以是由多個記憶體晶片組成的多晶片封裝，如上面參照圖10所述。
具有上述配置的計算系統2000可以是諸如電腦、超級行動PC(UMPC)、工作站、小筆電、個人數位助理(PDA)、便攜式電腦、網路平板、無線電話、行動電話、智慧型手機、電子書、便攜式多媒體播放器(PMP)、便攜式遊戲機、導航裝置、黑盒子、數位相機、三維(3D)電視、數位音訊記錄器、數位音訊播放器、數位照片記錄器、數位照片播放器、數位視訊記錄器、數位視訊播放器、用於在無線環境中發送/接收資訊的裝置、用於家用網路的各種電子裝置之一、用於電腦網路的各種電子裝置之一、用於資訊通訊網路的各種電子裝置之一、RFID裝置和/或用於計算系統的各種裝置之一等電子裝置的各種組件中的一個。
如上所述，由於根據本實施方式的計算系統2000包括具有改進的集成密度和特性的記憶體裝置2100，所以計算系統2000的特性也可改進。
圖12是示出根據實施方式的計算系統3000的方塊圖。
如圖12所示，根據實施方式的計算系統3000可包括具有作業系統3200、應用程式3100、檔案系統3300和轉換層3400的軟體層。計算系統3000可包括諸如記憶體裝置3500的硬體層。
作業系統3200可管理計算系統3000的軟體和硬體資源。作業系統3200可控制中央處理單元的程式執行。應用程式3100可包括由計算系統3000執行的各種應用程式。應用程式3100可以是由作業系統3200執行的實用程式。
檔案系統3300可指管理存在於計算系統3000中的數據和檔案的邏輯結構。檔案系統3300可根據給定規則來組織檔案或數據並將它們儲存在記憶體裝置3500中。檔案系統3300可根據計算系統3000中所使用的作業系統 3200來確定。例如，當作業系統3200是基於Microsoft Windows的系統時，檔案系統3300可以是檔案分配表(FAT)或NT檔案系統(NTFS)。另外，當作業系統3200是基於Unix/Linux的系統時，檔案系統3300可以是擴充檔案系統(EXT)、Unix檔案系統(UFS)或日誌檔案系統(JFS)。
圖12按照單獨的塊示出作業系統3200、應用程式3100和檔案系統3300。然而，應用程式3100和檔案系統3300可被包括在作業系統3200中。
回應於來自檔案系統3300的請求，轉換層3400可轉換位址以適合於記憶體裝置3500。例如，轉換層3400可將由檔案系統3300產生的邏輯位址轉換成記憶體裝置3500的物理位址。邏輯位址與物理位址的映射資訊可被儲存在位址轉換表中。例如，轉換層3400可以是快閃記憶體轉換層(FTL)、通用快閃記憶體儲存鏈接層(ULL)等。
記憶體裝置3500可以是非揮發性記憶體。記憶體裝置3500可包括上面描述並在圖1A至圖8H中示出的記憶體串。記憶體裝置3500可包括：層疊結構；通道層，其穿過層疊結構；阱板，其位於層疊結構下方；源極層，其位於層疊結構和阱板之間；連接結構，其將通道層彼此連接並且包括接觸源極層的第一接觸點和接觸阱板的第二接觸點；以及隔離圖案，其將源極層和阱板彼此絕緣。由於記憶體裝置3500按照如上所述的相同方式配置和製造，所以其詳細描述將被省略。
具有上述配置的計算系統3000可被分為在上層區域中作業的作業系統層以及在下級區域中作業的控制器層。應用程式3100、作業系統3200 和檔案系統3300可被包括在作業系統層中並由作業記憶體驅動。轉換層3400可被包括在作業系統層或控制器層中。
如上所述，由於根據實施方式的計算系統3000包括具有改進的集成密度和特性的記憶體裝置3500，所以計算系統3000的特性也可改進。
根據本發明的各種實施方式，可提供一種具有穩定的結構和改良的可靠性的半導體裝置。另外，半導體裝置的製造方法可隨製造成本而簡化。
對於本領域技術人員而言將顯而易見的是，在不脫離本發明的精神或範圍的情況下，可對本發明的上述示例性實施方式進行各種修改。因此，本發明旨在涵蓋所有這些修改，只要它們落入所附申請專利範圍及其等同物的範圍內即可。
10:基板
11:阱板
12:源極層
12A:第一源極層
12B:第二源極層
13:隔離圖案
13A:第一區域
13B:第二區域
15:導電層
16:絕緣層
17:記憶體層
17A:電荷阻擋層
17B:數據儲存層
17C:隧道絕緣層
18:通道層
19:間隙填充絕緣層
20:層間絕緣層
21:連接結構
21A:耦接圖案
21B:第一接觸圖案
21C:第二接觸圖案
23:犧牲結構
23A:第一犧牲層
23B:第二犧牲層
23C:第三犧牲層
26:絕緣間隔物
27:結
28:源極拾取線
C1:第一接觸點
C2:第二接觸點
CH:通道結構
SL:狹縫
ST:層疊結構

Claims (41)

  1. 一種半導體裝置，該半導體裝置包括：層疊結構；通道層，所述通道層穿過所述層疊結構；阱板，該阱板位於所述層疊結構下方；源極層，該源極層位於所述層疊結構和所述阱板之間；連接結構，該連接結構將所述通道層彼此耦接，並且該連接結構包括接觸所述源極層的第一接觸點和接觸所述阱板的第二接觸點；以及隔離圖案，該隔離圖案將所述源極層和所述第一接觸點與所述阱板和所述第二接觸點絕緣，其中，所述隔離圖案位於所述第一接觸點與所述第二接觸點之間使所述第一接觸點與所述第二接觸點分開。
  2. 如請求項1所述的半導體裝置，其中，所述隔離圖案被插置在所述阱板和所述源極層之間。
  3. 如請求項1所述的半導體裝置，其中，所述連接結構在讀取操作期間提供從所述通道層經由所述第一接觸點到所述源極層的電流路徑。
  4. 如請求項1所述的半導體裝置，其中，所述連接結構在擦除操作期間提供從所述阱板經由所述第二接觸點到所述通道層的空穴移動路徑。
  5. 如請求項1所述的半導體裝置，該半導體裝置還包括穿過所述層疊結構並電耦接到所述源極層的源極拾取線。
  6. 如請求項5所述的半導體裝置，其中，所述源極層包括：第一源極層，該第一源極層接觸所述第一接觸點；以及第二源極層，該第二源極層將所述第一源極層電耦接到所述源極拾取線。
  7. 如請求項5所述的半導體裝置，該半導體裝置還包括包圍所述源極拾取線的側壁的絕緣間隔物。
  8. 如請求項5所述的半導體裝置，該半導體裝置還包括插置在所述源極拾取線和所述源極層之間的結。
  9. 如請求項1所述的半導體裝置，其中，所述隔離圖案包括：第一區域，該第一區域沿著所述阱板的表面延伸；以及第二區域，該第二區域耦接到所述第一區域並在所述連接結構的側壁上延伸。
  10. 如請求項9所述的半導體裝置，其中，所述隔離圖案的所述第二區域被插置在所述第一接觸點和所述第二接觸點之間。
  11. 如請求項1所述的半導體裝置，其中，所述隔離圖案包括：第一區域，該第一區域沿著所述阱板的表面延伸；以及第二區域，該第二區域與所述第一區域間隔開並接觸所述連接結構的間隙填充絕緣層的側壁。
  12. 如請求項1所述的半導體裝置，該半導體裝置還包括記憶體層，該記憶體層包圍所述通道層和所述連接結構並且包括暴露所述第一接觸點和所述第二接觸點的開口。
  13. 如請求項1所述的半導體裝置，其中，所述連接結構包括：耦接圖案，該耦接圖案將所述通道層彼此耦接； 第一接觸圖案，該第一接觸圖案將所述耦接圖案連接到所述源極層；第二接觸圖案，該第二接觸圖案將所述耦接圖案連接到所述阱板；以及間隙填充絕緣層，該間隙填充絕緣層位於所述耦接圖案中。
  14. 如請求項13所述的半導體裝置，其中，所述隔離圖案接觸在所述第一接觸圖案和所述第二接觸圖案之間暴露的所述間隙填充絕緣層。
  15. 如請求項1所述的半導體裝置，其中，所述層疊結構包括彼此交替地層疊的導電層和絕緣層。
  16. 如請求項15所述的半導體裝置，其中，所述連接結構朝著所述層疊結構的內側突出並且與所述導電層當中的至少一個最下方的導電層交疊。
  17. 如請求項16所述的半導體裝置，其中，所述導電層當中與所述連接結構交疊的導電層是虛擬電晶體、選擇電晶體或記憶體單元的閘極。
  18. 一種半導體裝置，該半導體裝置包括：層疊結構；通道層，所述通道層穿過所述層疊結構；阱板，該阱板位於所述層疊結構下方；源極層，該源極層位於所述層疊結構和所述阱板之間；連接結構，該連接結構位於所述層疊結構下方，並且包括將所述通道層彼此耦接的耦接圖案、將所述耦接圖案連接到所述源極層 的第一接觸圖案以及將所述耦接圖案連接到所述阱板的第二接觸圖案；以及隔離圖案，該隔離圖案將所述源極層和所述阱板彼此絕緣，並且將所述第一接觸圖案和所述第二接觸圖案彼此絕緣。
  19. 如請求項18所述的半導體裝置，其中，所述連接結構在讀取操作期間提供從所述通道層經由所述耦接圖案和所述第一接觸圖案到所述源極層的電流路徑。
  20. 如請求項18所述的半導體裝置，其中，所述連接結構在擦除操作期間提供從所述阱板經由所述第二接觸圖案和所述耦接圖案到所述通道層的空穴移動路徑。
  21. 一種製造半導體裝置的方法，該方法包括以下步驟：在阱板上形成犧牲結構；在所述犧牲結構上形成層疊結構；形成穿過所述層疊結構的半導體層；形成穿過所述層疊結構的狹縫以暴露所述犧牲結構；透過穿過所述狹縫去除所述犧牲結構來形成開口；在透過所述開口暴露的所述阱板上形成隔離圖案；以及在所述開口中形成第一源極層，其中，所述第一源極層透過所述隔離圖案與所述阱板絕緣。
  22. 如請求項21所述的方法，其中，形成所述隔離圖案的步驟包括以下步驟：在透過所述開口暴露的所述半導體層和所述阱板上形成接觸層；以及將所述接觸層部分地氧化以形成所述隔離圖案。
  23. 如請求項22所述的方法，其中，形成所述接觸層的步驟包括以下步驟：從透過所述開口暴露的所述半導體層和所述阱板生長所述接觸層。
  24. 如請求項22所述的方法，其中，形成所述接觸層的步驟包括以下步驟：在所述狹縫和所述開口的內表面上沉積所述接觸層。
  25. 如請求項24所述的方法，其中，形成所述隔離圖案的步驟包括以下步驟：將所述接觸層部分地氧化；去除所述接觸層的氧化部分；以及將所述接觸層的剩餘部分氧化以形成所述隔離圖案。
  26. 如請求項22所述的方法，其中，在將所述接觸層部分地氧化之後，所述接觸層接觸所述第一源極層的區域留下作為第一接觸圖案，並且在將所述接觸層部分地氧化之後，所述接觸層接觸所述阱板的區域留下作為第二接觸圖案。
  27. 如請求項26所述的方法，該方法還包括以下步驟：使雜質從所述第一源極層擴散到所述第一接觸圖案中。
  28. 如請求項21所述的方法，該方法還包括以下步驟：在形成所述層疊結構之前，在所述犧牲結構上形成第二源極層。
  29. 如請求項28所述的方法，其中，形成所述隔離圖案的步驟包括以下步驟：形成將透過所述開口暴露的所述第二源極層、所述半導體層和所述阱板耦接的接觸層；以及 透過將所述接觸層部分地氧化來形成所述隔離圖案。
  30. 如請求項21所述的方法，該方法還包括以下步驟：在形成所述第一源極層之後，形成穿過所述層疊結構並電耦接到所述第一源極層的源極拾取線。
  31. 如請求項21所述的方法，其中，所述犧牲結構包括按照順序方式層疊的第一絕緣層、多晶矽層和第二絕緣層。
  32. 如請求項31所述的方法，其中，形成所述狹縫的步驟包括以下步驟：以所述狹縫部分地穿過所述犧牲結構以暴露所述多晶矽層的深度來形成所述狹縫；以及在所述狹縫的內壁上形成間隔物。
  33. 如請求項31所述的方法，其中，形成所述狹縫的步驟包括以下步驟：以第一狹縫穿過所述層疊結構而不暴露所述犧牲結構的深度來形成所述第一狹縫；在所述第一狹縫的內壁上形成間隔物；以及透過使用所述間隔物作為蝕刻屏障部分地蝕刻所述犧牲結構來形成第二狹縫，以使得所述第二狹縫具有暴露所述多晶矽層的深度。
  34. 如請求項21所述的方法，其中，所述犧牲結構包括第一絕緣層以及在所述第一絕緣層上的第二絕緣層。
  35. 如請求項34所述的方法，其中，形成所述狹縫的步驟包括以下步驟： 以第一狹縫穿過所述第二絕緣層並暴露所述第一絕緣層的深度來形成所述第一狹縫；以及在所述第一狹縫的內壁上形成間隔物。
  36. 如請求項21所述的方法，該方法還包括以下步驟：形成包圍所述半導體層的記憶體層；以及去除透過所述開口暴露的所述記憶體層以暴露所述半導體層。
  37. 如請求項36所述的方法，該方法還包括以下步驟：在去除所述記憶體層之後，去除透過所述開口暴露的所述半導體層。
  38. 如請求項21所述的方法，其中，形成所述犧牲結構的步驟包括以下步驟：形成第一犧牲層；在所述第一犧牲層中形成溝槽；以及在所述溝槽中形成第二犧牲層。
  39. 如請求項38所述的方法，該方法還包括以下步驟：形成穿過所述層疊結構並耦接到所述溝槽的孔；以及穿過所述孔來去除所述第二犧牲層，其中，所述半導體層被形成在所述孔和所述溝槽中，並且所述溝槽包括朝著所述溝槽的內側突出的多個支撐體。
  40. 如請求項21所述的方法，其中，形成所述犧牲結構的步驟包括以下步驟：形成第一犧牲層；在所述第一犧牲層上方形成交替地形成的一個或更多個第一材料層和一個或更多個第二材料層； 在所述第一犧牲層、所述第一材料層和所述第二材料層中形成溝槽；以及在所述溝槽中形成第二犧牲層。
  41. 如請求項40所述的方法，該方法還包括以下步驟：形成穿過所述層疊結構並耦接到所述溝槽的孔；以及穿過所述孔來去除所述第二犧牲層，其中，所述半導體層被形成在所述孔和所述溝槽中，並且所述溝槽包括朝著所述溝槽的內側突出的多個支撐體。
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