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TWI751113B - 電晶體通道區域介面之鈍化 - Google Patents

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TWI751113B
TWI751113B TW105126784A TW105126784A TWI751113B TW I751113 B TWI751113 B TW I751113B TW 105126784 A TW105126784 A TW 105126784A TW 105126784 A TW105126784 A TW 105126784A TW I751113 B TWI751113 B TW I751113B
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gate
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transistor
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TW105126784A
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格倫 葛萊斯
馬克 布拉澤
阿南德 穆爾蒂
塔何 甘尼
歐文 羅
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美商英特爾股份有限公司
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Abstract

揭露用於電晶體通道區域介面之鈍化的技術。在一些情況下，待鈍化的電晶體通道區域介面包含半導體通道與閘極介電質之間的介面及/或子通道半導體材料與隔離材料之間的介面。舉例而言，可以使用氧化鋁(也稱為礬土)層來鈍化通道/閘極介面，其中通道材料包含矽鍺、鍺或III-V族材料。此技術可用於減少通道/閘極介面處的介面陷阱密度，並且此技術亦可用於在閘極最先和閘極最後之製程流程中鈍化通道/閘極介面。此技術亦可包含在子通道/隔離介面處的附加的鈍化層，以便例如避免引起額外的寄生電容損失。

Description

電晶體通道區域介面之鈍化
本發明係有關電晶體通道區域介面之鈍化。
FinFET是圍繞著薄帶狀半導體材料(一般被稱為鰭)而構建的電晶體。電晶體包含標準場效電晶體(FET)節點，包含閘極、閘極介電質、源極區域、及汲極區域。裝置的導電通道設置在鄰近閘極介電質的鰭的外部。具體地，電流沿著/在鰭的兩個側壁(垂直於基板表面之側)以及沿著鰭的頂部(平行於基板表面之側)流動。因為如此配置的導電通道實質上沿著鰭的三個不同的外部平坦區域而存在，所以這種FinFET設計有時被稱為三閘極電晶體。也可用其它類型的FinFET配置，例如所謂雙閘極FinFET，其中導電通道主要僅沿著鰭的兩個側壁存在(而不沿著鰭的頂側)。以類似鰭式電晶體來架構奈米線電晶體(有時被稱為環繞式閘極或奈米帶電晶體)，但是使用一或更多奈米線來替代其中三個部分上有閘極的鰭狀通道區域(因此，具有三個有效閘極)，並且閘極材料通常圍繞每個奈米線。 存在與數個與鰭式及其他非平面電晶體關聯的重要地性能問題。
100:方法
102:製程
104:製程
106:沉積
108:製程
110:製程
112:蝕刻
114:應用
116:沉積
118:製程
120:完成
200:基板
202:鰭
210:硬遮罩
215:溝槽
220:淺溝槽隔離材料
222:淺溝槽隔離材料
230:溝槽
240:材料
242:鰭
244:鰭
246:通道區域
250:溝槽
260:鈍化層
260’:鈍化層
270:閘極堆疊
274:閘極電極
276:間隔件
278:硬遮罩
342:鰭
344:鰭
346:奈米線
382:鰭
384:鰭
386:通道區域
400:基板
420:STI材料
440:材料
442:鰭
444:鰭
446:通道
448:奈米線
460:層
472:鈍化層
473:層
474:金屬閘極
476:間隔件
478:硬遮罩
572:鈍化層
573:閘極介電層
574:金屬閘極
1000:計算系統
1002:主機板
1004:處理器
1006:通訊晶片
圖1說明依據本發明之多個實施例之形成積體電路的方法。
圖2A至L說明依據本發明之多個實施例之執行圖1的方法所形成的範例結構。
圖3A至C說明依據本發明之多個實施例之使用圖1的方法而形成圖2L之結構的變化。
圖4A至D說明依據本發明之多個實施例之包含在電晶體通道/閘極介面的鈍化層的範例積體電路結構。
圖5說明依據本發明之實施例之使用本文所揭露的技術形成的積體電路結構或裝置所實施的計算系統。
【發明內容及實施方式】
揭露用於電晶體通道區域介面之鈍化的技術。在一些情況下，待鈍化的電晶體通道區域介面包含半導體通道與閘極介電質之間的介面及/或子通道半導體材料與隔離材料之間的介面。在將鈍化技術應用於通道/閘極介面的情況下，可以沉積鈍化層並將其用作閘極介電質，或是可以在沉積標準閘極介電質之前沉積鈍化層以做為過渡層。舉例而言，可以使用氧化鋁(也稱為礬土)或氧化鈦(也稱為二氧化鈦)層來鈍化通道/閘極介面，其中通道材料包含矽 鍺、鍺或III-V族材料。在一些情況下，鈍化層可以同時包含鈦和鋁。在一些情況下，鈍化層可以摻雜有例如高達30%的釔、鈰、鈮、鋯或鉿，或任何數量的具有高氧化電位(例如，-0.5V或更低的標準電極電位)的金屬或金屬氧化物。此技術可用於減少通道/閘極介面處的介面陷阱密度，並且此技術可用於在閘極最先和閘極最後之製程流程中鈍化通道/閘極介面。此技術亦可包含在子通道/隔離介面處的附加的鈍化層，以便例如避免引起額外的寄生電容損失。可受益於本文所述的鈍化技術的各種範例電晶體幾何結構包含但不限於場效電晶體(FET)、金屬氧化物半導體FET(MOSFET)、穿隧FET(TFET)、平面配置、鰭式配置(例如，FinFET、三閘極)以及奈米線(或奈米帶或環繞式閘極)配置。除此之外，此技術可以用於使P型裝置(例如，P-MOS及P-TFET)及/或N型裝置(例如N-MOS及N-TFET)受益。此外，此技術可用於有益於互補金屬氧化物半導體(CMOS)裝置或互補穿隧場效電晶體(CTFET)裝置。藉由本揭露，許多變化和配置將會是顯而易見的。
概述
矽(Si)具有有用的特性，使得矽在用於半導體裝置的大量生產中保持存在。此特性的其中之一是二氧化矽鈍化矽表面的能力。在矽環境中的鈍化包含例如介面陷阱密度(固定電荷)及雜質誘導電荷(通常是移動的)皆可以保持低的，例如在每平方公分1E11電荷級。近期，非矽通道半 導體裝置獲得了越來越多的關注。由於例如金屬氧化物半導體(MOS)通道應用的改善電性載子移動率，矽通道區域被矽鍺(SiGe)及III-V族材料替換。然而，這種SiGe和III-V族替換材料通道的固定及移動電荷密度可以是當矽通道材料用預矽基板時的數百或甚至數千倍。這由於高的源極到汲極漏電而可能導致非常大的截止電流，並且因而降低性能或使得包括替換材料通道的此種裝置無法使用。舉例而言，在閘極氧化物/半導體介面及子通道半導體/隔離介面處，如果允許由於懸鍵或污染導致的深能階陷阱持續在高於例如5E12每平方公分級，則漏電級提升至不可接受的級別，表示閘極控制不足。換句話說，如果介面陷阱的密度(density of interface traps；Dit)太高，則電晶體開關無法充分的關斷。
因此，依據本發明的一或更多實施例，揭露用於電晶體通道區域介面的鈍化的技術。在一些實施例中，待鈍化的電晶體通道區域介面包含半導體通道與閘極之間的介面及/或子通道半導體材料與隔離材料之間的介面。在將鈍化技術應用於通道/閘極介面的實施例中，可以沉積鈍化層並將其用作閘極介電質，或是可以在沉積標準閘極介電質之前沉積鈍化層以做為過渡層。在一些這樣的實施例中，其中鈍化層在沉積為標準閘極介電質之前沉積為過渡層，在一些情況下，鈍化層可以是與閘極介電層不同的分離的層，而在其他情況下，鈍化層材料可以被分級為閘極介電材料。在將鈍化技術應用於子通道/隔離材料介面的 實施例中，可以在介面處沉積鈍化層，以例如避免引起額外的寄生電容損失。
在一些實施例中，待鈍化的介面處的半導體材料可以包括矽鍺(SiGe)及鍺(Ge)中的一者，並且鈍化層材料可以包含氮化鋁、純氧化物及含有鋁或鈦或鋯或釔的氧化物合金中的至少一種、矽及釔。在一些實施例中，待鈍化介面處的半導體材料可以包括至少一種III-V族材料，並且鈍化層材料可以包含氧化鋁、氧化鉿及硫中的至少一種。在一些實施例中，初始沉積的鈍化層材料被設計為在隨後的氧化製程中被消耗(或是被氧化)，例如在用矽或釔鈍化矽鍺替換材料的情況下。在一些實施例中，鈍化層材料指的是堅固地以便作為防止進一步氧化的保護層，例如將氧化鋁、氧化鉿、氧化鉿矽、氧化鑭、氧化鑭鋁、氧化鋯、氧化鋯矽、氧化鉭、氧化鈦、氧化鋇鍶鈦、氧化鋇鈦、氧化鍶鈦、氧化釔、氧化鋁、氧化鉛鈧鉭及鈮酸鉛鋅用於鈍化矽鍺、鍺或III-V族替換材料。在一些實施例中，可以選擇鈍化層材料，使得在通道區域中(更具體地，在通道/閘極介面及/或在子通道/隔離介面處)的介面陷阱的密度(Dit)減小。在一些實施例中，可以選擇鈍化層材料以便解決替換材料鰭的斷鍵及/或雜質的問題。在一些實施例中，可以僅僅替換鰭形成的通道區域(例如，在替換閘極製程期間)，並且可以使用本文所描述的各種技術鈍化這樣的通道區域。
上述技術可包含例如鈍化在由深寬比捕獲(aspect ratio trapping；ART)或相似積體方案形成的電晶體中的子鰭側壁，其中用非矽通道材料代替犧牲矽鰭。需注意，本文所使用的「深寬比捕獲」及「ART」通常包含當材料垂直地生長時，使材料中的缺陷終止在側表面上的技術，例如非晶/介電質側壁，其中側壁相對於生長區的尺寸足夠高，以便捕獲大多數(如果不是全部)缺陷。換言之，ART通常使用替換通道技術，其包含形成鰭，去除鰭以便形成大約為單個鰭的寬度的淺溝槽隔離(shallow trench isolation；STI)溝槽，接著將替換材料沉積在大約單個鰭寬STI溝槽。因此，ART製程可以允許表面上無缺陷的通道層(其可以包含在之後成為電晶體的源極/汲極及通道部分的區域)的生長。然而，子鰭漏電的問題仍然存在。為此，本文中不同地描述的技術藉由移除(完全地或部分地)替換通道材料的STI材料後沉積而解決這樣的問題，從而提供在再處理STI層之前在替換通道材料鰭上實施鈍化的機會。鈍化技術可以用於例如化學中和及/或物理保護替換材料鰭。舉例而言，鈍化材料層可以減小允許電流流動的移動電荷密度，特別是相對於透過通道區域中(更具體的，電晶體通道下)的ART子鰭側壁的源極到汲極(或汲極到源極)漏電(電晶體通道為替換材料與閘極接觸的部分)。換言之，在一些實施例中，鈍化層位於替換材料與STI側壁的介面處。
在標準ART流程中，通常沒有機會在替換通道材料與STI材料之間添加鈍化材料。因此，本文中各種描述的 技術提供了藉由在已經形成替換材料鰭之後移除(完全地或部分地)STI材料以允許替換材料的鈍化的機會。缺乏鈍化層/處理，使用ART製程及替換材料通道區域形成的電晶體可能具有高的源極到汲極(或汲極到源極)漏電。此漏電可導致相當高的截止電流(例如，比包含鈍化材料層之結構中的高出至少三個數量級)。此外，如果不存在鈍化劑/層/處理，則ART幾何結構電晶體中的子鰭部分將具有與STI材料直接接觸的半導體通道區域，進而導致不可接受的高截止漏電電流。由於高的截止電流相對於導通態電流不能提供充分的變化，因此在缺乏鈍化材料層的結構中的此漏電可能導致不可行性或其他性能下降。在STI沉積之前及緊接著STR蝕刻之後設置鈍化襯墊的方法也是可能的。在實踐中，這些鈍化層具有高k值，也因此，應當製造為薄層以便避免產生高寄生電容。這必須與鰭蝕刻(例如，本文所述的方法100的製程108)期間的鈍化層的侵蝕以及在新沉積的鰭片下保持一定標稱厚度值的需求相平衡。根據本發明，鈍化技術的多種變異將是顯而易見的。
根據本發明，本文中各種描述的鈍化技術的多種益處將是顯而易見的。舉例而言，通常Ge具有非常差的鈍化特性，並且難以鈍化至介面陷阱的密度(Dit)至低於1E13每平方公分。然而，如本文中各種描述的鈍化技術可以用於將介面陷阱的密度降低到接近或低於2.5E12cm2的程度，以便例如實現SiGe合金和Ge的高遷移率通道材料， 同時保持可接受的漏電程度。可以理解，本文中各種描述的鈍化層提供優於SiGe、Ge或III-V族通道區域材料及閘極介電質或STI其中之一之間的氧化矽過渡層的益處，因為這樣的鈍化層顯著減小Dit。這又能夠達到低漏電並且允許包含這種SiGe、Ge和III-V族替換通道材料的電晶體裝置充分地關斷。在一些實施例中，鈍化技術可以改善通過子通道或子鰭側壁的源極到汲極(或汲極到源極)的漏電。
經過分析(例如，使用掃描/透射電子顯微學(SEM/TEM)、複合映射、二次離子質譜法(SIMS)、飛行時間SIMS(ToF-SIMS)、原子探針成像、局部電極原子探針(local electrode atom probe；LEAP)技術、3D斷層掃描、高解析度物理或化學分析等)，依據一或多個實施例配置的結構或裝置將有效地顯示如本文中各種描述的鈍化層。舉例而言，在一些情況下，鈍化層可位於電晶體通道/閘極介面處，例如在通道材料與閘極電極材料之間(例如，在鈍化層用作閘極介電質的實施例中)或是通道材料與閘極介電材料(例如，在鈍化層是在閘極介電質之前沉積的過渡層的實施例中)，根據本文所討論的結構將是顯而易見的。此外，在一些情況下，鈍化層可以位於電晶體子通道/隔離介面處，例如位於子鰭材料與STI材料之間。除此之外，在一些情況下，一或多個鈍化層可以位於在使用本文描述的技術而形成的電晶體的通道區域及源極/汲極區域中。在另外一些情況下，一或多個鈍化層可以僅位於 在使用本文描述的技術而形成的電晶體的通道區域中。在一些情況下，可藉由觀察由於源極到汲極(或汲極到源極)漏電中減少而獲得的截止電流的改善來檢測此技術，這是由於本文中描述各種的鈍化層。藉由本揭露，許多配置和變化將會是顯而易見的。
結構及方法
圖1說明依據本發明之一或多個實施例之形成積體電路的方法100。圖2A至L說明依據多個實施例之執行圖1的方法100所形成的範例積體電路結構。如根據所形成的結構將顯而易見的，方法100揭露了用於在電晶體的子鰭(或子通道)/隔離介面處形成鈍化層的技術。鈍化層可以提供許多益處，如本文中的各種描述。為了便於說明，圖2A至L的結構主要在本文中形成鰭式電晶體配置(例如，FinFET或三閘極)的上下文中被描述。然而，取決於最終用途或目標應用，此技術可用於形成任何適當的幾何結構或配置的電晶體。舉例而言，圖3A說明包含奈米線配置的範例積體電路結構，以下將更詳細地討論。如先前所描述，此技術還可用於鈍化電晶體通道/閘極介面，以下將參考圖4A至D來描述。因此，根據本發明內容將顯而易見的是，電晶體裝置可以受益於通道/閘極介面處及/或子通道/隔離介面處的鈍化層。可受益於本文所述的技術的各種範例電晶體幾何結構包含但不限於場效電晶體(FET)、金屬氧化物半導體FET(MOSFET)、穿隧 FET(TFET)、平面配置、鰭式配置(例如，FinFET、三閘極)以及奈米線(或奈米帶或環繞式閘極)配置。除此之外，此技術可以用於使P型裝置(例如，P-MOS及P-TFET)及/或N型裝置(例如N-MOS及N-TFET)受益。此外，此技術可用於形成互補MOS(CMOS)及/或互補TFET(CTFET)電晶體/裝置/電路，其中所包含的P型和N型電晶體中的任一者或兩者可以各種方式受益於本文所述的各種鈍化技術。
如圖1所示，依據實施例，方法100包含在基板200上圖案化(製程102)硬遮罩210以便形成如圖2A所示的範例結果結構。在一些實施例中，基板200可以是：包含例如矽、矽鍺、鍺及/或至少一種III-V族材料的主體基板；絕緣體上X(XOI結構，其中X是矽、矽鍺、鍺及/或至少一種III-V族材料，並且絕緣體材料是氧化物材料或介電材料或一些其它電絕緣材料；或一些其它適當的多層結構，其中頂層包含矽、矽、鍺及/或至少一種III-V族材料。在一些實施例中，頂層可包含複數個多層材料，其可用於例如奈米線應用。可以使用任何適當的技術沉積基板200上的硬遮罩210。舉例而言，硬遮罩210可以使用化學氣相沉積(CVD)、原子層沉積(ALD)、物理氣相沉積(PVD)、旋塗製程及/或任何其它適當的製程來覆蓋沉積或生長在基板200上，以便形成，以形成基板200上的硬遮罩210。在一些情況下，可以在沉積硬遮罩210之前處理待沉積的基板200的表面(例如，化學處理，熱處理等)。 可以使用任何適當的技術(例如，一或多個光刻及蝕刻製程)來圖案化(製程102)硬遮罩210。硬遮罩210可以由任何適當的材料阻成，例如各種氧化物或氮化物材料。具體的氧化物及氮化物材料可以包含氧化矽、氧化鈦、氧化鉿、氧化鋁、氮化矽或氮化鈦，在此僅列舉幾個例子。在一些情況下，可基於所使用的基板200材料來選擇硬遮罩210材料。
圖1的方法100接續實施製程104淺溝槽凹槽(shallow trench recess；STR)蝕刻以從基板200形成鰭202，從而依據實施例形成圖2B所示的所得的範例結構。用於形成溝槽215和鰭202的STR蝕刻(製程104)可以包含任何適當的技術，例如各種遮罩製程及濕式及/或乾式蝕刻製程。在一些情況下，STR蝕刻(製程104)可以原位實施/沒有空斷，而在其他情況下，STR蝕刻(製程104)可以非原位實施。基於最終用途或目標應用，溝槽215可以形成為具有多種寬度及深度。舉例而言，可以實施多個硬遮罩圖案化(製程102)及蝕刻(製程104)製程以實現STR溝槽215中的多種深度。鰭202可以形成為具有多種的寬度及高度。舉例而言，深寬比捕獲(ART)積體方案中，鰭可以形成為具有特定的高寬比，使得當它們隨後被移除或凹陷時，所形成的溝槽允許在材料垂直生長時沉積的替換材料中的缺陷終止於側表面上，例如非晶/介電質側壁，其中側壁相對於生長區的尺寸足夠高，以便捕獲大多數(如果不是全部)缺陷。在這種範例情況下，鰭的高寬比 (height to width ratio；h/w)可以大於1，例如為1.5至3。需注意，為了便於說明，溝槽215和鰭202在此範例結構中顯示為具有相同的寬度和深度/高度；然而，本發明不意圖受此限制。還需注意，儘管在範例結構中顯示了四個鰭202，但是根據最終用途或目標應用，可以形成任何數量的鰭，例如一個、兩個、十個、幾百個、幾千個、幾百萬個等等。
圖1的方法100接續沉積106淺溝槽隔離(STI)材料220及平坦化以便形成圖2C中所示的依據一實施例所得的範例結構。在一些實施例中，STI材料220的沉積106可包含本文所述的任何沉積製程(例如CVD、ALD、PVD等)或任何其它適當的沉積製程。STI材料220可以包含任何適當的絕緣材料，例如一或多種介電質、氧化物(例如二氧化矽)或氮化物(例如氮化矽)材料。在一些實施例中，可以基於基板200材料選擇STI材料220。舉例而言，在矽基板200的情況下，STI材料220可以是二氧化矽或氮化矽。重述本文中各種描述的鈍化技術包含第一STI材料沉積、移除或凹陷(例如，部分移除)該第一STI材料、用鈍化材料塗佈，接著沉積第二STI材料以便再處理STI層。因此，在此範例實施例中，沉積106是第一STI材料沉積，其隨後將被移除或凹陷，以下將更詳細地討論。需注意，儘管鈍化技術包含第一及第二STI材料沉積，但是根據具體配置，用於每次沉積的STI材料可以包括相同的材料或不同的材料。
圖1的方法100接續蝕刻(製程108)鰭202以便形成溝槽230，從而依據實施例形成圖2D中所示的所得範例結構。蝕刻(製程108)可以使用任何適當的技術來實施，例如各種遮罩製程及濕式及/或乾式蝕刻製程。在此範例實施例中實施的蝕刻(製程108)導致鰭202的凹陷，使得具有高度H的鰭202(其由基板200形成並且由相同來源的材料組成)的底部的一部分仍然存在於STI材料220之間。在一些實施例中，蝕刻(製程108)可以導致整個鰭202的移除，使得H為0，或是可以實施蝕刻(製程108)，使得例如其移除STI材料220的底部之下的材料並進入基板200。溝槽230可以用於沉積替換材料，以下將更詳細地討論。需注意，在ART製程期間，溝槽230可以包含高深寬比開口，以捕獲錯位，例如，防止錯位到達磊晶膜表面，並且大大降低溝槽230內的表面錯位密度。
圖1的方法100接續沉積(製程110)溝槽230中的替換材料240及平坦化以便形成圖2E中所示的依據一實施例所得的範例結構。沉積(製程110)之後可以是平坦化製程，以便例如處理存在的突出小面。沉積(製程110)可以使用本文所述的任何沉積製程(例如CVD、ALD、LPE、PVD、MBE等)或任何其它適當的沉積製程來實施。在一些情況下，沉積(製程110)可以原位實施/沒有空斷，而在其他情況下，沉積(製程110)可以非原位實施。在一些情況下，所使用的沉積(製程110)技術可取決於正在沉積的材料240。如在圖2E的結構中可以看到的，沉積物(製程 110)形成包含替換材料240的鰭。如以下將更詳細地討論的，替換材料240鰭可以用於形成一或多個電晶體，其中材料240鰭用於形成電晶體的通道區域，並且在一些情況下，也用於形成電晶體的源極及汲極區域。
在一些實施例中，替換材料240可以包括不同於基板200材料的任何適當的半導體材料。舉例而言，替換材料240可以是矽、矽鍺、鍺及/或至少一種III-V族材料。在一些實施例中，基板200可以是矽，並且替換材料240可以是矽鍺、鍺及/或至少一種III-V族材料。舉例而言，在替換材料240是Si1-xGex的實施例中，x可以在0.01至1的範圍內(例如0.2<x<0.8，用以提供範例範圍)。因此，在一些實施例中，替換材料可以是Ge本身或作為SiGe材料中的一層(例如，如果SiGe以增加Ge含量的分級方式沉積)。在另一範例實施例中，替換材料240可以是一或多個III-V族材料。本文中各種使用的範例III-V族材料可包含砷化鎵(GaAs)、磷化銦(InP)、砷化銦(InAs)、砷化銦鎵(InGaAs)、砷化鋁(AlAs)或銦鋁砷(InAlAs)或任何其它適當的III-V族材料。在一些實施例中，如果替換材料240是一或多個III-V族替換材料，則材料可以包含單層或III-V族材料的多層堆疊，例如InP/InGaAs/InAs、GaAs/InP/InAs、GaAs/InGaAs/InAs、GaAs/InAlAs/InAs、InP/InGaAs/InP、GaAs/InAs、GaAs/InGaAs、或InP/InGaAs、或包含兩或更多III-V族材料的任何其它適當的多層堆疊。在替換材料240是III- V族多層堆疊的一些這樣的實施例中，可以在堆疊的底部附近使用高能帶隙III-V族材料(例如，以便幫助減少到接地的漏電電流)，例如GaAs、InP、InAlAs或AlAs。此外，在一些這樣的實施例中，III-V族多層堆疊可以在堆疊的頂部附近使用低能帶隙III-V族材料(例如，以便幫助與堆疊的接觸)，例如InAs或InGaAs。本文所討論的材料可以根據最終用途或目標應用以任何適當的方式進行應變及/或摻雜。
圖1的方法100接續蝕刻112 STI材料220以便形成溝槽250，從而依據實施例形成圖2F中所示的所得範例結構。蝕刻112可以包含任何適當的技術，例如各種遮罩製程及濕式及/或乾式蝕刻製程。在一些情況下，蝕刻112可以原位實施/沒有空斷，而在其他情況下，蝕刻112可以非原位實施。在一些實施例中，蝕刻112可以完全移除沉積的第一STI材料220，如藉由圖2F的結構來說明的範例實施例的情況。在其他實施例中，蝕刻112可以僅凹陷或部分地移除第一STI材料220，在溝槽250的底部留下一部分材料，例如將參考圖2K'以便更詳細地討論。在一些實施例中，可能不需要製程106至112，例如在方法開始於包含在主體基板上的替換材料的覆蓋層的多層基板的情況下。在這樣的實施例中，將不使用ART製程。舉例而言，方法100的製程102可以從例如主體矽基板的基板開始，主體矽基板包含沉積在其上的SiGe或Ge或III-V族的一或多個層。可以理解，在這種範例情況下，鰭 (製程104)的形成將在替換材料中實施，替換材料層包含電晶體的主動通道區域。根據本發明將顯而易見的，相似的鈍化材料及如本文所述的鈍化製程可以用於這種替代的製程流程。
依據實施例，圖1的方法100接續地應用114鈍化層260以便形成圖2G所示的所得範例結構。應用114可以使用本文所述的任何沉積製程(例如CVD、ALD、LPE、PVD、MBE等)、熱蒸發技術、或任何其它適當的沉積製程來實施。在一些情況下，應用114可以原位實施/沒有空斷，而在其他情況下，應用114可以非原位實施。在一些情況下，所使用的應用114技術可取決於正在沉積的鈍化層260材料。需注意，雖然本文中將應用114描述為沈積鈍化層260，但是應用114可以包含及/或替代地由其他鈍化技術組成，諸如對圖2F的結構應用鈍化劑或處理。因此，儘管鈍化層260在圖2G的範例實施例中被描述為不同的層，但是應用114(或所使用的特定鈍化製程)可以僅僅或者也導致在暴露層的表面處的物理及/或化學變化(例如，在替換材料240鰭及/或基板200的表面處)。換言之，鈍化層260可以作為替換材料240鰭的外壁的部分而能被檢測，而不是作為例如圖2G所示的不同的層。然而，在圖2G中，鈍化層260被描述為單層，並且這種單層可以包含貫穿整個層的相同材料或是具有從第一濃度到第二濃度之在整個層中分級的一或多個組分。還需注意，儘管鈍化層260被描述為單層，但鈍化應用114可包含複 數個鈍化層260，這取決於最終用途或目標應用。
圖1的方法100接續沉積116第二STI材料222及平坦化，以便形成圖2H中所示的依據一實施例所得的範例結構。可以看出，第二STI材料填充在鈍化層260沉積之後仍然存在的溝槽250的部分。沉積116可以使用本文所述的任何沉積製程(例如CVD、ALD、PVD、旋塗等)或任何其它適當的沉積製程來實施。在一些情況下，沉積116可以原位實施/沒有空斷，而在其他情況下，沉積116可以非原位實施。如前述，雖然STI材料222被稱為第二STI材料，但其可以包含與第一STI材料220相同的材料。因此，第一及第二的命名旨在指出在方法100期間它們被沉積的順序。因此，如果第二STI材料222與第一STI材料220相同，則可以重新沉積STI材料116。然而，在一些實施例中，第一STI材料220及第二STI材料222可以不同。從圖2H中還可以看出，在平坦化製程之後，替換材料240鰭的至少一個表面可以被暴露(例如，在此範例情況下的頂表面)，並且鈍化層260位於至少一替換材料240鰭及第二STI材料222之部分。還需注意，鈍化層260位於基板200與第二STI材料222之間。
在一些實施例中，取決於最終用途或目標應用，鈍化層260可具有任何任意或期望的厚度，例如1至10nm的厚度或一些其它適當的厚度。在一些實施例中，鈍化層260可以被沉積以便具有實質上共形的生長圖案。這種實質上共形的生長圖案可以包含在替換材料240鰭與第二 STI材料222之間的鈍化層260的一部分的厚度可以實質上相同於(例如，在1或2nm的容限內)例如在基板200與第二STI材料222之間的鈍化層的一部分的厚度。
在一些實施例中，鈍化層260可以包含不同於第二STI材料222的任何適當的材料。在一些實施例中，可以基於所使用的第二STI材料222來選擇所使用的鈍化層260材料。在一些實施例中，可以基於在製程110期間沉積的替換材料240來選擇鈍化層260。舉例而言，可以選擇鈍化層260，使得在使用本文所描述的技術形成的所得電晶體的子通道(或子鰭)區域中的介面陷阱的密度(Dit)減小。在這樣的範例中，鈍化層可以改善透過通道區域中(更具體的，電晶體通道下)的子鰭側壁的源極到汲極(或汲極到源極)漏電(電晶體通道為替換材料與閘極接觸的部分)。換言之，在一些實施例中，鈍化層位於替換材料與STI側壁的介面處。因此，可以選擇鈍化層260材料以便解決替換材料240鰭的斷鍵及/或雜質的問題。在替換材料240是Si的實施例中，鈍化層260材料可以包含氮化矽及/或二氧化矽。在替換材料240是SiGe或Ge的實施例中，鈍化層260材料可以包含例如Si、純氧化物和含有鋁或鈦或鋯或釔的氧化物合金、氮化鋁、及/或釔。在替換材料240是一或更多III-V族材料的實施例中，鈍化層260材料可以包含氧化鋁、氧化鉿及/或硫(例如，InGaAs替換材料及硫鈍化材料)。根據本揭露，許多其它替換材料240及鈍化層260材料的組合將是顯而易見的。在一些 實施例中，初始沉積的鈍化層260材料被設計為在隨後的氧化程序中被消耗(或是被氧化)，例如在SiGe替換材料上施加Si或釔的情況下。在一些實施例中，鈍化層260材料旨在作為防止進一步氧化的保護層，例如在用於III-V族替換材料的氧化鋁或氧化鉿(或具有高介電常數K的其它適當的材料)的情況下。
依據實施例，圖1的方法100選擇性地接續蝕刻(製程118)STI材料222及鈍化層260，以便形成圖2I所示的所得範例結構。蝕刻(製程118)可以使用任何適當的技術來實施，例如各種遮罩製程及濕式及/或乾式蝕刻製程。在一些情況下，蝕刻(製程118)可以原位實施/沒有空斷，而在其他情況下，蝕刻(製程118)可以非原位實施。在此範例實施例中，蝕刻(製程118)移除第二STI材料222及鈍化層260，使得替換材料240鰭從平面突出，這例如可以用於製造具有非平面配置(例如，鰭狀或奈米線/奈米帶配置)的電晶體。需注意，儘管在替換材料240鰭與鈍化層260之間存在重疊，但是這種重疊可以大於或小於所示的量。此外，在一些情況下，不存在重疊，使得鈍化層260及第二STI材料222被蝕刻/凹陷(製程118)至位於鰭的來源材料部分與替換材料部分之間的Y介面之下的水平。在製造具有平面配置的電晶體的情況下，可以不實施蝕刻(製程118)，並且圖2H中所示的結構可以用作形成一或多個電晶體的積體電路結構。
圖1的方法100接續完成120形成一或多個電晶體， 以便形成依據一些實施例的圖2J至L的範例結果結構。可以實施各種不同的製程，以便使用圖2H(例如，對於平面電晶體配置)及圖2I(例如，對於非平面電晶體配置)的積體電路結構來完成120形成一或多個電晶體。接續圖2I的結構，依據實施例，一些這樣的製程可以包含在替換材料240鰭片上形成閘極堆疊270，以便形成圖2J所示的所得範例結構。在一些實施例中，閘極堆疊270的形成可以包含虛擬閘極氧化物沉積、虛擬閘極電極(例如，多晶矽)沉積及圖案化硬遮罩沉積。附加製程可以包含圖案化虛擬閘極以及沉積/蝕刻間隔材料。在這些製程之後，方法可以接續絕緣體沉積、平面化，接著虛擬閘極電極及移除閘極氧化物以便暴露電晶體的通道區域，例如對替換金屬閘極(RMG)製程進行。接著對通道區域開口，虛擬閘極氧化物及電極可以分別用例如高k介電質和替換金屬閘極來替換。其他實施例可以包含藉由任何適當的製程形成的標準閘極堆疊。也可以實施任何數量的標準後端製程，以便幫助完成120一或多個電晶體的形成。
在圖2K所示的範例結構中，閘極堆疊270包含閘極電極274及直接形成在閘極電極274下方的閘極介電質(為了便於說明而未顯示)。可以使用任何適當的技術及從任何適當的材料形成閘極介電質及閘極電極。舉例而言，如先前所述，閘極堆疊可以在替換金屬閘極製程期間形成，並且這種製程可以包含任何適當的沉積技術(例如CVD、PVD、ALD等)。閘極介電質可以是例如任何適當 的氧化物，例如二氧化矽或高k閘極介電材料。高k閘極介電材料的範例包含例如氧化鉿、氧化鉿矽、氧化鑭、氧化鑭鋁、氧化鋯、氧化鋯矽、氧化鉭、氧化鈦、氧化鍶鋇、氧化鋇鈦、氧化鍶鈦、氧化釔、氧化鋁、鉛鈧鉭氧化物及鉛鋅鈮酸鹽。在一些實施例中，當使用高K值材料時，可以對閘極介電層執行退火程序，以便改善其品質。大致而言，閘極介電質的厚度應足以電隔離閘極電極與源極及汲極的接觸。此外，閘極電極274可包括廣泛範圍的材料，例如多晶矽、氮化矽、碳化矽或各種適當的金屬或金屬合金，例如鋁(Al)、鎢(W)、鈦(Ti)、鉭(Ta)、銅(Cu)、氮化鈦(TiN)或氮化鉭(TaN)。亦可以看出，間隔件276可以形成用以例如在接續的製程期間保護閘極堆疊。亦可以形成硬遮罩278以便保護閘極堆疊以形成接續的製程。
閘極堆疊270可以用於界定隨後形成的電晶體的通道區域以及源極及汲極區域，其中通道區域在閘極堆疊下方，並且源極/汲極(S/D)區域位於通道區域的任一側上(換言之，S/D區域與通道區域相鄰)。舉例而言，圖2J中的閘極堆疊270下方的材料240鰭的部分可以用於電晶體通道區域，並且閘極堆疊270的任一側上的表示為242及244的鰭的部分可以用於電晶體S/D區域。需注意，基於所得到的配置，242可以用於源極區域或汲極區域，並且244可以用於另一區域。因此，一旦製造了閘極堆疊，便可以製程S/D區域242及244。鰭的S/D區域242及244 形成在閘極堆疊的任一側上的鰭區域中，如一般的作法(例如，離子注入或具有原位摻雜的蝕刻及沈積，或任何其它適當的源極/汲極形成製程)。可以使用例如矽化製程(通常為，接觸金屬的沉積及接續的退火以便減小接觸電阻)來在那些源極/汲極區域上形成接觸。典型的S/D區域材料包含例如Si、SiGe、Ge及/或III-V族化合物，在此僅舉幾個範例材料，其可根據需要進行摻雜以提供所需的極性。源極汲極接觸材料範例包含例如鎢、鈦、銀、金、鋁、銅、鈷及其合金。
提供圖2K'以便說明依據實施例的另一範例結構，其中在蝕刻112期間未完全移除第一STI材料220。如先前所述，在一些情況下，蝕刻112可以是在STR溝槽中留下一些第一STI材料220的部分的蝕刻。在這種範例情況下，鈍化層260'沉積在STR溝槽中的凹陷的第一STI材料220上，而不是直接沉積在基板200上(例如，比較圖2K'的結構與圖2K的結構)。需注意，除了如上所述鈍化層260'沉積在包括第一STI材料220的結構上之外，鈍化層260'相似於本文中各種描述的鈍化層260。根據最終用途或目標應用，可以根據需要使用這種保留第一STI材料220的一部分並且將鈍化層260'形成為在第一STI材料220與第二STI材料222之間的夾層結構的範例結構。
提供圖2L以說明依據範例實施例的閘極下方的通道區域246中的一個。如在圖2L的範例結構中可以看出的，在通道區域246中保持原有的鰭狀配置。然而，圖 2L的結構也可以藉由在替換閘極製程(例如，RMG製程)期間用鰭狀結構替換通道區域來實現。在這種鰭式配置(也被稱為三閘極及FinFET配置)中，存在三個有效閘極(如本技術領域所知的，兩個在兩側上，且一個在頂部)。從圖2L中亦可以看出，通道區域包含具有與閘極(在此範例情況下為上部)接觸的側面的第一部分以及具有與鈍化層260接觸的側面的第二部分。第二部分有時被稱為子鰭部分，並且這樣的部分通常與STI材料接觸。然而，作為本文所述的鈍化技術的結果，鈍化層260被包含於該子鰭部分的兩側上，提供本文中各種描述的益處(例如，介面陷阱的密度減少，減少源極到汲極中的漏電等)。
如根據本發明內容將顯而易見的，取決於那些區域中的材料和期望的最終用途或目標應用，可以在通道及/或S/D區域中實施適當的摻雜。舉例而言，包括Si或至少一種III-V族材料的通道區域可以是P型摻雜的(例如，以便形成N-MOS電晶體)，並且包括SiGe及/或Ge的溝道區可以是N型摻雜的(例如，以便形成P-MOS電晶體)。在其他範例中，對於穿隧場效電晶體(TFET)，源極可以是P型或N型摻雜的，汲極可以與源極摻雜相反的極性(例如，當源極是P型摻雜時，汲極為N型摻雜)，並且通道可以是未摻雜的或固有的。在一些實施例中，例如N型和P型電晶體可以被組合以形成互補MOS(CMOS)裝置或互補TFET(CTFET)裝置。根據例如摻雜的材料、期望的N型或P型摻雜結果及/或目標應用，可以使用任何適當的 技術及摻雜劑來執行本文中各種描述的摻雜。根據本發明內容，許多不同的摻雜方案將是顯而易見的。需注意，為了便於描述，方法100的製程102至120在圖1中以特定順序顯示。然而，製程102至120中的一或多個可以以不同的順序實施或是可以根本不實施。舉例而言，製程118是可選的製程，如果所得到的期望的電晶體架構是平面的，則可以不實施此過程。根據本發明，方法100及鈍化技術的各種變異將是顯而易見的。
圖3A至C說明依據本發明之一些實施例之使用圖1的方法100而形成圖2L之結構的變化。更具體地，提供圖3A以說明包含具有奈米線配置的電晶體的積體電路結構。可以看出，圖2L的結構中的最前(或最右)鰭的通道區域形成為兩個奈米線346。以類似鰭式電晶體來架構奈米線電晶體(有時被稱為環繞式閘極或奈米帶電晶體)，但是使用一或更多奈米線來替代其中三個側面上有閘極的鰭狀通道區域(因此，具有三個有效閘極)，並且閘極材料通常圍繞每個奈米線的所有側面上。根據具體設計，一些奈米線電晶體具有例如四個有效閘極。如在圖3A的範例結構中可以看到的，通道區域各自具有兩個奈米線346，但是其他實施例可以具有任何數量的奈米線。舉例而言，在替換閘極製程(例如，RMG製程)期間，在移除虛擬閘極之後，在溝道區暴露的同時，可形成奈米線346。雖然所有功能的奈米線在這樣的配置中為閘控(並且因此至少在一定程度上被鈍化)，但是子鰭/子通道區域可能仍然需要鈍 化以便避免在半導體/STI介面通過未閘控的子鰭區域的從源極到汲極的無意的電流。因此，這種奈米線結構亦受益於本文各種描述的子鰭鈍化技術。需注意，電晶體配置的任何組合可用於單個積體電路，包含平面、雙閘極、鰭式(或三閘極或FinFET)、奈米線(或奈米帶或環繞式閘極)、及/或任何其它適當的電晶體配置，取決於最終用途或目標應用。
提供圖3B以說明依據一些實施例的圖2L的積體電路結構中的另外的變化。如圖3B所示，僅最右邊鰭的通道部分被替換材料240替換，導致如圖2L所示的相同通道區域246，其中S/D區域342及344包括來源基板材料(並且從基板延伸，如圖所示)。在這種配置中，仍然可以實現本文各種描述的鈍化層260的益處，因為鈍化層260用於鈍化電晶體通道區域中的替換材料，這在通道區域246的情況下仍是如此。類似地，第二最左邊的鰭說明了S/D區域可以被替換/外延生長(形成S/D區域382及384)，然而仍然可以實現本文各種描述的鈍化層260的益處，因為鈍化層260仍然向相應的替換通道區域386提供鈍化。提供圖3C以說明依據一些實施例的範例積體電路結構，其中在替換閘極製程期間僅在通道區域中實施鈍化技術。如在這種範例情況下的最右邊的鰭中可以看出，鈍化層260僅位於通道區域246中，因為其僅在沉積替換閘極之前沉積在該區域中。因此，鰭342及344的S/D區域包括來源基板材料(並且從基板延伸，如圖所示)。此外， 僅在通道區域中替換第一STI材料220，留下圍繞S/D區域的第一STI材料。在此範例結構中，S/D區域中的一或多個可以被替換/外延生長，如同第二最左邊的鰭S/D區域382及和384。本文中各種描述的鈍化技術具有對許多不同配置的適用性，例如對於使用具有替換通道區域的ART製程形成的電晶體。藉由本揭露，許多變化和配置將會是顯而易見的。
圖4A至D說明依據本發明之多個實施例之包含在電晶體通道/閘極介面的鈍化層的範例積體電路結構。提供圖4A至D主要描述電晶體通道/閘極介面處的鈍化技術，包含對技術及所得結構的多種變化。關於基板200、STI材料220、替換材料240、間隔件276及硬遮罩278的在先前相關討論同樣適用於基板400、STI材料420、替換材料440、間隔件476及硬遮罩478。亦可以看出，圖4A至D每個包括三個鰭，每個鰭具有S/D區域442/444，其中關於S/D區域242/244的先前相關討論同樣適用於S/D區域442/444。在圖4A至C的範例結構中，鰭的通道446區域被保持為鰭狀配置，如可以看到的。在圖4D的範例結構中，通道區域形成為兩個奈米線(或奈米帶)448以便產生包含奈米線(或奈米帶或環繞式閘極)配置的電晶體結構。關於奈米線配置(例如，關於圖3A中的奈米線346)的先前相關討論同樣適用於圖4D的結構。
在圖4A至B的範例結構中，材料440沉積在基板400上，其中材料440包含與基板400(例如，2-D層)不同 的材料，並且鰭由不同的材料層(例如，鰭的通道442/446/444)所形成，如可以看到的。取決於最終用途或目標應用，材料440的沉積可以通過覆蓋沉積或任何其它適當的製程來實施。圖4A至B的範例結構中的鰭可以使用任何適當的技術形成，例如在待形成為鰭的區中的材料440上沉積硬遮罩，蝕刻以形成鰭，沉積STI材料420以及可選地平坦化，以及使STI材料420凹陷以暴露鰭的通道442/446/444的上部，如圖所示。在圖4A至B的範例結構中，可以理解，鰭形成並位於基板400上方。在圖4C至D的範例結構中，類似於圖2A至L及3A至C的結構，在基板400上形成替換鰭。舉例而言，用於形成圖4C至D的鰭的技術可以包含在待形成為鰭的區中的基板400上沉積硬遮罩，蝕刻以形成鰭，沉積STI材料420以及可選地平坦化，蝕刻基板鰭將被材料440(用於形成鰭的通道442/446/444)移除且替換的部分，沉積替換材料440並且可選地平坦化和凹陷STI材料以暴露鰭的通道442/446/444的上部，如所示。在圖4C至D的範例結構中，可以理解，鰭形成並位於基板400上(及上面)。
在圖4A至B的範例結構中，在閘極第一製程流程(也稱為最前方高k值(up-front hi-k))中的通道/閘極介面處顯示鈍化層472。例如，可以在圖1的方法100中在120處實施這種閘極第一流程。在一些實施例中，閘極第一流程製程可以包含形成用於電晶體裝置的鰭，如本文中各種的描述，沉積鈍化層472以及可選地沉積分離的閘極介電層 (例如，圖4B中的層473)，沉積金屬閘極474材料，並且實施閘極圖案化，接續是標準製程流程(例如，間隔件形成，源極/汲極製程，接觸形成等)。在圖4A的範例結構中，鈍化層472也用作閘極介電質，因此不存在分離的閘極介電層。在圖4B的範例結構中，鈍化層472是在閘極介電層473之前沉積的過渡層。因此，在一些實施例中，鈍化材料也可以用作閘極介電質(例如，如圖4A中的情況)，使得鈍化層472是通道446與金屬閘極474之間的唯一的層。此外，在一些實施例中，鈍化層472可以是分離且視覺上不同的層(例如，如圖4B中的情況)，因而在鈍化層472與閘極介電層473的材料之間的存在切斷。此外，在一些實施例中，鈍化材料可以被分級到閘極介電質材料中，使得在材料之間沒有清楚的分離，而是在整個單層(例如，圖4A中的鈍化層472)中存在材料的過渡。舉例而言，在一些這樣的實施例中，鈍化材料(例如，氧化鋁)可以以高濃度存在於最靠近通道446的區中的這種漸變層中，而閘極介電質材料(例如，氧化鉿)可存在於在最接近金屬閘極474的區處中有高濃度的漸變層。在一些實施例中，鈍化層可具有例如0.1至10nm的厚度，或取決於最終用途或目標應用的任何其它適當的厚度。
在圖4C至D的範例結構中，鈍化層572顯示為在閘極最後製程流程(也稱為替換金屬閘極(RMG))中的通道/閘極介面處。例如，可以在圖1的方法100中在120處實施這種閘極最後流程。在一些實施例中，閘極最後流程製程 可以包含從圖4A的結構接續，其中鈍化層472是虛擬閘極氧化物層(例如，二氧化矽)，並且金屬閘極474是多晶矽(因此鈍化層472及金屬閘極474是虛擬閘極)，實施間隔件476的形成、可包含替換外延S/D或環繞外延S/D的S/D 442/444的製程，沉積絕緣體並且平坦化至虛擬閘極的頂部，自虛擬閘極移除多晶矽金屬閘極474及虛擬氧化物鈍化層472，沉積鈍化層572並且可選地沉積分離的閘極介電層573，沉積金屬閘極574材料，以及實施任何其它標準流程製程(例如，接觸形成)。在圖4C的範例結構中，鈍化層572也用作閘極介電質，因此不存在分離的閘極介電層。在圖4D的範例結構中，鈍化層572是在閘極介電層573之前沉積的過渡層。因此，在一些實施例中，鈍化材料也可以用作閘極介電質(例如，如圖4C中的情況)，使得鈍化層572是通道446或448與金屬閘極574之間的唯一的層。此外，在一些實施例中，鈍化層572可以是分離且視覺上不同的層(例如，如圖4D中的情況)，因而在鈍化層572與閘極介電層573的材料之間的存在切斷。此外，在一些實施例中，鈍化材料可以被分級到閘極介電質材料中，使得在材料之間沒有清楚的分離，而是在整個單層(例如，圖4C中的層572)中存在材料的過渡。舉例而言，在一些這樣的實施例中，鈍化材料(例如，氧化鋁)可以以高濃度存在於最靠近通道446或448的區中的這種漸變層中，而閘極介電質材料(例如，氧化鉿)可存在於在最接近金屬閘極574的區處中有高濃度的漸變層。
在一些實施例中，可以基於通道446、448材料來選擇通道/閘極介面處的鈍化層472、572，無論鈍化層472、572是在閘極介電層之前沉積的分離層、被分級到閘極介電層、或單獨使用並用作閘極介電層。舉例而言，在SiGe、Ge或III-V族通道的情況下，鈍化層材料可以是氧化鋁及/或氧化鈦(例如，氧化鋁鈦)，其可以例如以最高達30%的量摻雜有釔、鈰、鈮、鉿、鋯及/或其它稀土以及過渡金屬。此外，在SiGe或Ge通道的情況下，鈍化層材料可以是氮化鋁、矽或釔，並且在III-V族材料通道的情況下，鈍化層材料可以是硫。在一些實施例中，除了鈍化層(例如，分別在圖4B及4D的層473及573中)之外還包含的閘極介電層材料，可以例如是氧化鉿、氧化鉿矽、氧化鑭、氧化鑭鋁、氧化鋯、氧化鋯矽、氧化鉭、氧化鈦、氧化鋇鍶鈦、氧化鋇鈦、氧化鍶鈦、氧化釔、氧化鋁、氧化鉛鈧鉭或鉛鋅鈮酸鹽。在一些實施例中，金屬閘極474、574的材料可以例如是鋁(Al)、鎢(W)、鈦(Ti)、鉭(Ta)、銅(Cu)、氮化鈦(TiN)或氮化鉭(TaN)。
如在圖4D的範例結構中可以看出的，鈍化層460也被包含在子鰭(或子通道)/隔離介面處。因此，提供圖4D的範例結構以說明鈍化技術可用於鈍化同一結構中或用於同一電晶體裝置的通道/閘極介面及子鰭(或子通道)/隔離介面。關於鈍化層260的先前相關討論同樣適用於層460。需注意，根據最終用途或目標應用，在本文中各種描述的結構中顯示的每個個別的鰭可以用於分離的電晶體 裝置或與一或多個其它鰭組合使用以便形成電晶體裝置。還需注意，本文中各種描述的鈍化技術可以與不同尺寸的裝置一同使用，例如微米範圍內的電晶體裝置或奈米範圍內的電晶體裝置(例如，在22、14、10、7或5nm製程節點形成的電晶體)。藉由本揭露，許多變化和配置將會是顯而易見的。
範例系統
圖5說明依據範例實施例之使用本文所揭露的技術形成的積體電路結構或裝置所實施的計算系統100。如可以看到的，計算系統1000容置主機板1002。主機板1002可以包含數個組件，包含但不限於處理器1004及至少一個通訊晶片1006，其中每個組件可以物理地及電地耦接到主機板1002，或以其它方式整合在其中。應當理解，主機板1002可以是例如任何印刷電路板，無論是主板、安裝在主板上的子板、或是計算系統1000的唯一的板等。
根據其應用，計算系統1000可包含一或多個其他組件，其可為或可不為物理或電耦接至主機板1002。這些其他組件可包含，但不限於，揮發性記憶體(例如，DRAM)、非揮發性記憶體(例如，ROM)、圖形處理器、數位信號處理器、密碼處理器、晶片組、天線、顯示器、觸控螢幕顯示器、觸控螢幕控制器、電池、音頻編解碼器、視訊編解碼器、功率放大器、全球定位系統(GPS)裝置、 羅盤、加速器、陀螺儀、揚聲器、相機以及大量儲存裝置(例如硬碟機、光碟(CD)、數位光碟(DVD)等)。包含在計算系統1000中的任何組件可以包含依據範例實施例使用所揭露的技術而形成的一個或多個積體電路結構或裝置。在一些實施例中，可以將多個功能整合到一或多個晶片中(例如，需注意通訊晶片1006可以是處理器1004的一部分或是被整合到處理器1004中)。
通訊晶片1006使得用於至計算系統1000或來自計算系統1000之資料傳送之無線通訊能夠實現。用詞「無線」連同其衍生詞可用於描述電路、裝置、系統、方法、技術、通訊通道等，其可透過使用通過非固態介質的調變電磁輻射傳遞資料。此用詞不必然意味關聯的裝置不含有任何的導線，儘管在一些實施例中其可能沒有導線。通訊晶片1006可實現任何數目的無線標準或協定，包含但不限於Wi-Fi(IEEE 802.11家族)、WiMAX(IEEE 802.16家族)、IEEE 802.20、長期演進(long term evolution；LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、藍牙、及其衍生物，以及任何其他指定用作3G、4G、5G及在此之後之技術的無線協定。計算系統1000可包含複數個通訊晶片1006。舉例而言，第一通訊晶片1006可專用於較短範圍的無線通訊，例如Wi-Fi和藍牙，而第二通訊晶片1006可專用於較長範圍的無線通訊，例如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO及其他。
計算系統1000的處理器1004包含封裝在處理器1004內的積體電路晶粒。在一些實施例中，處理器的積體電路晶粒包含使用如本文中各種描述的使用所揭露的技術形成的一或多個積體電路結構或裝置來實現的板載電路。用詞「處理器」可以指處理來自暫存器及/或記憶體的電子資料以便例如將該電子資料轉變成其他可儲存在暫存器及/或記憶體中的電子資料的任何裝置或裝置的部分。
通訊晶片1006還可以包含封裝在通訊晶片1006內的積體電路晶粒。依據一些這樣的範例實施例，通訊晶片的積體電路晶粒包含使用如本文中各種描述的揭露的技術形成的一或多個積體電路結構或裝置。需注意，根據本揭露，應當注意，多標準無線能力可以被直接整合到處理器1004中(例如，其中任何通訊晶片1006的功能被整合到處理器1004中，而不是具有分離的通訊晶片)。還需注意，處理器1004可以是具有這種無線能力的晶片組。簡而言之，可以使用任何數量的處理器1004及/或通訊晶片1006。同樣地，任何一個晶片或晶片組可以具有整合在其中的多個功能。
在不同的實施方式中，計算系統1000可以是膝上型電腦、連網小筆電、筆記型電腦、智慧型手機、平板電腦、個人數位助理(PDA)、超行動個人電腦、行動電話、桌上型電腦、伺服器、印表機、掃描器、監視器、機頂盒、娛樂控制單元、數位相機、可攜式音樂播放器、數位 錄影機、或任何其他處理資料或採用使用本揭露技術而形成的一或多個積體電路結構或裝置，如本文中的各種描述。
更多的範例實施例
以下範例涉及另外的實施例，從其中可以看出許多排列及配置。
範例1為一種電晶體，包含：基板；包含不同於該基板的材料的通道，該通道由閘極界定，其中該通道係在該基板上及在該基板上面之至少一者；鄰近該通道的源極及汲極(S/D)區域；以及在該通道與該閘極之間的鈍化層。舉例而言，鈍化層可以存在以便降低介面陷阱的密度。
範例2包含範例1的標的，其中該鈍化層係該閘極介電質，使得該鈍化層係該通道與金屬閘極層之間唯一的層。
範例3包含範例1的標的，其中該鈍化層位於該通道與閘極介電層之間。
範例4包含範例1的標的，其中該鈍化層之材料被分級為閘極介電質材料，使得該鈍化層及該閘極介電質係單一層。
範例5包含範例1至4中任一者的標的，其中該通道包含矽鍺、鍺或至少一III-V族材料，並且該鈍化層包含氧化鋁。
範例6包含範例5的標的，其中該氧化鋁以最高達 30%的量摻雜有鋯、釔、鈰、鈮、鉿及鈦中之一者。
範例7包含範例1至4中任一者的標的，其中該通道包含矽鍺、鍺或至少一III-V族材料，並且該鈍化層包含氧化鈦。
範例8包含範例7的標的，其中該氧化鈦以最高達30%的量摻雜有鋯、釔、鈰、鈮、鉿及鋁中之一者。
範例9包含範例1至8中任一者的標的，其中該閘極係最前方高k值(up-front hi-k)閘極。
範例10包含範例1至8中任一者的標的，其中該閘極係替換金屬(replacement metal)閘極。
範例11包含範例1至10中任一者的標的，進一步包含位於該通道與隔離材料之下的區域之間的附加的鈍化層，其中該子通道區域包含與該通道相同的材料，以及其中該附加的鈍化層之材料不同於該隔離材料。
範例12包含範例11的標的，其中該子通道區域包含鍺，並且該鈍化材料包含氧化鋁、氮化鋁、矽及釔中之至少一者。
範例13包含範例11的標的，其中該子通道區域包含至少一III-V族材料，並且該附加的鈍化層之材料包含氧化鋁、氧化鉿、硫、氧化鉿矽、氧化鑭、氧化鑭鋁、氧化鋯、氧化鋯矽、氧化鉭、氧化鈦、氧化鋇鍶鈦、氧化鋇鈦、氧化鍶鈦、氧化釔、氧化鋁，氧化鉛鈧鉭及鉛鋅鈮酸鹽中之至少一者。
範例14包含範例1至13中任一者的標的，其中該電 晶體之幾何結構包含場效電晶體(FET)、金屬氧化物半導體FET(MOSFET)、穿隧FET(TFET)、平面配置、鰭式配置、FinFET配置、三閘極配置、奈米線配置以及奈米帶配置中之至少一者。
範例15包含範例1至14中任一者的標的，其中該電晶體係P型電晶體及N型電晶體之一者。
範例16是一種互補金屬氧化物半導體(CMOS)裝置或互補穿隧場效電晶體(CTFET)裝置，包含範例1至15中任一者之標的。
範例17是一種計算系統，包含範例1至16中任一者之標的。
範例18是一種電晶體，包含：主體矽基板；包含鍺或矽鍺的通道，該通道由閘極界定，其中該通道係在該基板上及在該基板上面之至少一者；鄰近該通道的源極及汲極(S/D)區域；以及在該通道與該閘極之間且包含鋁及鈦之至少一者的氧化物鈍化層。
範例19包含範例18的標的，其中該鈍化層係該閘極介電質，使得該鈍化層係該通道與金屬閘極層之間唯一的層。
範例20包含範例18的標的，其中該鈍化層位於該通道與閘極介電層之間。
範例21包含範例18的標的，其中該鈍化層之材料被分級為閘極介電質材料，使得該鈍化層及該閘極介電質係單一層。
範例22包含範例18至21中任一者的標的，其中該氧化物鈍化層以最高達30%的量摻雜有釔、鈰、鈮、鉿及鋯中之一者。
範例23包含範例18至22中任一者的標的，其中該閘極係最前方高k值(up-front hi-k)閘極。
範例24包含範例18至22中任一者的標的，其中該閘極係替換金屬(replacement metal)閘極。
範例25包含範例18至24中任一者的標的，進一步包含位於該通道與隔離材料之下的區域之間的附加的鈍化層，其中該子通道區域包含與該通道相同的材料，以及其中該附加的鈍化層之材料不同於該隔離材料。
範例26包含範例25的標的，其中該子通道區域包含鍺，並且該鈍化材料包含氧化鋁、氮化鋁、矽及釔中之至少一者。
範例27包含範例25的標的，其中該子通道區域包含至少一III-V族材料，並且該附加的鈍化層之材料包含氧化鋁、氧化鉿、硫、氧化鉿矽、氧化鑭、氧化鑭鋁、氧化鋯、氧化鋯矽、氧化鉭、氧化鈦、氧化鋇鍶鈦、氧化鋇鈦、氧化鍶鈦、氧化釔、氧化鋁，氧化鉛鈧鉭及鉛鋅鈮酸鹽中之至少一者。
範例28包含範例18至27中任一者的標的，其中該電晶體之幾何結構包含場效電晶體(FET)、金屬氧化物半導體FET(MOSFET)、穿隧FET(TFET)、平面配置、鰭式配置、FinFET配置、三閘極配置、奈米線配置以及奈米 帶配置中之至少一者。
範例29是一種互補金屬氧化物半導體(CMOS)裝置或互補穿隧場效電晶體(CTFET)裝置，包含範例18至28中任一者之標的。
範例30是一種計算系統，包含範例18至29中任一者之標的。
範例31是一種形成電晶體的方法，該方法包含：設置基板；形成在該基板上面及/或在該基板上的鰭，該鰭包含不同於該基板之材料；以及形成在該鰭上的閘極，其中該閘極界定通道；其中氧化物鈍化層包含鋁及鈦之至少一者且在該通道與該閘極之間。舉例而言，鈍化層可以存在以便降低介面陷阱的密度。
範例32包含範例31的標的，其中該鈍化層係該閘極介電質，使得該鈍化層係該通道與金屬閘極層之間唯一的層。
範例33包含範例31的標的，其中該鈍化層位於該通道與閘極介電層之間。
範例34包含範例31的標的，其中該鈍化層之材料被分級為閘極介電質材料，使得該鈍化層及該閘極介電質係單一層。
範例35包含範例31至34中任一者的標的，其中該通道包含矽鍺或鍺。
範例36包含範例31至34中任一者的標的，其中該通道包含至少一III-V族材料。
範例37包含範例31至36中任一者的標的，其中該氧化物鈍化層以最高達30%的量摻雜有釔、鈰、鈮、鉿及鋯中之一者。
範例38包含範例31至37中任一者的標的，其中該閘極係通過閘極第一製程而形成。
範例39包含範例31至37中任一者的標的，其中該閘極係通過閘極最後製程而形成。
範例40包含範例31至39中任一者的標的，進一步包含位於該通道與隔離材料之下的區域之間的附加的鈍化層，其中該子通道區域包含與該通道相同的材料，以及其中該附加的鈍化層之材料不同於該隔離材料。
範例41包含範例40的標的，其中該子通道區域包含鍺，並且該鈍化材料包含氧化鋁、氮化鋁、矽及釔中之至少一者。
範例42包含範例40的標的，其中該子通道區域包含至少一III-V族材料，並且該附加的鈍化層之材料包含氧化鋁、氧化鉿、硫、氧化鉿矽、氧化鑭、氧化鑭鋁、氧化鋯、氧化鋯矽、氧化鉭、氧化鈦、氧化鋇鍶鈦、氧化鋇鈦、氧化鍶鈦、氧化釔、氧化鋁，氧化鉛鈧鉭及鉛鋅鈮酸鹽中之至少一者。
範例43包含範例31至42中任一者的標的，其中該電晶體之幾何結構包含場效電晶體(FET)、金屬氧化物半導體FET(MOSFET)、穿隧FET(TFET)、平面配置、鰭式配置、FinFET配置、三閘極配置、奈米線配置以及奈米 帶配置中之至少一者。
範例44包含範例31至43中任一者的標的，其中該電晶體係P型電晶體及N型電晶體之一者。
以上描述已經出於說明及描述的目的而呈現了範例實施例。其並不旨在窮盡或將本發明限制為所揭露的精確形式。根據本揭露，許多修改和變化是可能的。本發明的範圍不應受這些詳細的描述所限制，而是由所附的申請專利範圍所限制。往後提交的主張本案的優先權的申請可以以不同的方式主張所揭露的標的，並且通常可以包含如本文中各種揭露或以其他方式說明的一或多個限制的任何集合。
200‧‧‧基板
222‧‧‧淺溝槽隔離材料
242‧‧‧鰭
244‧‧‧鰭
246‧‧‧通道區域
260‧‧‧鈍化層
274‧‧‧閘極電極
276‧‧‧間隔件
278‧‧‧硬遮罩

Claims (19)

  1. 一種電晶體，包括：基板；包含不同於該基板的材料的通道，該通道由閘極界定，其中該通道係在該基板上及在該基板上面之至少一者；鄰近該通道的源極及汲極(S/D)區域；以及在該通道與該閘極之間的鈍化層，其中，該鈍化層具有漸變的鉿濃度及鋁濃度，使得(i)該鈍化層中的該鉿濃度從該閘極附近的第一濃度漸變到該通道附近的第二濃度，並且(ii)該鈍化層中的該鋁濃度為從該閘極附近的第三濃度漸變到該通道附近的第四濃度，其中，該第一濃度高於該第二濃度。
  2. 一種電晶體，包括：基板；包含不同於該基板的材料的通道，該通道由閘極界定，其中該通道係在該基板上及在該基板上面之至少一者；鄰近該通道的源極及汲極(S/D)區域；以及在該通道與該閘極之間的鈍化層，其中，該鈍化層具有漸變的鉿濃度及鋁濃度，使得(i)該鈍化層中的該鉿濃度從該閘極附近的第一濃度漸變到該通道附近的第二濃度，並且(ii)該鈍化層中的該鋁濃度為從該閘極附近的第三濃度漸變到該通道附近的第四濃度， 其中，該第四濃度高於該第三濃度。
  3. 根據申請專利範圍第1或2項之電晶體，其中該鈍化層係該閘極介電質，使得該鈍化層係該通道與金屬閘極層之間唯一的層。
  4. 根據申請專利範圍第1或2項之電晶體，其中該鈍化層包含鋯、釔、鈰、鈮及鈦中之至少一者，且其中該通道包含矽鍺、鍺或至少一III-V族材料。
  5. 根據申請專利範圍第1或2項之電晶體，其中該閘極係最前方高k值(up-front hi-k)閘極。
  6. 根據申請專利範圍第1或2項之電晶體，其中該閘極係替換金屬閘極。
  7. 根據申請專利範圍第1或2項之電晶體，進一步包括位於子通道區域與隔離材料之間的附加的鈍化層，其中該子通道區域在該通道下方且包含與該通道相同的材料，以及其中該附加的鈍化層之材料不同於該隔離材料。
  8. 根據申請專利範圍第7項之電晶體，其中該子通道區域包含鍺，並且該附加的鈍化層包含氧化鋁、氮化鋁、矽及釔中之至少一者。
  9. 根據申請專利範圍第7項之電晶體，其中該子通道區域包含至少一III-V族材料，並且該附加的鈍化層之材料包含氧化鋁、氧化鉿、硫、氧化鉿矽、氧化鑭、氧化鑭鋁、氧化鋯、氧化鋯矽、氧化鉭、氧化鈦、氧化鋇鍶鈦、氧化鋇鈦、氧化鍶鈦、氧化釔、氧化鋁，氧化鉛鈧鉭及鉛鋅鈮酸鹽中之至少一者。
  10. 根據申請專利範圍第1或2項之電晶體，其中該電晶體之幾何結構包含場效電晶體(FET)、金屬氧化物半導體FET(MOSFET)、穿隧FET(TFET)、平面配置、鰭式配置、FinFET配置、三閘極配置、奈米線配置以及奈米帶配置中之至少一者。
  11. 根據申請專利範圍第1或2項之電晶體，其中該電晶體係p型電晶體及n型電晶體之一者。
  12. 一種互補金屬氧化物半導體(CMOS)裝置或互補穿隧場效電晶體(CTFET)裝置，包括申請專利範圍第1至11項中任一項之電晶體。
  13. 一種計算系統，包括申請專利範圍第1至11項中任一項之電晶體。
  14. 一種電晶體，包括：主體矽基板；包含鍺或矽鍺的通道，該通道由閘極界定，其中該通道係在該基板上及在該基板上面之至少一者；鄰近該通道的源極及汲極(S/D)區域；以及在該通道與該閘極之間的鈍化層，其中，該鈍化層具有漸變的鉿濃度及鋁濃度，使得(i)該鈍化層中的該鉿濃度從該閘極附近的第一濃度漸變到該通道附近的第二濃度，並且(ii)該鈍化層中的該鋁濃度為從該閘極附近的第三濃度漸變到該通道附近的第四濃度，其中，該第一濃度高於該第二濃度。
  15. 一種電晶體，包括： 主體矽基板；包含鍺或矽鍺的通道，該通道由閘極界定，其中該通道係在該基板上及在該基板上面之至少一者；鄰近該通道的源極及汲極(S/D)區域；以及在該通道與該閘極之間的鈍化層，其中，該鈍化層具有漸變的鉿濃度及鋁濃度，使得(i)該鈍化層中的該鉿濃度從該閘極附近的第一濃度漸變到該通道附近的第二濃度，並且(ii)該鈍化層中的該鋁濃度為從該閘極附近的第三濃度漸變到該通道附近的第四濃度，其中，該第四濃度高於該第三濃度。
  16. 根據申請專利範圍第14或15項之電晶體，其中該鈍化層係該閘極介電質，使得該鈍化層係該通道與金屬閘極層之間唯一的層。
  17. 一種形成電晶體的方法，該方法包括：設置基板；形成在該基板上面及/或在該基板上的鰭，該鰭包含不同於該基板之材料；以及形成在該鰭上的閘極，其中該閘極界定通道；形成在該通道與該閘極之間的鈍化層，其中，該鈍化層具有漸變的鉿濃度及鋁濃度，使得(i)該鈍化層中的該鉿濃度從該閘極附近的第一濃度漸變到該通道附近的第二濃度，並且(ii)該鈍化層中的該鋁濃度為從該閘極附近的第三濃度漸變到該通道附近的第四濃度，其中，該第一濃度高於該第二濃度。
  18. 一種形成電晶體的方法，該方法包括：設置基板；形成在該基板上面及/或在該基板上的鰭，該鰭包含不同於該基板之材料；以及形成在該鰭上的閘極，其中該閘極界定通道；形成在該通道與該閘極之間的鈍化層，其中，該鈍化層具有漸變的鉿濃度及鋁濃度，使得(i)該鈍化層中的該鉿濃度從該閘極附近的第一濃度漸變到該通道附近的第二濃度，並且(ii)該鈍化層中的該鋁濃度為從該閘極附近的第三濃度漸變到該通道附近的第四濃度，其中，該第四濃度高於該第三濃度。
  19. 根據申請專利範圍第17或18項之方法，其中該鈍化層係該閘極介電質，使得該鈍化層係該通道與金屬閘極層之間唯一的層。
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Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP3353810A4 (en) 2015-09-25 2019-05-01 Intel Corporation PASSIVATION OF TRANSISTOR CHANNEL RANGE INTERFACES
US10256152B2 (en) * 2017-07-24 2019-04-09 Globalfoundries Inc. Methods of making FinFET device comprising a piezoelectric liner for generating a surface charge
US10516032B2 (en) * 2017-09-28 2019-12-24 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a semiconductor device
US10290719B1 (en) * 2017-12-27 2019-05-14 International Business Machines Corporation Indium gallium arsenide metal oxide semiconductor field effect transistor having a low contact resistance to metal electrode
US10468409B2 (en) * 2018-03-14 2019-11-05 Taiwan Semiconductor Manufacturing Co., Ltd. FinFET device with oxidation-resist STI liner structure
US11374928B2 (en) * 2018-05-02 2022-06-28 Intel Corporation Security service, commissioning, self-service, and area owner management
US11177256B2 (en) * 2018-06-28 2021-11-16 Taiwan Semiconductor Manufacturing Company, Ltd. Odd-fin height cell regions, semiconductor device having the same, and method of generating a layout diagram corresponding to the same
US10957585B2 (en) * 2018-10-24 2021-03-23 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method of forming the same
US10686033B2 (en) * 2018-11-09 2020-06-16 Applied Materials, Inc. Fin damage reduction during punch through implantation of FinFET device
US11114529B2 (en) 2019-08-23 2021-09-07 Taiwan Semiconductor Manufacturing Company, Ltd. Gate-all-around field-effect transistor device
US11804523B2 (en) * 2019-09-24 2023-10-31 Intel Corporation High aspect ratio source or drain structures with abrupt dopant profile
US11594644B2 (en) * 2019-11-13 2023-02-28 Micron Technology, Inc. Microelectronic devices including passivation materials, related electronic devices, and related methods
US11996317B2 (en) 2021-01-15 2024-05-28 Taiwan Semiconductor Manufacturing Co., Ltd. Methods for forming isolation regions by depositing and oxidizing a silicon liner
CN115939213A (zh) * 2022-11-15 2023-04-07 福建省晋华集成电路有限公司 半导体结构及其制备方法
WO2025052364A1 (en) * 2023-09-06 2025-03-13 Indian Institute Of Science Method to tune gate work function in p-gan gate e-mode hemt
CN120358767B (zh) * 2025-04-24 2025-11-28 北京集成电路装备创新中心有限公司 半导体结构的加工方法和半导体工艺设备

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040135217A1 (en) * 2002-12-27 2004-07-15 Nec Electronics Corporation Semiconductor device and method for manufacturing same
US20040217420A1 (en) * 2003-04-30 2004-11-04 Yee-Chia Yeo Semiconductor-on-insulator chip incorporating strained-channel partially-depleted, fully-depleted, and multiple-gate transistors
US20070215954A1 (en) * 2006-03-16 2007-09-20 Micron Technology, Inc. Stacked non-volatile memory with silicon carbide-based amorphous silicon thin film transistors
US20080121932A1 (en) * 2006-09-18 2008-05-29 Pushkar Ranade Active regions with compatible dielectric layers

Family Cites Families (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6586349B1 (en) * 2002-02-21 2003-07-01 Advanced Micro Devices, Inc. Integrated process for fabrication of graded composite dielectric material layers for semiconductor devices
US6717226B2 (en) * 2002-03-15 2004-04-06 Motorola, Inc. Transistor with layered high-K gate dielectric and method therefor
US6833556B2 (en) * 2002-08-12 2004-12-21 Acorn Technologies, Inc. Insulated gate field effect transistor having passivated schottky barriers to the channel
US6720619B1 (en) * 2002-12-13 2004-04-13 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor-on-insulator chip incorporating partially-depleted, fully-depleted, and multiple-gate devices
US20050258491A1 (en) 2004-05-14 2005-11-24 International Business Machines Corporation Threshold and flatband voltage stabilization layer for field effect transistors with high permittivity gate oxides
US8399934B2 (en) * 2004-12-20 2013-03-19 Infineon Technologies Ag Transistor device
US7456443B2 (en) * 2004-11-23 2008-11-25 Cree, Inc. Transistors having buried n-type and p-type regions beneath the source region
KR100764360B1 (ko) 2006-04-28 2007-10-08 주식회사 하이닉스반도체 반도체 소자 및 그 제조 방법
US8994112B2 (en) 2008-09-16 2015-03-31 Taiwan Semiconductor Manufacturing Co., Ltd. Fin field effect transistor (finFET)
US7893492B2 (en) 2009-02-17 2011-02-22 International Business Machines Corporation Nanowire mesh device and method of fabricating same
US9768305B2 (en) 2009-05-29 2017-09-19 Taiwan Semiconductor Manufacturing Company, Ltd. Gradient ternary or quaternary multiple-gate transistor
JP5401244B2 (ja) * 2009-10-01 2014-01-29 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US8269209B2 (en) * 2009-12-18 2012-09-18 Intel Corporation Isolation for nanowire devices
US9761666B2 (en) 2011-06-16 2017-09-12 Taiwan Semiconductor Manufacturing Company, Ltd. Strained channel field effect transistor
US9171925B2 (en) 2012-01-24 2015-10-27 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-gate devices with replaced-channels and methods for forming the same
US9728464B2 (en) 2012-07-27 2017-08-08 Intel Corporation Self-aligned 3-D epitaxial structures for MOS device fabrication
US8765563B2 (en) 2012-09-28 2014-07-01 Intel Corporation Trench confined epitaxially grown device layer(s)
US8815685B2 (en) 2013-01-31 2014-08-26 GlobalFoundries, Inc. Methods for fabricating integrated circuits having confined epitaxial growth regions
EP2775528B1 (en) 2013-03-05 2019-07-17 IMEC vzw Passivated III-V or Ge fin-shaped field effect transistor
US9299840B2 (en) 2013-03-08 2016-03-29 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs and methods for forming the same
US20140374838A1 (en) 2013-06-21 2014-12-25 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs with Nitride Liners and Methods of Forming the Same
US9406689B2 (en) * 2013-07-31 2016-08-02 Qualcomm Incorporated Logic finFET high-K/conductive gate embedded multiple time programmable flash memory
US9287262B2 (en) 2013-10-10 2016-03-15 Taiwan Semiconductor Manufacturing Company, Ltd. Passivated and faceted for fin field effect transistor
US10128269B2 (en) 2013-11-08 2018-11-13 Taiwan Semiconductor Manufacturing Company, Ltd. Systems and methods for a semiconductor structure having multiple semiconductor-device layers
US9312145B2 (en) * 2014-03-07 2016-04-12 Globalfoundries Inc. Conformal nitridation of one or more fin-type transistor layers
KR102167519B1 (ko) 2014-03-21 2020-10-19 인텔 코포레이션 Ge-풍부 p-mos 소스/드레인 컨택트들의 집적을 위한 기술들
US9178067B1 (en) 2014-04-25 2015-11-03 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for FinFET device
WO2016105377A1 (en) * 2014-12-23 2016-06-30 Intel Corporation Apparatus and methods of forming fin structures with sidewall liner
KR102367995B1 (ko) 2015-06-12 2022-02-25 인텔 코포레이션 다양한 채널 재료를 사용하여 동일한 다이 상에 트랜지스터들을 형성하기 위한 기술들
KR102671542B1 (ko) 2015-06-24 2024-05-31 타호 리서치 리미티드 대체 채널 FinFET들에서의 서브-핀 측벽 패시베이션
EP3353810A4 (en) 2015-09-25 2019-05-01 Intel Corporation PASSIVATION OF TRANSISTOR CHANNEL RANGE INTERFACES

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040135217A1 (en) * 2002-12-27 2004-07-15 Nec Electronics Corporation Semiconductor device and method for manufacturing same
US20040217420A1 (en) * 2003-04-30 2004-11-04 Yee-Chia Yeo Semiconductor-on-insulator chip incorporating strained-channel partially-depleted, fully-depleted, and multiple-gate transistors
US20070215954A1 (en) * 2006-03-16 2007-09-20 Micron Technology, Inc. Stacked non-volatile memory with silicon carbide-based amorphous silicon thin film transistors
US20080121932A1 (en) * 2006-09-18 2008-05-29 Pushkar Ranade Active regions with compatible dielectric layers

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