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TWI751051B - 半導體結構及其製造方法 - Google Patents

半導體結構及其製造方法 Download PDF

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TWI751051B
TWI751051B TW110108168A TW110108168A TWI751051B TW I751051 B TWI751051 B TW I751051B TW 110108168 A TW110108168 A TW 110108168A TW 110108168 A TW110108168 A TW 110108168A TW I751051 B TWI751051 B TW I751051B
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conductive
die
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郭豐維
廖文翔
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台灣積體電路製造股份有限公司
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Abstract

本發明實施例係關於一種半導體結構，其包含一第一重佈結構，其中該第一重佈結構包含第一導電圖案。該半導體結構進一步包含該第一重佈結構上之一晶粒。該半導體結構進一步包含該第一重佈結構上之一模製件，其中該模製件包圍該晶粒，且該模製件具有一第一介電常數。該半導體結構進一步包含延伸穿過該模製件之一介電部件，其中該介電部件具有不同於該第一介電常數之一第二介電常數。該半導體結構進一步包含該晶粒、該介電部件及該模製件上之一第二重佈結構，其中該第二重佈層包含該介電部件上之一天線，且該天線電連接至該晶粒。

Description

半導體結構及其製造方法
本發明實施例係有關半導體結構及其製造方法。
半導體裝置在持續變小，同時具有更多功能及更多積體電路系統。為適應半導體裝置之小型化尺度，積體電路已成為一有效替代以進一步减小一半導體裝置之實體大小。一晶圓級封裝(WLP)程序歸因於其低成本及相對簡單製造操作而被廣泛使用。
已開發各種技術及應用用於晶圓級封裝，其涉及具有不同材料之大量不同組件。例如，具有RF積體電路(IC)之毫米(mm)波天線用於高頻應用中。
本發明之一實施例係關於一種半導體結構，其包括：一第一重佈結構，其中該第一重佈結構包括一第一導電圖案；一晶粒，其在該第一重佈結構上；一模製件，其在該第一重佈結構上，其中該模製件包圍該晶粒，且該模製件具有一第一介電常數；一介電部件，其延伸穿過該模製件，其中該介電部件具有不同於該第一介電常數之一第二介電常數；及一第二重佈結構，其在該晶粒、該介電部件及該模製件上，其中該第二重佈層包含該介電部件上之一天線，且該天線電連接至該晶粒。
本發明之一實施例係關於一種半導體結構，其包括：一第一重佈結構；一模製件，其在該第一重佈結構上，其中該模製件具有一第一介電常數；一晶粒，其由該模製件包圍；複數個介電部件，其等由該模製件包圍，其中該複數個介電部件之各者之一介電常數不同於該第一介電常數；及一第二重佈結構，其在該晶粒上，其中該第二重佈結構包括複數個天線結構，該複數個天線結構之各者電連接至該晶粒，且該複數個天線結構之各者在該複數個介電部件之一對應介電部件上。
本發明之一實施例係關於一種形成一半導體結構之方法，其包括：形成包含一第一導電圖案之一第一重佈結構；將一晶粒安置於該第一重佈結構上；將一模製材料放置於該第一重佈結構上以包圍該晶粒；移除該模製材料之一部分以形成一開口；將一介電材料放置至該開口中以形成一介電部件；及在該模製材料及該介電部件上形成一第二重佈結構，其中該第二重佈結構包含在該介電部件上且電連接至該晶粒之一天線結構。
以下揭示提供用於實施所提供之標的之不同特徵之諸多不同實施例或實例。下文將描述元件及配置之具體實例以簡化本揭示。當然，此等僅為實例且不意在限制。例如，在以下描述中，在一第二構件上形成一第一構件可包含其中形成直接接觸之該第一構件及該第二構件之實施例，且亦可包含其中額外構件可形成於該第一構件與該第二構件之間使得該第一構件及該第二構件可不直接接觸之實施例。另外，本揭示可在各種實例中重複元件符號及/或字母。此重複係為了簡單及清楚且其本身不指示所討論之各種實施例及/或組態之間的一關係。
此外，為便於描述，諸如「下面」、「下方」、「下」、「上方」、「上」及其類似者之空間相對術語在本文中可用於描述一元件或構件與另一(些)元件或構件之關係，如圖中所繪示。除圖中所描繪之定向之外，空間相對術語亦意欲涵蓋裝置在使用或操作中之不同定向。設備可依其他方式定向(旋轉90度或依其他定向)且亦可因此解譯本文中所使用之空間相對描述詞。
如本文中所使用，儘管諸如「第一」、「第二」及「第三」之術語描述各種元件、組件、區域、層及/或區段，但此等元件、組件、區域、層及/或區段不應受限於此等術語。此等術語可僅用於使元件、組件、區域、層或區段彼此區分。本文中所使用之諸如「第一」、「第二」及「第三」之術語不隱含一序列或順序，除非內文清楚指示。
儘管闡述本發明之廣泛範疇之數值範圍及參數係近似值，但儘可能精確報告具體實例中所闡述之數值。然而，任何數值固有地含有由各自測試量測中所見之標準偏差必然所致之某些誤差。再者，如本文中所使用，術語「實質上」、「近似」及「約」一般意謂在一般技術者可預期之一值或範圍內。替代地，術語「實質上」、「近似」及「約」意謂在一般技術者考量之平均值之一可接受標準誤差內。一般技術者應暸解，可接受標準誤差可根據不同技術變動。除在操作/工作實例中之外，或除非另有明確指定，否則本文中所揭示之所有數值範圍、量、值及百分比(諸如材料數量、持續時間、溫度、操作條件、量比及其類似者之數值範圍、數量、值及百分比)應被理解為在所有例項中由術語「實質上」、「近似」或「約」修飾。因此，除非指示相反，否則本揭示及隨附申請專利範圍中所闡述之數值參數係可根據期望變動之近似值。最後，各數值參數應至少鑑於所報告之有效數字之位數及藉由應用一般捨入技術來解釋。範圍在本文中可表示為自一端點至另一端點或介於兩個端點之間。除非另有指定，否則本文中所揭示之所有範圍包含端點。
亦可包含其他特徵及程序。例如，可包含測試結構來輔助3D封裝或3DIC装置之驗證測試。測試結構可包含(例如)形成於一重佈層中或一基板上以允許測試3D封裝或3DIC、使用探針及/或探針卡及其類似者之測試墊。驗證測試可執行於中間結構及最終結構上。另外，本文中所揭示之結構及方法可結合併入已知良好晶粒之中間驗證之測試方法使用以提高良率及降低成本。
在本揭示中，提供半導體結構及其製造方法。特定言之，下文將描述具有一或多個天線結構之一半導體結構。另外，下文亦將提供形成包含一或多個天線結構之半導體結構之方法。亦可包含其他特徵及程序。半導體結構包含經組態以與天線結構共振之一介電部件。根據本發明之一些實施例提供之介電部件可提高半導體結構中之天線結構之反射係數，尤其在採用5.8 GHz或更高頻率處之天線效率之高頻應用中。介電部件亦有助於减少天線結構與鄰近電路之非所要耦合，且防止來自電路之無用雜訊到達天線結構。此外，天線結構之一共振頻率可藉由調整介電部件之一大小或用於形成介電部件之一材料來根據期望調諧。
圖1係根據一些實施例中之本發明之態樣之一半導體結構100之一示意俯視圖。圖2係根據本發明之態樣之半導體結構100沿圖1之線A-A取得之一示意剖面圖。
在一些實施例中，參考圖1及圖2，半導體結構100包含：一第一重佈結構110，其包含一第一導電圖案111；一晶粒120，其放置於第一重佈結構110上；及一模製件130，其放置於第一重佈結構110上且包圍晶粒120。在一些實施例中，半導體結構100進一步包含：一介電部件134，其延伸穿過模製件130；一第一導電通路131，其延伸穿過模製件130且相鄰於介電部件134放置；及一第二重佈結構140，其包含放置於晶粒120、介電部件134及模製件130上之一第二導電圖案141。第二導電圖案141包含放置於介電部件134上且電連接至晶粒120之一天線結構144。在一些實施例中，介電部件134之一介電常數(k)實質上不同於模製件130之一介電常數。半導體結構100適合滿足行動通信應用中之未來第4代(5.8 GHz)及第5代(包含12 GHz或38 GHz)高頻RF收發器之規格。
在一些實施例中，第一重佈結構110包括任何數目個介電層、金屬化圖案及通路。在一些實施例中，第一重佈結構110係一背面重佈線(RDL)。在一些實施例中，第一重佈結構110包含一第一介電層112。在一些實施例中，第一介電層112包含諸如(例如)聚醯亞胺、聚苯並噁唑(PBO)、苯並環丁烯(BCB)、味素累積膜(ABF)、阻焊膜(SR)或其類似者之聚合物。在一些實施例中，第一介電層112係具有一均勻厚度之一平面層，其中厚度介於約2微米(μm)至約40 μm之間。在一些實施例中，厚度介於約5 μm至約40 μm之間。第一介電層112之頂面及底面亦呈平面。在一些實施例中，第一介電層112充當半導體結構100之保護絕緣體。在一些實施例中，第一介電層112包含複數個子介電層。在一些實施例中，包含於子介電層中之材料係相同材料或不同材料。
在一些實施例中，第一重佈結構110之第一導電圖案111形成於第一介電層112上。在一些實施例中，第一導電圖案111包含鋁、鈦、銅、鎳、鎢及/或其等之合金。在一些實施例中，第一導電圖案111係一佈線圖案。在一些實施例中，第一導電圖案111包含一接地金屬圖案。在一些實施例中，第一導電圖案111之厚度介於約1 μm至約40 μm之間。在一些實施例中，隨著第一導電圖案111之一厚度增大，成本會過高。在一些實施例中，隨著第一導電圖案111之一厚度减小，第一導電圖案111之電阻會過高。在一些實施例中，第一導電圖案111之厚度介於約1 μm至約20 μm之間。在一些實施例中，第一導電圖案111之厚度介於約2 μm至約8 μm之間。在一些實施例中，第一導電圖案111之厚度係約7 μm以最小化第一導電圖案111之一電阻。在一些實施例中，一晶種層(未展示)放置於第一介電層112與第一導電圖案111之間。在一些實施例中，晶種層毯覆於第一導電圖案111上且與第一導電圖案111保形。在一些實施例中，晶種層包含鈦/銅複合層。
在一些實施例中，複數個第一導電圖案111放置於第一介電層112上。為清楚及簡單起見，圖1及圖2僅包含兩個第一導電圖案111，但此實例僅意在說明而無意限制實施例。一般技術者應易於瞭解，可替代地利用任何適合數目個第一導電圖案111，且所有此等組合完全意欲包含於實施例之範疇內。另外，第一導電圖案111具有類似特徵；此意在說明而無意限制實施例，因為在一些實施例中，第一導電圖案111具有類似結構或不同結構以滿足所要功能能力。
一或多個晶粒120附著至第一重佈結構110。為了簡單及說明，圖1及圖2中僅展示一個晶粒120；然而，在一些實施例中，圖中之晶粒120表示一或多個晶粒120。在一些實施例中，晶粒120放置於第一介電層112上。在一些實施例中，晶粒120相鄰於第一導電圖案111。在一些實施例中，晶粒120係一射頻(RF)積體電路(IC)晶粒。晶粒120具有一後表面120a及與後表面120a對置之一前表面120b。在一些實施例中，晶粒120之後表面120a透過一黏著層121附著(或黏著)至第一重佈結構110。在一些實施例中，黏著層121包含一晶粒附著膜(DAF)或具有黏著特性之另一材料。晶粒120之前表面120b面向第二重佈結構140。
在一些實施例中，晶粒120包含其背面係晶粒120之後表面120a且與黏著層121接觸之一半導體基板122。在一些實施例中，晶粒120包含放置於半導體基板122上之複數個導電墊123、自晶粒120之前表面120b暴露且經組態以將晶粒120電連接至半導體結構100中之其他導電裝置及/或互連結構之複數個導電柱124。
在一些實施例中，半導體基板122係包含形成於其中之主動組件(例如電晶體或其類似者)及被動組件(例如電阻器、電容器、電感器或其類似者)之矽基板。在一些實施例中，導電墊123係鋁墊、銅墊或其他適合金屬墊。在一些實施例中，導電柱124由導電材料製成且放置於導電墊123上。例如，在一些實施例中，導電柱124之一材料包含銅、銅合金或其類似者。一晶粒介電層125放置於導電柱124之間且自晶粒120之前表面120b暴露。在一些實施例中，晶粒介電層125之頂面及導電柱124之頂面處於相同位準。在一些實施例中，晶粒介電層125之頂面位於高於導電柱124之頂面之一位準處。然而，本揭示不限於此。
模製件130放置於第一重佈結構110上。在一些實施例中，模製件130包圍或囊封第一導電通路131及晶粒120。在一些實施例中，模製件130填充晶粒120與第一導電通路131之間的間隙，且與第一導電圖案111及第一介電層112之部分接觸。在一些實施例中，模製件130之頂面實質上處於相同於晶粒120之導電柱124之頂面之位準。在一些實施例中，模製件130包含一模製化合物、一聚合化合物、一底膠材料、一樹脂、一環氧樹脂或其類似者。在一些實施例中，模製件130包含填料。在一些實施例中，模製件130具有小於或等於3.0、較佳地介於2.8至3.0之間的一介電常數(k)。在一些實施例中，模製件130包含高k或低k介電材料。
在一些實施例中，第一導電通路131放置於第一重佈結構110上且相鄰於晶粒120。在一些實施例中，第一導電通路131實質上垂直於第一導電圖案111延伸。在一些實施例中，第一導電通路131係延伸穿過模製件130之一貫穿絕緣通路(TIV)。在一些實施例中，第一導電通路131之高度介於約100 μm至約500 μm之間。在一些實施例中，隨著第一導電通路131之一高度增大，當前製程之程序參數會不適用。在一些實施例中，隨著第一導電通路131之一高度減小，第一導電通路131之電阻會過高。在一些實施例中，第一導電通路131之高度介於約120 μm至約250 μm之間。在一些實施例中，隨著第一導電通路131之一寬度增大，當前製程之程序參數會不適用。在一些實施例中，隨著第一導電通路131之一寬度减小，第一導電通路131之電阻會過高。在一些實施例中，第一導電通路131之寬度(或直徑)係約100 μm至約200 μm。在一些實施例中，第一導電通路131之一寬度係約150 μm。
在一些實施例中，半導體結構100包含複數個第一導電通路131。在一些實施例中，第一導電通路131放置於晶粒120之一或多個側處。在一些實施例中，在圖2所展示之一剖面圖中，晶粒120放置於第一導電通路131之間，使得第一導電通路131放置於晶粒120之兩個對置側上。在一些實施例中，晶粒120之前表面120b實質上與第一導電通路131之頂面131t共面或處於低於或高於第一導電通路131之頂面131t之一位準。在一些實施例中，第一導電通路131包圍晶粒120。第一導電通路131之至少一者沿晶粒120之一側放置。一般技術者應瞭解，圖2中之第一導電通路131之數目僅充當一例示性說明，且第一導電通路131之數目能够基於半導體裝置100之一設計來變動。
在一些實施例中，半導體結構100進一步包含一第二導電通路132。在一些實施例中，第二導電通路132放置於第一重佈結構110上且相鄰於第一導電通路131、晶粒120。在一些實施例中，第二導電通路132實質上垂直於第一導電圖案111延伸。在一些實施例中，複數個第二導電通路132放置於晶粒120之一或多個側處。在一些實施例中，第二導電通路132亦稱為延伸穿過模製件130之一TIV。在一些實施例中，第二導電通路132之高度介於約100 μm至約500 μm之間。在一些實施例中，隨著第二導電通路132之一高度增大，當前製程之程序參數會不適用。在一些實施例中，隨著第二導電通路132之一高度減小，第二導電通路132之電阻會過高。在一些實施例中，第二導電通路132之高度介於約120 μm至約250 μm之間。在一些實施例中，隨著第二導電通路132之一寬度增大，當前製程之程序參數會不適用。在一些實施例中，隨著第二導電通路132之一寬度减小，第二導電通路132之電阻會過高。在一些實施例中，第二導電通路132之寬度(或直徑)係約100 μm至約200 μm。在一些實施例中，第二導電通路132之一寬度係約150 μm。在一些實施例中，第一導電通路131及第二導電通路132具有類似結構組態。
在一些實施例中，第一導電通路131電連接至第一重佈結構110之第一導電圖案111。在一些實施例中，第一導電通路131與第二重佈結構140之第二導電圖案141隔離。在一些實施例中，第二導電通路132電連接至第一重佈結構110之第一導電圖案111及第二重佈結構140之第二導電圖案141。在一些實施例中，第二導電通路132連接於第一導電圖案111與第二導電圖案141之間，且進一步電連接至諸如導電凸塊150之互連結構。
在一些實施例中，一晶種層133放置於第一導電通路131與模製件130之間及/或第二導電通路132與模製件130之間。在一些實施例中，晶種層133放置於第一導電通路131與第一導電圖案111之間。在一些實施例中，晶種層133放置於第二導電通路132與第一導電圖案111之間。在一些實施例中，晶種層133毯覆於對應第一導電通路131上且與對應第一導電通路131保形。在一些實施例中，晶種層133毯覆於對應第二導電通路132上且與對應第二導電通路132保形。在一些實施例中，晶種層133包含鈦/銅複合層。
在一些實施例中，延伸穿過模製件130之介電部件134放置於第一導電圖案111上。在一些實施例中，介電部件134放置於模製件130上。在一些實施例中，介電部件134與第一導電圖案111接觸。在一些實施例中，介電部件134相鄰於第一導電通路131。在一些實施例中，介電部件134放置於第一導電通路131之間。一般技術者應瞭解，圖1中所展示之介電部件134之數目僅充當一例示性說明，且第一導電通路131之數目能够基於半導體裝置100之一設計來變動。一般技術者應易於瞭解，能夠替代地利用任何適合數目個介電部件134，且所有此等組合完全意欲包含於實施例之範疇內。另外，介電部件134具有類似特徵；此意在說明而無意限制實施例，因為在一些實施例中，介電部件134具有類似結構或不同結構以滿足所要功能能力。在一些實施例中，介電部件134及第一導電通路131兩者由模製件130包圍。
在一些實施例中，介電部件134之組態及大小取決於介電部件134之材料、模製件130之材料及天線結構144之組態及大小。在一些實施例中，介電部件134具有不同於模製件130之一介電常數之一介電常數。在一些實施例中，介電部件134之介電常數實質上大於模製件130之介電常數。在一些實施例中，介電部件134之介電常數實質上等於或大於3。在一些實施例中，介電部件134之介電常數等於或大於4。在一些實施例中，介電部件134之介電常數等於或大於7。在一些實施例中，介電部件134之介電常數等於或大於10。在一些實施例中，介電部件134之介電常數等於或大於80。在一些實施例中，介電部件134之介電常數等於或大於100。在一些實施例中，介電部件134之介電常數等於或大於200以有助於最佳化介電部件134之一尺寸减小。介電部件134之介電常數越大，介電部件134之大小可越小。在一些實施例中，介電部件134包含SiO2 、SiNx 、SiOx Ny 、ZrO2 、Al2 O3 、HfOx 、HfSiOx 、ZrTiOx 、TiO2 、TaOx 、SrTiO3 、BaTiO3 、BaSrTiO3 、PbZrTiO3 、高k聚合物或其等之一組合。
在一些實施例中，複數個第一導電通路131沿介電部件134之一周邊放置。圖3及圖4係半導體結構100之部分之透視圖。參考圖3，在一些實施例中，第一導電通路131之各者經形成為電連接至第一導電圖案111之一單一連續壁結構以在天線結構144下方圍封介電部件134。在一些實施例中，介電部件134在一俯視圖中具有一正方形形狀。在一些實施例中，介電部件134在一俯視圖中呈(但不限於)圓形、橢圓形、矩形、正方形或其他形狀。
在一些實施例中，參考圖4，介電部件134由複數個第一導電通路131包圍，複數個第一導電通路131一起界定介電部件134之周邊。相鄰第一導電通路131之間的間隔S可根據天線結構144意欲在操作期間發射或接收之訊號之波長來調整。在一些實施例中，間隔S係約10 μm。在一些實施例中，一對相鄰第一導電通路131之間的間隔S不同於一不同對相鄰第一導電通路131之間的間隔S。第一導電通路131之間的空間由模製件130填充。在一些實施例中，兩個或更多個第一導電通路131係一起圍封介電部件134之連續段。
返回參考圖1及圖2，包含第二導電圖案141之第二重佈結構140放置於晶粒120、介電部件134、模製件130及第一導電通路131及第二導電通路132上。在一些實施例中，第二導電圖案141包含至少部分在晶粒120上之佈線圖案及/或至少部分在模製件130上之佈線圖案。第二重佈結構140提供晶粒120與互連結構(諸如放置於第二重佈結構140上之一導電凸塊150)之間的電連接。導電凸塊150可提供電連接至下一級封裝，諸如(例如)一印刷電路板(PCB)或一中介層。在一些實施例中，第一重佈結構110之第一導電圖案111透過第二重佈結構140之第二導電圖案141電連接至導電凸塊150。在一些實施例中，導電凸塊150包含焊料。
在一些實施例中，第二重佈結構140包括任何數目個介電層、金屬化圖案及通路。在一些實施例中，第二重佈結構140包含一第二介電層142。在一些實施例中，第二介電層142包含聚合物，其可為(例如)聚醯亞胺、聚苯並噁唑(PBO)、苯並環丁烯(BCB)、味素累積膜(ABF)、阻焊膜(SR)或其類似者。
在一些實施例中，第二重佈結構140之第二導電圖案141放置於第二介電層142中。在一些實施例中，第二導電圖案141包含鋁、鈦、銅、鎳、鎢及/或其等之合金。在一些實施例中，第二導電圖案141係一佈線圖案。
在一些實施例中，第二重佈結構140包含第一重佈層145、第二重佈層146及第三重佈層147，其等各包含複數個導電圖案。一般技術者應瞭解，圖2中所展示之重佈層之數目僅充當一例示性說明，且可包含不同數目個重佈層。第一重佈層145、第二重佈層146及第三重佈層147之各者包括重佈線(RDL)及通路，其中RDL及通路係透過第二重佈結構140及在第二重佈結構140內提供電互連之金屬圖案。在一些實施例中，RDL及通路包括銅。在第一重佈層145中，第一級導體145c及第一級通路145v提供互連。在第一重佈層145中，一第一絕緣層145i放置於第一級導體145c、晶粒120、介電部件134、模製件130、第一導電通路131及TIV 132上。在第二重佈層146中，第二級導體146c及第二級通路146v提供互連。在第二重佈層146中，一第二絕緣層146i放置於第二級導體146c上。在第三重佈層147 (其係最後重佈層)中，第三級導體147c及球下金屬(UBM)墊147p提供互連。導電凸塊150形成於UBM墊147p上。在第三重佈層147中，一第三絕緣層147i提供於第二絕緣層146i上。
第二導電圖案141包含放置於介電部件134上且電連接至晶粒120之一或多個天線結構144。在一些實施例中，天線結構144對應放置於複數個介電部件134上且電連接至晶粒120。在一些實施例中，兩個天線結構144彼此對置放置，且在圖1之一俯視圖中，晶粒120放置於兩個天線結構144之間。在一些實施例中，在如同圖1之一俯視圖中，天線結構144包圍晶粒120。一般技術者應易於瞭解，在一些實施例中，替代地利用任何適合數目個天線結構144，且所有此等組合完全意欲包含於實施例之範疇內。另外，天線結構144具有類似特徵；此意在說明而無意限制實施例，因為在一些實施例中，天線結構144具有類似結構或不同結構以滿足所要功能能力。
在一些實施例中，天線結構144經組態以輻射電磁輻射用於無線發射或接收電磁輻射用於無線接收，且介電部件134經組態以提高高頻應用中之天線效能及效率。在一些實施例中，天線結構144係一貼片天線。在一些實施例中，貼片天線係包括一平坦矩形金屬片或「貼片」之一微帶天線，其安裝於稱為一接地平面之一較大金屬片(諸如第一導電圖案111)上。在一些實施例中，天線結構144係一收發器。
各天線結構144對應於對應天線結構144下方之一介電部件134。在一些實施例中，第二導電圖案141包含將天線結構144電耦合至晶粒120之一導電線143。在一些實施例中，導電線143自各天線結構144延伸至晶粒120。
在一些實施例中，天線結構144放置於第一重佈層145、第二重佈層146及第三重佈層147之一者中。在一些實施例中，天線結構144放置於第二重佈層146中。天線結構144與介電部件134隔離。在一些實施例中，第一絕緣層145i放置於介電部件134與天線結構144之間且經組態以隔離天線結構144與介電部件134。介電部件134夾於天線結構144與第一導電圖案111之間。
圖5至圖7係半導體結構100之一部分之示意圖。參考圖1、圖2、圖5至圖7，自一俯視視角看，介電部件134與天線結構144重疊。在一些實施例中，天線結構144在一俯視圖中覆蓋介電部件134。在一些實施例中，介電部件134之一寬度W134 實質上小於或等於天線結構144之一寬度。在一些實施例中，介電部件134之介電常數越高，介電部件134之寬度W134 可越小。在一些實施例中，介電部件134之一表面積實質上小於或等於天線結構144之一表面積。在一些實施例中，當介電部件134及天線結構144之介電常數k之間的差較大時，介電部件134及天線結構144之表面積之間的差亦較大。在一些實施例中，隨著介電部件134之介電常數k增大，介電部件134之表面積减小。在一些實施例中，在如同圖5至圖7之一俯視圖中，沿介電部件134之周邊放置之第一導電通路131與天線結構144彼此重疊。
在一些實施例中，如同圖5，第一導電通路131係一起在天線結構144下方圍封介電部件134之連續段。一對相鄰第一導電通路131之間的間隔S實質上等於其他對相鄰第一導電通路131之間的間隔S。在一些實施例中，參考圖6，第一導電通路131係不連續段且相鄰於介電部件134之隅角放置。在一些實施例中，如同圖7，第一導電通路131係一起在天線結構144下方圍封介電部件134之不連續段。在一些實施例中，一對相鄰第一導電通路131之間的間隔S不同於其他對相鄰第一導電通路131之間的間隔S。
圖8係根據本發明之一些實施例之用於形成一半導體結構之一方法200之一流程圖。方法200包含以下若干操作：(201)形成包含一第一導電圖案之一第一重佈結構；(202)在第一重佈結構上形成複數個導電通路；(203)將一晶粒安置於第一重佈結構上；及(204)將一模製材料放置於第一重佈結構上以包圍複數個導電通路及晶粒。方法200進一步包含：(205)移除模製材料之一部分以形成一開口；(206)將一介電材料放置至開口中以形成一介電部件；及(207)在模製材料及複數個導電通路及介電部件上形成一第二重佈結構。第二重佈結構包含位於介電部件上且電連接至晶粒之一天線結構。
圖9至圖28係根據本發明之一些實施例之使用方法200形成之一半導體裝置之示意剖面圖。在一些實施例中，方法200經組態以形成如同圖1及圖2之半導體結構100。參考圖9，提供其上放置有一黏著層114之一支撐基板113。在一些實施例中，黏著層114形成於支撐基板113之一頂面上。在一些實施例中，支撐基板113係一玻璃基板且黏著層114係施加於支撐基板113上之一光熱轉換(LTHC)釋放層。然而，本揭示不限於此。在一些替代實施例中，其他適合材料適用於支撐基板113及黏著層114。
如同圖10，在黏著層114上形成一第一介電層112。在一些實施例中，藉由諸如旋塗、化學汽相沈積(CVD)、電漿增強化學汽相沈積(PECVD)或其類似者之適合製造技術形成第一介電層112。在一些實施例中，第一介電層112係一單一層或彼此堆疊之多個層。在一些實施例中，第一介電層112包含聚合材料。在一些實施例中，聚合材料包含低溫聚醯亞胺(LTPI)、環氧樹脂、丙烯酸樹脂、苯酚樹脂、苯並環丁烯(BCB)、聚苯並噁唑(PBO)或任何其他適合聚合物基介電材料。在一些實施例中，聚合材料溶解於一溶劑中以增強塗層流動性。在一些實施例中，在將聚合材料均勻塗覆於黏著層114上之後，執行一固化程序以蒸發溶劑。例如，在一些實施例中，透過一軟烘焙程序固化第一介電層112。
如同圖11，在第一介電層112上形成複數個第一導電圖案111。藉由(例如)電鍍、沈積及/或光微影及蝕刻形成第一導電圖案111。在一些實施例中，藉由以下程序形成第一導電圖案111。首先，在第一介電層112上毯覆地形成一晶種層(未展示)。在一些實施例中，晶種層包含鈦/銅複合層且藉由一濺鍍程序形成。接著，在晶種層上形成具有開口之一第一遮罩圖案(未展示)。第一遮罩圖案之開口暴露用於隨後形成之第一導電圖案111之所欲位置。接著，執行一鍍覆程序以在由第一遮罩圖案之開口暴露之晶種層之部分上形成一導電材料層。在一些實施例中，導電材料層包含鋁、鈦、銅、鎳、鎢及/或其等之合金。接著，藉由一剝離程序及/或一蝕刻程序移除第一遮罩圖案及晶種層。接著，剩餘晶種層及剩餘導電材料層構成第一導電圖案111。在一些實施例中，形成具有約1 μm至約40 μm之間的一高度H111 之第一導電圖案111。在一些實施例中，隨著第一導電圖案111之一高度H111 增大，成本會過高。在一些實施例中，隨著第一導電圖案111之一高度H111 減小，第一導電圖案111之電阻會過高。
參考圖12，將一第一圖案化光阻劑302施加於第一導電圖案111及第一介電層112之暴露部分上。在一些實施例中，第一圖案化光阻劑302包含第一凹槽303。第一凹槽303暴露第一導電圖案111之一些部分。在一些實施例中，形成具有約100 μm至約500 μm之間的一高度H302 之第一圖案化光阻劑302。在一些實施例中，隨著第一圖案化光阻劑302之一高度H302 增大，第一圖案化光阻劑302之成本會過高。在一些實施例中，隨著第一圖案化光阻劑302之一高度H302 減小，當前製程之程序參數會不適用。在一些實施例中，在第一凹槽303內形成第一導電通路131及第二導電通路132。在一些實施例中，第一凹槽303具有約50 μm至約500 μm之一深度。在一些實施例中，第一凹槽303之一深度隨第一圖案化光阻劑302之高度H302 變動。在一些實施例中，隨著第一凹槽303之一深度增大，第一圖案化光阻劑302之成本會過高。在一些實施例中，隨著第一凹槽303之一深度减小，當前製程之程序參數會不適用。在一些實施例中，第一凹槽303之深度係自約120 μm至約250 μm。在一些實施例中，第一凹槽303之深度係180 μm。基於第一圖案化光阻劑302之厚度來判定第一凹槽303之深度。
在一些實施例中，在圖12之結構上形成具有1000埃(Å)至5000 Å之間的一厚度之一晶種層(未展示)以準備電鍍沈積第一導電通路131及第二導電通路132。在一些實施例中，隨著晶種層之一厚度增大，晶種層之成本會過高。在一些實施例中，隨著晶種層之一厚度减小，當前製程之程序參數會不適用。在一些實施例中，晶種層覆蓋第一圖案化光阻劑302之表面及第一重佈結構110之暴露部分，諸如第一凹槽303之底部處之第一導電圖案111。
參考圖13，在一些實施例中，藉由一鍍覆程序將一導電材料138沈積至第一凹槽303中。使用導電材料138填充第一凹槽303以形成第一導電通路131及第二導電通路132。在一些實施例中，鍍覆程序包含(例如)電鍍、無電鍍、浸鍍或其類似者。然而，本揭示不限於此。在一些實施例中，導電材料138包含(例如)銅、銅合金或其類似者。在一些實施例中，在晶種層上藉由鍍覆(其係電鍍或無電鍍)使用導電材料138填充第一光阻劑302中之第一凹槽303來形成第一導電通路131及第二導電通路132。
接著，參考圖14，在一些實施例中，藉由一研磨程序移除導電材料138之一過量部分以暴露第一圖案化光阻劑302之頂面。研磨程序包含(例如)一機械研磨程序、一化學機械拋光(CMP)程序或其類似者。然而，本揭示不限於此。在一些替代實施例中，在一些實施例中省略研磨程序。
在一些實施例中，如同圖15，移除第一圖案化光阻劑302且因此形成第一導電通路131及第二導電通路132。在一些實施例中，透過一剝離程序、一蝕刻程序及/或一清潔程序移除第一圖案化光阻劑302。例如，藉由施加諸如二甲亞碸(DMSO)、水(H2 O)及四甲基氫氧化銨(TMAH)之化學品來移除第一圖案化光阻劑302。在一些實施例中，在移除第一圖案化光阻劑302之後，自第一導電通路131及第二導電通路132暴露晶種層(未展示)之一部分。隨後，透過一蝕刻程序移除晶種層之暴露部分。在一些實施例中，蝕刻程序包含一非等向性蝕刻程序(諸如一乾式蝕刻)或一等向性蝕刻程序(諸如一濕式蝕刻)。在一些實施例中，用於濕式蝕刻之蝕刻劑包含氟化氫(HF)、銅(Cu)及氨(NH3 )之一組合、HF及TMAH之一組合或其類似者。在一些實施例中，導電材料及剩餘晶種層統稱為第一導電通路131及第二導電通路132。
在一些實施例中，如同圖16，將晶粒120放置於第一介電層112上。在一些實施例中，藉由一取放法使晶粒120附著至第一介電層112。例如，使晶粒120附著至一空白晶圓(未展示)。接著，翻轉空白晶圓以使晶粒120附著至第一介電層112。接著，(例如)藉由機械剝除使空白晶圓脫離晶粒120。在將晶粒120安置於第一介電層112上之後，視情況執行一退火。在一些實施例中，可使用一黏著層121將晶粒120黏著至第一介電層112。晶粒120可包含與黏著層121接觸之一半導體基板122。在一些實施例中，形成晶粒120之導電柱124作為晶粒120之前表面120b之一部分。一晶粒介電層125形成於晶粒120之前表面120b處且填充導電柱124之間的空間，其中導電柱124至少使其下部分位於晶粒介電層125中。
在一些實施例中，參考圖17，將一模製材料139施加於晶粒120及第一導電通路131及第二導電通路132上，且接著固化模製材料139。在一些實施例中，模製材料139包圍或囊封晶粒120及第一導電通路131及第二導電通路132，且模製材料139與第一介電層112及第一導電圖案111之任何暴露部分接觸。在一些實施例中，模製材料139包含一模製化合物，其係液態環氧樹脂，諸如含有精細粒度二氧化矽、液態玻璃(SiO2 )(旋塗玻璃)或陶瓷之液態環氧樹脂。諸如液態環氧樹脂之模製化合物適合用作一塗層，且接著在低溫(約180°C)固化及硬化。在一些實施例中，模製材料139之頂面高於晶粒120之頂面120b及第一導電通路131及第二導電通路132之頂端。
在一些實施例中，參考圖18，研磨模製材料139直至暴露晶粒120之頂面120b及第一導電通路131及第二導電通路132之頂面131t、132t。在一些實施例中，藉由一機械研磨程序及/或一CMP程序研磨模製材料139。在一些實施例中，研磨引起導電柱124及第一導電通路131及第二導電通路132之頂端實質上將齊平(共面)。在一些實施例中，研磨步驟在模製材料139之頂面上留下一些諸如金屬顆粒之金屬殘留物。因此，在一些實施例中，在研磨步驟之後，(例如)透過一濕式蝕刻執行一清潔以移除金屬殘留物。
在研磨模製材料139之後，形成具有一底面130b及與底面130b對置之一頂面130t之一模製件130。在一些實施例中，將模製件130放置於第一重佈結構110上以至少橫向囊封晶粒120。一或多個第一導電通路131及第二導電通路132放置於模製件130內且自第一導電圖案111朝向模製件130之頂面130t延伸。
在一些實施例中，參考圖19，將一第二圖案化光阻劑304施加於模製件130及第一導電通路131及第二導電通路132上。移除放置於開口中之模製件130之一部分以形成一第二凹槽306。在一些實施例中，可透過一濕式蝕刻程序移除模製件130。在一些實施例中，第二凹槽306形成於第一導電通路131之間且暴露第一導電圖案111之一些部分。第一導電通路131及其相關聯第一導電圖案111界定第二凹槽306之周邊。
在一些實施例中，參考圖20，透過一剝離程序、一蝕刻程序及/或一清潔程序移除第二圖案化光阻劑304。在一些實施例中，移除第二圖案化光阻劑304類似於移除第一圖案化光阻劑302，因此，在此省略其重複描述。
在一些實施例中，參考圖21，將一介電膏307沈積至第二凹槽306中且施加於晶粒120、模製件130及第一導電通路131及第二導電通路132上。在一些實施例中，介電膏307具有實質上大於模製件130之介電常數k之一介電常數k。在一些實施例中，介電膏307可與第一導電圖案111接觸。在一些實施例中，介電膏307包含SiO2 、SiNx 、SiOx Ny 、ZrO2 、Al2 O3 、HfOx 、HfSiOx 、ZrTiOx 、TiO2 、TaOx 、SrTiO3 、BaTiO3 、BaSrTiO3 、PbZrTiO3 、高k聚合物或其等之一組合。在一些實施例中，高k聚合物係PBO、PI或其等之組合。在一些實施例中，介電膏307在室溫呈液相。在一些實施例中，介電膏307係一漿料膏。在一些實施例中，介電膏307包含用於增強塗層流動性之一溶劑。在一些實施例中，沈積具有實質上大於模製件130之介電常數k之一介電常數k之一介電材料以填充第二凹槽306且放置於模製件130及第一導電通路131及第二導電通路132上。
在一些實施例中，參考圖22，移除介電膏307之一部分直至暴露晶粒120之一前表面120b及第一導電通路131及第二導電通路132之頂面131t、132t。在一些實施例中，藉由一刮刀移除介電膏307之部分。在一些實施例中，移除引起介電膏307、晶粒120及第一導電通路131及第二導電通路132之頂面實質上與頂面130t齊平(共面)。在一些實施例中，在移除介電膏307之部分之後，執行一固化程序或硬化程序以蒸發溶劑。例如，在一些實施例中，藉由一軟烘焙程序固化介電膏307，且固化介電膏307之溫度低於250°C。在一些實施例中，固化之溫度低於210°C且更佳地低於180°C。
在固化放置於第二凹槽306中之介電膏307之後，形成一介電部件134且將其放置於第一重佈結構110上及放置於第一導電通路131與模製件130之間。在一些實施例中，介電部件134自第一導電圖案111延伸至模製件130之頂面130t。
在一些實施例中，如同圖23，為形成第一重佈層145之第一級導體145c，藉由諸如電鍍或無電鍍之鍍覆將一導電材料層(例如銅) 311沈積於模製件130之頂面130t上。為實現電鍍，在一些實施例中，將具有1000 Å至5000 Å之厚度之Ti/Cu之一晶種層(未展示)沈積於頂面130t上，且將一導電材料層311施加於晶種層上。接著，圖案化及蝕刻導電材料層311以在第一導電通路131及第二導電通路132及晶粒120之導電柱124上留下第一級導體145c。
接著，參考圖24，在一些實施例中，將一第一絕緣層312 (例如PBO)施加於所得結構上。第一絕緣層312具有約3 μm至約20 μm之間的一厚度。在一些實施例中，隨著第一絕緣層312之一厚度增大，第一絕緣層312之成本會過高。在一些實施例中，隨著第一絕緣層312之一厚度减小，當前製程之程序參數會不適用。在一些實施例中，第一絕緣層312具有約3 μm至約7 μm之間的一厚度。在一些實施例中，第一絕緣層312具有約6 μm之一厚度。
在一些實施例中，在形成第二重佈結構140之後，圖案化第一絕緣層312且形成通路之開口(其接著使用導電材料(例如銅)填充以形成第一級通路145v)、第一絕緣層145i，且完成第一重佈層145。研磨及拋光第一重佈層145之頂面。在一些實施例中，接著在第一重佈層145上形成第二重佈層146。為形成第二重佈層146，將一導電金屬層(例如銅)沈積於第一重佈層145上且接著對其圖案化及蝕刻以在第一重佈層145上留下第二級導體146c。
在一些實施例中，參考圖25，接著將一第二絕緣層(例如PBO) 313施加於所得結構上。在一些實施例中，一些第二級導體146c包含天線結構144。在由第一導電通路131及第一導電圖案111包圍之介電部件134上形成天線結構144。
在形成第二重佈結構140之後，圖案化第二絕緣層313且形成開口(其接著使用導電金屬(例如銅)填充以形成第二級通路146v)，且完成第二重佈層146。研磨及拋光第二重佈層146之頂面。接著，在第二重佈層146上形成第三重佈層147。為形成第三重佈層147，將一導電金屬層(例如銅)沈積於第二重佈層146上且接著對其圖案化及蝕刻以在第二重佈層146上留下第三級導體147c。
在一些實施例中，參考圖26，接著將一第三絕緣層(例如PBO) 314施加於所得結構上。在一些實施例中，第三絕緣層314之一材料及一形成方法類似於第一絕緣層312及第二絕緣層313之材料及形成方法，因此，為簡潔起見，在此省略其重複描述。
在一些實施例中，參考圖27，在形成第二重佈結構140之後，圖案化第三絕緣層314且形成球下金屬(UBM)墊147p之開口(其接著使用導電金屬填充以形成UBM墊147p)，且完成第三重佈層147。
在一些實施例中，將導電凸塊150放置於UBM墊147p上。在一些實施例中，透過一助焊劑使導電凸塊150附著至UBM墊147p。在一些實施例中，藉由一植球程序及/或一回焊程序將導電凸塊150放置於第二重佈結構140上。在一些實施例中，形成導電凸塊150包含執行一鍍覆步驟以在UBM墊147p上形成焊料區域及接著回焊焊料區域。
在將導電凸塊150安裝於第二重佈結構140上之後，自第一重佈結構110移除或脫離黏著層114及支撐基板113，如同圖28。在一些實施例中，黏著層114 (例如LTHC釋放層)由一UV雷射輻照，使得支撐基板113及黏著層114能够自第一介電層112剝除。然而，脫離程序不限於此。其他適合方法可使用於一些實施例中。其後，執行一單粒化程序以形成複數個半導體結構100。在一些實施例中，切割程序或單粒化程序通常涉及使用一旋轉葉片或一雷射束切割。換言之，切割或單粒化程序係(例如)一雷射切割程序、一機械切割程序或另一適合程序。在一些實施例中，半導體結構100指稱一積體扇出(InFO)封裝。然而，本揭示不限於此。在一些實施例中，半導體結構100係另一類型之封裝。
本發明之一態樣係關於一種半導體結構。該半導體結構包含一第一重佈結構，其中該第一重佈結構包括第一導電圖案。該半導體結構進一步包含該第一重佈結構上之一晶粒。該半導體結構進一步包含該第一重佈結構上之一模製件，其中該模製件包圍該晶粒，且該模製件具有一第一介電常數。該半導體結構進一步包含延伸穿過該模製件之一介電部件，其中該介電部件具有不同於該第一介電常數之一第二介電常數。該半導體結構進一步包含該晶粒、該介電部件及該模製件上之一第二重佈結構，其中該第二重佈層包含該介電部件上之一天線，且該天線電連接至該晶粒。在一些實施例中，該第二介電常數大於該第一介電常數。在一些實施例中，該半導體結構進一步包含延伸穿過該模製件之一導電通路，其中該導電通路電連接至該第一導電圖案。在一些實施例中，該導電通路與該介電部件接觸。在一些實施例中，該介電部件與該天線隔離。在一些實施例中，該介電部件介於該天線與該第一導電圖案之間。在一些實施例中，該介電部件與該第一導電圖案接觸。在一些實施例中，該介電部件與該天線在一平面圖中重疊。在一些實施例中，該第二介電常數等於或大於3。在一些實施例中，該介電部件包含SiO2 、SiNx 、SiOx Ny 、ZrO2 、Al2 O3 、HfOx 、HfSiOx 、ZrTiOx 、TiO2 、TaOx 、SrTiO3 、BaTiO3 、BaSrTiO3 、PbZrTiO3 、高k聚合物或其等之一組合。在一些實施例中，該介電部件之一寬度大於或等於該天線之一寬度。
本發明之一態樣係關於一種半導體結構。該半導體結構包含一第一重佈結構。該半導體結構進一步包含該第一重佈結構上之一模製件，其中該模製件具有一第一介電常數。該半導體結構進一步包含由該模製件包圍之一晶粒。該半導體結構進一步包含由該模製件包圍之複數個介電部件，其中該複數個介電部件之各者之一介電常數不同於該第一介電常數。該半導體結構進一步包含該晶粒上之一第二重佈結構，其中該第二重佈結構包含複數個天線結構，該複數個天線結構之各者電連接至該晶粒，且該複數個天線結構之各者位於該複數個介電部件之一對應介電部件上。在一些實施例中，該半導體結構進一步包含延伸穿過該模製件之複數個導電通路，其中該複數個導電通路之各者係沿該複數個介電部件之一對應介電部件之一周邊。在一些實施例中，該第二重佈結構進一步包含複數個導電線，且該複數個導電線之各者自該複數個天線結構之一對應天線結構延伸。在一些實施例中，該第一重佈結構包含一接地導電圖案。在一些實施例中，該複數個介電部件之各者之該介電常數大於該第一介電常數。
本發明之一態樣係關於一種形成一半導體結構之方法。該方法包含形成包含一第一導電圖案之一第一重佈結構。該方法進一步包含將一晶粒安置於該第一重佈結構上。該方法進一步包含將一模製材料放置於該第一重佈結構上以包圍該晶粒。該方法進一步包含移除該模製材料之一部分以形成一開口。該方法進一步包含將一介電材料放置至該開口中以形成一介電部件。該方法進一步包含在該模製材料及該介電部件上形成一第二重佈結構，其中該第二重佈結構包含在介電部件上且電連接至該晶粒之一天線結構。在一些實施例中，該介電材料之一介電常數不同於該模製材料之一介電常數。在一些實施例中，該方法進一步包含形成延伸穿過該模製件之複數個導電通路，其中形成該開口包含形成由該複數個導電通路包圍之該開口。在一些實施例中，該方法進一步包含在該第二重佈結構上形成一導電凸塊。
上文已概述若干實施例之特徵，使得熟習技術者可較佳理解本發明之態樣。熟習技術者應瞭解，其可易於使用本揭示作為設計或修改其他程序及結構以實施相同目的及/或達成本文中所引入之實施例之相同優點之一基礎。熟習技術者亦應認識到，此等等效構造不應背離本發明之精神及範疇，而是可在不背離本發明之精神及範疇的情況下對本文作出各種改變、替代及更改。
100:半導體結構/半導體裝置 110:第一重佈結構 111:第一導電圖案 112:第一介電層 113:支撐基板 114:黏著層 120:晶粒 120a:後表面 120b:前表面 121:黏著層 122:半導體基板 123:導電墊 124:導電柱 125:晶粒介電層 130:模製件 130b:底面 130t:頂面 131:第一導電通路 131t:頂面 132:第二導電通路 132t:頂面 133:晶種層 134:介電部件 138:導電材料 139:模製材料 140:第二重佈結構 141:第二導電圖案 142:第二介電層 143:導電線 144:天線結構 145:第一重佈層 145c:第一級導體 145i:第一絕緣層 145v:第一級通路 146:第二重佈層 146c:第二級導體 146i:第二絕緣層 146v:第二級通路 147:第三重佈層 147c:第三級導體 147i:第三絕緣層 147p:球下金屬(UBM)墊 150:導電凸塊 200:方法 201:操作 202:操作 203:操作 204:操作 205:操作 206:操作 207:操作 302:第一圖案化光阻劑 303:第一凹槽 304:第二圖案化光阻劑 306:第二凹槽 307:介電膏 311:導電材料層 312:第一絕緣層 313:第二絕緣層 314:第三絕緣層 H111 :高度 H302 :高度 S:間隔 W134 :寬度
自結合附圖解讀之以下詳細描述最佳理解本發明之態樣。應注意，根據行業標準做法，各種構件未按比例繪製。事實上，為使討論清楚，各種構件之尺寸可任意增大或减小。
圖1係根據本發明之一些實施例之一半導體結構之一示意俯視圖。
圖2係沿圖1中之線A-A取得之一示意剖面圖。
圖3及圖4係根據本發明之一些實施例之一半導體結構之一天線結構之示意透視圖。
圖5至圖7係根據本發明之一些實施例之一半導體結構之一部分之示意俯視圖。
圖8係根據本發明之一些實施例之用於形成一半導體結構之一方法之一流程圖。
圖9至圖28係根據本發明之一些實施例之方法之一或多個階段之示意剖面圖。
100:半導體結構/半導體裝置
110:第一重佈結構
111:第一導電圖案
112:第一介電層
120:晶粒
120a:後表面
120b:前表面
121:黏著層
124:導電柱
130:模製件
131:第一導電通路
132:第二導電通路
133:晶種層
134:介電部件
140:第二重佈結構
141:第二導電圖案
142:第二介電層
143:導電線
144:天線結構
145:第一重佈層
145c:第一級導體
145i:第一絕緣層
145v:第一級通路
146:第二重佈層
146v:第二級通路
147:第三重佈層
147c:第二絕緣層
147i:第三絕緣層
147p:球下金屬(UBM)墊
150:導電凸塊
313:第二絕緣層
314:第三絕緣層
W134 :寬度

Claims (10)

  1. 一種半導體結構，其包括：一第一重佈結構，其中該第一重佈結構包括一第一導電圖案；一晶粒，其在該第一重佈結構上；一模製件，其在該第一重佈結構上，其中該模製件包圍該晶粒，且該模製件具有一第一介電常數；一介電部件，其延伸穿過該模製件，其中該介電部件具有不同於該第一介電常數之一第二介電常數；及一第二重佈結構，其在該晶粒、該介電部件及該模製件上，其中該第二重佈層包含該介電部件上之一天線，且該天線電連接至該晶粒。
  2. 如請求項1之半導體結構，其中該第二介電常數大於該第一介電常數。
  3. 如請求項1之半導體結構，其進一步包括延伸穿過該模製件之一導電通路，其中該導電通路電連接至該第一導電圖案。
  4. 如請求項1之半導體結構，其中該介電部件與該天線隔離。
  5. 如請求項1之半導體結構，其中該介電部件介於該天線與該第一導電圖案之間。
  6. 如請求項1之半導體結構，其中該介電部件與該天線在一平面圖中重疊。
  7. 一種半導體結構，其包括：一第一重佈結構；一模製件，其在該第一重佈結構上，其中該模製件具有一第一介電常數；一晶粒，其由該模製件包圍；複數個介電部件，其等由該模製件包圍，其中該複數個介電部件之各者之一介電常數不同於該第一介電常數；及一第二重佈結構，其在該晶粒上，其中該第二重佈結構包括複數個天線結構，該複數個天線結構之各者電連接至該晶粒，且該複數個天線結構之各者在該複數個介電部件之一對應介電部件上。
  8. 如請求項7之半導體結構，其進一步包括延伸穿過該模製件之複數個導電通路，其中該複數個導電通路之各者係沿該複數個介電部件之一對應介電部件之一周邊。
  9. 一種形成一半導體結構之方法，其包括：形成包含一第一導電圖案之一第一重佈結構；將一晶粒安置於該第一重佈結構上；將一模製材料放置於該第一重佈結構上以包圍該晶粒；移除該模製材料之一部分以形成一開口； 將一介電材料放置至該開口中以形成一介電部件；及在該模製材料及該介電部件上形成一第二重佈結構，其中該第二重佈結構包含在該介電部件上且電連接至該晶粒之一天線結構。
  10. 如請求項9之方法，其進一步包括形成延伸穿過該模製件之複數個導電通路，其中形成該開口包括形成由該複數個導電通路包圍之該開口。
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