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TWI750789B - 電容器 - Google Patents

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TWI750789B
TWI750789B TW109129733A TW109129733A TWI750789B TW I750789 B TWI750789 B TW I750789B TW 109129733 A TW109129733 A TW 109129733A TW 109129733 A TW109129733 A TW 109129733A TW I750789 B TWI750789 B TW I750789B
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佐野光雄
小幡進
樋口和人
下川一生
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日商東芝股份有限公司
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Abstract

本發明之目的在於提供一種可達成較大電容且不易產生翹曲之電容器。 實施形態之電容器具備：導電基板CS，其具有第1主面與第2主面，上述第1主面包含複數個子區域A1a、A1b，於上述複數個子區域A1a、A1b之各者，設有各自具有於一方向延伸之形狀、並於寬度方向排列之複數個凹部TR1a、TR1b或凸部WM 1a、WM 1b，且上述複數個子區域之1者以上A1a、與上述複數個子區域之其他1者以上A1b之上述複數個凹部或凸部之長度方向不同；導電層，其覆蓋上述複數個凹部之側壁及底面或上述複數個凸部之側壁及上表面；及介電層，其介置於上述導電基板與上述導電層之間。

Description

電容器
本發明之實施形態係關於一種電容器。
伴隨通信機器之小型化及高功能化，而謀求搭載於該等之電容器之小型化及薄型化。作為維持電容密度且實現小型化及薄型化之構造，有於基板形成溝槽而使表面積增大之溝槽電容器。
[發明所欲解決之問題]
本發明所欲解決之課題在於，提供一種可達成較大電容，且不易產生翹曲之電容器。 [解決問題之技術手段]
根據一態樣，提供一種電容器，其具備：導電基板，其具有第1主面與第2主面，上述第1主面包含複數個第1子區域，於上述複數個第1子區域之各者，設有各自具有於一方向延伸之形狀、並於寬度方向排列之複數個第1凹部或第1凸部，且上述複數個第1子區域之1者以上、與上述複數個第1子區域之其他1者以上之上述複數個第1凹部或第1凸部之長度方向不同；導電層，其覆蓋上述複數個第1凹部之側壁及底面或上述複數個第1凸部之側壁及上表面；及介電層，其介置於上述導電基板與上述導電層之間。
以下對實施形態，一面參照圖式一面詳細說明。另，對於發揮同樣或類似功能之構成要件，於所有圖式中附註同一參照編號，且省略重複之說明。
＜第1實施形態＞ 於圖1及圖2顯示第1實施形態之電容器。
圖1及圖2所示之電容器1如圖2所示，包含導電基板CS、導電層20b、及介電層30。
另，於各圖中，X方向為平行於導電基板CS之主面之方向，Y方向為平行於導電基板CS之主面且垂直於X方向之方向。又，Z方向為導電基板CS之厚度方向，即垂直於X方向及Y方向之方向。
導電基板CS為至少與導電層20b對向之表面具有導電性之基板。導電基板CS發揮作為電容器之下部電極之作用。
導電基板CS具有第1主面S1、第2主面S2、及自第1主面S1之緣延伸至第2主面S2之緣之端面。此處，導電基板CS具有扁平之大致長方體形狀。導電基板CS亦可具有其他形狀。
第1主面S1，此處為導電基板CS之上表面，包含複數個第1子區域。第1子區域之各者較佳為該等之排列方向上之尺寸位於5至1000 μm之範圍內，更佳為位於10至100 μm之範圍內。或，第1子區域之各者較佳為該等之排列方向上之尺寸與該排列方向上之導電基板CS之尺寸之比位於1/500至1/2之範圍內，更佳位於1/200至1/20之範圍內。
於第1子區域之各者，設置有各自具有於一方向延伸之形狀，且於寬度方向排列之複數個第1凹部。第1子區域之1者以上、與第1子區域之其他1者以上之第1凹部之長度方向不同。
此處，第1主面S1包含圖2及圖3所示之複數個第1子區域A1a及A1b。第1子區域A1a及A1b排列為方格圖案(checkered pattern)狀。即，第1子區域A1a及A1b朝X方向交替排列。又，各第1子區域A1a如圖3所示，與第1子區域A1b之1者於Y方向相鄰。具體而言，第1子區域A1a及A1b於第1主面S1之中央部形成2列3行之排列。
且，於第1子區域A1a之各者設置有複數個第1凹部TR1a。於各第1子區域A1a中，第1凹部TR1a各自具有於Y方向延伸之形狀，且於X方向排列。即，於各第1子區域A1a設置有各自具有於Y方向延伸之形狀，且於X方向排列之複數個溝槽，作為複數個第1凹部TR1a。
又，於第1子區域A1b之各者設置有複數個第1凹部TR1b。於各第1子區域A1b中，第1凹部TR1b各自具有於X方向延伸之形狀，且於Y方向排列。即，於各第1子區域A1b設置有各自具有於X方向延伸之形狀，且於Y方向排列之複數個溝槽，作為複數個第1凹部TR1b。
此處，第1凹部TR1a及TR1b之長度方向正交，但該等長度方向亦可傾斜交叉。又，此處，第1子區域包含第1凹部之長度方向不同之2種第1子區域A1a及A1b，但第1子區域亦可進而包含第1凹部之長度方向與第1子區域A1a及A1b不同之1種以上之第1子區域。再者，此處，第1主面S1包含之第1子區域之數量為6，但第1子區域之數量只要為2以上即可。
第1凹部TR1a彼此隔開。又，第1凹部TR1b彼此隔開。且，第1凹部TR1b之各者與第1凹部TR1a隔開。
導電基板CS中，相鄰之第1凹部TR1a之一者與另一者夾著之部分為第1凸部WM 1a。第1凸部WM 1a各自具有於Y方向延伸之形狀，且於X方向排列。即，於各第1子區域A1a設置有各自具有於Y方向及Z方向延伸之形狀，且於X方向排列之複數個壁部，作為第1凸部WM 1a。
又，導電基板CS中，相鄰之第1凹部TR1b之一者與另一者夾著之部分為第1凸部WM 1b。第1凸部WM 1b各自具有於X方向延伸之形狀，且於Y方向排列。即，於各第1子區域A1b設置有各自具有於X方向及Z方向延伸之形狀，且於Y方向排列之複數個壁部，作為第1凸部WM 1b。
且，導電基板CS中，於第1子區域A1a與第1子區域A1b之邊界之位置，由第1凹部TR1a與第1凹部TR1b夾著之部分為第1輔助壁部WS 1。第1輔助壁部WS 1將相鄰之第1凸部WM 1a一體化且將相鄰之第1凸部WM 1b一體化，並發揮抑制該等塌陷之作用。第1凹部TR1a及TR1b亦可以不產生第1輔助壁部WS 1之方式配置。
另，第1凹部或第1凸部之「長度方向」為第1凹部或第1凸部朝垂直於導電基板之厚度方向之平面之正投影之長度方向。同樣，後述之第2凹部或第2凸部之「長度方向」為第2凹部或第2凸部朝垂直於導電基板之厚度方向之平面之正投影之長度方向。
第1凹部之開口部之長度根據一例，位於10至500 μm之範圍內，根據另一例，位於50至100 μm之範圍內。
第1凹部之開口部之寬度即於寬度方向相鄰之第1凸部間之距離較佳為0.3 μm以上。若減小該寬度或距離，則可達成更大之電容。但，若減小該寬度或距離，則難以於第1凹部內形成包含介電層30與導電層20b之積層構造。
第1凹部之深度或第1凸部之高度根據一例，位於10至300 μm之範圍內，根據另一例，位於50至100 μm之範圍內。
於寬度方向相鄰之第1凹部間之距離即第1凸部之厚度較佳為0.1 μm以上。若減小該距離或厚度，則可達成更大之電容。但，若減小該距離或厚度，則易產生第1凸部之破損。
另，此處，垂直於第1凹部TR1a及TR1b之長度方向之剖面為矩形狀。該等剖面亦可非為矩形狀。例如，該等剖面亦可具有漸細之形狀。
導電基板CS如圖2所示，包含基板10與導電層20a。
基板10具有與導電基板CS同樣之形狀。基板10為例如絕緣性基板、半導體基板、或導電性基板。基板10較佳為半導體基板。又，基板10較佳為矽基板等之包含矽之基板。此種基板可進行利用半導體製程之加工。
導電層20a設置於基板10上。導電層20a例如為提高導電性而包含摻雜有雜質之多晶矽、或鉬、鋁、金、鎢、鉑、鎳及銅等金屬或合金。導電層20a可具有單層構造，亦可具有多層構造。
導電層20a之厚度較佳位於0.05 μm至1 μm之範圍內，更佳位於0.1 μm至0.3 μm之範圍內。若導電層20a較薄，則有於導電層20a產生不連續部或導電層20a之薄片電阻過大之可能性。若導電層20a較厚，則製造成本增加。
此處，基板10為矽基板等半導體基板，導電層20a為將雜質高濃度地摻雜於半導體基板之表面區域之高濃度摻雜層。此時，第1凸部若足夠薄，則可使該等整體被雜質高濃度地摻雜。
又，於基板10之導電率較高之情形，亦可省略導電層20a，使用基板10作為導電基板CS。例如，基板10為包含摻雜有P型或N型之雜質之半導體之半導體基板或金屬基板之情形，可省略導電層20a。此時，基板10之至少表面區域例如基板10之整體發揮導電層20a之作用。
導電層20b發揮作為電容器之上部電極之作用。導電層20b設置於第1子區域A1a及A1b上，且覆蓋第1凹部TR1a及TR1b之側壁及底面。
導電層20b例如為提高導電性而包含摻雜有雜質之多晶矽、或鉬、鋁、金、鎢、鉑、鎳及銅等金屬或合金。導電層20b可具有單層構造，亦可具有多層構造。
導電層20b之厚度較佳位於0.05 μm至1 μm之範圍內，更佳位於0.1 μm至0.3 μm之範圍內。若導電層20b較薄，則有於導電層20b產生不連續部或導電層20b之薄片電阻過大之可能性。若導電層20b較厚，則有難以將導電層20a及介電層30形成為足夠之厚度之情形。
另，於圖2中，導電層20b以第1凹部TR1a及TR1b被導電層20b與介電層30完全埋入之方式設置。導電層20b亦可為相對於導電基板CS之表面保形之層。即，導電層20b亦可為具有大致均一之厚度之層。此時，第1凹部TR1a及TR1b未被導電層20b與介電層30完全埋入。
介電層30介置於導電基板CS與導電層20b之間。介電層30為相對於導電基板CS之表面保形之層。介電層30使導電基板CS與導電層20b彼此電性絕緣。
介電層30例如包含有機介電質或無機介電質。作為有機介電質，可例如使用聚醯亞胺。作為無機介電質，亦可使用強介電質，較佳為例如氮化矽、氧化矽、氮氧化矽、氧化鈦、及氧化鉭等之順電體。該等順電體因溫度造成之介電常數之變化較小。因此，若將順電體使用於介電層30，則可提高電容器1之耐熱性。
介電層30之厚度較佳位於0.005 μm至0.5 μm之範圍內，更佳位於0.01 μm至0.1 μm之範圍內。若介電層30較薄，則有於介電層30產生不連續部，且導電基板CS與導電層20b短路之可能性。又，若介電層30較薄，則即便例如未短路，耐壓亦變低，且施加電壓時短路之可能性提高。若介電層30較厚，則耐壓變高，但電容變小。
介電層30於第1主面S1中包圍第1子區域A1a及A1b之排列的周邊區域之位置開口。即，介電層30於該位置，使導電層20a露出。此處，介電層30中，設置於第1主面S1上之部分開口為框形狀。
該電容器1進而包含絕緣層60、第1內部電極70a、第2內部電極70b、第1外部電極70c、及第2外部電極70d。
第1內部電極70a設置於第1子區域A1a及A1b上。第1內部電極70a與導電層20b電性連接。此處，第1內部電極70a為位於第1主面S1之中央之矩形狀之電極。
第2內部電極70b設置於第1主面S1中包圍第1子區域A1a及A1b之排列的周邊區域上。第2內部電極70b於設置於介電層30之開口位置，與導電基板CS接觸。藉此，第2內部電極70b朝導電基板CS電性連接。此處，第2內部電極70b為以包圍第1內部電極70a之方式配置之框形狀之電極。
第1內部電極70a及第2內部電極70b可具有單層構造，亦可具有多層構造。構成第1內部電極70a及第2內部電極70b之各層例如包含鉬、鋁、金、鎢、鉑、銅、鎳、及包含該等之1者以上之合金等之金屬。
絕緣層60覆蓋導電層20b及介電層30中位於第1主面S1上之部分、第1內部電極70a、及第2內部電極70b。絕緣層60於第1內部電極70a之一部分之位置、與第2內部電極70b之一部分之位置，部分地開口。
絕緣層60可具有單層構造，亦可具有多層構造。構成絕緣層60之各層例如包含氮化矽及氧化矽等無機絕緣體、或聚醯亞胺及酚醛清漆樹脂等有機絕緣體。
第1外部電極70c設置於絕緣層60上。第1外部電極70c於設置於絕緣層60之1個以上之開口位置，與第1內部電極70a接觸。藉此，第1外部電極70c電性連接於第1內部電極70a。另，於圖1中，區域70R1為第1外部電極70c與第1內部電極70a接觸之區域。
第2外部電極70d設置於絕緣層60上。第2外部電極70d於設置於絕緣層60之其餘之開口位置，與第2內部電極70b接觸。藉此，第2外部電極70d電性連接於第2內部電極70b。另，於圖1中，區域70R2為第2外部電極70d與第2內部電極70b接觸之區域。
第1外部電極70c具有包含第1金屬層70c1與第2金屬層70c2之積層構造。第2外部電極70d具有包含第1金屬層70d1與第2金屬層70d2之積層構造。
第1金屬層70c1及70d1例如包含銅。第2金屬層70c2及70d2分別被覆第1金屬層70c1及70d1之上表面及端面。第2金屬層70c2及70d2例如包含鎳或鎳合金層與金層之積層膜。第2金屬層70c2及70d2可省略。
第1外部電極70c或第1內部電極70a亦可於與該等之間之界面相鄰之位置進而包含障壁層。又，第2外部電極70d或第2內部電極70b亦可於與該等之間之界面相鄰之位置進而包含障壁層。作為障壁層之材料，例如可使用鈦。
該電容器1例如藉由以下方法製造。以下，一面參照圖4至圖6，一面說明電容器1之製造方法之一例。
於該方法中，首先準備圖4所示之基板10。此處，作為一例，基板10為單晶矽晶圓。單晶矽晶圓之定向面並未特別限定，於本例中，使用一主面為(100)面之矽晶圓。作為基板10，亦可使用一主面為(110)面之矽晶圓。
接著，藉由MacEtch(Metal-Assisted Chemical Etching：金屬輔助化學蝕刻)，而於基板10形成凹部。
即，首先如圖4所示，於基板10上形成各自包含貴金屬之觸媒層80。觸媒層80分別以部分覆蓋基板10之一主面(以下稱為第1面)之方式形成。
具體而言，首先於基板10之第1面上形成掩膜層90。
掩膜層90於與第1凹部TR1a及TR1b對應之位置開口。掩膜層90防止第1面中由掩膜層90覆蓋之部分與後述之貴金屬接觸。
作為掩膜層90之材料，例如列舉聚醯亞胺、氟樹脂、酚醛樹脂、丙烯酸樹脂、及酚醛清漆樹脂等有機材料、或氧化矽及氮化矽等無機材料。
掩膜層90可例如藉由現有之半導體製程而形成。包含有機材料之掩膜層90例如可藉由光微影而形成。包含無機材料之掩膜層90可例如藉由利用氣相堆積法使無機材料層成膜、利用光微影形成掩膜、及利用蝕刻使無機材料層圖案化而成形。或，包含無機材料之掩膜層90可藉由基板10之表面區域之氧化或氮化、利用光微影形成掩膜、及利用蝕刻使氧化物或氮化物層圖案化而形成。掩膜層90可省略。
接著，於第1面中未由掩膜層90覆蓋之區域上形成觸媒層80。觸媒層80例如為包含貴金屬之不連續層。此處，作為一例，觸媒層80設為包含含有貴金屬之觸媒粒子81的粒狀層。
貴金屬為例如金、銀、鉑、銠、鈀、及釕之1者以上。觸媒層80及觸媒粒子81亦可進而包含鈦等貴金屬以外之金屬。
觸媒層80可例如藉由電解鍍覆、還原鍍覆、或置換鍍覆而形成。觸媒層80亦可使用包含貴金屬粒子之分散液之塗佈、或蒸鍍及濺鍍等之氣相堆積法而形成。於該等手法中，因置換鍍覆亦可使貴金屬直接且一樣地析出於第1面中未由掩膜層90覆蓋之區域，故尤其較佳。
接著，基於貴金屬之作為觸媒之作用而蝕刻基板10，於第1面形成凹部。
具體而言，如圖5所示，以蝕刻劑100蝕刻基板10。例如，使基板10浸漬於液狀之蝕刻劑100，且使蝕刻劑100與基板10接觸。
蝕刻劑100包含氧化劑與氟化氫。
蝕刻劑100中之氟化氫之濃度較佳在1 mol/L至20 mol/L之範圍內，更佳在5 mol/L至10 mol/L之範圍內，尤佳在3 mol/L至7 mol/L之範圍內。氟化氫濃度若較低，難以達成高蝕刻率。氟化氫濃度若較高，有可能產生過度之側面蝕刻。
氧化劑例如可自過氧化氫、硝酸、AgNO3 、KAuCl4 、HAuCl4 、K2 PtCl6 、H2 PtCl6 、Fe(NO3 )3 、Ni(NO3 )2 、Mg(NO3 )2 、Na2 S2 O8 、K2 S2 O8 、KMnO4 及K2 Cr2 O7 中選擇。因不會產生有害之副生成物，亦不會產生半導體元件之污染，故較佳以過氧化氫作為氧化劑。
蝕刻劑100中之氧化劑之濃度較佳位於0.2 mol/L至8 mol/L之範圍內，更佳位於2 mol/L至4 mol/L之範圍內，進而較佳位於3 mol/L至4 mol/L之範圍內。
蝕刻劑100亦可進而包含緩衝劑。緩衝劑例如包含氟化銨及銨之至少一者。根據一例，緩衝劑為氟化銨。根據另一例，緩衝劑為氟化銨與銨之混合物。
蝕刻劑100亦可進而包含水等其他成分。
使用此種蝕刻劑100時，基板10之材料，此處為矽，僅於基板10中與觸媒粒子81接近之區域被氧化。且，藉此產生之氧化物被氫氟酸溶解去除。因此，僅與觸媒粒子81接近之部分被選擇性蝕刻。
觸媒粒子81於蝕刻進行之同時，向基板10之另一主面(以下稱為第2面)移動，因此進行與上述同樣之蝕刻。其結果，如圖5所示，於觸媒層80之位置，自第1面向第2面，於相對於第1面垂直之方向進行蝕刻。
如此，作為第1凹部TR1a及TR1b，將圖6所示之第1凹部TR1形成於第1面。
其後，自基板10去除掩膜層90及觸媒層80。
接著，於基板10上，形成圖2所示之導電層20a，且獲得導電基板CS。導電層20a可例如藉由向基板10之表面區域高濃度地摻雜雜質而形成。包含多晶矽之導電層20a例如可藉由LPCVD(low pressure chemical vapor deposition：低壓化學氣相沈積)而形成。包含金屬之導電層20a可例如藉由電解鍍覆、還原鍍覆、或置換鍍覆而形成。
鍍覆液為包含被鍍覆金屬之鹽之液體。作為鍍覆液，可使用包含五水硫酸銅與硫酸之硫酸銅鍍覆液、包含焦磷酸銅與焦磷酸鉀之焦磷酸銅鍍覆液、及包含胺基磺酸鎳與硼之胺基磺酸鎳鍍覆液等一般鍍覆液。
導電層20a較佳藉由使用包含被鍍覆金屬之鹽、界面活性劑、及超臨界或亞臨界狀態之二氧化碳之鍍覆液的鍍覆法而形成。於該鍍覆法中，界面活性劑介置於包含超臨界二氧化碳之粒子、與包含含有被鍍覆金屬之鹽之溶液之連續相之間。即，於鍍覆液中，於界面活性劑形成微胞，且超臨界二氧化碳被該等微胞獲取。
於通常之鍍覆法中，有向凹部之底部附近之被鍍覆金屬供給不充分之情況。該情況於凹部之深度D與寬度或徑W之比D/W較大時尤為顯著。
獲取超臨界二氧化碳之微胞亦可容易地進入狹小之間隙。且，伴隨該等微胞之移動，包含被鍍覆金屬之鹽之溶液亦移動。因而，根據使用包含被鍍覆金屬之鹽、界面活性劑、及超臨界或亞臨界狀態之二氧化碳之鍍覆液的鍍覆法，可容易地形成厚度均一之導電層20a。
接著，於導電層20a上形成介電層30。介電層30例如可藉由CVD(chemical vapor deposition：化學氣相沈積)而形成。或，介電層30可藉由將導電層20a之表面氧化、氮化、或氮氧化而形成。
接著，於介電層30上形成導電層20b。作為導電層20b，例如形成包含多晶矽或金屬之導電層。此種導電層20b例如可藉由與導電層20a相關上述者同樣之方法而形成。
接著，於介電層30形成開口部。開口部形成於第1主面S1中包圍第1子區域A1a及A1b之排列的周邊區域之位置。此處，使介電層30中位於第1主面S1上之部分開口為框形狀。該開口部例如可藉由利用光微影形成掩膜、與利用蝕刻進行圖案化而形成。
接著，成膜金屬層，且將其圖案化，獲得第1內部電極70a及第2內部電極70b。第1內部電極70a及第2內部電極70b可例如藉由利用濺鍍或鍍覆之成膜、與光微影之組合而形成。
其後，形成絕緣層60。絕緣層60於與第1內部電極70a之一部分及第2內部電極70b之一部分對應之位置開口。絕緣層60可藉由例如利用CVD之成膜、與光微影之組合而形成。
接著，於絕緣層60上，形成第1外部電極70c及第2外部電極70d。具體而言，首先形成第1金屬層70c1及70d1。接著，形成第2金屬層70c2及70d2。第1金屬層70c1及70d1以及第2金屬層70c2及70d2可例如藉由利用濺鍍或鍍覆之成膜、與光微影之組合而形成。
其後，切割如此獲得之構造。如以上所示，獲得圖1及圖2所示之電容器1。
於上述之方法中，藉由MacEtch形成第1凹部TR1a及TR1b，但第1凹部TR1a及TR1b之至少一者亦可以其他方法形成。例如，形成深度較小之凹部之情形、或使寬度或徑較大之凹部彼此隔開足夠距離而形成之情形，亦可利用反應性離子蝕刻(RIE：Reactive Ion Etching)等之MacEtch以外之蝕刻法。
於該電容器1中，於第1主面S1設置第1凹部TR1a及TR1b，且包含介電層30與導電層20b之積層構造不僅設置於第1主面S1，亦設置於該等第1凹部TR1a及TR1b內。因而，該電容器1可達成較大之電容。
又，設置於第1主面S1之第1凹部之長度方向完全相同之情形，導電基板CS易於第1凹部之寬度方向翹曲。與此相對，於該電容器1中，將複數個第1子區域A1a及A1b配置於第1主面S1，且使分別設置於第1子區域A1a及A1b之第1凹部TR1a及TR1b之長度方向不同。即，導電基板CS於與第1子區域A1a對應之部分、及與第1子區域A1b對應之部分，易翹曲之方向不同。因而，該電容器1不易產生翹曲，且該製造過程中之導電基板CS之翹曲亦不易產生。
即，該電容器1可達成較大之電容，且不易產生翹曲。
於該電容器1可進行各種變化。
(第1變化例) 圖7係第1變化例之電容器包含之導電基板之立體圖。
第1變化例之電容器除對導電基板CS採用以下之構造外，與第1實施形態之電容器1同樣。
即，於第1變化例之電容器中，各第1子區域A1a之第1凹部TR1a為各自向Y方向延伸之溝槽。該等第1凹部TR1a各自包含於Y方向排列之2個以上之第1凹部TR1a，且形成在X方向排列之複數行。
導電基板CS中，被夾在該等行之間之部分為第1凸部WM 1a。又，導電基板CS中，被夾在沿Y方向排列之第1凹部TR1a之間之部分，為將相鄰之第1凸部WM 1a一體化之第1輔助壁部WS 1a。
如此，於第1變化例之電容器中，不僅使第1凹部TR1a於X方向排列，亦使其於Y方向排列，藉此增加第1輔助壁部之數量。因此，於該電容器中，更難產生第1凸部WM 1a之塌陷。
又，第1變化例之電容器可達成與第1實施形態之電容器1大致同樣之電容，且亦不易產生翹曲。
再者，於第1變化例之電容器中，形成有第1凹部TR1a之行中相鄰之各2者，其第1輔助壁部WS 1a之位置不同。另，此處，「第1輔助壁部之位置」為Y方向上之位置。若採用該構成，則如以下說明般，可抑制第1凹部TR1a之深度上產生較大偏差。
於上述方法中，觸媒層80例如藉由鍍覆形成。此時，觸媒層80之材料由鍍覆液供給。
開口部佔據掩膜層90之比例較小之區域、與開口部佔據掩膜層90之比例較大之區域相比，供給至於開口部之位置露出之第1面之上述材料之量變多。因而，開口部佔據掩膜層90之比例較小之區域、與開口部佔據掩膜層90之比例較大之區域相比，觸媒層80之每單位面積之觸媒粒子81之量變多。
觸媒粒子之量會對蝕刻率造成影響。即，觸媒粒子之量越多，蝕刻率越高。
若採用在形成第1凹部TR1a之行中相鄰之各2者之間第1輔助壁部WS 1a之位置相同之構造，於與第1輔助壁部WS 1a對應之位置附近之區域與其他區域之間，開口部佔據掩膜層90之比例之差較大。因而，該情形時，於第1輔助壁部WS 1a附近之區域與其他區域之間，第1凹部TR1a之深度可能產生較大之差。
於圖7所示之配置中，於形成第1凹部TR1a之行中相鄰之各2者之間，第1輔助壁部WS 1a之位置不同。因而，與於形成第1凹部TR1a之行中相鄰之各2者之間將第1輔助壁部WS 1a之位置設為相同之情形相比，於與第1輔助壁部WS 1a對應之位置附近之區域與其他區域之間，開口部佔據掩膜層90之比例之差較小。因此，若採用圖7所示之配置，則可減小第1凹部TR1a之深度之偏差。
又，於採用圖7所示之配置之情形，於形成第1凹部TR1a後進行之成膜中，例如亦可更均一地供給堆積材料。因此，可達成較高之膜厚均一性。
另，於第1凹部TR1a形成之行之相鄰之各2者之間，第1輔助壁部WS 1a之位置亦可相同。此時，無法如採用圖7之配置之情形般減小第1凹部TR1a之深度之偏差。但，可使第1凸部WM 1a之塌陷更難產生。
又，於第1子區域A1b中亦可採用與一面參照圖7一面說明者類似之配置。
即，將各第1子區域A1b之第1凹部TR1b設為各自於X方向延伸之溝槽。該等第1凹部TR1b配置為各自包含於X方向排列之2個以上之第1凹部TR1b，且形成在Y方向排列之複數行。且，使導電基板CS中於X方向排列之第1凹部TR1b夾著之部分之位置，於第1凹部TR1b形成之行之相鄰之各2者之間不同。
採用此種配置之情形，於第1子區域A1b中，亦可達成使第1凸部之塌陷更難產生、減小第1凹部TR1b之深度之偏差、及較高之膜厚均一性。另，於第1子區域A1b中，亦可於第1凹部TR1b形成之行之相鄰之各2者之間，使第1輔助壁部之位置相同。
(第2變化例) 圖8係第2變化例之電容器包含之導電基板之立體圖。
第2變化例之電容器除對導電基板CS採用以下之構造外，與第1實施形態之電容器1同樣。
即，於第2變化例之電容器中，於各第1子區域A1a進而設置有將於X方向相鄰之第1凹部TR1a相連之凹部G1a。藉此，於各第1子區域A1a中，第1凸部WM 1a各自包含於Y方向排列之2個以上之第1凸部WM 1a，且形成在X方向排列之複數行。
第2變化例之電容器可達成與第1實施形態之電容器1大致同樣之電容，且亦不易產生翹曲。
又，於第2變化例之電容器中，第1凸部WM 1a藉由凹部G1a而分斷為複數個部分。因而，於該電容器中，與第1實施形態之電容器1相比，伴隨翹曲等變化之第1凸部WM 1a之破壞不易產生。
另，於第1子區域A1b中，亦可採用與一面參照圖8一面說明者類似之配置。
即，於各第1子區域A1b進而設置將於Y方向相鄰之第1凹部TR1b相連之凹部。藉此，於各第1子區域A1a中，於第1凸部各自包含於X方向排列之2個以上之第1凸部，且形成在Y方向排列之複數行。
採用此種配置之情形，於第1子區域A1b中，亦可使伴隨翹曲等變化之第1凸部之破壞不易產生。
(第3變化例) 圖9係第3變化例之電容器包含之導電基板之立體圖。
第3變化例之電容器除對導電基板CS採用以下構造外，與第2變化例之電容器同樣。即，於第3變化例之電容器中，於各第1子區域A1a進而設置有將於X方向相鄰之第1凸部WM 1a一體化之第1輔助壁部WS 1a。
第3變化例之電容器可達成與第2變化例之電容器大致同樣之電容，且亦不易產生翹曲。
又，於第3變化例之電容器中，第1凸部WM 1a除藉由凹部G1a而分斷為複數個部分外，進而設置有第1輔助壁部WS 1a。因而，於該電容器中，伴隨翹曲等變化之第1凸部WM 1a之破壞不易產生。
另，於第1子區域A1b中，亦可採用與一面參照圖9一面說明者類似之配置。
即，於各第1子區域A1b進而設置將於Y方向相鄰之第1凹部TR1b相連之凹部。藉此，於各第1子區域A1a中，於第1凸部各自包含於X方向排列之2個以上之第1凸部，且形成在Y方向排列之複數行。且，於各第1子區域A1b進而設置將於Y方向相鄰之第1凹部一體化之第1輔助壁部。
採用此種配置之情形，於第1子區域A1b中，亦可使伴隨翹曲等變化之第1凸部之破壞不易產生。
(第4變化例) 圖10係顯示子區域之排列與溝槽之排列之關係之一例之俯視圖。圖11係顯示子區域之排列與溝槽之排列之關係之另一例之俯視圖。
圖10之構造與圖3所示之構造大致相同。於圖10中，第1凹部TR1a及TR1b之長度方向相對於第1子區域A1a及A1b間之邊界平行或垂直。
與此相對，於圖11中，第1凹部TR1a及TR1b之長度方向相對於第1子區域A1a及A1b間之邊界傾斜。且，設置於第1子區域A1a之第1凹部TR1a之一端、與設置於與其相鄰之第1子區域A1b之第1凹部TR1b之一端相連。即，設置於第1子區域A1a之第1凸部WM 1a之一端、與設置於與其相鄰之第1子區域A1b之第1凸部WM 1b之一端相連。於第4變化例中，採用此種配置。
端彼此相連之第1凸部WM 1a及WM 1b之一者發揮抑制另一者塌陷之作用。又，若採用圖11之配置，則與採用圖10之配置之情形相比，有能夠達成更大電容之可能性。
因此，第4變化例之電容器與第1實施形態之電容器1同樣，不易產生翹曲或第1凸部之破壞。且，第4變化例之電容器與第1實施形態之電容器1相比，有能夠達成更大電容之可能性。
＜第2實施形態＞ 於圖12顯示第2實施形態之電容器。
圖12所示之電容器1除採用以下之構成外，與第1實施形態之電容器1同樣。
即，第2主面S2包含複數個第2子區域。於第2子區域之各者，設置有各自具有於一方向延伸之形狀，且於寬度方向排列之複數個第2凹部。第2子區域之1者以上、與第2子區域之其他1者以上之第2凹部之長度方向不同。
此處，第2主面S2包含圖12及圖13所示之複數個第2子區域A2a及A2b。第2子區域A2a及A2b排列為方格圖案(checkered pattern)狀。即，第2子區域A2a及A2b朝X方向交替排列。又，各第2子區域A2a如圖13所示，與第2子區域A2b之1者於Y方向相鄰。具體而言，第2子區域A2a及A2b於第2主面S2之中央部形成2列3行之排列。
又，此處，第2子區域A2a及A2b分別配置於與第1子區域A1a及A1b對應之位置。即，第2子區域A2a及A2b朝平行於Z方向之平面之正投影分別與第1子區域A1a及A1b朝該平面之位置相同。
且，於第2子區域A2a之各者，設置有複數個第2凹部TR2a。於各第2子區域A2a中，第2凹部TR2a各自具有於X方向延伸之形狀，且於Y方向排列。即，於各第2子區域A2a設置有各自具有於X方向延伸之形狀，且於Y方向排列之複數個溝槽，作為複數個第2凹部TR2a。
又，於第2子區域A2b之各者設置有複數個第2凹部TR2b。於各第2子區域A2b中，第2凹部TR2b各自具有於Y方向延伸之形狀，且於X方向排列。即，於各第2子區域A2b設置有各自具有於Y方向延伸之形狀，且於X方向排列之複數個溝槽，作為複數個第2凹部TR2b。
此處，第2凹部TR2a及TR2b之長度方向正交，但該等長度方向亦可傾斜交叉。又，此處，第2子區域包含第2凹部之長度方向不同之2種第2子區域A2a及A2b，但第2子區域亦可進而包含第2凹部之長度方向與第2子區域A2a及A2b不同之1種以上之第2子區域。再者，此處，第2主面S2包含之第2子區域之數量為6，但第2子區域之數量只要為2以上即可。
又，此處，第1凹部TR1a之長度方向與第2凹部TR2a之長度方向正交，但該等亦可傾斜交叉。同樣，此處，第1凹部TR1b之長度方向與第2凹部TR2b之長度方向正交，但該等亦可傾斜交叉。
第2凹部TR2a彼此隔開。又，第2凹部TR2b彼此隔開。且，第2凹部TR2b之各者與第2凹部TR2a隔開。
導電基板CS中，相鄰之第2凹部TR2a之一者與另一者夾著之部分為第2凸部WM 2a。第2凸部WM 2a各自具有於X方向延伸之形狀，且於Y方向排列。即，於各第2子區域A2a設置有各自具有於X方向及Z方向延伸之形狀，且於Y方向排列之複數個壁，作為第2凸部WM 2a。
又，導電基板CS中，相鄰之第2凹部TR2b之一者與另一者夾著之部分為第2凸部WM 2b。第2凸部WM 2b各自具有於Y方向延伸之形狀，且於X方向排列。即，於各第2子區域A2b設置有各自具有於Y方向及Z方向延伸之形狀，且於X方向排列之複數個壁部，作為第2凸部WM 2b。
且，導電基板CS中，於第2子區域A2a與第2子區域A2b之邊界之位置，由第2凹部TR2a與第2凹部TR2b夾著之部分為第2輔助壁部WS 2。第2輔助壁部WS 2將相鄰之第2凸部WM 2a一體化且將相鄰之第2凸部WM 2b一體化，並發揮抑制該等塌陷之作用。第2凹部TR2a及TR2b亦可以不產生第2輔助壁部WS 2之方式配置。
第2凹部及第2凸部相關之尺寸較佳分別位於第1凹部及第1凸部相關上述之範圍內。
第1凹部之深度d1與第2凹部之深度d2之和d1+d2在導電基板CS之厚度T以上。若採用該構成，則第1凹部與第2凹部於該等交叉之位置彼此相連且形成貫通孔。此處，第1凹部TR1a與第2凹部TR2a於該等交叉之位置彼此相連，且形成貫通孔TH。又，第1凹部TR1b與第2凹部TR2b於該等交叉之位置彼此相連，且形成貫通孔TH。
和d1+d2與厚度T之比(d1+d2)/T較佳在1至1.4之範圍內，更佳在1.1至1.3之範圍內。於增大電容之觀點而言，較佳使比(d1+d2)/T較大。又，基於使導電層20b中、位於第1凹部之側壁及底面上之部分與位於第2凹部之側壁及底面上之部分之電性連接良好之觀點而言，亦較佳使比(d1+d2)/T較大。惟若增大深度d1及d2，則電容器1之機械性強度降低。
另，比(d1+d2)/T亦可未達1。該情形時，第1凹部與第2凹部並不於該等交叉之位置形成貫通孔。因此，該情形時，除設置第1凹部及第2凹部外，並於基板10之任意位置設置貫通孔。
又，深度d1與深度d2可相同，亦可不同。
導電層20a之表面構成第1主面S1、第2主面S2、第1凹部TR1a及TR1b之側壁及底面、以及第2凹部TR2a及TR2b之側壁及底面。導電層20b覆蓋第1主面S1、第2主面S2、第1凹部TR1a及TR1b之側壁及底面、以及第2凹部TR2a及TR2b之側壁及底面。
該電容器1進而包含絕緣層50。絕緣層50被覆導電層20b中位於第2主面S2側之部分。絕緣層50可具有單層構造，亦可具有多層構造。構成絕緣層50之各層例如包含氮化矽及氧化矽等無機絕緣體、或聚醯亞胺及酚醛清漆樹脂等有機絕緣體。
於該電容器1中，包含介電層30與導電層20b之積層構造不僅設置於第1主面S1上以及第1凹部TR1a及TR1b內，亦設置於第2主面S2上以及第2凹部TR2a及TR2b內。因而，該電容器1可達成更大之電容。
又，於該電容器1中，將複數個第1子區域A1a及A1b配置於第1主面S1，且使分別設置於第1子區域A1a及A1b之第1凹部TR1a及TR1b之長度方向不同。此種配置抑制導電基板CS之翹曲。此外，於該電容器1中，將複數個第2子區域A2a及A2b配置於第2主面S2，且使分別設置於第2子區域A2a及A2b之第2凹部TR2a及TR2b之長度方向不同。此種配置亦抑制導電基板CS之翹曲。且，於該電容器1中，因於第1主面S1及第2主面S2之兩者設置凹部，故不易產生由表面形狀之差異引起之翹曲。
即，該電容器1可達成較大之電容，且不易產生翹曲。
又，該電容器1如以下說明，容易製造。
於該電容器1中，設置於各第1子區域A1a之第1凹部TR1a、與設置於與該第1子區域A1a對應之第2子區域A2a之第2凹部TR2a，於長度方向上彼此交叉，且該等深度之和在導電基板CS之厚度以上。又，於該電容器1中，設置於各第1子區域A1b之第1凹部TR1b、與設置於與該第1子區域A1b對應之第2子區域A2b之第2凹部TR2b於長度方向上彼此交叉，且該等深度之和在導電基板CS之厚度以上。因而，若形成第1凹部TR1a及TR1b以及第2凹部TR2a及TR2b，則於該等交叉之位置產生圖13所示之貫通孔TH。因此，除形成第1凹部TR1a及TR1b以及第2凹部TR2a及TR2b之步驟外，無需進行另外形成貫通孔之步驟。
且，於該電容器1中，利用貫通孔TH進行上述積層構造中位於第1主面S1上之部分與位於第2主面S2上之部分之電性連接。因而，可將第1內部電極70a及第2內部電極70b之兩者配置於電容器1之單側。採用此種構成之電容器1可以相對較少之步驟數進行製造。
再者，於該電容器1中，將第1內部電極70a及第2內部電極70b之兩者配置於電容器1之單側。因而，第1外部電極70c及第2外部電極70d亦可配置於電容器1之單側。採用此種構成之電容器1容易對配線基板等安裝。
於該電容器1亦可進行各種變化。例如，於該電容器1中，可對第1主面S1及第2主面S2之至少一者採用第1至第4變化例中說明之構造之任一者。
另，本發明並非限定於上述實施形態不變者，於實施階段，可於不脫離其主旨之範圍內將構成要件變化並具體化。又，可藉由上述實施形態所揭示之複數個構成要件之適當組合而形成各種發明。例如，亦可自實施形態所示之所有構成要件刪除若干構成要件。再者，亦可適當組合跨及不同實施形態之構成要件。
1:電容器 10:基板 20a:導電層 20b:導電層 30:介電層 50:絕緣層 60:絕緣層 70a:第1內部電極 70b:第2內部電極 70c:第1外部電極 70c1:第1金屬層 70c2:第2金屬層 70d:第2外部電極 70d1:第1金屬層 70d2:第2金屬層 70R1:區域 70R2:區域 80:觸媒層 81:觸媒粒子 90:掩膜層 100:蝕刻劑 A1a:第1子區域 A1b:第1子區域 A2a:第2子區域 A2b:第2子區域 CS:導電基板 G1a:凹部 S1:第1主面 S2:第2主面 TR1:第1凹部 TR1a:第1凹部 TR1b:第1凹部 TR2a:第2凹部 TR2b:第2凹部 WM 1a:第1凸部 WM 1b:第1凸部 WM 2a:第2凸部 WM 2b:第2凸部 WS 1:第1輔助壁部 WS 1a:第1輔助壁部 WS 2:第2輔助壁部
圖1係第1實施形態之電容器之俯視圖。 圖2係沿圖1所示之電容器之II-II線之剖視圖。 圖3係圖1及圖2所示之電容器包含之導電基板之俯視圖。 圖4係顯示圖1及圖2所示電容器之製造中之一步驟之剖視圖。 圖5係顯示圖1及圖2所示電容器之製造中之另一步驟之剖視圖。 圖6係顯示由圖4及圖5之步驟獲得之構造之剖視圖。 圖7係第1變化例之電容器包含之導電基板之立體圖。 圖8係第2變化例之電容器包含之導電基板之立體圖。 圖9係第3變化例之電容器包含之導電基板之立體圖。 圖10係顯示子區域之排列與溝槽之排列之關係之一例之俯視圖。 圖11係顯示子區域之排列與溝槽之排列之關係之另一例之俯視圖。 圖12係第2實施形態之電容器之剖視圖。 圖13係圖12所示電容器包含之導電基板之俯視圖。
20a:導電層
A1a:第1子區域
A1b:第1子區域
CS:導電基板
TR1a:第1凹部
TR1b:第1凹部
WM 1a:第1凸部
WM 1b:第1凸部
WS 1:第1輔助壁部

Claims (6)

  1. 一種電容器，其具備：導電基板，其具有第1主面與第2主面，上述第1主面包含複數個第1子區域，於上述複數個第1子區域之各者，設有各自具有於一方向延伸之形狀、並於寬度方向排列之複數個第1凹部或第1凸部，且上述複數個第1子區域之1者以上、與上述複數個第1子區域之其他1者以上之上述複數個第1凹部或第1凸部之長度方向不同；導電層，其覆蓋上述複數個第1凹部之側壁及底面或上述複數個第1凸部之側壁及上表面；及介電層，其介置於上述導電基板與上述導電層之間；且上述第2主面包含複數個第2子區域，且於上述複數個第2子區域之各者，設有各自具有於一方向延伸之形狀、並於寬度方向排列之複數個第2凹部或第2凸部，上述複數個第2子區域之1者以上、與上述複數個第2子區域之其他1者以上之上述複數個第2凹部或第2凸部之長度方向不同，上述導電層進而覆蓋上述複數個第2凹部之側壁及底面或上述複數個第2凸部之側壁及上表面；上述複數個第1子區域之各者中之上述複數個第1凹部或第1凸部之上述長度方向、與設置於與該第1子區域對應之位置之第2子區域中之上述複數個第2凹部或第2凸部之上述長度方向正交。
  2. 如請求項1之電容器，其中上述複數個第1子區域之上述1者以上、與上述複數個第1子區域之上述其他1者以上排列為方格圖案狀。
  3. 如請求項1之電容器，其中於上述複數個第1子區域之1者以上，設有複數個溝槽作為上述複數個第1凹部。
  4. 如請求項1之電容器，其中於上述複數個第1子區域之1者以上，設有複數個壁部作為上述複數個第1凸部。
  5. 如請求項1之電容器，其中於上述複數個第1子區域之1者以上設有複數個溝槽作為上述複數個第1凹部，於設有上述複數個溝槽之1者以上之上述第1子區域之各者中，上述複數個溝槽各自包含於長度方向排列之2個以上之溝槽，且形成有於寬度方向排列之複數行，或於上述複數個第1子區域之1者以上，設有複數個壁部作為上述複數個第1凸部，且於設有上述複數個壁部之1者以上之上述第1子區域之各者中，上述複數個壁部之於寬度方向相鄰者彼此相連。
  6. 如請求項1之電容器，其中上述複數個第2子區域之上述1者以上、與上述複數個第2子區域之上述其他1者以上排列為方格圖案狀。
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2023049959A (ja) * 2021-09-29 2023-04-10 ローム株式会社 チップ部品
JP2023049960A (ja) * 2021-09-29 2023-04-10 ローム株式会社 チップ部品
JP2023049961A (ja) * 2021-09-29 2023-04-10 ローム株式会社 チップ部品
EP4283692A1 (en) * 2022-05-27 2023-11-29 Melexis Technologies NV Trench capacitor with reduced mechanical stress
US20240047552A1 (en) * 2022-08-04 2024-02-08 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and Method for Deep Trench Capacitor with Reduced Deformation
WO2025115254A1 (ja) * 2023-11-28 2025-06-05 株式会社村田製作所 半導体装置

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130161792A1 (en) * 2011-12-27 2013-06-27 Maxim Integrated Products, Inc. Semiconductor device having trench capacitor structure integrated therein
WO2017217342A1 (ja) * 2016-06-17 2017-12-21 株式会社村田製作所 キャパシタ及びその製造方法
WO2018174191A1 (ja) * 2017-03-24 2018-09-27 株式会社村田製作所 キャパシタ
KR20190007630A (ko) * 2017-07-13 2019-01-23 삼성전기주식회사 커패시터 및 이를 포함하는 실장기판

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3257864B2 (ja) 1993-05-10 2002-02-18 株式会社村田製作所 コンデンサの製造方法
DE102007009383A1 (de) * 2007-02-20 2008-08-21 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Halbleiteranordnung und Verfahren zu deren Herstellung
JP4877017B2 (ja) * 2007-03-30 2012-02-15 Ｔｄｋ株式会社 薄膜コンデンサ
JP4952937B2 (ja) 2007-11-30 2012-06-13 Ｔｄｋ株式会社 薄膜コンデンサ及びその製造方法
JP2009246180A (ja) * 2008-03-31 2009-10-22 Tdk Corp 薄膜コンデンサ
JP2010171043A (ja) 2009-01-20 2010-08-05 Seiko Epson Corp 半導体装置及びその製造方法
JP6347313B2 (ja) * 2016-06-22 2018-06-27 株式会社村田製作所 キャパシタ
KR101963286B1 (ko) * 2017-06-01 2019-07-31 삼성전기주식회사 커패시터
WO2018225268A1 (ja) 2017-06-09 2018-12-13 オリンパス株式会社 対物光学系及びそれを用いた硬性鏡用光学系、硬性鏡
US10276651B2 (en) * 2017-09-01 2019-04-30 Taiwan Semiconductor Manufacturing Co., Ltd. Low warpage high density trench capacitor
JP6981476B2 (ja) 2017-11-30 2021-12-15 株式会社村田製作所 キャパシタ
KR102212747B1 (ko) * 2017-12-11 2021-02-04 주식회사 키 파운드리 보이드를 포함하는 깊은 트렌치 커패시터 및 이의 제조 방법
WO2019171470A1 (ja) * 2018-03-06 2019-09-12 株式会社 東芝 コンデンサ及びその製造方法
JP7179634B2 (ja) * 2019-02-07 2022-11-29 株式会社東芝 コンデンサ及びコンデンサモジュール
JP7421880B2 (ja) * 2019-07-30 2024-01-25 太陽誘電株式会社 トレンチキャパシタ
JP7314001B2 (ja) * 2019-09-20 2023-07-25 株式会社東芝 コンデンサ

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130161792A1 (en) * 2011-12-27 2013-06-27 Maxim Integrated Products, Inc. Semiconductor device having trench capacitor structure integrated therein
WO2017217342A1 (ja) * 2016-06-17 2017-12-21 株式会社村田製作所 キャパシタ及びその製造方法
WO2018174191A1 (ja) * 2017-03-24 2018-09-27 株式会社村田製作所 キャパシタ
KR20190007630A (ko) * 2017-07-13 2019-01-23 삼성전기주식회사 커패시터 및 이를 포함하는 실장기판

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