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TWI749171B - 整合於經規劃基板上的射頻元件 - Google Patents

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TWI749171B
TWI749171B TW107105152A TW107105152A TWI749171B TW I749171 B TWI749171 B TW I749171B TW 107105152 A TW107105152 A TW 107105152A TW 107105152 A TW107105152 A TW 107105152A TW I749171 B TWI749171 B TW I749171B
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佛拉迪米耶 歐諾博利伍鐸
傑姆 巴瑟里
奧茲卡 阿克塔斯
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美商克若密斯股份有限公司
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Abstract

一種用於RF元件的基板，該基板包括多晶陶瓷核心及插層結構。該插層結構包括：第一氧化矽層，耦接至該多晶陶瓷核心；多晶矽層，耦接至該第一氧化矽層；第二氧化矽層，耦接至該多晶矽層；阻障層，耦接至該第二氧化矽層；第三氧化矽層，耦接至該阻障層；以及實質單晶矽層，耦接至該第三氧化矽層。

Description

整合於經規劃基板上的射頻元件
本申請案主張美國臨時專利申請案第62/461,722號（2017年2月21日申請）及美國非臨時專利申請案第15/891,205號（2018年2月7日申請）之權益，該等申請案之內容以其全體透過參考形式併入本文。
可使用化合物半導體製造高頻、高效能射頻（RF）積體元件，諸如高頻電晶體或高電子移動率電晶體（HEMT）。例如，為了製造射頻元件，可透過異質磊晶（epi）生長製程形成磊晶層，諸如氮化鎵（GaN），該異質磊晶生長製程涉及在半導體載體基板上沉積GaN，該基板的晶格結構（或晶格常數）有別於沉積的GaN，該基板諸如為矽、碳化矽（SiC）、藍寶石、或其他基板。GaN與載體基板之間的晶格不匹配（lattice mismatch）可能產生缺陷、差排、及應變，而可能負面地影響元件良率及效能。此外，GaN層及載體基板可能有不同的熱膨脹係數（CTE）。熱處理（例如GaN磊晶生長）可能會使GaN破裂或脫層、或使載體基板彎曲且在一些情況中斷裂。該相異的CTE可能限制基板晶圓尺寸、限制規模、且阻卻RF元件及解決方案的整體製造成本減少。
本發明大致上關於射頻元件，該射頻元件包括化合物半導體，該射頻元件可在經規劃（engineered）的基板上製造。更詳言之，本發明關於用於製造射頻元件之方法與系統，該射頻元件與射頻基板上的共平面波導件整合，該射頻基板包括在多晶核心上的插層結構。僅作為範例，已將本發明應用於下述之方法與系統：該方法與系統用於：提供射頻基板，該射頻基板包括在插層結構中的嵌入金屬層；在該射頻基板上形成磊晶GaN層；以及形成穿過磊晶GaN層的一或多個介層窗而與該嵌入的金屬層接觸。該等方法與技術可應用至各種半導體處理操作。
根據本發明之一些實施例，用於射頻元件的基板可包括多晶陶瓷核心及插層結構。該插層結構可包括：第一氧化矽層，耦接至該多晶陶瓷核心；多晶矽層，耦接至該第一氧化矽層；第二氧化矽層，耦接至該多晶矽層；阻障層，耦接至該第二氧化矽層；第三氧化矽層，耦接至該阻障層；以及實質單晶矽層，耦接至該第三氧化矽層。
根據本發明之一些其他實施例，射頻裝置可包括多晶陶瓷核心及插層結構。該插層結構可包括：第一氧化矽層，耦接至該多晶陶瓷核心；多晶矽層，耦接至該第一氧化矽層；第二氧化矽層，耦接至該多晶矽層；第一氮化矽層，耦接至該第二氧化矽層；金屬層，耦接至該第一氮化矽層；第二氮化矽層，耦接至該金屬層；第三氧化矽層，耦接至該第二氮化矽層；以及實質單晶矽層，耦接至該第三氧化矽層。該射頻元件可進一步包括：磊晶氮化鎵（GaN）層，耦接至該實質單晶矽層；二維電子氣體（2DEG）誘導層，耦接至該磊晶GaN層；以及場效電晶體（FET）。該FET可包括：汲極，耦接至該2DEG誘導層的第一區域；源極，耦接至該2DEG誘導層的第二區域；閘極介電層，耦接至該2DEG誘導層的第三區域；以及閘極，耦接至該閘極介電層。該射頻元件可進一步包括穿過該磊晶GaN層及該2DEG誘導層的第一介層窗。該第一介層窗將該源極耦接至該插層結構的該金屬層，其中該金屬層連接至接地端。
根據本發明的一些另外之實施例，一種製造射頻元件之方法可包括下述步驟：提供多晶陶瓷核心；及形成耦接至該多晶陶瓷核心的插層結構。該插層結構可包括：第一氧化矽層，耦接至該多晶陶瓷核心；多晶矽層，耦接至該第一氧化矽層；第二氧化矽層，耦接至該多晶矽層；阻障層，耦接至該第二氧化矽層；第三氧化矽層，耦接至該阻障層；以及實質單晶矽層，耦接至該第三氧化矽層。該方法可進一步包括下述步驟：生長耦接至該實質單晶矽層的磊晶GaN層；生長耦接至該磊晶GaN層的二維電子氣體（2DEG）誘導層；及形成一場效電晶體（FET）。該FET可包括：汲極，耦接至該2DEG誘導層之第一區域；源極，耦接至該2DEG誘導層之第二區域；閘極介電層，耦接至該2DEG誘導層之一第三區域；及閘極，耦接至該閘極介電層。
透過本發明達成勝過習知技術的許多優點。例如，本發明的實施例提供系統與方法以在射頻基板上製造與共平面波導件整合的可在高頻操作的射頻元件。另外，本發明之實施例所提供的射頻元件結構可減少射頻元件中層的熱阻力且減少從射頻元件之端子至接地端的電感及/或阻抗，這可實現高頻操作。
連同下文與所附的圖式更詳細地描述本發明的這些及其他實施例以及許多其優點與特徵。
本發明大致上關於使用經規劃基板的基於化合物半導體的射頻（RF）積體電路。更詳言之，本發明關於使用經規劃基板與複數組磊晶層的高效能、高密度、低成本射頻積體電路（諸如氮化鎵（GaN）積體電路），其中該經規劃基板的熱膨脹係數（CTE）實質上匹配磊晶層的CTE。該等方法與技術可應用至多種半導體處理操作。注意到儘管GaN射頻積體電路用作為下文所述的一些實施例中的範例，但可使用本文揭露的方法與技術製作基於其他化合物半導體的射頻積體電路。
第1圖是說明根據本發明之一實施例的經規劃基板100的簡化示意圖。第1圖中說明的經規劃基板100適合用於多種電子與光學應用。經規劃基板100包括核心110，該核心110可具有熱膨脹係數（CTE），該核心110的CTE實質上匹配將在經規劃基板100上生長的磊晶材料的CTE。圖中說明GaN磊晶層130為視情況任選的，因為並不要求該GaN磊晶層130要作為經規劃基板100的元件，而是一般會生長在經規劃基板100上。
對於包括基於氮化鎵(GaN)材料(包括基於GaN層的磊晶層)的生長的應用而言，核心110可為多晶陶瓷材料，例如多晶氮化鋁(AlN)，該多晶陶瓷材料可包括黏結劑，諸如氧化釔。其他材料可用作為核心110，包括多晶氮化鎵(GaN)、多晶氮化鋁鎵(AlGaN)、多晶碳化矽(SiC)、多晶氧化鋅(ZnO)、多晶三氧化鎵(Ga2O3)、及類似材料。核心110的厚度可在100至1500μm之量級，例如750μm。
核心110可被包覆在第一黏著層112中，該第一黏著層112可稱作殼體或包覆殼體。一實施例中，第一黏著層112包括厚度在1000Å之量級的正矽酸四乙酯(TEOS)氧化物層。其他實施例中，第一黏著層112的厚度例如從100Å變化至2000Å。儘管一些實施例中TEOS氧化物可用於黏著層，但根據本發明之其他實施例，可利用提供稍後沉積之層與下面層或材料(例如，陶瓷，尤其是多晶陶瓷)之間的黏著的其他材料。舉例而言，SiO2或其他氧化矽(SixOy)可良好地黏著陶瓷材料，且可提供適合的表面以供後續例如導電材料沉積。一些實施例中，第一黏著層112完全環繞核心110(一些實施例中)而形成完全被包覆的核心，且可使用LPCVD製程或其他適合的沉積製程形成該第一黏著層112，該其他適合的沉積製程可與半導體處理相容，且尤其是可與多晶或複合基板及層相容。一些實施例中，第一黏著層112可形成於核心110的一側上。第一黏著層112提供一表面，後續的層黏著於該表面上，以形成經規劃基板結構的元件。
除了使用LPCVD製程、旋轉塗佈玻璃/介電質、基於熱爐的製程、及類似製程以形成該包覆黏著層之外，根據本發明之多個實施例，可利用其他半導體製程，包括CVD製程或類似的沉積製程。作為範例，可利用塗佈一部分核心的沉積製程；可將該核心倒置，且能夠重覆該沉積製程以塗佈該核心的額外部分。從而，儘管在一些實施例中利用LPCVD技術提供完全被包覆的結構，但取決於特定應用，可利用其他的膜形成技術。
導電層114形成於第一黏著層112上。一實施例中，導電層114是多晶矽（即，多結晶的矽）殼體，該多晶矽殼體形成為環繞第一黏著層112，因為多晶矽會呈現對陶瓷材料不良的黏著。在其中導電層114是多晶矽的多個實施例中，多晶矽層的厚度可在500-5000Å的量級，例如2500Å。一些實施例中，該多晶矽層可形成為殼體以完全環繞第一黏著層112（例如，TEOS氧化物層），藉此形成完全被包覆的黏著層，且可使用LPCVD製程形成該多晶矽層。其他實施例中，可在黏著層的一部分上形成導電材料，該部分例如為基板結構的上半部。一些實施例中，該導電材料可形成為完全包覆層，且接著可在基板結構的一個側面上移除該導電材料。
一實施例中，導電層114可以是經摻雜以提供高導電材料的多晶矽層。例如，可將導電層114摻雜有硼，以提供p型多晶矽層。一些實施例中，利用硼的摻雜是在1x1019 cm-3 至1x1020 cm-3 的水準以提供高導電率。可利用不同摻質濃度的其他摻雜劑（例如，摻質濃度範圍從1x1016 cm-3 至的5x1018 cm-3 的磷、砷、鉍、或類似物）以提供適合用在導電層中的n型或p型半導體材料。本領域中具有通常知識者會了解有許多變化形式、修飾形式、及替代形式。
存在導電層114在將經規劃基板靜電吸附至半導體處理工具期間是實用的，該工具例如為有靜電吸盤（ESC或e吸盤）的工具。導電層114實現半導體處理工具中處理之後的快速解吸附。本發明的實施例中，導電層實現在後續處理（包括接合）期間與吸盤的電接觸或是對e吸盤的電容耦合。因此，本發明的多個實施例提供能夠以與習知矽晶圓一併使用的方式進行處理的基板結構。本領域中具有通常知識者會理解有許多變化形式、修飾形式、及替代形式。此外，使具有高導熱率的基板結構結合ESD吸附可提供用於後續形成經規劃層及磊晶層（以及後續元件製造步驟）的更佳沉積條件。例如，可提供期望的熱分佈曲線，這可造成較低的應力、更均勻的沉積厚度、及透過後續層形成的較佳化學當量控制。
第二黏著層116（例如，厚度在1000Å之量級的TEOS氧化物層）形成在導電層114上。一些實施例中，第二黏著層116完全環繞導電層114而形成完全被包覆的結構，且可使用LPCVD製程、CVD製程、或任何其他適合的沉積製程（包括旋轉塗佈介電質的沉積）形成該第二黏著層116。
阻障層118例如為氮化矽層，該阻障層形成在第二黏著層116上。一實施例中，阻障層118是厚度為4000Å至5000Å之量級的氮化矽層。一些實施例中，阻障層118完全環繞第二黏著層，而形成完全被包覆的結構，且可使用LPCVD製程形成該阻障層。除了氮化矽層之外，可利用包括SiCN、SiON、AlN、SiC及類似物之非晶材料作為阻障層。一些實施型態中，阻障層118包括許多次層，該等次層堆積而形成阻障層118。因此，不希望術語「阻障層」標注單層或單一材料，而是涵蓋以複合形式積層的一或多種材料。本領域中具有通常知識者會理解有許多變化形式、修飾形式、及替代形式。
一些實施例中，阻障層118（例如氮化矽層）防止存在於核心中的要素擴散及/或釋氣至半導體處理腔室的環境中，經規劃基板能夠於高溫（例如1000 °C）磊晶生長製程期間存在於該腔室中，而該要素例如為釔（元素形式）、釔氧化物（即氧化釔）、氧、金屬雜質、其他痕量元素、及類似物。利用本文所述之包覆層，設計成用於非無塵室環境的陶瓷材料（包括多晶AlN）可用在半導體流程及無塵室環境中。
一些實施例中，用於形成核心的陶瓷材料可在範圍1800℃的溫度燒成。預期此製程可汲引出存在於陶瓷材料中的大量雜質。這些雜質可包括釔(因使用氧化釔作為燒結劑而產生)、鈣、及其他元素及化合物。隨後，在磊晶生長製程(可在範圍800℃至1100℃的遠遠較低的溫度進行)期間，預期這些雜質後續的擴散不顯著。然而，與習知預期相左，甚至在遠遠低於陶瓷材料燒成溫度的溫度進行磊晶生長製程期間，可能存在要素經過經規劃基板的層的明顯擴散的情況。因此，本發明的實施例將阻障層整合至經規劃基板結構中，以防止此非期望的擴散。
因此，本發明之實施例整合氮化矽層，以防止背景要素從多晶陶瓷材料(例如AlN)向外擴散至經規劃層及磊晶層(諸如視情況任選的GaN磊晶層130)。包覆下面的層及材料的氮化矽層118提供期望的阻障層功能性。將氮化矽層118整合至經規劃基板結構中防止退火製程期間鈣、釔、及鋁擴散至經規劃的層中，當氮化矽層不存在時上述擴散會發生。從而，使用氮化矽層118防止這些要素擴散通過擴散阻障物，並且藉此防止他們釋放進入環繞經規劃基板的環境。類似地，巨量陶瓷材料內所含的任何其他雜質會被該阻障層所容納。
接合層120(例如氧化矽層)可沉積於阻障層118的一部分上，例如在阻障層118的頂表面上，且在後續實質單晶層122接合期間使用該接合層120，該實質單晶層122例如為單晶矽層，諸如剝落矽(111)層。一些實施例中，接合層120可在厚度上為大約1.5µm。一些實施例中，接合層120的厚度為20nm或更厚以用於接合誘導空洞遷移。一些實施例中，接合層120的厚度是在0.75-1.5µm的範圍中。
接合層120可透過下述方式形成：沉積厚（例如2-5µm厚）氧化物層，之後進行化學機械研磨（CMP）製程以將該氧化物變薄至厚度大約1.5µm或更薄。厚的初始氧化物用以平滑化存在於支撐結構上的表面特徵，該等特徵可能會在製造多晶核心之後仍存在且當第1圖所說明的包覆層形成時仍持續存在。CMP製程提供無空洞的實質平面表面，之後在晶圓轉移製程期間可使用該實質平面表面以將單晶矽層122接合至接合層120。
實質單晶層122（例如剝落矽(111)）適合用作磊晶生長製程期間的生長層以形成磊晶材料。一些實施例中，磊晶材料可包括厚度2µm至10µm的GaN層，該GaN層可用作光電、射頻及電力元件中所用的複數層之其中一層。一實施例中，實質單晶層122包括單晶矽層，使用層轉移製程將該單晶矽層附接至接合層。
可使用矽晶圓執行層轉移製程。可用多種元素佈植該矽晶圓，以在矽內產生損傷界面，這可助於形成用於附接至接合層120的單晶層122。例如，在附接在一起的矽晶圓及接合層120上施加壓力可將矽晶圓在原子上接合至接合層120。
在接合製程後，剝落製程可活化矽晶圓內的損傷界面，且引發單晶層122中佈植的元素擴張，從而將矽晶圓的頂部部分從具有經規劃層的陶瓷晶圓分離。維持單晶層122接合至接合層120可為非常薄(諸如小於約5微米)，因此可不會明顯貢獻經規劃基板100的CTE。經規劃基板100的CTE因此主要是由核心110的CTE所決定。
可使用矽之外的材料建立單晶薄接合層。這些單晶材料可包括SiC、GaN、AlGaN、AlN、ZnO、藍寶石、及其他材料。
GaN磊晶層130(也可稱作磊晶層)可透過下述方式形成：磊晶生長許多層或次層，以在經規劃基板100之頂部上形成磊晶結構。如在本文所用，術語「層」應該理解成包括這樣的結構：包括相同或不同材料的多層或次層的結構。一些實施例中，可在接合層120上形成緩衝層，且可在緩衝層之頂部上形成GaN磊晶層130(磊晶層)。陶瓷晶圓與GaN磊晶層130的CTE可在廣泛溫度範圍(例如從約25℃至約1200℃)上實質上匹配，諸如在彼此的約0.1%、0.5%、1%、2%、5%、或10%以內。此CTE匹配使得在較大的陶瓷晶圓上能形成較高品質的磊晶層而不會有破裂或翹曲的現象。例如，GaN磊晶層130可在6吋、8吋、12吋、或更大的經規劃基板100上形成。使用較大的晶圓可增加每晶圓的元件數，且從而造成較不昂貴的GaN元件。
CTE匹配也可使得在經規劃基板100頂部上能形成明顯較厚的GaN磊晶層130(例如，數十或數百微米)。組合的磊晶層可減少GaN磊晶層130與單晶層122之間晶格結構的整體差排密度。此外，更大量的磊晶層可用於製造更複雜的電路以用於廣泛的GaN元件陣列。
與經規劃基板結構相關的額外敘述在美國專利申請案第15/621,335號(2017年6月13日提出申請)及美國專利申請案第15/621,235號(2017年6月13日提出申請)中提供，上述申請案之揭露內容以其全文以參考形式併入本文，以用於所有目的。
第2圖是根據本發明之一實施例的在射頻基板215上形成的射頻積體電路200的剖面示意圖。射頻積體電路200包括具有多晶陶瓷材料的多晶核心210，該多晶陶瓷材料諸如多晶氮化鋁(AlN)。一些實施例中，該多晶核心210可變薄以減少多晶核心的熱阻力。舉例而言，可使多晶核心210薄至具有小於約100μm、小於約50μm、小於約25μm、或更薄的厚度。插層結構220形成於多晶核心210上。插層結構220可包括第一黏著層(例如第1圖的第一黏著層112，諸如TEOS或氧化矽層)、導電層(例如導電層114，諸如多晶矽層)、第二黏著層(例如第二黏著層116，諸如TEOS或氧化矽層)、以及阻障層(例如阻障層118，諸如氮化矽層)。該插層結構220也可包括接合層(例如接合層120，諸如氧化矽層)以及實質單晶層(例如單晶層122，諸如單晶矽層)。多晶核心210與插層結構220的組合在本文中可稱作射頻基板215。如參考第1圖所討論，插層結構220中的一或多層（例如，第一黏著層、導電層、第二黏著層、及阻障層）可包覆多晶核心210。
射頻積體電路200可包括一或多個磊晶層230（諸如一或多個GaN層）以及二維電子氣體（2DEG）誘導層240。該一或多個磊晶GaN層230可形成高電壓阻擋結構，該結構在此結構的表面處具有均勻的電場，這容許該結構阻擋接近元件理論極限的電壓。此極限可由半導體材料的臨界場以及兩個端子（在該兩個端子間具有高電壓電位）間的分開距離所界定。GaN阻擋結構也可保持結構內的射頻能量。2DEG可由壓電效應（應力）、能帶隙差、及極化電荷之組合所誘導。2DEG誘導層240可包括AlGaN、AlN或其他材料之一或多者。一些實施例中，2DEG誘導層204可包括兩個緊密間隔的異質接面（heterojunction）界面，以將電子限制在矩形量子阱。
射頻積體電路200也可包括在2DEG誘導層240上形成的一或多個電晶體。該等電晶體可包括場效電晶體（FET），該場效電晶體包括源極250、閘極260、及汲極270。源極250與汲極270可耦接至2DEG誘導層240。閘極260可為多重場板閘極，該閘極透過閘極介電質280與2DEG誘導層240隔離。該等電晶體可由插層介電質290包覆。
射頻積體電路200也可包括共平面波導件（並未顯示於第2圖中），該共平面波導件形成於磊晶層230上。具有共平面波導件的射頻積體電路200可為能夠在高頻操作，且可相對容易製造。如上文所述，基板與磊晶層之間的CTE匹配實現極低的缺陷密度元件層、實現在順應性模板材料上生長更大範圍的厚度的能力、以及實現改善的熱效能。
各種實施例中，插層結構220中的一或多層可薄化以減少射頻基板215的熱阻力。一些實施例中，可完全移除介於阻障層與導電層之間的結合層或黏著層之至少一者（即，厚度為0）。表1顯示根據各種實施例的射頻基板215中各種層的一些示範性厚度。第一欄顯示具有相對厚的氧化矽層的射頻基板215中的各種層的厚度。第二欄顯示具有相對薄的氧化矽層的射頻基板215中的各種層的厚度。第三欄顯示無氧化矽層（NO）的射頻基板215中的各種層的厚度。表2顯示具有表1所示之三種插層結構220的射頻基板215上的示範性溫度差異（ΔT）。如表1及表2所說明，薄化SiO2 層可顯著減少射頻基板215的熱阻力，因此減少射頻基板215內的溫度梯度。 表1 射頻基板中各種層的示範性厚度
Figure 107105152-A0304-0001
 表2 射頻基板內的大約ΔT
Figure 107105152-A0304-0002
根據一些其他實施例，除了完全移除氧化矽層（NO，如表1第三欄所示），導電層（例如矽）也可完全被移除。此類射頻基板215可將插層結構220中的射頻能量的吸收減至最小，同時保持溫度分佈曲線類似於（或優於）僅移除氧化矽層時的射頻基板215所呈現的溫度分佈曲線。
在諸如HEMT的元件中，場板可用於操縱電場分佈，以減少電場的峰值。然而，場板可增加端子間的寄生電容。因此，大型射頻元件中，可在頂側金屬鍍層（metallization）上使用空橋（air-bridge），以減少導體（諸如閘極、源極、與汲極電極）之間的寄生電容。該等空橋可從電極墊區域延伸至射頻元件的各種部件。該等空橋可由導電材料形成，該導電材料是由電沉積或電鍍技術所施加，諸如金（Au）電鍍。
第3A圖是根據本發明之一實施例的射頻積體電路300的剖面視圖，該射頻積體電路300包括在射頻基板315上形成的接地共平面波導件。類似於射頻積體電路200，射頻積體電路300可包括具有多晶陶瓷材料的多晶核心310，該材料諸如多晶氮化鋁（AlN）。一些實施例中，多晶核心310可薄化以減少多晶核心310的熱阻力。例如，多晶核心310可薄化至具有小於約100mm、小於約50mm、小於約25mm、或更薄的厚度。插層結構320可形成於多晶核心310上。插層結構320與多晶核心310可一起形成射頻基板315。插層結構320可包括第一黏著層（例如TEOS或氧化矽層）、導電層（例如多晶矽層）、第二黏著層（例如TEOS或氧化矽層）、及阻障層（例如氮化矽層）。該插層結構320也可包括接合層（例如氧化矽層）以及實質單晶層（例如單晶矽層）。如參考第1圖所討論，插層結構220中的一或多層（例如，第一黏著層、導電層、第二黏著層、及阻障層）可包覆多晶核心310。
類似於射頻積體電路200，射頻積體電路300可包括一或多個磊晶層330（諸如一或多個GaN層）以及二維電子氣體（2DEG）誘導層340。射頻積體電路300也可包括在2DEG誘導層340上形成的一或多個電晶體。該等電晶體可包括FET，該FET包括源極350、閘極360、及汲極370。汲極370可連接至2DEG誘導層340。閘極360可為多重場板閘極，該閘極透過閘極介電質380與2DEG誘導層340隔離。該等電晶體可由插層介電質390包覆。該射頻積體電路300也可包括在磊晶層330上形成的共平面波導件（並未顯示於第3A圖中）。
第2圖中所示的射頻積體電路200中，FET可具有相對大的接地電感。為了減少接地電感，射頻積體電路300中的插層結構320可包括嵌在插層結構320的阻障層中的一或多個金屬層。可蝕刻一或多個孔洞穿過2DEG誘導層340與磊晶層330直到插層結構320，且該等孔洞可填有導電材料（諸如金屬），以形成一或多個大型介層窗352。FET的源極350可透過該一或多個大型介層窗352耦接至嵌在阻障層中的一或多個金屬層。一些實施例中，厚金屬層（例如從0.1mm至約10mm厚）可嵌在阻障層中，使得金屬層的電阻可為非常小。一些實施例中，複數個較薄的金屬層可嵌在阻障層中，以減少金屬層的電阻，其中複數個金屬層的每一者可由阻障次層（諸如薄SiN層）分開。
第3B圖是根據本發明之一些實施例說明射頻基板315的簡化示意剖面圖。射頻基板315包括核心310與嵌有金屬層的插層320。插層320可包括第一黏著層321（例如SiO2 ）、導電層322（例如多晶矽）、第二黏著層323（例如SiO2 ）、阻障層、接合層328（例如SiO2 ）、以及實質單晶層329（例如矽）。阻障層可包括第一介電層324（例如氮化矽）、第二介電層325（例如氮化矽）、第三介電層327（例如氮化矽）、以及金屬層326，該金屬層326夾在第二介電層325與第三介電層327之間。一些實施例中，第二介電層325與金屬層326之組合可重複N次。
如第3A圖所說明，因為FET的源極350透過一或多個短但大型的介層窗352而連接至嵌在插層結構320之阻障層中的一或多個金屬層326，所以從源極到接地端的電感可顯著地減少。因此，具有接地共平面波導件的射頻積體電路300可為能夠在比第2圖所說明之射頻積體電路200更高的頻率下操作。如前文所述，基板與磊晶層之間的CTE匹配實現極低的缺陷密度元件層、實現在順應性模板材料上生長更大範圍的厚度的能力、以及實現改善的熱效能。藉由在嵌有金屬層326的插層320上方磊晶生長GaN層330，可確保GaN層330的厚度是均勻的（例如，厚度差異可控制在3%以內、或1nm以內），使得接地平面平行於共平面波導件。這對於達成共平面波導件的低阻抗而言可為重要的。
第4圖是根據本發明之一實施例的射頻積體電路400的剖面視圖，該射頻積體電路400包括在射頻基板415上形成的共平面波導件，該射頻基板415具有背側介層窗與金屬。該射頻積體電路400可類似於第3A圖中所說明的射頻積體電路300，且可包括具有多晶陶瓷材料的多晶核心410，該材料諸如多晶氮化鋁（AlN）。一些實施例中，多晶核心410可薄化至具有小於約100mm、小於約50mm、小於約25mm、或更薄的厚度。插層結構420與插層結構220或插層結構320類似，可形成於多晶核心410上。如參考第1圖所論述，插層結構420中的一或多層（例如第一黏著層、導電層、第二黏著層、及阻障層）可包覆多晶核心410。
射頻積體電路400也可包括一或多個磊晶層430（諸如一或多個GaN層）以及二維電子氣體（2DEG）誘導層440。該射頻積體電路400也可包括形成於該2DEG誘導層440上的一或多個電晶體。該等電晶體可包括FET，該FET包括源極450、閘極460、及汲極470。汲極470可連接至2DEG誘導層440。閘極460可為多重場板閘極，該閘極透過閘極介電質480與2DEG誘導層440隔離。該等電晶體可由插層介電質490包覆。可蝕刻一或多個孔洞穿過2DEG誘導層440與磊晶層430直到插層結構420，且該等孔洞可填有導電材料（諸如金屬），以形成介層窗452。
在射頻積體電路400中，多晶核心410也可包括複數個印壓部412，該複數個印壓部412是在多晶陶瓷核心410的與第一黏著層相對的表面（例如底表面）上。陶瓷核心410在對應複數個印壓部412之位置處的厚度可減少至例如小於10mm，這是由於有印壓部所致。一些實施例中，印壓部412可在壓製期間預先形成於多晶核心410中。一些實施例中，可透過濕蝕刻或乾蝕刻在多晶核心410中形成印壓部412。可在多晶核心410及/或插層結構420中蝕刻穿透孔洞414，其位置對應複數個印壓部412。因為在對應複數個印壓部412之位置的多晶核心410的厚度由於印壓部412而減少，所以穿透孔洞414可相對易於蝕刻。
射頻積體電路400可包括背側金屬層416及穿透孔洞414，該背側金屬層416形成於多晶核心410的相對於第一黏著層的(底)表面上，且填充複數個印壓部412，該等穿透孔洞414是在對應複數個印壓部412的位置處蝕刻於多晶核心410及/或插層結構420中。該金屬填充的印壓部412形成背側介層窗413。因此，源極450可透過介層窗452與背側介層窗413而接觸背側金屬層416。背側金屬層416及/或一或多個金屬層(嵌在位於插層420內之阻障層(視情況任選)中)可接地。就此而言，源極450可具有非常低的對接地平面的電感，且射頻積體電路400可在比第3A圖中所說明的射頻積體電路300還要更高的頻率下操作。再者，由於背側金屬層416之故，在射頻積體電路400中可不需要空橋。
第5圖是射頻積體電路400的平面圖，該射頻積體電路400包括形成在第4圖所示的具有背側介層窗413的射頻基板415上的共平面波導件。第5圖顯示背側介層窗413可形成在源極區域450下方。
第6圖是根據本發明之一實施例的射頻積體電路600的剖面視圖，該射頻積體電路600包括形成在具有背側接地平面的射頻基板615上的共平面波導件。射頻積體電路600可類似於第4圖所說明的射頻積體電路400，且可包括具有多晶陶瓷材料的多晶核心610，該材料諸如多晶氮化鋁（AlN）。一些實施例中，多晶核心610可薄化至具有小於約100mm、小於約50mm、小於約25mm、或更薄的厚度。插層結構620與插層結構220、插層結構320、或插層結構420類似，可形成於多晶核心610上。如參考第1圖所論述，插層結構620中的一或多層（例如，第一黏著層、導電層、第二黏著層、及阻障層）可包覆多晶核心610。
射頻積體電路600也可包括一或多個磊晶層630（諸如一或多個GaN層）以及二維電子氣體（2DEG）誘導層640。射頻積體電路600也可包括在該2DEG誘導層640上形成的一或多個電晶體。該等電晶體可包括FET，該FET包括源極650、閘極660、及汲極670。汲極670可連接至2DEG誘導層640。閘極660可為多重場板閘極，該閘極透過閘極介電質680與2DEG誘導層640隔離。該等電晶體可由插層介電質690包覆。可蝕刻複數個孔洞穿過2DEG誘導層640與磊晶層630直到插層結構620，且該等孔洞可填有導電材料（諸如金屬），以形成連接至源極650的介層窗652。
在射頻積體電路600中，多晶核心610可包括複數個印壓部612，該複數個印壓部612是在多晶陶瓷核心610的與第一黏著層相對的（底）表面上。在對應複數個印壓部612之位置中的陶瓷核心的厚度可減少至例如小於10mm，這是由於印壓部所致。一些實施例中，印壓部612可在壓製期間預先形成於多晶核心610中。一些實施例中，可透過濕蝕刻或乾蝕刻在多晶核心610中形成印壓部612。可在多晶核心610及/或插層結構620中蝕刻穿透孔洞614，其位置對應複數個印壓部612。因為在對應複數個印壓部612之位置的多晶核心610的厚度由於印壓部612而減少，所以穿透孔洞614可相對易於蝕刻。在射頻積體電路600中的該複數個印壓部612所具有的水平尺寸可遠大於FET的水平尺寸。例如，在射頻積體電路600中的該複數個印壓部612的尺寸可大於FET之寬度。就此而言，在對應複數個印壓部612的位置的多晶核心610及/或插層結構620中蝕刻的穿透孔洞可能是大的，諸如大於FET之面積。
射頻積體電路600可包括背側金屬層616及穿透孔洞614，該背側金屬層616形成於多晶核心610的相對於第一黏著層的(底)表面上，且填充複數個印壓部612，該等穿透孔洞614是在對應複數個印壓部612的位置處蝕刻於多晶核心610及/或插層結構620中而形成背側介層窗613，使得源極650可透過介層窗652與背側介層窗613而接觸背側金屬層616。因為背側介層窗613的面積可大於FET的面積，所以FET下方的區域的背側可填有背側金屬而無多晶核心殘留。背側金屬層616可接地。就此而言，源極650可具有遠低於第4圖中所說明的射頻積體電路400的源極450的對接地平面的電感，且射頻積體電路600可在遠高於射頻積體電路400的頻率下 操作。再者，如在射頻積體電路400中那樣，在射頻積體電路600中可不需要空橋。
第7圖是射頻積體電路600的平面視圖，該射頻積體電路600包括形成在第6圖所示的具有背側接地平面的射頻基板615上的共平面波導件。第7圖顯示背側介層窗613可形成在FET的整個區域下方。
第8圖是根據本發明之一實施例的射頻基板移除後的射頻積體電路800的剖面視圖，該射頻積體電路800包括在具有背側金屬層816的射頻基板上形成的共平面波導件。類似於第6圖中所說明的射頻積體電路600，背側金屬層816可透過一或多個介層窗652連接至源極650，因此可作為接地板。如第8圖所示，一些實施例中，射頻基板可完全從射頻積體電路800移除，這可進一步減少射頻積體電路800的熱阻力，且也可有益於封裝(例如，改善背側焊接均勻度)。在具有各種厚度的磊晶層的射頻積體電路800中可移除多晶核心610。在具有厚磊晶層630的射頻積體電路800中，背側金屬層816及磊晶層630可形成接地共平面波導件的一部分。在具有厚磊晶層630且多晶核心610移除的射頻積體電路800中，可消除來自基板與插層的熱阻力，且背側金屬層816可提供非常低電感的接地路徑。
第9圖是簡化的流程圖，說明根據本發明之一些實施例的形成射頻積體電路的方法900。方法900可包括下述步驟：提供多晶陶瓷核心(902)以及形成耦接至 該多晶陶瓷核心的插層結構(904)。該插層結構可包括：第一氧化矽層，耦接至該多晶陶瓷核心；多晶矽層，耦接至該第一氧化矽層；第二氧化矽層，耦接至該多晶矽層；阻障層，耦接至該第二氧化矽層；第三氧化矽層，耦接至該阻障層；以及實質單晶矽層，耦接至該第三氧化矽層。
該方法900可進一步包括下述步驟：生長耦接至該實質單晶矽層的磊晶GaN層(906)，以及生長耦接至該磊晶GaN層的二維電子氣體(2DEG)誘導層(908)。該方法900可進一步包括下述步驟：形成耦接至該2DEG誘導層之第一區域的汲極(910)；形成耦接至該2DEG誘導層之第二區域的源極(912)；形成耦接至該2DEG誘導層之第三區域的閘極介電層(914)；以及形成耦接至該閘極介電層的閘極(916)。
應認識到，在第9圖中說明的特定步驟提供根據本發明之一實施例的形成射頻積體電路的特定方法。也可根據替代性實施例執行其他的步驟序列。例如，本發明的替代性實施例可以不同順序執行上文概述的步驟。再者，第9圖中說明的個別步驟可包括多個次步驟，可以各種序列執行該等次步驟，只要對個別步驟而言是適當的即可。再者，取決於特定應用，可增加額外步驟或移除步驟。本領域中具有通常知識者會了解有許多變化形式、修飾形式、及替代形式。
儘管已按照層描述一些實施例，但應了解術語「層」是意味一層可包括許多次層，該等次層堆積而形成 目標的層。因此，不希望術語「層」是標注由單一材料組成的單一層，而是涵蓋以複合方式層疊而形成期望結構的一或多種材料。本領域中具有通常知識者會了解有許多變化形式、修飾形式、及替代形式。
應了解，本文所述之範例與實施例是僅為說明目的，且對本領域中具有通常知識者提示了按照該範例與實施例的各種修飾或改變，該修飾或改變涵蓋在此申請案的精神與權限內以及所附之申請專利範圍的範疇內。
100:經規劃基板
110:核心
112:第一黏著層
114:導電層
116:第二黏著層
118:阻障層
120:接合層
122:單晶層
130:GaN磊晶層
200:射頻積體電路
210:多晶核心
215:射頻基板
220:插層結構
230:磊晶層
240‧‧‧二維電子氣體誘導層250‧‧‧源極260‧‧‧閘極270‧‧‧汲極280‧‧‧閘極介電質290‧‧‧插層介電質300‧‧‧射頻積體電路310‧‧‧陶瓷核心315‧‧‧射頻基板320‧‧‧插層結構321‧‧‧第一黏著層322‧‧‧導電層323‧‧‧第二黏著層324‧‧‧第一介電層325‧‧‧第二介電層326‧‧‧金屬層327‧‧‧第三介電層328‧‧‧接合層329‧‧‧實質單晶層330‧‧‧磊晶層340‧‧‧二維電子氣體誘導層350‧‧‧源極352‧‧‧介層窗360‧‧‧閘極
370:汲極
380:閘極介電質
390:插層介電質
400:射頻積體電路
410:陶瓷核心
412:印壓部
413:背側介層窗
414:穿透孔洞
415:射頻基板
416:背側金屬層
420:插層結構
430:磊晶層
440:二維電子氣體誘導層
450:源極
452:介層窗
460:閘極
470:汲極
480:閘極介電質
490:插層介電質
600:射頻積體電路
610:陶瓷核心
612:印壓部
613:背側介層窗
614:穿透孔洞
615:射頻基板
616:背側金屬層
620:插層結構
630:磊晶層
640:二維電子氣體誘導層
650:源極
652:介層窗
660:閘極
670:汲極
680:閘極介電質
690:插層介電質
800:射頻積體電路
816:背側金屬層
900:方法
902-916:步驟
第1圖是說明根據本發明之實施例的經規劃基板結構的簡化示意圖。
第2圖是根據本發明之實施例的在經規劃基板上形成的射頻（RF）積體電路的剖面視圖。
第3A圖是根據本發明之另一實施例的在經規劃基板上的射頻積體電路的剖面視圖。
第3B圖是根據本發明之一些實施例的射頻基板的剖面圖。
第4圖是根據本發明之實施例的在經規劃基板上形成的射頻積體電路的剖面視圖，該基板具有背側介層窗與背側金屬層。
第5圖是根據本發明之一些實施例的顯示於第4圖中的射頻積體電路的平面視圖。
第6圖是根據本發明之實施例的在具有背側接地平面的經規劃基板上所形成的射頻積體電路的剖面視圖。
第7圖是根據本發明之一些實施例的顯示於第6圖中的射頻積體電路的平面視圖。
第8圖是根據本發明之另一實施例的射頻積體電路的剖面視圖。
第9圖是說明根據本發明之一些實施例的形成射頻積體電路的方法的簡化流程圖。
國內寄存資訊 (請依寄存機構、日期、號碼順序註記) 無
國外寄存資訊 (請依寄存國家、機構、日期、號碼順序註記) 無
300‧‧‧射頻積體電路
310‧‧‧陶瓷核心
315‧‧‧射頻基板
320‧‧‧插層結構
330‧‧‧磊晶層
340‧‧‧二維電子氣體誘導層
350‧‧‧源極
352‧‧‧介層窗
360‧‧‧閘極
370‧‧‧汲極
380‧‧‧閘極介電質
390‧‧‧插層介電質

Claims (20)

  1. 一種用於射頻（RF）元件的基板，包括： 一多晶陶瓷核心；及一插層結構，包括：一第一氧化矽層，耦接至該多晶陶瓷核心；一多晶矽層，耦接至該第一氧化矽層；一第二氧化矽層，耦接至該多晶矽層；一阻障層，耦接至該第二氧化矽層；一第三氧化矽層，耦接至該阻障層；及一實質單晶矽層，耦接至該第三氧化矽層。
  2. 如請求項1所述之基板，其中該多晶陶瓷核心包括氮化鋁。
  3. 如請求項1所述之基板，其中該第三氧化矽層的一厚度小於約250nm。
  4. 如請求項1所述之基板，其中該多晶陶瓷核心具有小於或等於約25µm的一厚度。
  5. 如請求項1所述之基板，進一步包括： 一磊晶氮化鎵（GaN）層，耦接至該實質單晶矽層；及 一共平面波導件，形成於該磊晶GaN層上。
  6. 如請求項5所述之基板，進一步包括： 一二維電子氣體（2DEG）誘導層，耦接至該磊晶GaN層；及 一場效電晶體（FET），包括： 一汲極，耦接至該2DEG誘導層之一第一區域； 一源極，耦接至該2DEG誘導層之一第二區域； 一閘極介電層，耦接至該2DEG誘導層之一第三區域；及 一閘極，耦接至該閘極介電層。
  7. 如請求項6所述之基板，其中該阻障層包括： 一第一氮化矽層，耦接至該第二氧化矽層； 一金屬層，耦接至該第一氮化矽層；及 一第二氮化矽層，耦接至該金屬層。
  8. 如請求項7所述之基板，進一步包括穿過該磊晶GaN層與該2DEG誘導層的一第一介層窗，該第一介層窗將該源極耦接至該金屬層，其中該金屬層連接至接地端。
  9. 如請求項8所述之基板，其中該多晶陶瓷核心包括一印壓部，該印壓部位於該多晶陶瓷核心的相對於該第一氧化矽層的一表面上，該基板進一步包括： 一第二介層窗，在對應該印壓部的一位置中穿過該多晶陶瓷核心；及 一背側金屬層，耦接至該多晶陶瓷核心的該表面且填充該第二介層窗，其中該第二介層窗將該FET的該源極連接至該背側金屬層，且其中該背側金屬層連接至接地端。
  10. 如請求項9所述之基板，其中在對應該印壓部的位置處該多晶陶瓷核心的一厚度小於10µm
  11. 如請求項9所述之基板，其中該印壓部的一寬度大於該FET的一寬度。
  12. 一種射頻（RF）元件，包括： 一多晶陶瓷核心；一插層結構，包括：一第一氧化矽層，耦接至該多晶陶瓷核心；一多晶矽層，耦接至該第一氧化矽層；一第二氧化矽層，耦接至該多晶矽層；一第一氮化矽層，耦接至該第二氧化矽層；一金屬層，耦接至該第一氮化矽層；一第二氮化矽層，耦接至該金屬層；一第三氧化矽層，耦接至該第二氮化矽層；及 一實質單晶矽層，耦接至該第三氧化矽層； 一磊晶氮化鎵（GaN）層，耦接至該實質單晶矽層；一二維電子氣體（2DEG）誘導層，耦接至該磊晶GaN層；一場效電晶體（FET），包括：一汲極，耦接至該2DEG誘導層之一第一區域；一源極，耦接至該2DEG誘導層之一第二區域；一閘極介電層，耦接至該2DEG誘導層之一第三區域；及一閘極，耦接至該閘極介電層；及一第一介層窗，穿過該磊晶GaN層與該2DEG誘導層，該第一介層窗將該源極耦接至該插層結構的該金屬層，其中該金屬層連接至接地端。
  13. 如請求項12所述之射頻元件，進一步包括：一波導件，耦接至該磊晶GaN層。
  14. 如請求項12所述之射頻元件，其中該第三氧化矽層的厚度等於或小於約250nm。
  15. 如請求項12所述之射頻元件，其中該多晶陶瓷核心具有小於或等於約25µm的一厚度。
  16. 如請求項12所述之射頻元件，其中該多晶陶瓷核心包括一印壓部，該印壓部位於該多晶陶瓷核心的相對於該第一氧化矽層的一表面上，該射頻元件進一步包括： 一第二介層窗，在對應該印壓部的位置穿過該多晶陶瓷核心；及一背側金屬層，耦接至該多晶陶瓷核心的該表面且填充該第二介層窗，其中該第二介層窗將該FET的該源極連接至該背側金屬層，且其中該背側金屬層連接至接地端。
  17. 一種製造射頻（RF）元件的方法，該方法包括下述步驟： 提供一多晶陶瓷核心； 形成耦接至該多晶陶瓷核心的一插層結構，該插層結構包括： 一第一氧化矽層，耦接至該多晶陶瓷核心； 一多晶矽層，耦接至該第一氧化矽層； 一第二氧化矽層，耦接至該多晶矽層； 一阻障層，耦接至該第二氧化矽層； 一第三氧化矽層，耦接至該阻障層；以及 一實質單晶矽層，耦接至該第三氧化矽層； 生長耦接至該實質單晶矽層的一磊晶GaN層； 生長耦接至該磊晶GaN層的一二維電子氣體（2DEG）誘導層；及 形成一場效電晶體（FET），該場效電晶體包括： 一汲極，耦接至該2DEG誘導層之一第一區域； 一源極，耦接至該2DEG誘導層之一第二區域； 一閘極介電層，耦接至該2DEG誘導層之一第三區域；及 一閘極，耦接至該閘極介電層。
  18. 如請求項17所述之方法，其中形成該阻障層包括下述步驟： 形成耦接至該第二氧化矽層的一第一氮化矽層； 形成耦接至該第一氮化矽層的一金屬層；及 形成耦接至該金屬層的一第二氮化矽層。
  19. 如請求項18所述之方法，進一步包括下述步驟： 形成穿過該2DEG誘導層與該磊晶GaN層的一第一介層窗，其中該第一介層窗將該源極連接至該金屬層，且該金屬層連接至接地端。
  20. 如請求項17所述之方法，其中該多晶陶瓷核心包括一印壓部，該印壓部位於該多晶陶瓷核心的相對於該第一氧化矽層的一表面上，且該方法進一步包括下述步驟： 形成一第二介層窗，該第二介層窗在對應該印壓部的位置穿過該多晶陶瓷核心；及 形成一背側金屬層，該背側金屬層耦接至該多晶陶瓷核心的該表面且填充該第二介層窗，其中該第二介層窗將該FET的該源極連接至該背側金屬層，且其中該背側金屬層連接至接地端。
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Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10290674B2 (en) 2016-04-22 2019-05-14 QROMIS, Inc. Engineered substrate including light emitting diode and power circuitry
US10622468B2 (en) 2017-02-21 2020-04-14 QROMIS, Inc. RF device integrated on an engineered substrate
US10399905B2 (en) * 2017-08-31 2019-09-03 Corning Incorporated Ceramic housing with texture
US10734303B2 (en) 2017-11-06 2020-08-04 QROMIS, Inc. Power and RF devices implemented using an engineered substrate structure
US10686037B2 (en) * 2018-07-19 2020-06-16 Vanguard International Semiconductor Corporation Semiconductor structure with insulating substrate and fabricating method thereof
JP7070848B2 (ja) * 2018-07-26 2022-05-18 住友電工デバイス・イノベーション株式会社 半導体装置の製造方法
US11430873B2 (en) * 2018-09-29 2022-08-30 Intel Corporation Self aligned gate connected plates for group III-Nitride devices and methods of fabrication
CN111009530A (zh) * 2018-10-08 2020-04-14 世界先进积体电路股份有限公司 半导体结构以及制造方法
US10971612B2 (en) 2019-06-13 2021-04-06 Cree, Inc. High electron mobility transistors and power amplifiers including said transistors having improved performance and reliability
US10923585B2 (en) 2019-06-13 2021-02-16 Cree, Inc. High electron mobility transistors having improved contact spacing and/or improved contact vias
JP7429522B2 (ja) * 2019-11-22 2024-02-08 住友化学株式会社 Ｉｉｉ族窒化物積層基板および半導体素子
WO2021250991A1 (ja) * 2020-06-09 2021-12-16 信越化学工業株式会社 Ｉｉｉ族窒化物系エピタキシャル成長用基板とその製造方法
JP2021195299A (ja) * 2020-06-09 2021-12-27 信越化学工業株式会社 Ｉｉｉ族窒化物系エピタキシャル成長用基板とその製造方法
JP7688350B2 (ja) * 2021-04-29 2025-06-04 株式会社デンソー 半導体チップの製造方法
EP4354489A4 (en) * 2021-06-08 2025-05-14 Shin-Etsu Handotai Co., Ltd. Nitride semiconductor substrate and method for producing the same
JP7711608B2 (ja) * 2021-12-21 2025-07-23 信越半導体株式会社 窒化物半導体基板の製造方法
US20250059676A1 (en) * 2021-12-21 2025-02-20 Shin-Etsu Handotai Co., Ltd. Nitride semiconductor substrate and method for producing nitride semiconductor substrate
FR3152915A1 (fr) * 2023-09-07 2025-03-14 Stmicroelectronics International N.V. Dispositif électronique

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080308897A1 (en) * 2007-06-15 2008-12-18 Semiconductor Energy Laboratory Co., Ltd. Substrate for manufacturing semiconductor device and manufacturing method thereof
US9023688B1 (en) * 2013-06-09 2015-05-05 Monolithic 3D Inc. Method of processing a semiconductor device

Family Cites Families (44)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0356212B1 (en) * 1988-08-25 1993-04-28 Matsushita Electric Industrial Co., Ltd. Thin-film capacitor and method of manufacturing a hybrid microwave integrated circuit
US6562127B1 (en) * 2002-01-16 2003-05-13 The United States Of America As Represented By The Secretary Of The Navy Method of making mosaic array of thin semiconductor material of large substrates
US7078743B2 (en) * 2003-05-15 2006-07-18 Matsushita Electric Industrial Co., Ltd. Field effect transistor semiconductor device
FR2857983B1 (fr) * 2003-07-24 2005-09-02 Soitec Silicon On Insulator Procede de fabrication d'une couche epitaxiee
JP5364368B2 (ja) * 2005-04-21 2013-12-11 エイオーネックス・テクノロジーズ・インコーポレイテッド 基板の製造方法
US7420226B2 (en) * 2005-06-17 2008-09-02 Northrop Grumman Corporation Method for integrating silicon CMOS and AlGaN/GaN wideband amplifiers on engineered substrates
CN101233394B (zh) 2005-07-27 2014-02-26 株式会社半导体能源研究所 半导体装置
JP2007142144A (ja) * 2005-11-18 2007-06-07 Matsushita Electric Ind Co Ltd 電界効果トランジスタ集積回路及びその製造方法
EP1969635B1 (en) * 2005-12-02 2017-07-19 Infineon Technologies Americas Corp. Gallium nitride material devices and associated methods
FR2917232B1 (fr) * 2007-06-06 2009-10-09 Soitec Silicon On Insulator Procede de fabrication d'une structure pour epitaxie sans zone d'exclusion.
US20090278233A1 (en) 2007-07-26 2009-11-12 Pinnington Thomas Henry Bonded intermediate substrate and method of making same
US20100117118A1 (en) * 2008-08-07 2010-05-13 Dabiran Amir M High electron mobility heterojunction device
EP2394299B8 (en) 2009-02-03 2017-01-25 NXP USA, Inc. Semiconductor structure and a method for manufacturing a semiconductor structure
US9012253B2 (en) * 2009-12-16 2015-04-21 Micron Technology, Inc. Gallium nitride wafer substrate for solid state lighting devices, and associated systems and methods
JP5668339B2 (ja) * 2010-06-30 2015-02-12 住友電気工業株式会社 半導体装置の製造方法
US8809987B2 (en) * 2010-07-06 2014-08-19 The Hong Kong University Of Science And Technology Normally-off III-nitride metal-2DEG tunnel junction field-effect transistors
US8339790B2 (en) * 2010-09-10 2012-12-25 Raytheon Company Monolithic microwave integrated circuit
US8546165B2 (en) 2010-11-02 2013-10-01 Tsmc Solid State Lighting Ltd. Forming light-emitting diodes using seed particles
CN103329256B (zh) * 2010-12-15 2016-09-21 宜普电源转换公司 具有后表面隔离的半导体装置
US8697541B1 (en) * 2010-12-24 2014-04-15 Ananda H. Kumar Methods and structures for preparing single crystal silicon wafers for use as substrates for epitaxial growth of crack-free gallium nitride films and devices
JP5620812B2 (ja) 2010-12-27 2014-11-05 ルネサスエレクトロニクス株式会社 高周波モジュールおよび無線通信システム
US8916483B2 (en) 2012-03-09 2014-12-23 Soitec Methods of forming semiconductor structures including III-V semiconductor material using substrates comprising molybdenum
CN103390643A (zh) * 2012-05-11 2013-11-13 无锡派腾微纳米科技有限公司 一种氮化镓功率场效应晶体管
JP2012256930A (ja) * 2012-08-22 2012-12-27 Toshiba Corp 半導体装置
TWI588955B (zh) * 2012-09-24 2017-06-21 索泰克公司 使用多重底材形成iii-v族半導體結構之方法及應用此等方法所製作之半導體元件
US9082692B2 (en) 2013-01-02 2015-07-14 Micron Technology, Inc. Engineered substrate assemblies with epitaxial templates and related systems, methods, and devices
US9343562B2 (en) 2013-12-06 2016-05-17 Infineon Technologies Americas Corp. Dual-gated group III-V merged transistor
JP6534791B2 (ja) * 2013-12-16 2019-06-26 ルネサスエレクトロニクス株式会社 半導体装置
KR20160124796A (ko) * 2014-02-21 2016-10-28 신에쓰 가가꾸 고교 가부시끼가이샤 복합 기판
CN106033724A (zh) * 2015-03-09 2016-10-19 中国科学院苏州纳米技术与纳米仿生研究所 Iii族氮化物增强型hemt及其制备方法
US9997391B2 (en) * 2015-10-19 2018-06-12 QROMIS, Inc. Lift off process for chip scale package solid state devices on engineered substrate
US9960262B2 (en) 2016-02-25 2018-05-01 Raytheon Company Group III—nitride double-heterojunction field effect transistor
US10755986B2 (en) * 2016-03-29 2020-08-25 QROMIS, Inc. Aluminum nitride based Silicon-on-Insulator substrate structure
US10290674B2 (en) * 2016-04-22 2019-05-14 QROMIS, Inc. Engineered substrate including light emitting diode and power circuitry
US10679852B2 (en) * 2016-06-13 2020-06-09 QROMIS, Inc. Multi-deposition process for high quality gallium nitride device manufacturing
US10297445B2 (en) * 2016-06-14 2019-05-21 QROMIS, Inc. Engineered substrate structure for power and RF applications
TWI894863B (zh) * 2016-06-14 2025-08-21 美商克若密斯股份有限公司 用於功率及rf應用的工程基板結構
US10510582B2 (en) * 2016-06-14 2019-12-17 QROMIS, Inc. Engineered substrate structure
TWI795293B (zh) * 2016-06-24 2023-03-01 美商克若密斯股份有限公司 工程基板結構
CN115775719A (zh) * 2016-08-23 2023-03-10 克罗米斯有限公司 集成有工程化衬底的电子功率器件
US10438792B2 (en) 2016-10-20 2019-10-08 QROMIS, Inc. Methods for integration of elemental and compound semiconductors on a ceramic substrate
EP3552238A4 (en) * 2016-12-06 2020-11-04 Qromis, Inc. HIGH MOBILITY ELECTRONIC HORIZONTAL TRANSISTOR WITH INTEGRATED LEVEL DIODE
US10204778B2 (en) * 2016-12-28 2019-02-12 QROMIS, Inc. Method and system for vertical power devices
US10622468B2 (en) 2017-02-21 2020-04-14 QROMIS, Inc. RF device integrated on an engineered substrate

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080308897A1 (en) * 2007-06-15 2008-12-18 Semiconductor Energy Laboratory Co., Ltd. Substrate for manufacturing semiconductor device and manufacturing method thereof
US9023688B1 (en) * 2013-06-09 2015-05-05 Monolithic 3D Inc. Method of processing a semiconductor device

Also Published As

Publication number Publication date
CN110383420B (zh) 2023-11-28
US11121244B2 (en) 2021-09-14
US10622468B2 (en) 2020-04-14
KR102702119B1 (ko) 2024-09-03
US20180240902A1 (en) 2018-08-23
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US11271101B2 (en) 2022-03-08
TW202209437A (zh) 2022-03-01
JP7190244B2 (ja) 2022-12-15
TW201837990A (zh) 2018-10-16
JP7550202B2 (ja) 2024-09-12
SG11201907481PA (en) 2019-09-27
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KR102559594B1 (ko) 2023-07-25
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TWI803054B (zh) 2023-05-21

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