TWI749099B - 碳基膜之自限性循環蝕刻方法 - Google Patents
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Abstract
本發明之實施例揭露一種碳基膜之循環蝕刻方法。根據一實施例,該方法包含提供包含碳基膜的基板、將該碳基膜暴露至氧化電漿藉此在該碳基膜上形成氧化層、之後將該活化層暴露至非氧化性之惰性氣體電漿藉此移除該氧化層並在該碳基膜上形成碳化表面層、及重覆將些暴露步驟至少一次。
Description
[交互參考之相關申請案]本申請案主張2016年11月9日申請之美國專利臨時申請案第62/419844號之優先權,將其所有內容包含於此作為參考。
本發明大致上係關於蝕刻半導體裝置中所用的薄膜,尤其關於碳基膜之循環蝕刻方法。
碳基膜廣泛地用於半導體業作為圖案化下方膜層用的遮罩。任何膜層的初始圖案化通常始於以微影製程在光阻中定義圖案,光阻通常為碳氫聚合物或碳氫高分子。接著將此圖案轉移至含矽薄膜及其他碳氫聚合物或氫化之非晶碳薄膜,其最終作為蝕刻最終膜層用之遮罩,最終膜層可為絕緣體如SiO2或導體如經摻雜的矽。
半導體裝置製造的良率取決於橫跨晶圓的全局關鍵尺寸(CD)及特徵部尺寸規模上的局部關鍵尺寸(CD)的控制;關鍵尺寸的一實例為欲蝕刻之線的寬度。第一種類型的關鍵尺寸(CD)通常被稱為全局關鍵尺寸(CD)均勻性(CDU)且受到某些因素的影響如中性活性物種的不均勻分佈及/或電漿離子與電子的不均勻分佈。第二種類型的關鍵尺寸(CD)通常取決於晶圓上的圖案佈局、特徵部是否為成群的或孤立的、及凹陷特徵部(即溝槽)是否為寬或窄。在傳統
的連續與脈動式電漿製程中難以控制此些不同的非均勻性,此乃因為針對蝕刻速率、輪廓控制、及均勻性之電漿物種與輸送至特徵部之能量之間的取捨。例如,來自富氧電漿之氧電漿自由基提供高蝕刻率但導致關鍵尺寸(CD)損失。
鑑於前述問題,本發明的一目的在於提供一種在經蝕刻之碳基膜中達到良好的全局與局部均勻性的方法。下面的本發明態樣可提供此些及/或其他目的。
本發明的第一態樣係關於一種碳基膜的循環蝕刻方法,此方法包含:(i)提供包含一碳基膜的一基板;(ii)將該碳基膜暴露至一第一製程氣體,藉此在該碳基膜上形成一活化層;(iii)將該活化層暴露至包含一電漿的一第二製程氣體,藉此移除該活化層並在該碳基膜上形成一碳化層,其中該電漿為一非活化惰性氣體;及(iv)重覆將該碳基膜暴露至該第一製程氣體與該第二製程氣體至少一次。
在一實施例中,其中該第一製程氣體包含藉著電漿激發由O2氣體所構成之一製程氣體所形成的一第一電漿。
在一實施例中,該第一製程氣體包含藉著電漿激發由O2氣體與一惰性氣體所構成之一製程氣體所形成的一第一電漿。
在一實施例中,該第一製程氣體包含藉著電漿激發包含O2氣體與Ar氣體之一製程氣體所形成的一第一電漿。
在一實施例中,該第二製程氣體包含藉著電漿激發由Ar氣體所構成之一製程氣體所形成的一第二電漿。
在一實施例中,該碳基膜包含一碳氫聚合物與一氫化之非晶碳中的至少一者。
在一實施例中,該碳基膜包含碳與氫且該碳化層至少實質上不含氫。
在一實施例中,一圖案化遮罩層係位於該碳基膜上方。
在一實施例中,該圖案化遮罩層包含:(i)包含矽之一抗反射塗層,其中該抗反射塗層係位於該碳基膜上;及(ii)位於該抗反射塗層上的一光阻層。
在一實施例中,形成該活化層與形成該碳化層皆為自限性製程。
在一實施例中,該碳基膜包含碳與氫,該方法更包含監測自該碳基膜所釋出之副產物的光發射以判斷該碳化層、該活化層、或該碳化層與該活化層兩者的特性。
在一實施例中,該碳化層的該特性包含該碳化層的一厚度。
在一實施例中,該活化層的該特性包含該活化層的一厚度。
在一實施例中,該方法更包含將該活化層暴露至一矽烷化劑藉此添加矽至該活化層。
在一實施例中,該矽烷化劑包含六甲基二矽氮烷。
在一實施例中,該方法更包含將該碳化表面層暴露至一矽烷化劑藉此添加矽至該碳化表面層。
在一實施例中,該矽烷化劑包含六甲基二矽氮烷。
在一實施例中,該方法更包含將該碳基膜暴露至一連續電漿而以一非自限性製程移除該碳基膜,其中該連續電漿係藉由電漿激發包含O2氣體與Ar氣體的一製程氣體所形成。
在一實施例中,該方法更包含變化該連續電漿中之O2與Ar氣體的相對含量。
本發明的第二態樣係關於一種碳基膜的循環蝕刻方法,此方法包含:(i)提供包含一碳基膜的一基板,其中一圖案化遮罩層係位於該碳基膜上方;(ii)藉由下面之(A)至(D)在該碳基膜中蝕刻複數凹陷特徵部:(A)將該碳基膜暴露至一第一電漿,藉此在該複數凹陷特徵部中之該碳基膜上形成一活化層;(B)將該活化層暴露至一矽烷化劑藉此添加矽至該活化層;之後(C)將該活化層暴露至一第二電漿,藉此移除該活化層並在該碳基膜上形成一碳化表面層;及(D)重覆該些暴露步驟至少一次。
100:實施例
102:方塊
104:方塊
106:方塊
108:方塊
300:實施例
302:方塊
304:方塊
400:實施例
402:方塊
500:實施例
502:方塊
600:程序
602:圖案化基板
604:上方層
606:第一暴露部分
608:步驟
610:實施例
612:實施例
614:實施例
616:實施例
618:實施例
620:實施例
622:第一活化層
624:側壁厚度
626:第二暴露部分
628:第二活化層
630:側壁厚度
632:第三暴露部分
634:側壁寬度
636:矽烷化側壁
638:第三活化層
700:實施例
702:方塊
被包含於本發明中並構成本發明之一部分的附圖例示了本發明的實施例,其與上面的發明大致說明以及下面的詳細說明共同解釋本發明。
圖1為將基板暴露至第一電漿與第二電漿之循環蝕刻方法之一實施例的流程圖。
圖2為循環蝕刻方法之一實施例的流程圖,此方法包含以二次離子質譜(SIMS)之光學發射光譜(OES)模擬(即OES-“SIMS”)監測蝕刻副產物。
圖3為循環蝕刻方法之一實施例的流程圖,此方法包含在將基板暴露至第一電漿後將基板暴露至矽烷化劑。
圖4為循環蝕刻方法之一實施例的流程圖,此方法包含在將基板暴露至第二電漿後將基板暴露至矽烷化劑。
圖5例示被暴露至能自基板之複數部分移除單層之連續電漿處理及暴露至矽烷化劑之基板的一實例。
圖6為循環蝕刻方法之一實施例的流程圖,此方法包含在將基板暴露至第一電漿前將基板暴露至連續電漿。
圖7之照片顯示根據本發明一實施例在一水平測試床電漿反應器中放置一對樣本。在圖7中被標示為「中」的樣本係大致上置於電漿室的中間而被標示為「上」的樣本係靠近電漿室的室壁。
圖8A為橫剖面SEM影像,其顯示以連續波電漿蝕刻之被標示為「上」之樣本中的緻密線。
圖8B為橫剖面SEM影像,其顯示以連續波電漿蝕刻之被標示為「中」之樣本中的緻密線。
圖8C為橫剖面SEM影像,其顯示以連續波電漿蝕刻之被標示為「上」之樣本中的孤立線。
圖8D為橫剖面SEM影像,其顯示以連續波模式蝕刻之被標示為「中」之樣本中的孤立線。
圖9A為橫剖面掃描式電子顯微鏡(SEM)影像,其顯示以所述之循環蝕刻方法之一實施例蝕刻且被標示為「上」之樣本中的緻密線。
圖9B為橫剖面SEM影像,其顯示以所述之循環蝕刻方法之一實施例蝕刻之被標示為「中」之樣本中的緻密線。
圖9C為橫剖面SEM影像,其顯示以所述之循環蝕刻方法之一實施例蝕刻之被標示為「上」之樣本中的孤立線。
圖9D為橫剖面SEM影像,其顯示以所述之循環蝕刻方法之一實施例蝕刻之被標示為「中」之樣本中的孤立線。
圖10概略顯示連續電漿蝕刻與根據本發明一實施例之循環蝕刻用的例示性電漿蝕刻參數。
圖11概略顯示利用根據本發明一實施例之OES-“SIMS”方法的機制研究。
下面的詳細說明參考附圖例示與本發明相符的例示性實施例。在詳細說明中的「一實施例」、「一例示性實施例」等代表所述的例示性實施例可包含一特定特徵、結構、或特性,但每一例示性實施例不一定必須包含該特定特徵、結構、或特性。又,此些類不必指涉相同的實施例。
文中所述的例示性實施例係提供用以作為說明目的而非限制性目的。在本發明範疇內可有其他實施例且可對例示性實施例進行修改。因此,詳細說明意不在限制本發明。本發明之範疇僅由下面的申請專利範圍及其等效物所定義。
下面例示性實施例的詳細說明當能完整披露本發明的大致本質,其他人應用熟知本領域中人的知識當能在毋須過度實驗且不脫離本發明範疇的情況下於輕易修改此類例示性實施例及/或使此類例示性實施例適用於各種應用。因此,此類適應及修改當落在基於文中教示與引導之例示性實施例的意義與等效物內。應瞭解,文中的用詞用語意在說明而非限制,因此文中的用詞用語應由熟知本領域之人在文中教示下予以解讀。
本發明之實施例說明利用一系列之自限性製程而達到良好全局與局部均勻性的方法。自限性製程對電漿蝕刻製程中的取捨問題(包含特徵部輪廓、蝕刻速率、選擇比、全局與特徵部相依的均勻性)提供解決方案。例如,一系列之自限性製程可包含活化基板表面以形成活化層的一製程步驟、及接著揮發活化層的另一製程步驟。每一製程步驟皆分別為自我限制性的。又,揮發僅自活化層釋出活化物種而不會釋出未活化物種。根據本發明實施例針對有機材料如碳基膜使用自限性製程能提供極所需的解決方案。
文中所用的「基板」一詞大致上指根據文中所述之實施例受到處理之物體。基板可包含裝置尤其是半導體或其他電子裝置之任何材料部分或結
構、或基礎基板結構上或上方的一膜層如薄膜。是以,基板不應限於任何特定的基礎結構、下方層或上方層、圖案化或未經圖案化,而應包含任何此類膜層或基礎結構、及膜層及/或基礎結構的任何組合。下面的說明可指涉特定類型的基板,但其僅為例示性而非限制性。
基板可包含碳基膜、鋁、鉻、銅、鎵、鍺、銦、矽、鈦、鎢、砷、磷、及其組合。基於基板的總重,基板可包含例如上至40重量%、50重量%、60重量%、70重量%、80重量%、90重量%、或100重量%的碳基膜。碳基膜可為非晶性的、半結晶的、或結晶性的。基於碳基膜的總原子含量,碳基膜可包含例如至少50原子%、60原子%、70原子%、80原子%、90原子%、95原子%的碳。碳基膜的實例包含但不限於碳氫聚合物、氫化的非晶碳、高度定向的熱解石墨、富勒烯(如巴基球、碳奈米管)、及其組合。碳氫聚合物可為聚烯烴(如聚乙烯、聚丙烯、聚丁烯、聚異丁烯、聚(4-甲基-1-戊烯)(PMP))、聚苯乙烯、聚(α-甲基苯乙烯)、或其共聚物。例示性的聚乙烯聚合物包含但不限於超高分子量之聚乙烯(UHMWPE)、高密度之聚乙烯(HDPE)、中密度之聚乙烯(MDPE)、低密度之聚乙烯(LDPE)、線性低密度之聚乙烯(LLDPE)、分支之低密度聚乙烯(BLDPE)、及超低密度之聚乙烯(ULDPE)。例示性的聚丙烯聚合物包含但不限於超高分子量之聚丙烯(UHMWPP)、等規聚丙烯(iPP)、間規聚丙烯(sPP)、具核的聚丙烯、具核的超高分子量聚丙烯、高結晶性聚丙烯(HCPP)、及高熔融強度聚丙烯(HMS-PP)。碳氫聚合物可為線性、分支、或交聯的。在碳氫聚合物為交聯的某些實施例中,聚合物鏈係藉由醚(C-O-C)基團所鏈結。基於碳的總數,經氫化的非晶碳可具有例如不多於70%、60%、50%、或40%的sp3混成程度。
碳基膜可以適合的沉積技術如電漿增強化學氣相沉積(PECVD)、或物理氣相沉積(PVD)(如藉由碳靶的離子束噴塗(IBS))、或旋塗沉積為薄層(如50-300nm、或100-200nm)。
在某些實施例中,圖案化遮罩層係位於碳基膜上方。圖案化遮罩層可包含與碳基膜接觸的抗反射塗層(ARC)、抗反射塗層(ARC)上的光阻層。圖案化遮罩層將部分之碳基膜暴露至電漿處理,電漿處理對圖案化遮罩層沒有影響。在某些實施例中,圖案化遮罩層有少量的沉積或蝕刻,但其可能不會影響第一電漿及第二電漿對碳基膜的處理。較佳地,圖案化遮罩層相較於下方之基板有高蝕刻選擇比。抗反射塗層(ARC)可包含二氧化鈦、氮化矽、二氧化矽、及其組合。較佳地,抗反射塗層(ARC)包含氮化矽、二氧化矽、或其組合之形式中的矽(如SiARC)。抗反射塗層(ARC)亦可為矽氧烷或其他含矽的聚合物或高分子。
在某些實施例中,基板可包含圖案化的表面,圖案化的表面可包含或可不包含可被暴露至電漿的不同薄膜類型。薄膜類型的組合對於移除製程可具有不同選擇比,如一薄膜類型在活化步驟期間可具有遠遠較高的氧化速率而在揮發期間可具有遠遠較高的蝕刻速率。以此方式,可針對部分基板進行單層(複數單層)移除但其他經裸露的膜層可能不會受到移除製程的實質改變。在微電子裝置製造期間所形成的結果可包含可突伸進入基板中或突伸出基板之結構的組合。該些部分可包含突伸進入基板中的溝槽、薄膜堆疊、塊狀物、或可自基板突伸的鰭、或其組合。結構(如薄膜堆疊、鰭)亦可包含可具有不同厚度或可不具有不同厚度的不同膜層。
圖1更詳細地說明電漿組成與特性。圖1例示交替在第一電漿與第二電漿之間暴露而移除基板之表面膜層之循環蝕刻方法的實施例100。循環數的範圍係介於10至120個循環之間,但此方法亦可以較少或較多循環作用。
在方塊102處,在電漿製程室中提供包含碳基膜的基板。
在方塊104處,將碳基膜暴露至第一電漿以在碳基膜上形成活化層。如上所述,第一步驟的目的在於活化基板的表面以形成後續可被揮發的活化層。在圖1之實施例中,方塊104以包含反應性物種-氧的電漿進行活化以將碳
氫膜暴露至離子與自由基兩者的通量。然而,亦可僅利用自由基源而不使用活化電漿來進行活化。方塊104的第一電漿可在電漿反應器中以電漿激發製程氣體所產生。在本發明的文義下,「電漿激發」一詞係指將能量源(如微波或RF(如ICP、CCP))施加至製程氣體藉此形成電漿。在基板上形成活化層的製程條件包含但不限於反應器壓力、功率、製程氣體組成、濃度、及暴露時間。文中所用之「暴露時間」一詞係指在循環的一步驟中基板被暴露至製程氣體及/或電漿的持續時間。例如,暴露時間可落在介於0.5秒至10秒之間的範圍內、介於1秒至5秒之間的範圍內、或介於其中的任何範圍內。對於低於0.5秒的暴露時間而言,循環之間的電漿特性可變得不一致。高於10秒的暴露時間可導致所揭露之方法的製程時間過長而使製造變得經濟上不可行。
對於具有10個循環、每一循環具有兩步驟且一次暴露時間為1秒的方法而言,總暴露時間為20秒。「總暴露時間」一詞係指每一循環中之每一步驟的暴露時間乘上循環數目所得到的暴露時間總和。反應器壓力例如可介於5-1,000mTorr之間、介於10-500mTorr之間、或較佳地介於20-200mTorr之間。在某些實施例中,在能量源為微波的情況中,可在介於300MHz至10GHz之間、或約2.45GHz的驅動頻率下將介於500-10,000W之間、或介於1,000-3,000W之間的功率施加至設於電漿反應器中的源電極。在某些實施例中,在能量源為射頻的情況中,可施加介於1-300W之間、介於5-100W之間、介於10-50W之間、或約15W的功率。射頻的頻率可落在介於10-30MHz之間的範圍內、介於12-15MHz之間的範圍內、或介於13-14MHz之間的範圍內。在某些實施例中,當將方法規模放大至落在介於30-300MHz之間的範圍內、或介於100-300MHz之間的範圍內之極高頻時,方法仍可依期望方式作用。
在某些實施例中,活化步驟的機制為物理蝕刻與化學蝕刻的組合。製程氣體包含一或多種活化氣體(如含氧氣體、含氮氣體、含鹵素氣體、或其組
合)及選擇性的一或多種稀釋氣體。在碳基膜上有上方之圖案化矽遮罩的實施例中,活化氣體可包含或可不包含含氟氣體(如CF4、C4F6、或C4F8)。在某些實施例中,活化氣體不包含含氟氣體,因為所得的電漿可蝕刻上方之圖案化矽遮罩層是以在蝕刻碳基膜時非為選擇性的。在某些實施例中,在含氟電漿存在時上方之遮罩層的蝕刻比碳基膜的蝕刻更慢,活化氣體可包含含氟氣體。在某些實施例中,製程氣體為100%的含氧氣體如O2氣體。在某些實施例中,製程氣體包含稀釋氣體,稀釋氣體可包含相對於活化氣體或電漿反應器內的材料為化學惰性的物種(較佳地為稀有氣體如Ar氣體、He氣體、Ne氣體、及Kr氣體)。在某些實施例中,製程氣體包含O2氣體與Ar氣體或由其所構成。基於製程氣體的總體積,O2/Ar之混合物可較缺乏及包含例如上至10體積%、8體積%、5體積%、3體積%、較佳地不超過1體積%的O2、或更較佳地不超過0.7體積%的O2。如上所述,在某些實施例中,將表面同時暴露至離子與氧兩者俾以同時發生氧化與揮發。在此些實施例中,當表面被暴露至離子與氧自由基兩者時,碳基膜的表面同時發生氧化與揮發。若暴露時間太長,則富含碳的上層會被蝕刻移除且製程回復到CW蝕刻製程而無法受惠於自我限制步驟。在某些實施例中,基於製程氣體的總體積,O2/Ar之混合物可富含且包含例如多於20體積%、25體積%、30體積%、或40體積%的O2。在此些實施例中的暴露時間可比較缺乏O2/Ar混合物的暴露時間更短。在其他實施例中,基於製程氣體的總體積,O2/Ar之混合物可包含介於約10體積%至約20體積%之間的O2。在某些實施例中,第一電漿可為包含O2氣體作為活化氣體的氧化電漿,且在碳基膜暴露至氧化電漿之後所形成的活化層係稱為氧化層。
活化層可藉由沉積、氧化、及/或鈍化機制所形成。在本發明的文義下,「活化層」一詞係指碳基膜的表面,此表面包含經吸附/沉積的活化自由基/離子及/或碳基膜與活化自由基/離子之間的反應產物。例如,當第一電漿包含
氧、氮、及/或鹵素時,活化層可分別包含氧(以O2及/或-OH的形式)、氮以N2及/或-NH2的形式)、及/或鹵素(以X2及/或C-X的形式,其中X為F、Cl、或Br)。活化層可具有飽和的氧、氮、及/或鹵素。活化自由基/離子的吸附可被限制至數個單層或甚至單一單層。基板表面的活化可為自我限制性的(即表面活化無法無限進行),因為基板表面上受到活化的物種會阻擋活化物種(如電漿自由基/離子)深入基板或貫穿至更深層及/或因為活化物種在更深入貫穿基板之前便已熄滅。簡言之,活化層的厚度可受限於電漿離子/自由基可擴散進入碳基膜的距離。活化層的厚度的範圍例如可介於0.1-20nm之間、介於0.5-15nm之間、或介於1-10nm之間。活化層的厚度可藉由二次離子質譜(SIMS)方法的光學發射光譜(OES)模擬(OES-“SIMS”)、掃描式電子顯微鏡、及穿透式電子顯微鏡所決定或量測。是以,除了化學特性/組成的差異之外,活化層可具有能與下方基板區別的不同物理特性(如在特定電漿條件下的蝕刻速率的差異)。
在第一電漿與第二電漿之間可進行一或多道氣體吹淨,但並非必須。較佳地,在第一電漿與第二電漿之間進行氣體吹淨俾使基板暴露至第二電漿時電漿反應器中不存在活化物種。在一實施例中,在活化步驟與揮發步驟之間吹淨製程氣體可包含施加連續真空(即無製程氣體流至電漿反應器中)。在其他實施例中,可流動稀釋氣體並達到可小於電漿製程壓力的反應器壓力而吹淨製程氣體。在進行吹淨的實施例中,吹淨時間可自第一電漿之熄滅量測至第二電漿之啟動。吹淨時間的範圍例如可介於0.5-10秒之間、介於1-8秒之間、或介於3-6秒之間。
在方塊106處,將活化層暴露至第二電漿藉此移除活化層並形成碳化層。在一實施例中,第二電漿之饋送氣體僅由一稀有氣體如氬氣所構成。碳化層在結構上係與石墨類似且至少實質上不含輕原子如氫。在本發明的文義下,當OES-“SIMS”方法不再觀察到製造包含輕原子之蝕刻副產物時,此時之碳化層
被認為是實質上不含輕原子,後面將更進一步說明OES-“SIMS”方法。碳化層的厚度範圍係介於1-50nm之間或較佳地介於1-10nm之間。揮發製程因活化層與下方之碳基膜之間的蝕刻選擇比而為自我限制性的。意即,由於稀有氣體離子對表面的動量與能量導致物種濺射而非化學反應,因此相較於活化層的蝕刻率,富碳層被稀有氣體離子蝕刻係以極低的速率進行。在較佳的實施例中,製程氣體包含100%的Ar氣體。然而當製程氣體包含Ar氣體及/或其他稀有氣體時,所揭露的方法仍可以所欲之方式作用。
可變化微波/RF功率、壓力、及/或基板溫度以達到期望的蝕刻速率。例如,製程氣體可被暴露至介於1,000W至3,000W之間的微波能量或介於10W至200W之間的RF能量並同時將壓力維持在介於5mTorr至1,000mTorr之間。基於上述的理由,暴露至第二電漿的暴露時間的範圍可介於0.5-10秒之間及任何介於其中的範圍內。在某些實施例中,暴露至第二電漿的暴露時間可為暴露至第一電漿的暴露時間的1.1-5倍、1.5-4倍、或2-3倍。
在第一與第二電漿之間所施加之能量源的頻率可不同俾使第一與第二電漿具有不同的電漿特性(如自由基通量、離子通量、自由基對離子之通量比、離子能量等)以在基板上達到期望的結果。例如,第一電漿之能量源的頻率可高於第二電漿之能量源的頻率以產生高密度的第一電漿。又,當第二電漿具有不同於第一電漿之自由基含量及/或離子能量時,可發生基板的選擇性移除。例如,第二電漿可具有大部分離子但少部分甚至無自由基且相對於第一電漿具有高離子能量。然而,第二電漿的離子能量受到濺射閾值的限制,濺射閾值係用以避免基板或電漿反應器受到損傷。
在移除基板之經活化部分及自碳氫化合物移除氫之碳化後,製程可返回(在方塊108中)至第一電漿,第一電漿處理新暴露的經碳化部分或基板表面。接續之第一電漿暴露步驟將活化物種注入碳化層。活化物種的注入速率可因
碳化層緻密因而阻擋擴散而受到限制。結果,活化物種在深入至碳基膜中之前便熄滅。是以再次有一新的活化層準備好受第二電漿移除。
在交替的電漿處理期間,接續的活化或揮發製程條件可不同於先前進行的活化或揮發製程。例如,在接續的處理期間對電漿處理的暴露時間可增加/減少。在其他實施例中,自第一至第二電漿的改變可以對稱方式進行俾使暴露時間相同或類似。在某些實施例中,自第一至第二電漿的改變可以不對稱方式進行俾使基板暴露至第一電漿與第二電漿的暴露時間不同。製程條件的變化可與物理參數如蝕刻深度相關。可重覆活化/揮發製程直到形成期望溝槽結構為止。
在較佳的實施例中,碳基膜的蝕刻使用氧系化學品,因為一氧化碳(CO)為主要蝕刻副產物且CO為可離開蝕刻系統而不沉積在其他表面上的非反應性揮發性物種。傳統的碳基膜蝕刻製程為連續的(被稱為連續波CW);即,同時產生電漿與氧物種且在可原續10至60秒之間的蝕刻步驟期間電漿與氧物種皆處於穩態。若電漿與氧物種在晶圓上方皆為完美均勻的,則這通常會造成橫跨整個晶圓的全局均勻性。這是因為在穩態中蝕刻製程無法為自我限制性的是以取決於離子與自由基的通量。不幸地,橫跨晶圓完美均勻之電漿與氧物種的理想情況在現實中很難達到下個世代之半導體裝置所需的程度。又,局部非均勻性(如邊緣堂、孤立-緻密偏差、及取決於深寬比的蝕刻(ARDE))的問題無法單純地藉由使電漿均勻而解決。本發明之實施例可藉著對使用氧系化學品的碳基蝕刻製程使用一系列循環性及自我限制性的步驟而減少或解決此些問題。實驗數據顯示以此循環蝕刻方法可大幅減少全局與局部非均勻性。所揭露之方法的一實施例使用交替之氧與氬電漿暴露以產生類似於原子層蝕刻(ALE)的自我限制性蝕刻製程。
僅使用連續波電漿蝕刻之碳基膜的全局垂直蝕刻速率非均勻性及/或ARDE可例如介於10-50%之間、介於15-40%之間、或介於20-30%之間。
利用文中所揭露之循環蝕刻方法蝕刻之碳基膜的全局垂直蝕刻速率非均勻性及/或ARDE可例如介於1-5%之間、介於1.5-4%之間、或介於2-3%之間。在某些實施例中,利用文中所揭露之循環蝕刻方法蝕刻之碳基膜的全局垂直蝕刻速率非均勻性及/或ARDE在數值上可比使用連續波方法蝕刻之碳基膜的對應數值小0.5-3、小0.8-2、或小約1。全局垂直蝕刻速率非均勻性可利用電漿反應器之不同位置處的類似深寬比蝕刻特徵部(如緻密即成群的特徵部)的最大與最小深度計算。例如,如圖8中所示,第一樣本係放置在靠近電漿反應器的邊緣處(被標示為「上」)而第二樣本係放置在靠近電漿反應器的中間部處(被標示為「中」)。全局垂直蝕刻速率非均勻性可以下式(1)計算:
圖2顯示循環蝕刻方法的實施例300,此方法包含在方塊302與304中利用OES模擬偵測蝕刻副產物。在某些實施例中,可在活化步驟104期間、揮發步驟106期間、或兩步驟期間偵測蝕刻副產物。
光學發射光譜(OES)本身已證明其對於電漿製程的製程建立與監測而言為有用的設備。在光學發射光譜中,特定關注化學物種如自由基的存在與濃度係自所取得之電漿之光學(即光)發射光譜所推導出,其中特定光譜線的強度及其比例係與化學物種的濃度相關聯。此技術的詳細說明可在如下列文獻中找到:G.Selwyn,“Optical Diagnostic Techniques for Plasma Processing”,AVS Press,1993,將其所有內容包含於此但為了簡潔在本文中不再重覆。使用光學發射光譜尤其是在電漿製程建立時使用光學發射光譜已變得相對尋常,其係藉由自電漿反應器內的電漿的體積內獲得光學發光光譜加以進行。光學發射光譜本身無法得到關於經活化或碳化之表面的厚度的資訊。
傳統的SIMS為藉著以聚焦之一次離子束(如Ar離子)濺射樣本表面並收集分析彈出之二次離子而分析固體表面與薄膜之組成的技術。以質譜儀
量測此些二次離子的質量/電荷比而決定表面深度1至2nm處的元素、同位素、或分子組成。
經活化/碳化層的厚度可利用SIMS方法之OES模擬(即OES-“SIMS”)加以量測,其中偵測二次離子的光學發射而非二次離子的質量/電荷比。在OES-“SIMS”方法中,來自選定之氣相蝕刻副產物的OES訊號為電漿製程期間蝕刻率的指標。在一實施例中,當自電漿激發氧氣體形成第一電漿時,可監測到Hγ、Hβ、及Hα的OES訊號,因此此些物種並不存在於電漿中是以係來自於碳基膜表面。在第二電漿係由Ar離子與自由基所構成的另一實施例中,可監測OH、Hγ、Hβ、及Hα的OES訊號。在一非限制性實施例中,在揮發步驟期間可監測並分析自碳基膜所釋出之氫在656nm(Hα)處的OES訊號。一旦利用一材料的一已知蝕刻速率校正後,OES訊號能提供次奈米之蝕刻深度資訊及子層(經緻密化之膜層)的特性。蝕刻進展可與OES訊號相關聯。這致能了文中所述之交替式循環電漿暴露步驟的線上實時量測。在一實施例中,在標準測試晶圓上校正量測並將OES訊號發送至用以調整循環時間及氣體化學品的軟體系控制系統。
除了上述的實施例之外,循環蝕刻方法可包含能自基板選擇性移除單層(複數單層)的其他化學品及/或製程程序。例如,在第一電漿之製程氣體包含O2的一實施例中,需要充分量的氧化以產生飽和氧化層而進一步獲得全局與局部均勻的蝕刻製程。然而,此類高度的氧飽和通常會導致側壁腐蝕,側壁腐蝕會造成線彎曲而使得線的中間比上部或下部更窄。這可藉由添加沉積步驟及/或鈍化步驟可加以補償。在一實施例中,沉積步驟可為自我限制性的順形原子層沉積(ALD)步驟。這可延續循環蝕刻製程的全局與局部均勻性。
圖3例示循環蝕刻方法的實施例400,其包含在形成活化層之後在方塊402中進行的額外步驟。額外步驟可使用矽烷化劑,矽烷化劑不會和自己結合但會和活化步驟之後餘留在基板表面上的經活化部分(如羥基團及/或氨基
團)結合。例示性的矽烷化劑包含但不限於Me3SiCl(KA-31)、Me3SiNHSiMe3(六甲基二矽氮烷,HMDS)、Me3SiNHCONHSiMe3(BTSU)、Me3SiOC(CF3)=NSiMe3(BSTFA)、Me3SiOSO2CF3(TMST)、Et3SiCl(TESC)、i-Bu3SiCl(TIBSC)、tert-BuMe2SiCl(TBMS)、i-Pr3SiCl(TIPSC)、Cl(i-Pr)2SiOSi(i-Pr)2Cl(TDSC)、TxMe2SiCl(Tx為叔己基)。較佳地,矽烷化劑為HMDS。基板可被暴露至矽烷化劑的氣流,基於氣體的總體積矽烷化劑的氣流可包含例如上至60體積%、70體積%、80體積%、90體積%、或100體積%的矽烷化劑。氣流可包含在矽烷化條件條件下對矽烷化劑為惰性的一或多種氣體。此類氣體可包含如上所述的稀有氣體、氮、及其組合。電漿反應器的壓力可介於100-500mTorr之間、或介於150-300mTorr之間。暴露至矽烷化劑的暴露時間可介於1-30秒之間以使活化層或碳化層能與矽烷化劑反應。較佳地,暴露至矽烷化劑的暴露時間係不超過30秒,因為若超過30秒則製程會變得太慢而不經濟。在矽烷化膜層之後,使樣本接受另一第一電漿。在第一電漿的製程條件下,矽烷基團可被轉換為矽石(如石英),矽石能保護表面不被活化物種進一步蝕刻。
圖4例示循環蝕刻方法之實施例500,此方法包含在形成碳化層之後在方塊502中進行額外步驟。此方法利用下列事實:圖案化基板中的側壁表面比特徵部底表面接收較少的離子轟擊,因此兩種表面在揮發終止時有所不同。例如,側壁表面可能比類似於石墨的特徵部底部包含更多的經活化部分。因此可使用能選擇性鍵結至側壁但較不鍵結至特徵部底部的分子如文中所述的矽烷化劑。較佳地,矽烷化劑為HMDS,HMDS對石墨無強反應性但對羥基團極具反應性。將矽包含至側壁可鈍化受到活化物種蝕刻的側壁。
圖5例示受到交替電漿處理之圖案化基板602的程序600,交替電漿處理可自圖案化基板602之部分移除單層並在形成碳化層之後進行矽烷化步驟。在大部分的實施例中,圖案化基板602包含自基板602突伸的側壁或突伸
至基板602中的溝槽。程序600始於圖5的左上角落,圖案化的基板602可包含上方層604如圖案化遮罩層及圖案化基板602的第一暴露部分606。程序步驟608-620例示一暴露程序以及可添加或可省略以達到期望結果的步驟。
為了便於例示,省略了基板602的圖案化方法。圖5顯示圖案化基板602的一部分,但可將此圖案或其他圖案包含於圖案化基板602各處。在其他實施例中,可變化圖案及暴露部分的尺寸與結構,其可包含裝置之電隔絕特徵部與電晶體結構(如閘極)、或記憶體結構的複雜圖案。
在實施例610處,可使用第一電漿處理在第一暴露部分606處形成第一活化層622。可調整第一電漿以限制第一活化層622的水平成長,俾使第一暴露部分606在垂直於基板602表面之垂直方向上的活化比水平方向上的活化增加得更快速。例如,藉著使用上述缺乏氧的製程氣體可達成此結果。此外,若在此電漿步驟之後還有第二電漿步驟,在第二電漿步驟結束時表面係藉由轟擊離子部分活化,轟擊離子較佳地轟擊溝槽的底部但受到遮罩(例如,上方層604)的屏蔽。以此方式,第一活化層622可在上方層604之下最少突伸。第一活化層622亦可在自基板602突伸或突伸進入基板602的結構上順形形成。如上所述,第一電漿可循環至第二電漿以移除第一活化層622而暴露基板602的第二部分(例如,第二暴露部分626)。
實施例612例示移除活化層622之後基板602的第二暴露部分626。第二暴露部分626可為碳化層。第二暴露部分626可包含側壁厚度624及因揮發之自我限制態樣可包含類似於第一活化層622的寬度。由於第一活化層622與602(基板可為碳化的)之間的相對高蝕刻選擇比,第二暴露部分626可相對順形於第一活化層622的幾何特徵。第二暴露部分626可包含側壁與底壁,底壁可被暴露至接續可自基板602移除額外單層的製程。在移除第一活化層622後,接著製程返回可活化第二暴露部分626的活化製程。
實施例614例示活化基板602之第二暴露部分626的結果。活化製程可被限制至沿著第二暴露部分626之底壁沉積或氧化新的單層(複數單層)或包含沿著第二暴露部分626的側壁進行。在一實施例中,第二活化層628可利用文中所揭露的一或多個實施例沿著水平及垂直方向形成。可基於藉由文中所述之使活化物種(如自由基)較不易接觸側壁的一或多個製程條件(如壓力等)控制活化速率而使製程為自我限制性的。可變化第二活化製程的製程條件以形成厚度與第二活化層628之底部相同或不同的期望側壁厚度630。以此方式,可使溝槽更進一步向下延伸至基板602中但不在基板602中橫向擴張。
實施例616顯示將第二活化層628暴露至第二電漿之結果,可調整第二電漿以選擇性地移除側壁較少量但在溝槽底部處移除較多量的第二活化層628。以此方式,可形成第三暴露部分632俾使底壁可暴露基板602但側壁可不暴露基板602。在一實施例中,溝槽底部之選擇性移除可藉著下列方式達成:調整第二電漿中之揮發離子的方向使其與側壁作用或蝕刻的程度少於其與溝槽底部作用或蝕刻的程度。是以,在此揮發步驟之後經活化之側壁寬度634係與先前活化步驟中經活化之側壁寬度630相同或實質相同。
實施例618例示將基板602暴露至矽烷化劑的結果。側壁可包含與矽烷化劑反應藉此形成矽烷化側壁636之經活化的部分。由於經矽烷化之側壁636的寬度634係與先前步驟中經活化之側壁的寬度634相同或實質相同,將此兩寬度皆以相同標號表示。在移除第二活化層628之後溝槽底部已無此類經活化的部分,是以溝槽底部不會與矽烷化劑反應。
實施例620例示將基板暴露至第一電漿藉此形成第三活化層638的結果。在某些實施例中,第一電漿的反應性物種為氧的自由基且此類氧自由基會氧化經矽烷化的側壁而形成惰性鈍化SiO2的類玻璃材料,此類玻璃材料能抵抗更進一步的氧化。由於此矽烷化不會發生於特徵部的底部處,因此不會阻礙特
徵部底部的活化與揮發。第三活化層638可包含形成在溝槽底部處但維持側壁厚度634的數單層。結果,達到局部均勻性。在其他實施例中,將活化/揮發製程應用至其他結構,因此不限於圖5中所示的實施例。
圖6顯示循環蝕刻方法的實施例700,其更包含在暴露至第一電漿之前在方塊702中將基板暴露至連續電漿以受惠於與連續蝕刻相關的高產量及與循環蝕刻相關的均勻性。連續電漿就氧含量、離子通量、及/或電漿持續時間等特性而言係不同於第一與第二電漿。連續電漿可藉由電漿激發缺乏活化氣體的製程氣體而形成。反應器壓力可例如介於5-1,000mTorr之間、介於40-500mTorr之間、或介於100-300mTorr之間。連續電漿的反應器壓力可不大於第一電漿之反應器壓力的60%、50%、40%、30%、或20%。在某些實施例中,在能量源為微波的情況下,可在介於300MHz至10GHz之間、或約2.45GHz的驅動頻率下施加介於500-10,000W之間、或介於1,000-3,000W之間的功率至置於電漿反應器中的源電極。在某些實施例中,在能量源為射頻的情況下,可施加介於1-300W之間、介於5-100W之間、或介於10-50W之間的功率。在某些實施例中,製程氣體可包含稀釋氣體中的O2氣體,O2氣體的比例係不多於5體積%、4體積%、3體積%、或介於1-2體積%。較佳地,稀釋氣體為Ar氣體。基板可被暴露至連續電漿1-120秒、10-110秒、30-80秒、或50-70秒。循環蝕刻製程與連續蝕刻製程的組合可改善蝕刻結構的輪廓控制。例如,利用此方法蝕刻之碳基膜的全局垂直蝕刻速率非均勻性及/或ARDE可介於1-5%之間、介於1.5-4%之間、或介於2-3%之間、及/或在數值上比僅以連續波電漿蝕刻之碳基膜的對應值小0.5-3、0.8-2、或約1。
實例1放置樣本
圖7之照片顯示根據本發明一實施例放置一對樣本至水平測試床電漿反應器中。電漿反應器針對電漿反應器的不同區段有明顯不同的電漿與中
性物種密度。圖顯示位於靠近電漿反應器之一邊緣之上區段中的第一樣本及靠近電漿反應器之中間之中區段中的第二樣本。在此矩形的測試床反應器中,在反應器中間各處電漿為近乎平均的但在被石英壁限制的兩端處電漿下降。第一樣本被置在靠近此些石英壁中的一者處,因此其接收到的離子轟擊係少於被置於中區段中的第二樣本。樣本包含三層遮罩圖案,光阻層與含矽的抗反射塗層(SiARC)係位於有機聚合物層(OPL)上方,有機聚合物層為碳基材料。
實例2比較實例
圖8A-8D顯示經蝕刻之樣本的橫剖面掃描式電子顯微鏡(SEM)影像。OPL係利用光阻/SiARC作為遮罩在連續蝕刻模式下受到蝕刻,其蝕刻條件如下:Ar/O2氣體流量為300/2sccm、13MHz下的電漿功率為100W、氣體壓力為60mTorr、及暴露時間為125秒。圖8A與8B顯示在第一樣本與第二樣本上之緻密線的橫剖面SEM影像。在所有的顯微圖中,SiARC遮罩係位於緻密線/孤立線上方。在第一樣本與第二樣本中的蝕刻深度分別為114.4nm/139.6nm。圖8C與8D顯示第一樣本與第二樣本上之孤立線的橫剖面SEM影像。在第一樣本與第二樣本中的OPL蝕刻深度分別為127.3nm/162.5nm。圖8A-8D中的結果顯示緻密線約有20%的全局垂直蝕刻速率非均勻性(CDU)而孤立線約有24%的全局垂直蝕刻速率非均勻性(CDU)。在中間樣本處發現約15%的ARDE,在上部樣本處發現約10%的ARDE。全局垂直蝕刻速率非均勻性係自中間與上部之樣本之成群特徵部的深度所計算。ARDE係利用中間樣本之成群之線與孤立之線的蝕刻深度所計算。在研究過程中,發現平均之全局垂直蝕刻速率非均勻性約為20%且平均之ARDE約為15%。圖8A-8D提供用以計算平均數值的一實例。
實例3創新實例
圖9A-9D顯示根據本發明一實施例所蝕刻之樣本的橫剖面SEM影像。OPL係利用光阻/SiARC作為遮罩在循環蝕刻製程中受到蝕刻,循環蝕刻
製程進行一蝕刻循環多次。一完整的蝕刻係由65個步驟所構成,每一步驟係由下列的子步驟所構成:1)使用由300sccm O2氣體所構成的製程氣體進行電漿暴露、電漿功率為15W、氣體壓力為200mTorr、暴露時間為0.5秒;2)真空吹淨步驟;3)使用由300sccm Ar氣體所構成的製程氣體進行電漿暴露、電漿功率為100W、氣體壓力為60mTorr、暴露時間為1秒;及4)真空吹淨步驟。散佈吹淨以使步驟3)期間電漿反應器中不存在氧。
圖9A與9B顯示顯示在第一樣本與第二樣本上之緻密線的橫剖面SEM影像。在第一樣本與第二樣本中的OPL蝕刻深度分別為94.90nm/93.23。圖9C與9D顯示第一樣本與第二樣本上之孤立線的橫剖面SEM影像。在第一樣本與第二樣本中的OPL蝕刻深度分別為95.33nm/99.37nm。圖9A-9D中的結果顯示緻密線約有1.7%的全局垂直蝕刻速率非均勻性而孤立之線約有4%的全局垂直蝕刻速率非均勻性。在中間樣本處發現約6%的ARDE,在上部樣本處發現約1%的ARDE。在研究過程中,發現平均之全局垂直蝕刻速率非均勻性約為2%且平均之ARDE約為1%。圖9A-9D提供用以計算平均數值的一實例。
圖10概略顯示上述圖9A-9D及10A-10D中之連續電漿蝕刻與循環蝕刻方法的例示性電漿蝕刻參數。
圖9A-9D中之連續蝕刻製程與圖10A-10D中之本發明之循環蝕刻製程的比較顯示,在循環蝕刻製程中全局垂直蝕刻速率非均勻性自約20%改善至約2%且ARDE自約15%改善約1%。此些為全局垂直蝕刻速率非均勻性與ARDE的明顯改善且在其他的實驗中重覆了這些結果。本發明人認為,此些明顯的改善係由於循環蝕刻製程中之氧化步驟(步驟1)與揮發步驟(步驟3)兩者的自我限制本質。
OES-“SIMS”分析方法顯示在發生在O2電漿暴露步驟與Ar電漿暴露步驟中的此自我限制。此循環方案將整個蝕刻製程拆成兩個基本步驟:氧化
步驟,其中自氧化電漿將氧部分導入聚合物基質中;揮發步驟,其中藉由非氧化性的惰性氣體電漿使經氧化的部分脫離。更具體而言,氧化性的(如O2)電漿暴露步驟在OPL的表面上形成氧化層,非氧化性的惰性氣體電漿(即Ar濺射)揮發氧化層然後快速地產生一碳化無氫層,此碳化無氫層在初始形成後具有低Ar電漿蝕刻速率。碳化表面層係藉由將裸露的碳基膜轉變為碳層或含碳殘餘物所形成。Ar電漿暴露步驟中的自我限制係由於形成之碳化表面層的低蝕刻速率以及氬離子貫穿聚合物的有限範圍。此範圍僅取決於離子能量而不取決於離子的總積分通量。在氧化電漿暴露步驟中,高密度的碳化層避免氧化性的物種在熄滅之前擴散至聚合物內部中,在氧原子的情況中熄滅例如是氧原子與另一氧原子結合。這造成一氧飽和之碳化層。氬離子轟擊亦可使上緻密的碳化層留在具有不滿足之鏈結的化學反應性狀態。接著此層比下方的聚合物更快速地氧化。此時已無獨立的證據可確認或推翻此事。
可調整O2在O2/Ar混合物中的相對量以影響碳基膜中經蝕刻之凹陷特徵部的垂直輪廓。尤其,使用缺乏O2的O2/Ar混合物可促進碳基蝕刻副產物再沉積於經蝕刻之特徵部的側壁上,藉此改善垂直輪廓。然而,過於缺乏O2的O2/Ar混合物會快速地侵蝕SiARC遮罩。在連續電漿中,富含O2的O2/Ar混合物燃燒氣態的碳基蝕刻副產物,避免其再沉積至側壁上並改善垂直輪廓。相對地,在循環方案中大部分的蝕刻副產物係於氬濺射步驟中產生,此時並無氧得以燃燒氣相的蝕刻副產物。當在氧化步驟中使用富氧之製程氣體混合物中,這改善了蝕刻輪廓。
電漿蝕刻製程可包含上述循環蝕刻製程的交替程序及添加低壓下之缺乏O2的連續蝕刻製程,缺乏O2的連續蝕刻製程使用在Ar氣體中之例如1-2%的O2氣體。本發明人發現循環蝕刻製程與連續蝕刻製程的組合能改善經蝕刻之結構的輪廓控制。
實例4電漿蝕刻的機制研究
圖11概略地顯示利用OES-“SIMS”方法的機制研究。在循環電漿蝕刻期間監測及分析自有機薄膜釋出之氫在656nm(H-α)處的OES訊號。圖示顯示1-5秒Ar電漿蝕刻及Ar/O2電漿暴露之OES訊號,Ar電漿蝕刻在碳基膜上產生具有不同厚度的碳化層,Ar/O2電漿暴露蝕刻碳化層。在Ar/O2電漿暴露期間的初始OES訊號顯示不同氧化層的厚度差異。這使線上實時量測得以在蝕刻期間以奈米規模的精準度分析表面組成。
使用此技術發現,氧暴露步驟與氬暴露步驟中的每一者皆以自我限制特性在晶圓上產生膜層。甚至在某些氧電漿暴露完全並非自我限制性時,出乎意料地循環性的交替氬/氧電漿暴露仍維持自我限制性。氬離子暴露藉由快速的膜層濺射自氧飽和的碳殼層(氧化層)的表面移除經氧化的部分,接著一旦超出活化層的範圍,氬離子藉由優先自碳氫聚合物移除氫而產生一新生的碳殼層(碳化表面層)。由於碳殼層比剩餘的下方碳基層更緻密,因此碳殼層的氬離子蝕刻速率低。
應明白,實施方式段落而非發明內容段落係用以解讀申請專利範圍。發明內容可列舉本發明之一或多個但並非所有例示性實施例,是以發明內容意不在以任何方式限制本發明及隨附之申請專利範圍。
雖然已以本發明之一或多個實施例例示本發明且雖然已以相當詳細的方式說明實施例,但實施例意不在以任何方式將隨附申請專利範圍的範疇限制至特定細節。因此本發明之較廣態樣不限於文中所示及所述的細節、代表設備與方法、及例示性的實例。因此,在不脫離本發明之大致發明概念範疇的情況下可進行偏離細節之修改。
100‧‧‧實施例
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Claims (20)
- 一種蝕刻碳基膜之循環蝕刻方法,包含: 提供包含碳基膜的一基板; 將該碳基膜暴露至一第一製程氣體,藉此在該碳基膜上形成一活化層; 將該活化層暴露至包含電漿的一第二製程氣體,藉此移除該活化層並在該碳基膜上形成一碳化層,其中該第二製程氣體為一非活化惰性氣體;及 重覆將該碳基膜暴露至該第一製程氣體與該第二製程氣體至少一次。
- 如申請專利範圍第1項之蝕刻碳基膜之循環蝕刻方法,其中該第一製程氣體包含一第一電漿,其藉著電漿激發由O2 氣體所構成之一製程氣體而形成。
- 如申請專利範圍第1項之蝕刻碳基膜之循環蝕刻方法,其中該第一製程氣體包含一第一電漿,其藉著電漿激發由O2 氣體與一惰性氣體所構成之一製程氣體而形成。
- 如申請專利範圍第1項之蝕刻碳基膜之循環蝕刻方法,其中該第一製程氣體包含一第一電漿,其藉著電漿激發包含O2 氣體與Ar氣體之一製程氣體而形成。
- 如申請專利範圍第1項之蝕刻碳基膜之循環蝕刻方法,其中該第二製程氣體包含一第二電漿,其藉著電漿激發由Ar氣體所構成之一製程氣體而形成。
- 如申請專利範圍第1項之蝕刻碳基膜之循環蝕刻方法,其中該碳基膜包含一碳氫聚合物與一氫化之非晶碳中的至少一者。
- 如申請專利範圍第1項之蝕刻碳基膜之循環蝕刻方法,其中該碳基膜包含碳與氫,且相對於該基板之該碳基膜,該碳化層缺乏氫。
- 如申請專利範圍第1項之蝕刻碳基膜之循環蝕刻方法,其中一圖案化遮罩層係位於該碳基膜上方。
- 如申請專利範圍第8項之蝕刻碳基膜之循環蝕刻方法,其中該圖案化遮罩層包含: 包含矽之一抗反射塗層,其中該抗反射塗層係位於該碳基膜上;及 位於該抗反射塗層上的一光阻層。
- 如申請專利範圍第1項之蝕刻碳基膜之循環蝕刻方法,其中形成該活化層與形成該碳化層皆為自限性製程。
- 如申請專利範圍第1項之蝕刻碳基膜之循環蝕刻方法,其中該碳基膜包含碳與氫,且該方法更包含: 監測自該碳基膜所釋出之副產物的光發射以判斷該碳化層、該活化層、或該碳化層與該活化層兩者的特性。
- 如申請專利範圍第11項之蝕刻碳基膜之循環蝕刻方法,其中該碳化層的該特性包含該碳化層的厚度。
- 如申請專利範圍第11項之蝕刻碳基膜之循環蝕刻方法,其中該活化層的該特性包含該活化層的厚度。
- 如申請專利範圍第1項之蝕刻碳基膜之循環蝕刻方法,更包含將該活化層暴露至一矽烷化劑,藉此添加矽至該活化層。
- 如申請專利範圍第14項之蝕刻碳基膜之循環蝕刻方法,其中該矽烷化劑包含六甲基二矽氮烷。
- 如申請專利範圍第1項之蝕刻碳基膜之循環蝕刻方法,更包含將該碳化層暴露至一矽烷化劑,藉此添加矽至該碳化層。
- 如申請專利範圍第16項之蝕刻碳基膜之循環蝕刻方法,其中該矽烷化劑包含六甲基二矽氮烷。
- 如申請專利範圍第1項之蝕刻碳基膜之循環蝕刻方法,更包含將該碳基膜暴露至一連續電漿而以一非自限性製程移除該碳基膜,其中該連續電漿係藉由電漿激發包含O2 氣體與Ar氣體的一製程氣體所形成。
- 如申請專利範圍第18項之蝕刻碳基膜之循環蝕刻方法,更包含變化該連續電漿中之O2 與Ar氣體的相對含量。
- 一種蝕刻碳基膜之循環蝕刻方法,包含: 提供包含碳基膜的一基板,其中一圖案化遮罩層係位於該碳基膜上方; 藉由下列步驟在該碳基膜中蝕刻複數凹陷特徵部: 將該碳基膜暴露至一第一電漿,藉此在該複數凹陷特徵部中之該碳基膜上形成一活化層; 將該活化層暴露至一矽烷化劑,藉此添加矽至該活化層;及 之後,將該活化層暴露至一第二電漿,藉此移除該活化層並在該碳基膜上形成一碳化表面層;及 重覆該些暴露步驟至少一次。
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Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20060240589A1 (en) * | 2005-04-25 | 2006-10-26 | Seiko Epson Corporation | Manufacturing process of semiconductor device |
| US20070269721A1 (en) * | 2006-05-17 | 2007-11-22 | Lam Research Corporation | Method and apparatus for providing mask in semiconductor processing |
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|---|---|---|---|---|
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Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20060240589A1 (en) * | 2005-04-25 | 2006-10-26 | Seiko Epson Corporation | Manufacturing process of semiconductor device |
| US20070269721A1 (en) * | 2006-05-17 | 2007-11-22 | Lam Research Corporation | Method and apparatus for providing mask in semiconductor processing |
| TW201530652A (zh) * | 2013-10-28 | 2015-08-01 | Asm Ip控股公司 | 於降低修整率下修整含碳膜之方法 |
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