TWI748661B - 記憶元件及其形成方法 - Google Patents
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Abstract
一種記憶元件包括：配置在基底上的多個堆疊結構；以及介電層。每一個堆疊結構包括：第一導體層、第二導體層、閘間介電層、金屬矽化物層以及阻障層。第二導體層配置在第一導體層上。閘間介電層配置在第一導體層與第二導體層之間。金屬矽化物層配置在第二導體層上。阻障層配置在金屬矽化物層與第二導體層之間。介電層橫向環繞多個堆疊結構的下部，以暴露出多個堆疊結構的金屬矽化物層的一部分。
Description
本發明是有關於一種半導體元件及其形成方法，且特別是有關於一種記憶元件及其形成方法。
非揮發性記憶體（nonvolatile memory）現今被應用於各種電子裝置上，如用於儲存結構資料、程式資料等等。快閃記憶體（flash memory）即為一種非揮發性記憶體，其可進行多次資料存入、讀取與清除等的動作，因此成為記憶體市場中成長頗為快速的產品之一。
隨著科技的進步，各類電子產品皆朝向輕薄短小的趨勢發展。在這趨勢之下，快閃記憶體的臨界尺寸亦逐漸縮小，其導致快閃記憶體的製程將面臨許多挑戰。舉例來說，在使用金屬矽化物層來降低字元線阻值的製程中，常面臨金屬矽化物層的均勻度不易控制，進而導致良率低落與可靠度不佳的問題。因此，如何提供一種記憶元件及其形成方法以有效地控制金屬矽化物層的均勻度將成為重要的一門課題。
本發明提供一種記憶元件及其形成方法，其可改善字元線阻值的均勻度，以提升可靠度與良率。
本發明提供一種記憶元件包括：配置在基底上的多個堆疊結構；以及介電層。每一個堆疊結構包括：第一導體層、第二導體層、閘間介電層、金屬矽化物層以及阻障層。第二導體層配置在第一導體層上。閘間介電層配置在第一導體層與第二導體層之間。金屬矽化物層配置在第二導體層上。阻障層配置在金屬矽化物層與第二導體層之間。介電層橫向環繞多個堆疊結構的下部，以暴露出多個堆疊結構的金屬矽化物層的一部分。
本發明提供一種記憶元件的形成方法包括：在基底上形成多個堆疊結構，其中每一個堆疊結構依序包括：第一導體層、閘間介電層、第二導體層、阻障層以及第三導體層；在基底上形成介電層，以橫向環繞多個堆疊結構的下部並暴露出多個堆疊結構的第三導體層的一部分；形成金屬層，以覆蓋介電層與外露於介電層的第三導體層的部分；以及進行金屬矽化製程，以將第三導體層轉變為金屬矽化物層。
參照本實施例之圖式以更全面地闡述本發明。然而，本發明亦可以各種不同的形式體現，而不應限於本文中所述之實施例。圖式中的層與區域的厚度會為了清楚起見而放大。相同或相似之標號表示相同或相似之元件，以下段落將不再一一贅述。
圖1A至圖1F是依照本發明一實施例的一種記憶元件的製造流程的剖面示意圖。以下實施例所述的記憶元件是以快閃記憶體為例來進行說明，但本發明不以此為限。
請參照圖1A，本發明一實施例提供一種記憶元件的製造方法，其步驟如下。首先，提供基底100。在一實施例中，基底100可例如為半導體基底、半導體化合物基底或是絕緣層上有半導體（SOI）基底。在本實施例中，基底100為矽基底。
接著，在基底100上形成穿隧介電層102。在一實施例中，穿隧介電層102的材料可例如是氧化矽，其形成方法可以是化學氣相沉積法、熱氧化法等，其厚度可介於3 nm至12 nm之間，例如是7 nm。
之後，在穿隧介電層102上形成堆疊層104。具體來說，每一個堆疊層104由下往上依序包括：第一導體層106、閘間介電層108、第二導體層110、阻障層112以及第三導體層114。在一實施例中，第一導體層106的材料可例如是摻雜多晶矽、非摻雜多晶矽或其組合，其形成方法可以是化學氣相沈積法，其厚度可介於70 nm至90 nm之間，例如是80 nm。閘間介電層108可例如是由氮化物/氧化物/氮化物/氧化物/氮化物（Nitride/Oxide/Nitride/Oxide/Nitride, NONON）所構成的複合層，但本發明並不限於此，此複合層可為三層、五層或更多層；閘間介電層108的形成方法可例如是化學氣相沈積法，其厚度可介於9 nm至16 nm之間，例如是14.5 nm。第二導體層110的材料可例如是摻雜多晶矽、非摻雜多晶矽或其組合，其形成方法可以是化學氣相沈積法，其厚度可介於25 nm至35 nm之間，例如是30 nm。阻障層112的材料可例如是Ti、TiN、Ta、TaN或其組合，其形成方法可以是化學氣相沈積法、原子層沉積法等，其厚度可介於5 nm至15 nm之間，例如是10 nm。第三導體層114的材可例如是摻雜多晶矽、非摻雜多晶矽或其組合，其形成方法可以是化學氣相沈積法，其厚度可介於80 nm至120 nm之間，例如是90 nm。在本實施例中，第一導體層106、第二導體層110、以及第三導體層114具有相同材料，例如摻雜多晶矽。另外，第三導體層114的厚度可大於第二導體層110的厚度。
然後，在堆疊層104上依序形成氧化物層116、多晶矽層118以及硬罩幕層120。在一實施例中，氧化物層116的材料可例如是四乙氧基矽烷（TEOS），其形成方法可以是化學氣相沉積法，其厚度可介於160 nm至200 nm之間，例如是170 nm。多晶矽層118的材料可例如是拉伸多晶矽（tensile polysilicon），其形成方法可以是化學氣相沉積法，其厚度可介於70 nm至90 nm之間，例如是80 nm。硬罩幕層120可包括碳化物層122與位於碳化物層122上的抗反射層124。碳化物層122的材料可例如是旋塗碳（spin-on-carbon，SoC），其厚度可介於120 nm至200 nm之間，例如是165 nm。抗反射層124的材料可例如是氮氧化矽，其厚度可介於15 nm至40 nm之間，例如是27 nm。
請參照圖1A與圖1B，進行自對準雙重圖案化（Self-Aligning Double Patterning，SADP）製程，以將堆疊層104圖案化為多個堆疊結構204。上述的自對準雙重圖案化製程的詳細步驟應為本領域具有通常知識者所熟知，於此便不再詳述。在替代實施例中，亦可進行自對準四重圖案化（Self-Aligning Quadruple Patterning，SAQP）製程，以將堆疊層104圖案化為圖案密度更高的堆疊結構。
詳細地說，如圖1B所示，每一個堆疊結構204由下往上依序包括：第一導體層206、閘間介電層208、第二導體層210、阻障層212以及第三導體層214。第一導體層206、閘間介電層208、第二導體層210、阻障層212以及第三導體層214的材料與厚度與上述的第一導體層106、閘間介電層108、第二導體層110、阻障層112以及第三導體層114的材料與厚度相似，於此便不再贅述。在本實施例中，第一導體層206可用以當作浮置閘極（FG）；第二導體層210可用以當作控制閘極（CG）；第三導體層214可用以形成後續的金屬矽化物層234（如圖1F所示）；而整個堆疊結構204可用以當作字元線。在進行自對準雙重圖案化製程之後，還包括多個頂蓋層216與多個間隙壁218。頂蓋層216分別配置在堆疊結構204上。間隙壁218分別配置在堆疊結構204的側壁上。
請參照圖1C，在堆疊結構204之間形成介電層220。介電層220橫向環繞堆疊結構204與頂蓋層216。在一實施例中，介電層220的材料可例如是四乙氧基矽烷（TEOS），其形成方法包括以化學氣相沉積法形成介電材料，接著以化學機械研磨（CMP）製程移除部分介電材料。在本實施例中，介電層220的頂面實質上可與頂蓋層216的頂面共平面。
之後，在介電層220上依序形成氧化物層222與氮化物層224。氧化物層222覆蓋介電層220的頂面與頂蓋層216的頂面。在一實施例中，氧化物層222的材料可例如是四乙氧基矽烷（TEOS），其形成方法可以是化學氣相沉積法，其厚度可介於7 nm至15 nm之間。氮化物層224的材料可例如是氮化矽，其形成方法可以是化學氣相沉積法，其厚度可介於15 nm至25 nm之間。
請參照圖1C與圖1D，進行化學機械研磨（CMP）製程，以移除氮化物層224與氧化物層222，進而暴露出頂蓋層216的頂面以及/或介電層220的頂面。然後，進行回蝕刻（etching back）製程，移除頂蓋層216、部分間隙壁218以及部分介電層220，以在堆疊結構204之間形成凹陷225。在一實施例中，回蝕刻製程包括多道蝕刻步驟。舉例來說，回蝕刻製程包括用以移除頂蓋層216的第一蝕刻步驟、用以移除間隙壁218的第二蝕刻步驟以及用以移除介電層220的第三蝕刻步驟。第一蝕刻步驟、第二蝕刻步驟以及第三蝕刻步驟可以不同順序來進行。在一實施例中，回蝕刻製程包括乾式蝕刻製程、濕式蝕刻製程或其組合。在上述的回蝕刻製程中，介電層220（或間隙壁218）與第三導體層214具有高蝕刻選擇比。也就是說，在上述的回蝕刻製程中，介電層220或間隙壁218的蝕刻速率大於第三導體層214的蝕刻速率。因此，大部分的介電層220與間隙壁218被移除，而第三導體層214未被移除或僅少量移除，如圖1D所示。在本實施例中，在回蝕刻製程期間，介電層220（或間隙壁218）與第三導體層214的蝕刻選擇比為大於100:1。
在進行回蝕刻製程之後，如圖1D所示，介電層220a橫向環繞堆疊結構204的下部並暴露出第三導體層214的頂面與部分側壁。間隙壁218a則位於堆疊結構204的下部與介電層220a之間。也就是說，間隙壁218a亦覆蓋堆疊結構204的下部並暴露出第三導體層214的頂面與部分側壁。在一實施例中，間隙壁218a的頂面與介電層220a的頂面實質上共平面。但本發明不以此為限，在其他實施例中，根據上述的回蝕刻製程所使用的蝕刻劑種類，間隙壁218a的頂面亦可高於或低於介電層220a的頂面。
值得注意的是，介電層220a的頂面至少高於阻障層212的頂面，以避免阻障層212下方的第二導體層210遭受後續的金屬矽化製程而矽化。從另一角度來看，凹陷225的底面至少高於阻障層212的頂面。在一實施例中，凹陷225的深度225d可介於60 nm至75 nm之間，例如是65 nm。在其他實施例中，凹陷225的深度225d與第三導體層214的厚度214t的比可大於三分之二，以使第三導體層214可被後續的金屬矽化製程完全金屬矽化。
請參照圖1E，形成金屬層226。金屬層226共形地覆蓋間隙壁218a的頂面、介電層220a的頂面以及外露於介電層220a的第三導體層214的頂面與部分側壁。在一實施例中，金屬層226包括單層結構、雙層結構或是多層結構。舉例來說，當金屬層226為雙層結構時，所述雙層結構包括具有不同材料的第一金屬材料與第二金屬材料。第一金屬材料可接觸第三導體層214，且包括鎢、鈦、鈷、鉭、鎳、鉑、鈀、鉬或其組合，例如是鈷。第二金屬材料配置在第一金屬材料上並覆蓋第一金屬材料，以防止第一金屬材料氧化。第二金屬材料包括TiN、TaN、ZrN、WN或其組合，例如是TiN。另一方面，當金屬層226為單層結構時，金屬層226的材料可例如是鎢、鈦、鈷、鉭、鎳、鉑、鈀、鉬或其組合等金屬材料。但本發明不以此為限，在其他實施例中，只要能與第三導體層214（即多晶矽材料）形成金屬矽化層均為本發明的範圍。
請參照圖1E與圖1F，進行金屬矽化製程，以將第三導體層214轉變為金屬矽化物層234。在本實施例中，第三導體層214可完全轉變為金屬矽化物層234，且金屬矽化物層234直接接觸阻障層212。值得注意的是，阻障層212可用以當作金屬矽化製程中的阻擋層，以使上方的第三導體層214完全金屬矽化，同時避免下方的第二導體層210被金屬矽化。在此情況下，如圖1F所示，每一個堆疊結構204的金屬矽化物層234具有實質上相同的形狀。具體來說，堆疊結構204包括第一堆疊結構204a與第二堆疊結構204b。第一堆疊結構204a的第一金屬矽化物層234a具有第一底部面積A1，第二堆疊結構204b的第二金屬矽化物層234b具有實質上等於第一底部面積A1的第二底部面積A2。基於上述，本發明實施例藉由阻障層212來提升金屬矽化物層234的均勻度，以改善字元線（即堆疊結構204）阻值的均勻度，進而提升可靠度與良率。
圖2A至圖2D是依照本發明一實施例的一種金屬矽化製程的剖面示意圖。
請參照圖2A，本發明一實施例提供一種金屬矽化製程，其步驟如下。首先，共形地形成金屬層226，以覆蓋介電層220a的頂面與外露於介電層220a的第三體層214的頂面與部分側壁。圖2A的結構對應圖1E的結構，相同的構件已於上述段落中說明過，於此便不再贅述。
請參照圖2B，進行第一熱處理10，以將金屬層226以及與其接觸的第三導體層214的第一部分轉變為第一金屬矽化物材料230。具體來說，當金屬層226為鈷層且第三導體層214為多晶矽層時，在第一熱處理10中，多晶矽層214中的Si會擴散至鈷層226與多晶矽層214接觸的表面，以形成高電阻相的矽化鈷（Co
2Si/CoSi）230。在一實施例中，第一熱處理10可例如是快速熱回火（RTA），其溫度介於300°C至600°C之間，其時間介於10秒至20秒之間。
請參照圖2B與圖2C，進行蝕刻製程，以移除未反應的金屬層226。在一實施例中，所述蝕刻製程包括濕式蝕刻製程。值得一提的是，由於多晶矽層214中的Si擴散至鈷層226中以形成高電阻相的矽化鈷230，因此，高電阻相的矽化鈷230具有延伸部232，其延伸覆蓋間隙壁218a的頂面與介電層220a的部分頂面，如圖2C所示。
請參照圖2D，在移除未反應的金屬層226之後，進行第二熱處理20，以將第一金屬矽化物材料230以及與其接觸的第三導體層214的第二部分轉變為第二金屬矽化物材料234。於此，第二金屬矽化物材料234可視為圖1F的金屬矽化物層234。介電層220a橫向環繞堆疊結構204的下部，以暴露出堆疊結構204的金屬矽化物層234的一部分。在本實施例中，第二金屬矽化物材料234的阻值低於所述第一金屬矽化物材料230的阻值。具體來說，當金屬層226為鈷層且第三導體層214為多晶矽層時，在第二熱處理20中，多晶矽層214中的Si可進一步擴散至高電阻相的矽化鈷230中，以將高電阻相的矽化鈷230轉變為低電阻相的矽化鈷（CoSi
2）234。在一實施例中，第二熱處理20可例如是快速熱回火（RTA），其溫度介於650°C至850°C之間，其時間介於30秒至90秒之間。在本實施例中，第二熱處理20的溫度高於第一熱處理10的溫度，而第二熱處理20的時間大於第一熱處理10的時間。
另外，在進行第二熱處理20時，第一金屬矽化物材料230覆蓋了第三導體層214的頂面與上側壁。在此情況下，所形成的第二金屬矽化物材料234的上部具有漸縮的形狀。也就是說，第二金屬矽化物材料234在由下往上的延伸方向（即基底100往金屬矽化物層234的延伸方向）上具有漸縮的側壁。
綜上所述，本發明實施例將阻障層形成在兩個多晶矽層之間，並藉由阻障層當作金屬矽化製程中的阻擋層，以使上方的多晶矽層完全金屬矽化，同時避免下方的多晶矽層被金屬矽化。因此，每一個字元線結構的金屬矽化物層可具有實質上相同的形狀，以改善字元線阻值的均勻度，進而提升可靠度與良率。
10:第一熱處理
20:第二熱處理
100:基底
102:穿隧介電層
104:堆疊層
106、206:第一導體層
108、208:閘間介電層
110、210:第二導體層
112、212:阻障層
114、214:第三導體層
116:氧化物層
118:多晶矽層
120:硬罩幕層
122:碳化物層
124:抗反射層
204:堆疊結構
204a:第一堆疊結構
204b:第二堆疊結構
214t:厚度
216:頂蓋層
218、218a:間隙壁
220、220a:介電層
222:氧化物層
224:氮化物層
225:凹陷
225d:深度
226:金屬層
230:第一金屬矽化物材料
232:延伸部
234:金屬矽化物層（第二金屬矽化物材料）
234a:第一金屬矽化物層
234b:第二金屬矽化物層
A1:第一底部面積
A2:第二底部面積
圖1A至圖1F是依照本發明一實施例的一種記憶元件的製造流程的剖面示意圖。
圖2A至圖2D是依照本發明一實施例的一種金屬矽化製程的剖面示意圖。
100:基底
102:穿隧介電層
204:堆疊結構
204a:第一堆疊結構
204b:第二堆疊結構
206:第一導體層
208:閘間介電層
210:第二導體層
212:阻障層
218a:間隙壁
220a:介電層
234:金屬矽化物層
234a:第一金屬矽化物層
234b:第二金屬矽化物層
A1:第一底部面積
A2:第二底部面積
Claims (16)
- 一種記憶元件，包括： 多個堆疊結構，配置在基底上，其中每一個堆疊結構包括： 第一導體層； 第二導體層，配置在所述第一導體層上； 閘間介電層，配置在所述第一導體層與所述第二導體層之間； 金屬矽化物層，配置在所述第二導體層上；以及 阻障層，配置在所述金屬矽化物層與所述第二導體層之間；以及 介電層，橫向環繞所述多個堆疊結構的下部，以暴露出所述多個堆疊結構的所述金屬矽化物層的一部分。
- 如請求項1所述的記憶元件，其中所述介電層的頂面高於所述阻障層的頂面，其中所述阻障層的材料包括Ti、TiN、Ta、TaN或其組合。
- 如請求項1所述的記憶元件，更包括： 穿隧介電層，配置在所述基底與所述多個堆疊結構之間以及所述基底與所述介電層之間；以及 多個間隙壁，分別配置在所述多個堆疊結構與所述介電層之間， 其中所述間隙壁覆蓋所述多個堆疊結構的所述下部，且暴露出所述金屬矽化物層的頂面與部分側壁。
- 如請求項1所述的記憶元件，其中所述金屬矽化物層與所述阻障層直接接觸，且所述金屬矽化物層更延伸覆蓋所述介電層的部分頂面。
- 如請求項1所述的記憶元件，其中所述多個堆疊結構包括第一堆疊結構與第二堆疊結構，所述第一堆疊結構的第一金屬矽化物層具有第一底部面積，所述第二堆疊結構的第二金屬矽化物層具有第二底部面積，所述第一底部面積實質上等於所述第二底部面積。
- 如請求項1所述的記憶元件，其中所述金屬矽化物層具有自所述基底往所述金屬矽化物層的方向漸縮的側壁。
- 如請求項1所述的記憶元件，其中所述第一導體層與所述第二導體層的材料包括摻雜多晶矽、未摻雜多晶矽或其組合。
- 一種記憶元件的形成方法，包括： 在基底上形成多個堆疊結構，其中每一個堆疊結構依序包括：第一導體層、閘間介電層、第二導體層、阻障層以及第三導體層； 在所述基底上形成介電層，以橫向環繞所述多個堆疊結構的下部並暴露出所述多個堆疊結構的所述第三導體層的一部分； 形成金屬層，以覆蓋所述介電層與外露於所述介電層的所述第三導體層的所述部分；以及 進行金屬矽化製程，以將所述第三導體層轉變為金屬矽化物層，其中所述第三導體層完全轉變為所述金屬矽化物層，且所述金屬矽化物層與所述阻障層直接接觸。
- 如請求項8所述的記憶元件的形成方法，其中所述第一導體層、所述第二導體層以及所述第三導體層的材料包括摻雜多晶矽、未摻雜多晶矽或其組合。
- 如請求項8所述的記憶元件的形成方法，其中形成所述多個堆疊結構包括： 在所述基底上形成堆疊層；以及 進行自對準雙重圖案化（SADP）製程，以將所述堆疊層圖案化為所述多個堆疊結構。
- 如請求項8所述的記憶元件的形成方法，更包括： 在所述基底與所述多個堆疊結構之間以及所述基底與所述介電層之間形成穿隧介電層；以及 在所述多個堆疊結構與所述介電層之間分別形成多個間隙壁。
- 如請求項11所述的記憶元件的形成方法，其中所述間隙壁覆蓋所述多個堆疊結構的所述下部，且暴露出所述第三導體層的頂面與部分側壁。
- 如請求項8所述的記憶元件的形成方法，其中進行所述金屬矽化製程包括： 進行第一熱處理，以將所述金屬層以及與其接觸的所述第三導體層的第一部分轉變為第一金屬矽化物材料； 進行蝕刻製程，以移除未反應的所述金屬層；以及 進行第二熱處理，以將所述第一金屬矽化物材料以及與其接觸的所述第三導體層的第二部分轉變為第二金屬矽化物材料，其中所述第二金屬矽化物材料的阻值低於所述第一金屬矽化物材料的阻值。
- 如請求項13所述的記憶元件的形成方法，其中所述第二熱處理的溫度高於所述第一熱處理的溫度。
- 如請求項8所述的記憶元件的形成方法，其中所述金屬層包括單層結構、雙層結構或是多層結構。
- 如請求項8所述的記憶元件的形成方法，其中當所述金屬層為所述雙層結構時，所述雙層結構包括： 第一金屬材料，接觸所述第三導體層，且包括鎢、鈦、鈷、鉭、鎳、鉑、鈀、鉬或其組合；以及 第二金屬材料，配置在所述第一金屬材料上，且包括TiN、TaN、ZrN、WN或其組合。
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Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20060141706A1 (en) * | 2004-12-28 | 2006-06-29 | Seung-Wan Hong | Methods of forming non-volatile semiconductor memory devices using prominences and trenches, and devices so formed |
| US7652322B2 (en) * | 2005-02-23 | 2010-01-26 | Samsung Electronics Co., Ltd. | Split gate flash memory device having self-aligned control gate and method of manufacturing the same |
| US20100075499A1 (en) * | 2008-09-19 | 2010-03-25 | Olsen Christopher S | Method and apparatus for metal silicide formation |
| US7687860B2 (en) * | 2005-06-24 | 2010-03-30 | Samsung Electronics Co., Ltd. | Semiconductor device including impurity regions having different cross-sectional shapes |
| US8357605B2 (en) * | 2010-08-25 | 2013-01-22 | Samsung Electronics Co. Ltd. | Methods of fabricating semiconductor memory devices |
| TW201631710A (zh) * | 2015-02-24 | 2016-09-01 | 東芝股份有限公司 | 半導體記憶裝置及其製造方法 |
| US9698149B2 (en) * | 2010-06-19 | 2017-07-04 | Sandisk Technologies Llc | Non-volatile memory with flat cell structures and air gap isolation |
| TW201836126A (zh) * | 2013-02-26 | 2018-10-01 | 美商賽普拉斯半導體公司 | 基於嵌入式矽氧氮氧半導體的記憶體單元 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6291868B1 (en) * | 1998-02-26 | 2001-09-18 | Micron Technology, Inc. | Forming a conductive structure in a semiconductor device |
| US20070111449A1 (en) * | 2005-11-16 | 2007-05-17 | Hsu-Sheng Yu | Non-volatile memory cell and method for manufacturing the same |
| JP2009026802A (ja) * | 2007-07-17 | 2009-02-05 | Toshiba Corp | 半導体装置の製造方法および半導体装置 |
| US8129797B2 (en) | 2008-06-18 | 2012-03-06 | International Business Machines Corporation | Work function engineering for eDRAM MOSFETs |
| CN103855016A (zh) | 2012-11-30 | 2014-06-11 | 中国科学院微电子研究所 | 半导体器件的制造方法 |
| CN104900593B (zh) | 2014-03-04 | 2018-02-16 | 中芯国际集成电路制造(上海)有限公司 | 存储器及其形成方法 |
-
2020
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-
2021
- 2021-05-20 US US17/325,214 patent/US11705495B2/en active Active
Patent Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20060141706A1 (en) * | 2004-12-28 | 2006-06-29 | Seung-Wan Hong | Methods of forming non-volatile semiconductor memory devices using prominences and trenches, and devices so formed |
| US7652322B2 (en) * | 2005-02-23 | 2010-01-26 | Samsung Electronics Co., Ltd. | Split gate flash memory device having self-aligned control gate and method of manufacturing the same |
| US7687860B2 (en) * | 2005-06-24 | 2010-03-30 | Samsung Electronics Co., Ltd. | Semiconductor device including impurity regions having different cross-sectional shapes |
| US20100075499A1 (en) * | 2008-09-19 | 2010-03-25 | Olsen Christopher S | Method and apparatus for metal silicide formation |
| US9698149B2 (en) * | 2010-06-19 | 2017-07-04 | Sandisk Technologies Llc | Non-volatile memory with flat cell structures and air gap isolation |
| US8357605B2 (en) * | 2010-08-25 | 2013-01-22 | Samsung Electronics Co. Ltd. | Methods of fabricating semiconductor memory devices |
| TW201836126A (zh) * | 2013-02-26 | 2018-10-01 | 美商賽普拉斯半導體公司 | 基於嵌入式矽氧氮氧半導體的記憶體單元 |
| TW201631710A (zh) * | 2015-02-24 | 2016-09-01 | 東芝股份有限公司 | 半導體記憶裝置及其製造方法 |
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