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TWI747128B - 數位輸出監控電路、及高頻前端電路 - Google Patents

數位輸出監控電路、及高頻前端電路 Download PDF

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TWI747128B
TWI747128B TW109100531A TW109100531A TWI747128B TW I747128 B TWI747128 B TW I747128B TW 109100531 A TW109100531 A TW 109100531A TW 109100531 A TW109100531 A TW 109100531A TW I747128 B TWI747128 B TW I747128B
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松山覚
松村哲
中牟田和周
松村俊樹
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日商村田製作所股份有限公司
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Abstract

本發明提供一種數位輸出監控電路以及高頻前端電路，能夠在混合搭載了數位電路和類比電路的結構中容易地進行類比電路的測試。數位輸出監控電路具備：第一數位電路（110a），進行串列數據與並列數據的相互轉換；第二數位電路（120），對從第一數位電路（110a）輸出的數據進行解碼，生成類比電路（200）用的控制信號；以及第三數位電路（130），至少將類比電路（200）用的控制信號轉換為數位數據。第一數位電路（110a）將從第三數位電路（130）輸出的數據轉換為串列數據，作為輸出數據信號輸出。

Description

數位輸出監控電路、及高頻前端電路
本發明涉及數位輸出監控電路以及高頻前端電路。
在下述的專利文獻1記載了如下的半導體積體電路，即，通過切換並輸出系統LSI內的內部信號，從而能夠效率良好地進行除錯（debug）。 [先前技術文獻] [專利文獻]
專利文獻1：日本特開2002-24201號公報
例如，對射頻的高頻信號進行放大的高頻前端電路一般來說是如下的結構，即，在模組內混合搭載了包含處理器等的數位電路和包含放大電路等的類比電路。如此，在混合搭載了數位電路和類比電路的模組中，在進行類比電路用的控制信號的測試的情況下，需要在處理器、模組內設置測試用的端子，或者在由於處理器的IC晶片的安裝面積、電路面積等的限制而不能設置測試用的端子的情況下，需要根據類比電路的動作間接地進行測試。類比電路的動作測試以類比電路中的全部的動作條件進行，但測試時間將變長，此外，在保證質量的觀點上，也難以進行充分的測試。
[發明要所欲解決之問題]
本發明係有鑒於上述情形而完成的，其目的在於，實現一種能夠在混合搭載了數位電路和類比電路的結構中容易地進行類比電路的測試的數位輸出監控電路以及高頻前端電路。 [解決問題之技術手段]
本發明的一個方面的數位輸出監控電路具備：第一數位電路，進行串列數據與並列數據的相互轉換；第二數位電路，對從所述第一數位電路輸出的數據進行解碼，生成類比電路用的控制信號；以及第三數位電路，至少將所述類比電路用的控制信號轉換為數位數據，所述第一數位電路將從所述第三數位電路輸出的數據轉換為串列數據，並作為輸出數據信號輸出。
本發明的一個方面的高頻前端電路包含上述數位輸出監控電路，作為所述類比電路而包含對高頻信號進行放大的放大電路。 [對照先前技術之功效]
根據本發明，能夠提供一種能夠在混合搭載了數位電路和類比電路的結構中容易地進行類比電路的測試的數位輸出監控電路以及高頻前端電路。
以下，基於圖式對實施方式涉及的數位輸出監控電路以及高頻前端電路進行詳細地說明。另外，本發明並不被該實施方式所限定。各實施方式為例示，能夠進行在不同的實施方式中示出的結構的部分置換或組合，這是不言而喻的。在實施方式2以後，省略關於對與實施方式1共同的事項的記述，僅對不同點進行說明。特別是，關於由同樣的結構產生同樣的作用效果將不在每個實施方式中逐一提及。
＜實施方式＞ 以下，對實施方式進行說明，但為了使實施方式容易理解，先對比較例進行說明。
（比較例） 圖1是示出比較例的系統結構的圖。系統1包含主電路101和多個從屬電路(slave circuit)102。在本公開中，多個從屬電路102為同樣的結構，但並不限定於此。以下，對多個從屬電路102的其中之一的結構進行說明，關於其它從屬電路102的結構，將省略說明。
從屬電路102包含數位電路100和類比電路200。數位電路100包含第一數位電路110和第二數位電路120。
第一數位電路110包含控制電路111、多個（在本公開中設為n個（n為自然數））暫存器112-1、…、112-n、以及讀出電路113。
在本公開中，暫存器112-1、…、112-n設為8位元暫存器，但是並不限定於此。以下，設本公開中的各數位數據為8位元數據而進行說明。
主電路101將時鐘信號clk以及作為串列數據的輸入數據信號data_in輸出到從屬電路102。輸入數據信號data_in包含對從屬電路102的各種命令、對第一數位電路110、第二數位電路120、類比電路200的控制訊息等。
從屬電路102將作為串列數據的輸出數據信號data_out輸出到主電路101。輸出數據信號data_out包含由讀出電路113從暫存器112-1、…、112-n讀出的讀出數據。
第一數位電路110進行串列數據與並列數據的相互轉換。具體而言，第一數位電路110將輸入數據信號data_in中包含的類比電路200用的控制數據輸出到後級的第二數位電路120。此外，第一數位電路110將由讀出電路113從暫存器112-1、…、112-n讀出的數據轉換為輸出數據信號data_out，並輸出到主電路101。以下，參照圖2對第一數位電路110的各構成要素的動作進行說明。
圖2是示出比較例的第一數位電路的內部結構的一個例子的圖。在圖2中，在各數據標註的「[7：0]」表示各數據是將最低位位元設為第0位元且將最高位位元設為第7位元的8位元數據。
控制電路111基於輸入數據信號data_in中包含的控制命令，將對類比電路200的控制數據作為寫入數據write_data_in（1）[7：0]、…、write_data_in（n）[7：0]而分別輸出到暫存器112-1、…、112-n。寫入數據write_data_in（1）[7：0]、…、write_data_in（n）[7：0]分別寫入到暫存器112-1、…、112-n，並作為暫存器數據reg_data_out（1）[7：0]、…、reg_data_out（n）[7：0]而輸出到後級的第二數位電路120。
此外，暫存器數據reg_data_out（1）[7：0]、…、reg_data_out（n）[7：0]由讀出電路113分別作為讀出數據reg_data_in（1）[7：0]、…、reg_data_in（n）[7：0]而讀出。
讀出電路113將從暫存器112-1、…、112-n讀出的讀出數據reg_data_in（1）[7：0]、…、reg_data_in（n）[7：0]作為輸出數據out_data[7：0]而輸出到控制電路111。
控制電路111作為讀出數據read_data[7：0]而被輸入從讀出電路113輸出的輸出數據out_data[7：0]。控制電路111將讀出數據read_data[7：0]轉換為輸出數據信號data_out並輸出到主電路101。
如此，第一數位電路110將寫入到暫存器112-1、…、112-n的數據轉換為輸出數據信號data_out，並輸出到主電路101。由此，系統1能夠通過後級的主電路101進行寫入到暫存器112-1、…、112-n的數據的對錯判定。
接下來，對系統1的具體例進行說明。作為系統1，例如，可例示智慧型電話等的便攜式蜂窩終端。在便攜式蜂窩終端中，主電路101相當於基帶電路。此外，在便攜式蜂窩終端中，從屬電路102相當於對射頻的高頻信號進行放大的高頻前端電路。此外，在便攜式蜂窩終端中，數位電路100相當於高頻前端電路的處理器。此外，在便攜式蜂窩終端中，類比電路200包含放大高頻輸入信號並輸出高頻輸出信號的放大電路。
在此，參照圖3以及圖4對作為高頻前端電路中的動作模式而具有放大電路的偏壓電壓不同的第一動作模式和第二動作模式的結構進行說明。圖3是示出第二數位電路的具體的結構的一個例子的圖。圖4是示出類比電路的具體的結構的一個例子的圖。
在圖3所示的例子中，第二數位電路120包含選擇器121、122和邏輯電路123。此外，在圖4所示的例子中，類比電路200包含第一放大電路201、第二放大電路202、偏壓定電壓源203、以及偏壓DAC電路204、205。
雖然在圖4所示的例子中，類比電路200設為了包含第一放大電路201和第二放大電路202這兩級放大電路的結構，但也可以是包含一級或三級以上的放大電路的結構。
偏壓DAC電路204設定第一放大電路201的電偏壓狀態。偏壓DAC電路205設定第二放大電路202的電偏壓狀態。偏壓定電壓源203對偏壓DAC電路204、205施加固定的基準電壓。在第一放大電路201、第二放大電路202以及偏壓定電壓源203被施加電源電壓Vdd。
另外，雖然在圖3以及圖4所示的例子中，示出了對第一放大電路201以及第二放大電路202設定與動作模式（第一動作模式、第二動作模式）相應的偏壓狀態的結構，但是圖3以及圖4所示的結構是一個例子，並不限定於此。例如，也可以是包含能夠進行高頻信號的頻段切換、放大器增益的切換的結構部的結構。
首先，對第二數位電路120的動作進行說明。
在圖3所示的例子中，第一放大電路201的第一動作模式下的偏壓控制數據mode0_bias1是暫存器112-1的暫存器數據reg_data_out（1）[2：0]中包含的3位元數據。此外，第一放大電路201的第二動作模式下的偏壓控制數據mode1_bias1是暫存器112-2的暫存器數據reg_data_out（2）[2：0]中包含的3位元數據。
此外，在圖3所示的例子中，第二放大電路202的第一動作模式下的偏壓控制數據mode0_bias2是暫存器112-1的暫存器數據reg_data_out（1）[5：3]中包含的3位元數據。此外，第二放大電路202的第二動作模式下的偏壓控制數據mode1_bias2是暫存器112-2的暫存器數據reg_data_out（2）[5：3]中包含的3位元數據。
此外，在圖3所示的例子中，對類比電路200中包含的第一放大電路201以及第二放大電路202的動作進行控制的動作控制數據tx_en是暫存器112-3的暫存器數據reg_data_out（3）[0]中包含的1位元數據。此外，對第一動作模式和第二動作模式進行切換的模式控制數據mode是暫存器112-3的暫存器數據reg_data_out（3）[1]中包含的1位元數據。
在動作控制數據tx_en為「0」時，模式切換數據tx_mode[1：0]成為「00」。此時，選擇器121將數據3’d0「000」作為第一偏壓控制數據bias1_out[2：0]而輸出。此外，選擇器122將數據3’d0「000」作為第二偏壓控制數據bias2_out[2：0]而輸出。
在動作控制數據tx_en為「1」且模式控制數據mode為「0 」時，模式切換數據tx_mode[1：0]成為「01」。此時，選擇器121將偏壓控制數據mode0_bias1作為第一偏壓控制數據bias1_out[2：0]而輸出。此外，選擇器122將偏壓控制數據mode0_bias2作為第二偏壓控制數據bias2_out[2：0]而輸出。
在動作控制數據tx_en為「1」且模式控制數據mode為「1」時，模式切換數據tx_mode[1：0]成為「10」。此時，選擇器121將偏壓控制數據mode1_bias1作為第一偏壓控制數據bias1_out[2：0]而輸出。此外，選擇器122將偏壓控制數據mode1_bias2作為第二偏壓控制數據bias2_out[2：0]而輸出。
第一偏壓控制數據bias1_out[2：0]、第二偏壓控制數據bias2_out[2：0]、動作控制數據tx_en輸出到後級的類比電路200。在此，將第一偏壓控制數據bias1_out[2：0]、第二偏壓控制數據bias2_out[2：0]、動作控制數據tx_en統稱為「類比電路用的控制信號」。
接著，對類比電路200的動作進行說明。
在動作控制數據tx_en為「0」時，偏壓定電壓源203停止對偏壓DAC電路204、205施加基準電壓。由此，第一放大電路201以及第二放大電路202的電偏壓狀態成為GND電平，高頻輸出信號RF-out的輸出停止。
在動作控制數據tx_en為「1」時，第一放大電路201根據第一偏壓控制數據bias1_out[2：0]來控制電偏壓狀態。此外，第二放大電路202根據第二偏壓控制數據bias2_out[2：0]來控制電偏壓狀態。
如此，第二數位電路120具有將從第一數位電路110的暫存器112-1、…、112-n輸出的暫存器數據reg_data_out（1）[7：0]、…、reg_data_out（n）[7：0]轉換為用於控制後級的類比電路200的類比電路控制信號的解碼功能。
（實施方式1） 圖5是示出實施方式1的從屬電路的結構的圖。圖6是示出實施方式1的第一數位電路的內部結構的一個例子的圖。另外，使用了從屬電路102a的系統結構與在圖1中示出的比較例相同，因此省略圖示以及說明。
從屬電路102a除了圖1所示的從屬電路102的結構以外，還包含第三數位電路130。本實施方式中的數位電路100a對應於本公開的「數位輸出監控電路」。
圖7是示出實施方式1的第三數位電路的內部結構的一個例子的圖。第三數位電路130包含選擇器131。關於選擇器131，示出了從第二數位電路120輸出的類比電路用的控制信號1位元1位元地作為測試信號sig_test_0、…、sig_test_255而被輸入的結構，但是圖7所示的結構是一個例子，並不限定於此。
在圖7所示的結構中，第三數位電路130基於位元切換信號bit_sel[7：0] 來選擇測試信號sig_test_0、…、sig_test_255，並作為測試數據test_out[7：0]輸出到第一數位電路110a。由此，能夠將從第二數位電路120輸出的類比電路用的控制信號轉換為數位數據。另外，雖然在本實施方式中，從第三數位電路130輸出的數位數據是8位元數據，但是並不限定於此。
第一數位電路110a除了圖2所示的第一數位電路110的結構以外還包含暫存器112-s、112-t。本實施方式中的暫存器112-1、…、112-n，112-s對應於本公開的「第一暫存器」。本實施方式中的暫存器112-t對應於本公開的“第二暫存器”。
控制電路111a基於輸入數據信號data_in中包含的控制命令，將對類比電路200的控制訊息轉換為作為多個（在本公開中為n個）並列數據（在本公開中為8位元並列數據）的控制數據，並作為寫入數據write_data_in（1）[7：0]、…、write_data_in（n）[7：0]而分別輸出到暫存器112-1、…、112-n。寫入數據write_data_in（1）[7：0]、…、write_data_in（n）[7：0]分別被寫入到暫存器112-1、…、112-n，並作為暫存器數據reg_data_out（1）[7：0]、…、reg_data_out（n）[7：0]而輸出到後級的第二數位電路120。
此外，暫存器數據reg_data_out（1）[7：0]、…、reg_data_out（n）[7：0]被讀出電路113a分別作為讀出數據reg_data_in（1）[7：0]、…、reg_data_in（n）[7：0]而讀出。
此外，控制電路111a基於輸入數據信號data_in中包含的控制命令，將對第三數位電路130的控制數據作為寫入數據write_data_in（s）[7：0]而輸出到暫存器112-s。寫入數據write_data_in（s）[7：0]被寫入到暫存器112-s，並作為暫存器數據reg_data_out（s）[7：0]而輸出到後級的第三數位電路130。暫存器數據reg_data_out（s）[7：0]對應於圖7所示的位元切換信號bit_sel[7：0]。
此外，暫存器數據reg_data_out（s）[7：0]被讀出電路113a作為讀出數據reg_data_in（s）[7：0]而讀出。
此外，在第一數位電路110a，作為寫入數據write_data_in（t）[7：0]而被輸入從第三數位電路130輸出的測試數據test_out[7：0]。寫入數據write_data_in（t）[7：0]被寫入到暫存器112-t，並被讀出電路113a作為讀出數據reg_data_in（t）[7：0]而讀出。
讀出電路113a將從暫存器112-1、…、112-t讀出的讀出數據reg_data_in（1）[7：0]、…、reg_data_in（n）[7：0]、reg_data_in（s）[7：0]、reg_data_in（t）[7：0]作為輸出數據out_data[7：0]而輸出到控制電路111a。
控制電路111a作為讀出數據read_data[7：0]而被輸入從讀出電路113a輸出的輸出數據out_data[7：0]。控制電路111a將讀出數據read_data[7：0]轉換為作為串列數據的輸出數據信號data_out，並輸出到主電路101。
在本實施方式中，如上所述，設置將從第二數位電路120輸出的類比電路用的控制信號轉換為數位數據的第三數位電路130，將該數位數據轉換為輸出數據信號data_out，並輸出到主電路101。由此，能夠由後級的主電路101進行從第二數位電路120輸出的類比電路用的控制信號是否成為預先設想的所希望的狀態的測試。
此外，通過將數位電路100a（本公開的「數位輸出監控電路」）應用於高頻前端電路，由此能夠進行從第二數位電路120輸出的放大電路用的控制信號是否成為預先設想的所希望的狀態的測試。
像以上那樣，實施方式1涉及的數位輸出監控電路以及高頻前端電路具備：第一數位電路110a，進行串列數據與並列數據的相互轉換；第二數位電路120，對從第一數位電路110a輸出的數據進行解碼，生成類比電路200用的控制信號；以及第三數位電路130，至少將類比電路200用的控制信號轉換為數位數據。第一數位電路110a將從第三數位電路130輸出的數據轉換為串列數據，並作為輸出數據信號data_out而輸出。
具體而言，第一數位電路110a具備：控制電路111a；暫存器112-1、…、112-n、112-s（第一暫存器），被寫入從控制電路111a輸出的數據；暫存器112-t（第二暫存器），被寫入從第三數位電路130輸出的數據；以及讀出電路113a，將寫入到暫存器112-1、…、112-n、112-s（第一暫存器）的數據以及寫入到暫存器112-t（第二暫存器）的數據讀出並輸出到控制電路111a。控制電路111a將作為串列數據的輸入數據信號data_in中包含的類比電路200的控制數據寫入到暫存器112-1、…、112-n、112-s（第一暫存器），將從讀出電路113a輸出的數據轉換為串列數據並作為輸出數據信號data_out而輸出。
根據上述結構，能夠通過後級的主電路101進行從第二數位電路120輸出的類比電路200用的控制信號是否成為預先設想的所希望的狀態的測試。
（實施方式2） 圖8是示出實施方式2的從屬電路的結構的圖。另外，使用了從屬電路102b的系統結構與在圖1中示出的比較例相同，因此省略圖示以及說明。此外，第一數位電路110a的內部結構與圖6所示的實施方式1相同，因此省略圖示以及說明。此外，第三數位電路130a的內部結構與圖7所示的實施方式1的第三數位電路130的內部結構相同，因此省略圖示以及說明。
從屬電路102b的類比電路200a包含對類比電路200a內的既定節點的狀態進行監控的監控電路206。本實施方式中的數位電路100b對應於本公開的「數位輸出監控電路」。
圖9是示出設置在類比電路的監控電路的結構的一個例子的圖。監控電路206包含監控用ADC電路207。另外，雖然在圖9中示出了設置有唯一的監控用ADC電路207的例子，但是圖9所示的監控電路206的結構是一個例子，並不限定於此。例如，在類比電路200a內存在多個應監控的節點的情況下，也可以是設置有多個監控用ADC電路207的結構。
監控用ADC電路207從類比電路200a內的既定節點被輸入節點信號node_m。監控用ADC電路207對既定的參考信號ref_m和節點信號node_m進行比較，並將類比測試信號asig_test_m輸出到第三數位電路130a，該類比測試信號asig_test_m在節點信號node_m為參考信號ref_m以上時成為「1」，在節點信號node_m小於參考信號ref_m時成為「0」。
在圖7所示的結構中，從監控用ADC電路207輸出的類比測試信號asig_test_m代替測試信號sig_test_0、…、sig_test_255中的任一個被輸入到第三數位電路130a。第三數位電路130a基於位元切換信號bit_sel[7：0]，選擇作為類比電路200a用的控制信號的各測試信號以及表示類比電路200a內的既定節點的狀態的類比測試信號asig_test_m，作為測試數據test_out[7：0]而輸出到第一數位電路110a。由此，能夠將從第二數位電路120輸出的類比電路200a用的控制信號以及從第三數位電路130a輸出的類比測試信號asig_test_m轉換為數位數據。
以下，通過與實施方式1同樣的第一數位電路110a的動作，將包含類比電路200a內的既定節點的狀態的測試數據test_out[7：0]轉換為輸出數據信號data_out，並輸出到主電路101。由此，能夠通過後級的主電路101進行類比電路200a內的既定節點的狀態是否成為預先設想的所希望的狀態的測試。
此外，通過將數位電路100b（本公開的「數位輸出監控電路」）應用於高頻前端電路，從而能夠進行放大電路的既定節點的狀態是否成為預先設想的所希望的狀態的測試。
像以上那樣，在實施方式2涉及的數位輸出監控電路以及高頻前端電路中，第三數位電路130a將類比電路200a用的控制信號以及表示類比電路200a內的既定節點的狀態的類比測試信號轉換為數位數據。
根據上述結構，能夠通過後級的主電路101進行類比電路200a內的既定節點的狀態是否成為預先設想的所希望的狀態的測試。
（實施方式3） 圖10是示出實施方式3的第三數位電路的結構的圖。另外，第一數位電路的內部結構與圖6所示的實施方式1相同，因此省略圖示以及說明。此外，使用了第三數位電路130b的從屬電路的結構與圖5所示的實施方式1或圖8所示的實施方式2相同，因此省略圖示以及說明。
第三數位電路130b除了圖7所示的第三數位電路130的結構以外還包含同位（parity）運算電路132以及移位暫存器133。
同位運算電路132基於位元切換信號bit_sel[7：0]，進行從選擇器131輸出的測試數據test_out[7：0]的同位運算處理。具體地，同位運算電路132進行測試數據test_out[7：0]的各位元的“異或”運算。同位運算電路132輸出同位運算處理結果parity_out（1bit_data）。
移位暫存器133使從同位運算電路132輸出的同位運算處理結果parity_out各移位1位元並累積8位元份，將作為8位元並列數據的shift_out[7：0]輸出到第一數位電路110a。
在本實施方式中，在第一數位電路110a，作為寫入數據write_data_in（t）[7：0]而被輸入從第三數位電路130b輸出的shift_out[7：0]。以後的第一數位電路110a中的處理與實施方式1相同。
以下，參照圖11對本實施方式中的處理的具體例進行說明。圖11是示出實施方式3的測試處理的一個例子的流程圖。
第一數位電路110a基於按照預先確定的測試的過程從主電路101接收的命令，將位元切換信號bit_sel[7：0]輸出到第三數位電路130b。接收命令包含於輸入數據信號data_in。
若在選擇器131被輸入位元切換信號bit_sel[7：0]（步驟S101），則選擇器131輸出測試數據test_out[7：0]（步驟S102）。同位運算電路132基於位元切換信號bit_sel[7：0]進行從選擇器131輸出的測試數據test_out[7：0]的同位運算處理（步驟S103），並將同位運算處理結果parity_out輸出到移位暫存器133（步驟S104）。
在本實施例中示出的移位暫存器133設為8位元份的位元寬度，但在該情況下，能夠保持對最大8種bit_sel[7：0]的組合各自計算的同位。若完成了shift_out[7：0]中的8位元份的parity_out的取入（步驟S105；是），則將該shift_out[7：0]輸出到第一數位電路110a（步驟S106）。在未生成shift_out[7：0]的情況下（步驟S105；否），直到生成shift_out[7：0]為止重複進行步驟S101至步驟S105的處理。
在到達預先確定的測試的過程的結束時，第一數位電路110a基於從主電路101接收的命令（步驟S107；是），停止位元切換信號bit_sel[7：0]向第三數位電路130b的輸出（步驟S108）。接收命令包含於輸入數據信號data_in。
在測試未結束的情況下（步驟S107；否），直到測試結束為止重複進行步驟S101至步驟S107的處理。
第一數位電路110a將從第三數位電路130b輸出的shift_out[7：0]轉換為作為串列數據的輸出數據信號data_out，並輸出到主電路101。
例如，在從第二數位電路120輸出的類比電路用的控制信號1位元1位元地作為測試信號sig_test_0、…、sig_test_255而輸入到選擇器131的結構中，進行從第二數位電路120輸出的類比電路用的控制信號是否成為預先設想的所希望的狀態的測試時，若是上述的實施方式1、2的結構，則需要對每個測試信號sig_test_0、…、sig_test_255進行對錯判定。即，需要在後級的主電路101中按每個測試信號sig_test_0、…、sig_test_255保持預期值（表示預先設想的所希望的狀態的值），並分別進行與預期值的對錯判定處理。
在本實施方式中，如上所述，設為能夠對作為測試信號sig_test_0、…、sig_test_255的多個位元（在上述的例子中為8位元）的每一個的同位運算處理結果的shift_out[7：0]進行對錯判定的結構。由此，能夠減輕通過後級的主電路101進行從第二數位電路120輸出的類比電路用的控制信號是否成為預先設想的所希望的狀態的測試時的處理。
如上述般，在實施方式3涉及的數位輸出監控電路以及高頻前端電路中，第三數位電路130b具備進行數位數據（測試數據test_out[7：0]）的同位運算處理的同位運算電路132。
根據上述結構，能夠減輕通過後級的主電路101進行類比電路200內的既定節點的狀態是否成為預先設想的所希望的狀態的測試時的處理。
（實施方式3的變形例） 圖12是示出實施方式3的變形例的第三數位電路的結構的圖。另外，第一數位電路的內部結構與圖6所示的實施方式1相同，因此省略圖示以及說明。此外，使用了第三數位電路130c的從屬電路的結構與圖5所示的實施方式1或圖8所示的實施方式2相同，因此省略圖示以及說明。
第三數位電路130c除了圖10所示的第三數位電路130b的結構以外還包含比較電路134。
比較電路134對從移位暫存器133輸出的shift_out[7：0]和與該shift_out[7：0]對應的預期值（8bit_data）進行比較。比較電路134將shift_out[7：0]與預期值的對錯判定結果comp_out[7：0]輸出到第一數位電路110a。另外，關於與shift_out[7：0]對應的預期值，例如可以是經由第一數位電路110a輸入的方式，也可以是預先存儲在第三數位電路130c所具備的存儲部（未圖示）的方式。此外，例如，還可以是通過設置在構成第三數位電路130c的半導體器件的晶片（die）上的保險絲（未圖示）的導通/非導通來保持的方式。
在實施方式3的變形例中，在第一數位電路110a，作為寫入數據write_data_in（t）[7：0]而被輸入從第三數位電路130c輸出的comp_out[7：0]。以後的第一數位電路110a中的處理與實施方式1相同。另外，從第三數位電路130c輸出的comp_out例如也可以是1位元數據，該1位元數據是表示對錯判定結果正確的「0」值或表示對錯判定結果錯誤的「1」值中的任一個。
以下，參照圖13對實施方式3的變形例中的處理的具體例進行說明。圖13是示出實施方式3的變形例的測試處理的一個例子的流程圖。
第一數位電路110a基於按照預先確定的測試的過程從主電路101接收的命令，將位元切換信號bit_sel[7：0]輸出到第三數位電路130c。接收命令包含於輸入數據信號data_in。
若在選擇器131被輸入位元切換信號bit_sel[7：0]（步驟S201），則選擇器131輸出測試數據test_out[7：0]（步驟S202）。同位運算電路132基於位元切換信號bit_sel[7：0]進行從選擇器131輸出的測試數據test_out[7：0]的同位運算處理（步驟S203），並將同位運算處理結果parity_out輸出到移位暫存器133（步驟S204）。
在本實施例中示出的移位暫存器133設為8位元份的位元寬度，但在該情況下，能夠保持對最大8種bit_sel[7：0]的組合各自計算的同位。若完成了shift_out[7：0]中的8位元份的parity_out的取入（步驟S205；是），則將該shift_out[7：0]輸出到比較電路134。在未生成shift_out[7：0]的情況下（步驟S205；否），直到生成shift_out[7：0]為止重複進行步驟S201至步驟S205的處理。
比較電路134通過對從移位暫存器133輸出的shift_out[7：0]和與該shift_out[7：0]對應的預期值（8bit_data）進行比較，從而進行shift_out[7：0]的對錯判定（步驟S206），並將該對錯判定結果comp_out[7：0]輸出到第一數位電路110a（步驟S207）。
在到達預先確定的測試的過程的結束時，第一數位電路110a基於從主電路101接收的命令（步驟S208；是），停止位元切換信號bit_sel[7：0]向第三數位電路130c的輸出（步驟S209）。接收命令包含於輸入數據信號data_in。
在測試未結束的情況下（步驟S208；否），直到測試結束為止重複進行步驟S201至步驟S208的處理。
第一數位電路110a將從第三數位電路130c輸出的comp_out[7：0]轉換為作為串列數據的輸出數據信號data_out，並輸出到主電路101。
在實施方式3的變形例中，如上所述，設為設置了對測試信號sig_test_0、…、sig_test_255的多個位元（在上述的例子中為8位元）的每一個的同位運算處理結果parity_out進行對錯判定的比較電路134的結構。由此，能夠進一步減輕通過後級的主電路101進行從第二數位電路120輸出的類比電路用的控制信號是否成為預先設想的所希望的狀態的測試時的處理。
像以上那樣，在實施方式3的變形例涉及的數位輸出監控電路以及高頻前端電路中，第三數位電路130c具備將同位運算電路132的運算處理結果parity_out（shift_out[7：0]）與該運算處理結果的預期值（8bit_data）進行比較的比較電路134。
根據上述結構，能夠進一步減輕通過後級的主電路101進行類比電路200內的既定節點的狀態是否成為預先設想的所希望的狀態的測試時的處理。
（實施方式4） 圖14是示出實施方式4的第三數位電路的結構的圖。另外，第一數位電路的內部結構與圖6所示的實施方式1相同，因此省略圖示以及說明。此外，使用了第三數位電路130d的從屬電路的結構與圖5所示的實施方式1或圖8所示的實施方式2相同，因此省略圖示以及說明。
第三數位電路130d除了圖7所示的第三數位電路130的結構以外還包含核對和(checksum)運算電路135。
核對和運算電路135基於位元切換信號bit_sel[7：0]，進行從選擇器131輸出的測試數據test_out[7：0]的核對和運算處理。具體地，核對和運算電路135進行測試數據test_out[7：0]的各位元的累積加法運算。核對和運算電路135輸出核對和運算處理結果sum_out[7：0]（8bit_data）。
在本實施方式中，在第一數位電路110a，作為寫入數據write_data_in（t）[7：0]而被輸入從第三數位電路130d輸出的sum_out[7：0]。以後的第一數位電路110a中的處理與實施方式1相同。
以下，參照圖15對本實施方式中的處理的具體例進行說明。圖15是示出實施方式4的測試處理的一個例子的流程圖。
第一數位電路110a基於按照預先確定的測試的過程從主電路101接收的命令，將位元切換信號bit_sel[7：0]輸出到第三數位電路130d。接收命令包含於輸入數據信號data_in。
若在選擇器131被輸入位元切換信號bit_sel[7：0]（步驟S301），則選擇器131輸出測試數據test_out[7：0]（步驟S302）。核對和運算電路135基於位元切換信號bit_sel[7：0]，進行從選擇器131輸出的測試數據test_out[7：0]的核對和運算處理（步驟S303）。
若完成了核對和運算結果的取入（步驟S304；是），則核對和運算電路135將sum_out[7：0]輸出到第一數位電路110a（步驟S305）。在未生成sum_out[7：0]的情況下（步驟S304；否），直到生成sum_out[7：0]為止重複進行步驟S301至步驟S304的處理。
在到達預先確定的測試的過程的結束時，第一數位電路110a基於從主電路101接收的命令（步驟S306；是），停止位元切換信號bit_sel[7：0]向第三數位電路130d的輸出（步驟S307）。接收命令包含於輸入數據信號data_in。
在測試未結束的情況下（步驟S306；否），直到測試結束為止重複進行步驟S301至步驟S306的處理。
第一數位電路110a將從第三數位電路130d輸出的sum_out[7：0]轉換為作為串列數據的輸出數據信號data_out，並輸出到主電路101。
例如，在從第二數位電路120輸出的類比電路用的控制信號1位元1位元地作為測試信號sig_test_0、…、sig_test_255而輸入到選擇器131的結構中，進行從第二數位電路120輸出的類比電路用的控制信號是否成為預先設想的所希望的狀態的測試時，若是上述的實施方式1、2的結構，則需要對每個測試信號sig_test_0、…、sig_test_255進行對錯判定。即，在後級的主電路101中，需要按每個測試信號sig_test_0、…、sig_test_255保持預期值（表示預先設想的所希望的狀態的值），並分別進行與預期值的對錯判定處理。
在本實施方式中，如上所述，設為如下的結構，即，能夠將測試信號sig_test_0、…、sig_test_255的多個位元（在上述的例子中為8位元）作為一個測試數據test_out[7：0]，並對測試數據test_out[7：0]的各位元進行了累積加法運算的核對和運算處理結果即sum_out[7：0]進行對錯判定。由此，與實施方式3相比，能夠減輕通過後級的主電路101進行從第二數位電路120輸出的類比電路用的控制信號是否成為預先設想的所希望的狀態的測試時的處理。
像以上那樣，在實施方式4涉及的數位輸出監控電路以及高頻前端電路中，第三數位電路130d具備進行數位數據（測試數據test_out[7：0]）的核對和運算處理的核對和運算電路135。
根據上述結構，與實施方式3相比，能夠減輕通過後級的主電路101進行類比電路200內的既定節點的狀態是否成為預先設想的所希望的狀態的測試時的處理。
（實施方式4的變形例） 圖16是示出實施方式4的變形例的第三數位電路的結構的圖。另外，第一數位電路的內部結構與圖6所示的實施方式1相同，因此省略圖示以及說明。此外，使用了第三數位電路130e的從屬電路的結構與圖5所示的實施方式1或圖8所示的實施方式2相同，因此省略圖示以及說明。
第三數位電路130e除了圖14所示的第三數位電路130d的結構以外還包含比較電路134。
比較電路134對從核對和運算電路135輸出的sum_out[7：0]和與該sum_out[7：0]對應的預期值（8bit_data）進行比較。比較電路134將sum_out[7：0]與預期值的對錯判定結果comp_out[7：0]輸出到第一數位電路110a。另外，關於與sum_out[7：0]對應的預期值，例如可以是經由第一數位電路110a輸入的方式，也可以是預先存儲在第三數位電路130e所具備的存儲部（未圖示）的方式。此外，例如，還可以是通過設置在構成第三數位電路130e的半導體器件的晶片（die）上的保險絲（未圖示）的導通/非導通來保持的方式。
在實施方式4的變形例中，在第一數位電路110a，作為寫入數據write_data_in（t）[7：0]而被輸入從第三數位電路130e輸出的comp_out[7：0]。以後的處理與實施方式1相同。另外，從第三數位電路130e輸出的comp_out例如也可以是1位元數據，該1位元數據是表示對錯判定結果正確的“0”值或表示對錯判定結果錯誤的“1”值中的任一個。
以下，參照圖17對實施方式4的變形例中的處理的具體例進行說明。圖17是示出實施方式4的變形例的測試處理的一個例子的流程圖。
第一數位電路110a基於按照預先確定的測試的過程從主電路101接收的命令，將位元切換信號bit_sel[7：0]輸出到第三數位電路130。接收命令包含於輸入數據信號data_in。
若在選擇器131被輸入位元切換信號bit_sel[7：0]（步驟S401），則選擇器131輸出測試數據test_out[7：0]（步驟S402）。核對和運算電路135基於位元切換信號bit_sel[7：0]，進行從選擇器131輸出的測試數據test_out[7：0]的核對和運算處理（步驟S403）。
若完成了核對和運算結果的取入（步驟S404；是），則核對和運算電路135將sum_out[7：0]輸出到比較電路134。在未生成sum_out[7：0]的情況下（步驟S404；否），直到生成sum_out[7：0]為止重複進行步驟S401至步驟S404的處理。
比較電路134通過對從移位暫存器133輸出的sum_out[7：0]和與該sum_out[7：0]對應的預期值（8bit_data）進行比較，從而進行sum_out[7：0]的對錯判定（步驟S405），並將該對錯判定結果comp_out[7：0]輸出到第一數位電路110a（步驟S406）。
在到達預先確定的測試的過程的結束時，第一數位電路110a基於從主電路101接收的命令（步驟S407；是），停止位元切換信號bit_sel[7：0]向第三數位電路130e的輸出（步驟S408）。接收命令包含於輸入數據信號data_in。
在測試未結束的情況下（步驟S407；否），直到測試結束為止重複進行步驟S401至步驟S407的處理。
第一數位電路110a將從第三數位電路130d輸出的comp_out[7：0]轉換為作為串列數據的輸出數據信號data_out，並輸出到主電路101。
在實施方式4的變形例中，如上所述，設為如下的結構，即，將測試信號sig_test_0、…、sig_test_255的多個位元（在上述的例子中為8位元）作為一個測試數據test_out[7：0]，並設置了對測試數據test_out[7：0]的各位元進行了累積加法運算的核對和運算處理結果即sum_out[7：0]進行對錯判定的比較電路134。由此，能夠進一步減輕通過後級的主電路101進行從第二數位電路120輸出的類比電路用的控制信號是否成為預先設想的所希望的狀態的測試時的處理。
像以上那樣，在實施方式4的變形例涉及的數位輸出監控電路以及高頻前端電路中，第三數位電路130e具備將核對和運算電路135的運算處理結果sum_out[7：0]與該運算處理結果的預期值（8bit_data）進行比較的比較電路134。
根據上述結構，能夠進一步減輕通過後級的主電路101進行類比電路200內的既定節點的狀態是否成為預先設想的所希望的狀態的測試時的處理。
上述的各實施方式用於使本發明容易理解，並非用於對本發明進行限定解釋。本發明能夠在不脫離其主旨的情況下進行變更/改良，並且在本發明中還包含其均等物。
此外，本公開能夠如上所述或者代替上述而採取以下的結構。
（1）本發明的一個方面的數位輸出監控電路具備：第一數位電路，進行串列數據與並列數據的相互轉換；第二數位電路，對從所述第一數位電路輸出的數據進行解碼，生成類比電路用的控制信號；以及第三數位電路，至少將所述類比電路用的控制信號轉換為數位數據，所述第一數位電路將從所述第三數位電路輸出的數據轉換為串列數據，並作為輸出數據信號而輸出。
在該結構中，能夠通過後級的主電路進行從第二數位電路輸出的類比電路用的控制信號是否成為預先設想的所希望的狀態的測試。
（2）在上述（1）的數位輸出監控電路中，所述第一數位電路具備：控制電路；第一暫存器，被寫入從所述控制電路輸出的數據；第二暫存器，被寫入從所述第三數位電路輸出的數據；以及讀出電路，將寫入到所述第一暫存器的數據以及寫入到所述第二暫存器的數據讀出並輸出到所述控制電路。
（3）在上述（2）的數位輸出監控電路中，所述控制電路將作為串列數據的輸入數據信號中包含的所述類比電路用的控制數據寫入到所述第一暫存器，將從所述讀出電路輸出的數據轉換為串列數據並作為所述輸出數據信號而輸出。
（4）在上述（1）至（3）中的任一個數位輸出監控電路中，所述第三數位電路將所述類比電路用的控制信號以及表示所述類比電路的既定節點的狀態的類比測試信號轉換為數位數據。
在該結構中，能夠通過後級的主電路進行類比電路內的既定節點的狀態是否成為預先設想的所希望的狀態的測試。
（5）在上述（1）至（4）中的任一個數位輸出監控電路中，所述第三數位電路具備進行所述數位數據的同位運算的同位運算電路。
在該結構中，能夠減輕通過後級的主電路進行類比電路內的既定節點的狀態是否成為預先設想的所希望的狀態的測試時的處理。
（6）在上述（5）的數位輸出監控電路中，所述第三數位電路具備將所述同位運算電路的運算處理結果與該運算處理結果的預期值進行比較的比較電路。
在該結構中，與上述（5）相比，能夠減輕通過後級的主電路進行類比電路內的既定節點的狀態是否成為預先設想的所希望的狀態的測試時的處理。
（7）在上述（1）至（4）中的任一個數位輸出監控電路中，所述第三數位電路具備進行所述數位數據的核對和運算的核對和運算電路。
在該結構中，與上述（5）相比，能夠減輕通過後級的主電路進行類比電路內的既定節點的狀態是否成為預先設想的所希望的狀態的測試時的處理。
（8）在上述（7）的數位輸出監控電路中，所述第三數位電路具備將所述核對和運算電路的運算處理結果與該運算處理結果的預期值進行比較的比較電路。
在該結構中，與上述（7）相比，能夠減輕通過後級的主電路進行類比電路內的既定節點的狀態是否成為預先設想的所希望的狀態的測試時的處理。
（9）本發明的一個方面的高頻前端電路包含上述（1）至（8）中的任一個數位輸出監控電路，作為所述類比電路而包含對高頻信號進行放大的放大電路。
在該結構中，能夠進行從第二數位電路輸出的放大電路用的控制信號是否成為預先設想的所希望的狀態的測試。此外，能夠進行放大電路的既定節點的狀態是否成為預先設想的所希望的狀態的測試。
根據本公開，能夠在混合搭載了數位電路和類比電路的結構中容易地進行類比電路的測試。
1:系統 100、100a、100b:數位電路 101:主電路 102、102a、102b:從屬電路 111、111a:控制電路 112-1、…、112-n、112-s、112-t:暫存器 113、113a:讀出電路 110、110a:第一數位電路 120:第二數位電路 121、122:選擇器 123:邏輯電路 130、130a、130b、130c、130d、130e:第三數位電路 131:選擇器 132:同位運算電路 133:移位暫存器 134:比較電路 135:核對和運算電路 200:類比電路 201:PA(第一放大電路) 202:PA(第二放大電路) 203:偏壓定電壓源 204、205:偏壓DAC電路 206:監控電路 207:監控用ADC電路
[圖1]是示出比較例的系統結構的圖。 [圖2]是示出比較例的第一數位電路的內部結構的一個例子的圖。 [圖3]是示出第二數位電路的具體的結構的一個例子的圖。 [圖4]是示出類比電路的具體的結構的一個例子的圖。 [圖5]是示出實施方式1的從屬電路的結構的圖。 [圖6]是示出實施方式1的第一數位電路的內部結構的一個例子的圖。 [圖7]是示出實施方式1的第三數位電路的內部結構的一個例子的圖。 [圖8]是示出實施方式2的從屬電路的結構的圖。 [圖9]是示出設置在類比電路的監控電路的結構的一個例子的圖。 [圖10]是示出實施方式3的第三數位電路的內部結構的一個例子的圖。 [圖11]是示出實施方式3的測試處理的一個例子的流程圖。 [圖12]是示出實施方式3的變形例的第三數位電路的結構的圖。 [圖13]是示出實施方式3的變形例的測試處理的一個例子的流程圖。 [圖14]是示出實施方式4的第三數位電路的內部結構的一個例子的圖。 圖15]是示出實施方式4的測試處理的一個例子的流程圖。 [圖16]是示出實施方式4的變形例的第三數位電路的結構的圖。 [圖17]是示出實施方式4的變形例的測試處理的一個例子的流程圖。
100a:數位電路
102a:從屬電路
110a:第一數位電路
111a:控制電路
112-1、...、112-n、112-s、112-t:暫存器
113a:讀出電路
120:第二數位電路
130:第三數位電路
200:類比電路

Claims (13)

  1. 一種數位輸出監控電路，具備：第一數位電路，進行串列數據與並列數據的相互轉換；第二數位電路，對從前述第一數位電路輸出的數據進行解碼，生成類比電路用的控制信號；以及第三數位電路，至少被輸入前述類比電路用的控制信號；前述第一數位電路將從前述第三數位電路輸出的數據轉換為串列數據，並作為輸出數據信號而輸出。
  2. 如請求項1所述的數位輸出監控電路，其中，前述第一數位電路具備：控制電路；第一暫存器，寫入從前述控制電路輸出的數據；第二暫存器，寫入從前述第三數位電路輸出的數據；以及讀出電路，對寫入至前述第一暫存器的數據以及寫入至前述第二暫存器的數據進行讀出並輸出至前述控制電路。
  3. 如請求項2所述的數位輸出監控電路，其中，前述控制電路將串列數據即包含於輸入數據信號中的前述類比電路用的控制數據寫入至前述第一暫存器，將從前述讀出電路輸出的數據轉換為串列數據以作為前述輸出數據信號而輸出。
  4. 如請求項1至3中任一項所述的數位輸出監控電路，其中，前述第三數位電路被輸入前述類比電路用的控制信號、以及表示前述類比電路的既定節點的狀態的類比測試信號。
  5. 如請求項1至3中任一項所述的數位輸出監控電路，其中，前述第三數位電路具備：同位運算電路，進行數位數據的同位運算。
  6. 如請求項4所述的數位輸出監控電路，其中，前述第三數位電路具備：同位運算電路，進行數位數據的同位運算。
  7. 如請求項5所述的數位輸出監控電路，其中，前述第三數位電路具備：比較電路，將前述同位運算電路的運算處理結果與該運算處理結果的預期值進行比較。
  8. 如請求項6所述的數位輸出監控電路，其中，前述第三數位電路具備：比較電路，將前述同位運算電路的運算處理結果與該運算處理結果的預期值進行比較。
  9. 如請求項1至3中任一項所述的數位輸出監控電路，其中，前述第三數位電路具備：核對和運算電路，進行數位數據的核對和運算。
  10. 如請求項4所述的數位輸出監控電路，其中，前述第三數位電路具備：核對和運算電路，進行數位數據的核對和運算。
  11. 如請求項9所述的數位輸出監控電路，其中，前述第三數位電路具備：比較電路，將前述核對和運算電路的運算處理結果與該運算處理結果的預期值進行比較。
  12. 如請求項10所述的數位輸出監控電路，其中，前述第三數位電路具備：比較電路，將前述核對和運算電路的運算處理結果與該運算處理結果的預期值進行比較。
  13. 一種高頻前端電路，包含請求項1至12中任一項所述的數位輸出監控電路，作為前述類比電路而包含放大高頻信號的放大電路。
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