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TWI746173B - 具有自終止控制功能的電阻記憶體以及自終止控制方法 - Google Patents

具有自終止控制功能的電阻記憶體以及自終止控制方法 Download PDF

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TWI746173B
TWI746173B TW109132180A TW109132180A TWI746173B TW I746173 B TWI746173 B TW I746173B TW 109132180 A TW109132180 A TW 109132180A TW 109132180 A TW109132180 A TW 109132180A TW I746173 B TWI746173 B TW I746173B
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德鉉 柳
紀舜 林
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華邦電子股份有限公司
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Abstract

本發明提供一種具有自終止控制功能的電阻記憶體以及 一種用於電阻記憶體的自終止控制方法。至少一記憶體單元包括單元電晶體和電阻元件。耦接到源極線的終止開關根據比較結果終止寫入操作。比較器將源極線節點的電壓與參考電壓進行比較以輸出比較結果，其中源極線節點位於至少一記憶體單元與終止開關之間，且源極線節點的電壓回應於電阻元件的電阻。可變電阻電路根據電阻元件的目標電阻提供有效電阻，且輸出參考電流。參考電壓節點耦接到可變電阻電路和比較器，且接收參考電流以將參考電壓提供到比較器。

Description

具有自終止控制功能的電阻記憶體以及自終止控制方法
本發明是有關於一種非揮發性記憶體，且特別是有關於一種具有自終止控制功能的電阻記憶體以及一種自終止控制方法。
電阻性隨機存取記憶體(resistive random access memory，RRAM)為一種類型的非揮發性記憶體且擁有例如結構簡單、容量大、成本低、功率低以及速度快的優點。RRAM的每一記憶體單元可具有二元狀態，即高電阻狀態(high resistance state，HRS)以及低電阻狀態(low resistance state，LRS)。寫入電流施加到選定的記憶體單元以改變狀態。在執行一設置(SET)操作時，寫入電流被電流增量增大直到選定的記憶體單元從HRS切換為LRS為止。然而，由於寫入終止時序因溫度或製程而發生變化，因此記憶體單元的最終低電阻也從目標值偏移。因此，如 何避免低電阻偏差以及提出一種穩定的自終止電路成為目前電阻性隨機存取記憶體的技術發展的一個重要問題。
本發明提供一種具有自終止控制功能的電阻記憶體以及一種自終止控制方法，其可實現不受製程、電壓和溫度(process,voltage,and temperature，PVT)或工藝角(process corners)影響的準確自終止控制。
本發明的電阻存儲器具有自終止控制功能，且包含至少一記憶體單元、源極線控制電路和電流參考電路。至少一記憶體單元耦接到位元線和源極線且包括單元電晶體和電阻元件，其中電阻元件的電阻在寫入操作期間發生變化。源極線控制電路包含終止開關和比較器。終止開關耦接到源極線且根據比較結果終止對至少一記憶體單元執行的寫入操作。比較器將源極線節點的電壓與參考電壓進行比較以輸出比較結果，其中源極線節點位於源極線上且位於至少一記憶體單元與終止開關之間，且源極線節點的電壓回應於電阻元件的電阻。電流參考電路包含可變電阻電路和參考電壓節點。可變電阻電路根據電阻元件的目標電阻提供有效電阻，且輸出參考電流。參考電壓節點耦接到可變電阻電路和比較器，且接收參考電流以將參考電壓提供到比較器。
一種用於本發明的電阻記憶體的自終止控制方法，其包含以下步驟：根據選定記憶體單元的電阻元件的目標電阻對電阻 記憶體的選定記憶體單元執行寫入操作，且相應地產生源極線電壓；根據電阻元件的目標電阻提供虛擬記憶體單元的有效電阻且基於所述有效電阻輸出參考電壓，其中虛擬記憶體單元配置成對應於選定記憶體單元；將源極線電壓與參考電壓進行比較以產生比較結果；以及根據比較結果終止寫入操作。
為了使前述內容更容易理解，以下詳細地描述伴有附圖的若干實施例。
100、200、300:電阻記憶體
110、210:源極線控制電路
120、220:電流參考電路
130:位元線控制電路
140:字元線控制電路
150:選擇信號產生電路
230:可變電阻電路
302:外部源裝置
310:電流源
320、330、DMUX1、DMUX3、DMUX4、MUX1、MUX2、MUX3、MUX4、TC:電晶體
BL:位元線
COMP:比較器
DMC:虛擬記憶體單元
DTL:虛擬限流器
DTT:虛擬終止開關
Enable:使能信號
I:參考電流
MC:記憶體單元
N:源極線節點
Nref:參考電壓節點
R0~Rn:參考電阻元件
RC:電阻元件
S410、S420、S430、S440:步驟
Sel0~Seln:選擇信號
SL:源極線
SW0~SWn:選擇開關
TD:虛擬單元電晶體
TL:限流器
TT:終止開關
VBIAS:偏置電壓
VBL:位元線信號
VPPY:啟動信號
Vref:參考電壓
VSL:源極線電壓
VSS:接地端
VWL:字元線信號
WL:字元線
包含附圖以提供對本公開的進一步理解，且附圖併入本說明書中並構成本說明書的一部分。附圖說明本公開的示範性實施例，並與描述一起用於解釋本公開的原理。
圖1為描繪本發明的一實施例的電阻記憶體的方塊圖。
圖2為描繪本發明的一實施例的電阻記憶體的示意性電路圖。
圖3為描繪本發明的一實施例的電阻記憶體的示意性電路圖。
圖4為根據本發明的一實施例的用於電阻記憶體的自終止控制方法的流程圖。
在以下詳細描述中，出於解釋的目的，闡述許多特定細 節以便提供對本公開實施例的透徹理解。然而，將顯而易見的是，可在無這些特定細節的情況下實踐一或多個實施例。在其它情況下，示意性地展示習知結構和裝置以便簡化附圖。
圖1為描繪本發明的一實施例的電阻記憶體的方塊圖。參看圖1，電阻記憶體100包含至少一記憶體單元MC、源極線控制電路110、電流參考電路120、位元線控制電路130以及字元線控制電路140。記憶體單元MC安置於位元線BL與字元線WL之間的相交點處，且包含電晶體TC和電阻元件RC。電阻元件RC的電阻可變化且由寫入操作(例如形成操作、設置操作或重置操作)改變。過渡金屬氧化物層可實現電阻元件RC，且本發明的實施例並不限於此。
電阻元件RC的第一端耦接到位元線BL，且電阻元件RC的第二端耦接到電晶體TC的第一端。電晶體TC的第二端耦接到源極線SL，且電晶體TC的控制端耦接到字元線WL。源極線SL耦接到源極線控制電路110，位元線BL耦接到位元線控制電路130，且字元線WL耦接到字元線控制電路140。在選擇記憶體單元MC時，字元線控制電路140發送字元線信號以接通電晶體TC。通過位元線BL、源極線SL以及電晶體TC將脈衝施加於電阻元件RC以執行寫入操作或讀取操作。
電阻記憶體100進一步包含選擇信號產生電路150。源極線控制電路110還耦接到電流參考電路120，且電流參考電路120耦接到選擇信號產生電路150。源極線控制電路110可在改變記憶 體單元MC的電阻狀態之後終止寫入操作。選擇信號產生電路150根據記憶體單元MC的電阻狀態的目標值將選擇信號輸出到電流參考電路120。電流參考電路120根據選擇信號將參考電壓提供到源極線控制電路110。隨後，源極線控制電路110將參考電壓與源極線電壓進行比較以確定是否終止寫入操作。
以下將進一步闡述實施細節。
圖2為描繪本發明的一實施例的電阻記憶體的示意性電路圖。參看圖2，電阻記憶體100適用於電阻記憶體200的電路。電晶體MUX1和電晶體MUX2是位元線控制電路130的部分電路，且電晶體MUX3和電晶體MUX4是源極線控制電路110的部分電路。當在寫入操作(本文中為設置操作)期間選擇記憶體單元MC時，字元線WL接收字元線信號VWL以接通電晶體TC。另外，電晶體MUX1到電晶體MUX4也由啟動信號VPPY接通；位元線BL接收位元線信號VBL且源極線SL耦接到接地端VSS。寫入電流將施加於記憶體單元MC。當電阻元件RC的電阻改變時，源極線SL的電流回應於所述電阻而改變。隨著電阻元件RC的電阻逐漸減小，源極線SL的電流相應地升高。
源極線控制電路210(對應圖1的源極線控制電路110)進一步包含限流器TL、終止開關TT以及比較器COMP。限流器TL配置於終止開關TT與記憶體單元MC之間。限流器TL和終止開關TT可由NMOS電晶體實施，但本發明的實施例不限於此。
詳細地說，電晶體MUX3耦接到電晶體TC的第二端和 電晶體MUX4的第一端。電晶體MUX4的第二端耦接到源極線節點N和限流器TL。限流器TL的輸入端耦接到源極線節點N，且限流器TL的輸出端耦接到終止開關TT。
源極線節點N配置於源極線SL上且位於記憶體單元MC與終止開關TT之間。本發明的實施例並不限制於源極線節點N需要處於電晶體MUX4與限流器TL之間。源極線節點N接收從記憶體單元MC輸出的電流以提供源極線電壓VSL。源極線電壓VSL是回應於電阻元件RC的電阻的源極線節點N上的電壓。當記憶體單元MC處於HRS下時，源極線電壓VSL處於低電壓狀態下。相比之下，當記憶體單元MC處於LRS下時，源極線電壓VSL處於高電壓狀態下。
在實施例中，限流器TL配置於終止開關TT與源極線節點N之間且由偏置電壓VBIAS控制。限流器TL配置成控制寫入電流的電流量；因此，可將寫入電流(特別是設置電流)控制為小於飽和電流值，從而在設置操作期間避免不可逆的損害。
終止開關TT耦接到源極線SL且配置於限流器TL與接地端VSS之間。終止開關TT可根據來自比較器COMP的比較結果終止對記憶體單元MC執行的寫入操作。比較器COMP的輸入端接收來自電流參考電路220的參考電壓Vref以及源極線節點N的源極線電壓VSL。比較器COMP將源極線電壓VSL與參考電壓Vref進行比較以將比較結果輸出到終止開關TT的控制端。當源極線電壓VSL大於參考電壓Vref時，終止開關TT斷開以終止寫入 操作。
電流參考電路220包含可變電阻電路230和參考電壓節點Nref。可變電阻電路230配置成根據電阻元件RC的目標電阻提供有效電阻，且輸出參考電流I。在實施例中，寫入操作為設置操作，電阻元件RC的目標電阻為記憶體單元MC的LRS的目標值，且有效電阻設定為等於目標電阻。
可變電阻電路230包含多個參考電阻元件R0到Rn以及多個選擇開關SW0到SWn，其中n是整數。參考電阻元件R0到參考電阻元件Rn以並聯配置方式電性連接，且選擇開關SW0到選擇開關SWn分別耦接到參考電阻元件R0到參考電阻元件Rn。根據選擇信號Sel0~Seln選擇性地接通選擇開關SW0~SWn以使得這些參考電阻元件R0~Rn形成有效電阻。參看以上敘述，選擇信號Sel0到選擇信號Seln可由選擇信號產生電路150提供且根據記憶體單元MC的LRS或HRS的目標值產生。換句話說，在預先決定LRS或HRS的目標值之後，可變電阻電路230將選擇性地電性連接參考電阻元件R0~Rn之中的一或多個參考電阻元件，以提供有效電阻並相應地輸出參考電流I。在一實施例中，參考電阻元件R0~Rn的電阻以2的冪關係配置。舉例來說，參考電阻元件R0的電阻為R，參考電阻元件R1的電阻為2R，參考電阻元件R2的電阻為4R。
更具體地說，電流參考電路220可配置為對應於主記憶體單元陣列的虛擬記憶體單元陣列。電流參考電路220進一步包 含至少一虛擬記憶體單元DMC、虛擬終止開關DTT以及虛擬限流器DTL。虛擬記憶體單元DMC配置成對應於記憶體單元MC且包含可變電阻電路230和虛擬單元電晶體TD。虛擬單元電晶體TD耦接到可變電阻電路230且將參考電流I輸出到參考電壓節點Nref。應注意，虛擬記憶體單元DMC具有與記憶體單元MC相同的電特性。這意味著其在相同環境下具有極其類似的性能和影響，例如PVT變化和工藝角。在一實施例中，參考電阻元件R0到參考電阻元件Rn以及電阻元件RC由相同材料製成，且虛擬單元電晶體TD和單元電晶體TC為具有相同結構的相同類型電晶體；因此，其擁有相同的電特性。
在實施例中，電流參考電路220進一步包含電晶體DMUX1、電晶體DMUX3以及電晶體DMUX4。電晶體DMUX1、電晶體DMUX3以及電晶體DMUX4配置成對應於電晶體MUX1、電晶體MUX3以及電晶體MUX4，且也由啟動信號VPPY接通，以便在選擇記憶體單元MC時啟動虛擬記憶體單元DMC。舉例來說，在利用位元線信號VBL對記憶體單元MC執行的設置操作期間，虛擬記憶體單元DMC也在相同時間被施加位元線信號VBL。
電晶體DMUX3耦接到虛擬電晶體TD的第二端和電晶體DMUX4的第一端。電晶體DMUX4的第二端耦接到參考電壓節點Nref和虛擬限流器DTL。虛擬限流器DTL的輸入端耦接到參考電壓節點Nref，且虛擬限流器DTL的輸出端耦接到虛擬終止開關DTT。
參考電壓節點Nref接收從虛擬記憶體單元DMC輸出的參考電流I以提供參考電壓Vref。應注意，電路中的參考電壓節點Nref的配置位置與源極線節點N的配置位置極其類似。
虛擬限流器DTL配置成對應於限流器TL。虛擬終止開關DTT配置成對應於終止開關TT。本文中，虛擬終止開關DTT和虛擬限流器DTL由NMOS電晶體實施。虛擬限流器DTL具有與限流器TL相同的電晶體結構，且虛擬終止開關DTT具有與終止開關TT相同的電晶體結構。
在一實施例中，電流參考電路220的電晶體具有與源極線控制電路210的對應電晶體相同的電特性。虛擬記憶體單元DMC的因PVT因素或工藝角而導致的影響與記憶體單元MC的因PVT因素或工藝角而導致的影響一致。因此，參考電流I與源極線SL的電流之間的差異將無關於PVT。在寫入操作完成之後的電阻元件RC的最終電阻的偏差減小。
虛擬限流器DTL耦接在虛擬終止開關DTT與虛擬記憶體單元DMC之間，且由偏置電壓VBIAS控制。虛擬終止開關DTT耦接在虛擬限流器DTL與接地端VSS之間。更具體地說，虛擬限流器DTL的第一端耦接到虛擬限流器DTL的控制端和參考電壓節點Nref，虛擬限流器DTL的第二端耦接到虛擬終止開關DTT的第一端，虛擬終止開關DTT的第二端耦接到接地端VSS，且虛擬終止開關DTT的控制端接收使能信號Enable。
由於參考電壓節點Nref也接收偏置電壓VBIAS，因此比 較器COMP將偏置電壓VBIAS與源極線電壓VSL進行比較，限流器TL的控制端也接收偏置電壓VBIAS。
在本發明實施例中，電流參考電路220可在無外部電流源的情況下自產生參考電流I，因此電流參考電路220和源極線控制電路210可整合到一個晶片中。電阻記憶體200可實現晶片上控制功能且最小化電路大小。
圖3為描繪本發明的一實施例的電阻記憶體的示意性電路圖。參看圖3，電阻記憶體300的電路結構與電阻記憶體200的電路結構極其類似，且還適用於電阻記憶體100。電阻記憶體200與電阻記憶體300之間的差異為電阻記憶體300包含外部源裝置302。虛擬限流器DTL的控制端耦接到外部源裝置302，但不耦接到參考電壓節點Nref。在實施例中，參考電壓Vref將未必為偏置電壓VBIAS。
具體地說，虛擬限流器DTL和虛擬終止開關DTT為電晶體，虛擬限流器DTL的第一端耦接到參考電壓節點Nref，虛擬限流器DTL的第二端耦接到虛擬終止開關DTT的第一端，虛擬限流器DTL的控制端耦接到外部源裝置302以接收偏置電壓VBIAS，虛擬終止開關DTT的第二端耦接到接地端VSS，且虛擬終止開關DTT的控制端接收使能信號Enable。
在實施例中，外部源裝置302包含電流源310、電晶體320以及電晶體330，但本發明的實施例不限於此。電晶體320為負載元件且耦接在電流源310與電晶體330之間。電晶體330耦 接在電晶體320與接地端VSS之間。電流參考電路220和源極線控制電路210仍可整合到一個晶片中。
由於電阻記憶體300的操作與電阻記憶體200的操作相同，因此在下文中省略相關描述。
圖4為根據本發明的一實施例的用於電阻記憶體的自終止控制方法的流程圖。參看圖4，圖4的自終止控制方法適用於圖1到圖3的實施例。
在步驟S410中，根據選定記憶體單元的電阻元件的目標電阻對電阻記憶體的選定記憶體單元執行寫入操作，且相應地產生源極線電壓VSL。源極線電壓VSL的量值反應電阻元件的電阻。
在步驟S420中，根據目標電阻來提供虛擬記憶體單元的有效電阻，且基於有效電阻輸出參考電壓Vref，其中虛擬記憶體單元配置成對應於選定記憶體單元。
在步驟S430中，將源極線電壓VSL與參考電壓Vref進行比較以產生比較結果。在源極線電壓VSL大於參考電壓Vref時執行步驟S440，且在源極線電壓VSL小於或等於參考電壓Vref時返回到步驟S410。
圖4的每一步驟已在圖1到圖3的實施例中描述，且在下文中將不重複。
綜上所述，本發明的電阻記憶體包含至少一記憶體單元和對應於所述至少一記憶體單元的至少一虛擬記憶體單元。記憶體單元包含單元電晶體和電阻元件，且虛擬記憶體單元包含可變 電阻電路和虛擬單元電晶體。虛擬單元電晶體和單元電晶體具有相同的電特性，且可變電阻電路可基於電阻元件的目標電阻提供有效電阻。從虛擬記憶體單元輸出的電流提供參考電壓，且從記憶體單元輸出的電流提供源極線電壓。寫入操作將基於源極線電壓與參考電壓的比較結果而自終止。終止機制將不受PVT因素和工藝角的影響。
將對本技術領域中具有通常知識者顯而易見的是，可在不脫離本揭露的範圍或精神的情況下對所揭露的實施例作出各種修改和變化。鑒於以上內容，希望本揭露涵蓋修改和變化，前提是所述修改和變化屬於所附發明申請專利範圍和其等效物的範圍內。
200:電阻記憶體
210:源極線控制電路
220:電流參考電路
230:可變電阻電路
BL:位元線
COMP:比較器
DMC:虛擬記憶體單元
DMUX1、DMUX3、DMUX4、MUX1、MUX2、MUX3、MUX4、TC:電晶體
DTL:虛擬限流器
DTT:虛擬終止開關
Enable:使能信號
I:參考電流
MC:記憶體單元
N:源極線節點
Nref:參考電壓節點
R0~Rn:參考電阻元件
RC:電阻元件
Sel0~Seln:選擇信號
SL:源極線
SW0~SWn:選擇開關
TD:虛擬單元電晶體
TL:限流器
TT:終止開關
VBIAS:偏置電壓
VBL:位元線信號
VPPY:啟動信號
Vref:參考電壓
VSL:源極線電壓
VSS:接地端
VWL:字元線信號
WL:字元線

Claims (15)

  1. 一種具有自終止控制功能的電阻記憶體，包括：至少一記憶體單元，耦接到位元線和源極線且包括單元電晶體和電阻元件，其中所述電阻元件的電阻在寫入操作期間發生變化；源極線控制電路，包括：比較器，將源極線節點的電壓與參考電壓進行比較以輸出比較結果；以及終止開關，耦接到所述源極線且根據所述比較結果終止對所述至少一記憶體單元執行的所述寫入操作，其中所述源極線節點位於所述源極線上且位於所述至少一記憶體單元與所述終止開關之間，且所述源極線節點的電壓回應於所述電阻元件的電阻；以及電流參考電路，包括：可變電阻電路，根據所述電阻元件的目標電阻提供有效電阻且輸出參考電流；以及參考電壓節點，耦接到所述可變電阻電路和所述比較器，且接收所述參考電流以將所述參考電壓提供到所述比較器。
  2. 如請求項1所述的具有自終止控制功能的電阻記憶體，其中所述寫入操作為設置操作，所述電阻元件的目標電阻為所述至少一記憶體單元的低電阻狀態的目標值，且所述有效電阻等於所述電阻元件的目標電阻。
  3. 如請求項1所述的具有自終止控制功能的電阻記憶體，其中所述可變電阻電路包括：多個參考電阻元件，以並聯配置方式電性連接；以及多個選擇開關，分別耦接到所述多個參考電阻元件，其中所述多個選擇開關選擇性地接通以使得所述多個參考電阻元件形成所述有效電阻。
  4. 如請求項3所述的具有自終止控制功能的電阻記憶體，其中所述多個參考電阻元件的電阻以2的冪關係配置。
  5. 如請求項1所述的具有自終止控制功能的電阻記憶體，其中所述源極線控制電路包括：限流器，配置在所述終止開關與所述至少一記憶體單元之間且由偏置電壓控制，其中所述限流器的輸入端耦接到所述源極線節點。
  6. 如請求項5所述的具有自終止控制功能的電阻記憶體，其中所述電流參考電路進一步包括：虛擬記憶體單元，配置成對應於所述至少一記憶體單元且包括所述可變電阻電路和虛擬單元電晶體，其中所述虛擬單元電晶體耦接到所述可變電阻電路且輸出所述參考電流；虛擬終止開關，耦接到所述虛擬記憶體單元且配置成對應於所述終止開關；以及虛擬限流器，耦接在所述虛擬終止開關與所述虛擬記憶體單元之間且配置成對應於所述限流器，其中所述參考電壓節點耦接 到所述虛擬限流器的輸入端。
  7. 如請求項6所述的具有自終止控制功能的電阻記憶體，其中所述電流參考電路和所述源極線控制電路整合到一個晶片中。
  8. 如請求項7所述的具有自終止控制功能的電阻記憶體，其中所述虛擬限流器和所述虛擬終止開關為電晶體，所述虛擬限流器的第一端耦接到所述虛擬限流器的控制端和所述參考電壓節點，所述虛擬限流器的第二端耦接到所述虛擬終止開關的第一端，所述虛擬終止開關的第二端耦接到接地端，且所述虛擬終止開關的控制端接收使能信號。
  9. 如請求項7所述的具有自終止控制功能的電阻記憶體，其中所述虛擬限流器和所述虛擬終止開關為電晶體，所述虛擬限流器的第一端耦接到所述參考電壓節點，所述虛擬限流器的第二端耦接到所述虛擬終止開關的第一端，所述虛擬限流器的控制端耦接到外部源裝置以接收所述偏置電壓，所述虛擬終止開關的第二端耦接到接地端，且所述虛擬終止開關的控制端接收使能信號。
  10. 如請求項6所述的具有自終止控制功能的電阻記憶體，其中所述電流參考電路的電晶體與所述源極線控制電路的對應電晶體具有相同電特性。
  11. 一種用於電阻記憶體的自終止控制方法，包括：根據選定記憶體單元的電阻元件的目標電阻對所述電阻記憶 體的所述選定記憶體單元執行寫入操作，且相應地產生源極線電壓；根據所述電阻元件的目標電阻提供虛擬記憶體單元的有效電阻且基於所述有效電阻輸出參考電壓，其中所述虛擬記憶體單元配置成對應於所述選定記憶體單元；將所述源極線電壓與所述參考電壓進行比較以產生比較結果；以及根據所述比較結果終止所述寫入操作。
  12. 如請求項11所述的用於電阻記憶體的自終止控制方法，其中所述寫入操作為設置操作，所述電阻元件的目標電阻為所述選定記憶體單元的低電阻狀態的目標值，且所述有效電阻等於所述電阻元件的目標電阻。
  13. 如請求項11所述的用於電阻記憶體的自終止控制方法，其中根據所述電阻元件的目標電阻提供所述虛擬記憶體單元的有效電阻的步驟包括：選擇性地接通多個選擇開關以使得以並聯配置方式電性連接的多個參考電阻元件形成所述有效電阻。
  14. 如請求項13所述的用於電阻記憶體的自終止控制方法，其中所述多個參考電阻元件的電阻以2的冪關係配置。
  15. 如請求項11所述的用於電阻記憶體的自終止控制方法，其中所述選定記憶體單元的電晶體與所述虛擬記憶體單元的電晶體具有相同電特性。
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI739695B (zh) * 2020-06-14 2021-09-11 力旺電子股份有限公司 轉壓器
US20230009065A1 (en) * 2021-07-06 2023-01-12 Macronix International Co., Ltd. High density memory with reference cell and corresponding operations
KR102907659B1 (ko) * 2021-07-16 2026-01-06 삼성전자주식회사 비휘발성 메모리 장치
TWI863682B (zh) 2022-11-14 2024-11-21 力旺電子股份有限公司 非揮發性記憶體的記憶胞與陣列結構及其相關的控制方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090262587A1 (en) * 2008-04-18 2009-10-22 Park Duk-Ha Semiconductor memory device
US8379456B2 (en) * 2009-10-14 2013-02-19 Samsung Electronics Co., Ltd. Nonvolatile memory devices having dummy cell and bias methods thereof
US9786372B2 (en) * 2014-07-30 2017-10-10 Samsung Electronics Co., Ltd. Nonvolatile memory device and wordline driving method thereof
TWI607439B (zh) * 2015-11-30 2017-12-01 華邦電子股份有限公司 電阻式隨機存取記憶體裝置以及感測電路
WO2018057766A1 (en) * 2016-09-21 2018-03-29 Rambus Inc. Adaptive memory cell write conditions

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101783183B (zh) 2009-01-21 2012-08-22 中国科学院微电子研究所 一种用于测试阻变存储器性能指标的限流电路
CN102169720B (zh) 2010-02-25 2014-04-02 复旦大学 一种消除过写、误写现象的电阻随机存储器
US9251881B2 (en) * 2013-09-27 2016-02-02 Qualcomm Incorporated System and method to trim reference levels in a resistive memory
KR102212755B1 (ko) * 2014-07-31 2021-02-05 삼성전자주식회사 전압 발생기 및 이를 포함하는 메모리 장치
CN105448331B (zh) * 2014-08-22 2017-12-01 华邦电子股份有限公司 电阻式随机存取存储器电路以及读取方法
FR3025647B1 (fr) * 2014-09-09 2018-01-05 Commissariat A L'energie Atomique Et Aux Energies Alternatives Dispositif et procede d'ecriture de donnees dans une memoire resistive
TWI646531B (zh) 2014-10-27 2019-01-01 財團法人工業技術研究院 電阻式記憶體系統、其驅動電路及其阻抗設置方法
WO2016167756A1 (en) 2015-04-15 2016-10-20 Hewlett Packard Enterprise Development Lp Resistive random access memory (rram) system
US9576652B1 (en) * 2016-01-11 2017-02-21 Winbond Electronics Corp. Resistive random access memory apparatus with forward and reverse reading modes
KR102476355B1 (ko) * 2018-05-10 2022-12-09 삼성전자주식회사 레퍼런스 셀을 포함하는 저항성 메모리 장치 및 그것의 동작 방법
US10692575B1 (en) * 2019-03-28 2020-06-23 2X Memory Technology Corp. Method for self-terminated writing with quasi-constant voltage across resistive-type memory element and circuit thereof

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090262587A1 (en) * 2008-04-18 2009-10-22 Park Duk-Ha Semiconductor memory device
US8379456B2 (en) * 2009-10-14 2013-02-19 Samsung Electronics Co., Ltd. Nonvolatile memory devices having dummy cell and bias methods thereof
US9786372B2 (en) * 2014-07-30 2017-10-10 Samsung Electronics Co., Ltd. Nonvolatile memory device and wordline driving method thereof
TWI607439B (zh) * 2015-11-30 2017-12-01 華邦電子股份有限公司 電阻式隨機存取記憶體裝置以及感測電路
WO2018057766A1 (en) * 2016-09-21 2018-03-29 Rambus Inc. Adaptive memory cell write conditions

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