[go: up one dir, main page]

TWI744080B - 記憶體裝置和在記憶體裝置中輔助讀取操作的方法 - Google Patents

記憶體裝置和在記憶體裝置中輔助讀取操作的方法 Download PDF

Info

Publication number
TWI744080B
TWI744080B TW109138935A TW109138935A TWI744080B TW I744080 B TWI744080 B TW I744080B TW 109138935 A TW109138935 A TW 109138935A TW 109138935 A TW109138935 A TW 109138935A TW I744080 B TWI744080 B TW I744080B
Authority
TW
Taiwan
Prior art keywords
signal
memory device
switch
power
voltage
Prior art date
Application number
TW109138935A
Other languages
English (en)
Other versions
TW202135065A (zh
Inventor
紀舜 林
德鉉 柳
Original Assignee
華邦電子股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 華邦電子股份有限公司 filed Critical 華邦電子股份有限公司
Publication of TW202135065A publication Critical patent/TW202135065A/zh
Application granted granted Critical
Publication of TWI744080B publication Critical patent/TWI744080B/zh

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4074—Power supply or voltage generation circuits, e.g. bias voltage generators, substrate voltage generators, back-up power, power control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/145—Applications of charge pumps; Boosted voltage circuits; Clamp circuits therefor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G11C11/40626—Temperature related aspects of refresh operations
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/408—Address circuits
    • G11C11/4082—Address Buffers; level conversion circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4091—Sense or sense/refresh amplifiers, or associated sense circuitry, e.g. for coupled bit-line precharging, equalising or isolating
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/30—Power supply circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G11C16/3454—Arrangements for verifying correct programming or for detecting overprogrammed cells
    • G11C16/3459—Circuits or methods to verify correct programming of nonvolatile memory cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
    • G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
    • G11C17/18—Auxiliary circuits, e.g. for writing into memory
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/148—Details of power up or power down circuits, standby circuits or recovery circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G11C7/062—Differential amplifiers of non-latching type, e.g. comparators, long-tailed pairs
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G11C7/08—Control thereof
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M3/00—Conversion of DC power input into DC power output
    • H02M3/02—Conversion of DC power input into DC power output without intermediate conversion into AC
    • H02M3/04—Conversion of DC power input into DC power output without intermediate conversion into AC by static converters
    • H02M3/06—Conversion of DC power input into DC power output without intermediate conversion into AC by static converters using resistors or capacitors, e.g. potential divider
    • H02M3/07—Conversion of DC power input into DC power output without intermediate conversion into AC by static converters using resistors or capacitors, e.g. potential divider using capacitors charged and discharged alternately by semiconductor devices with control electrode, e.g. charge pumps

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Read Only Memory (AREA)
  • Dram (AREA)

Abstract

本發明引入一種記憶體裝置以及在記憶體裝置中輔助讀取操作的方法。記憶體裝置可包含邏輯電路、電荷泵、開關以及感測放大器。邏輯電路配置成接收至少一個輸入信號且對至少一個輸入信號執行邏輯操作以輸出使能信號。電荷泵耦接到邏輯電路，且配置成根據使能信號産生升壓電壓。開關耦接於電荷泵與感測電源線之間，且配置成根據使能信號控制電荷泵與感測電源線之間的電連接，以將升壓電壓供應到感測電源線。感測放大器配置成使用來自感測電源線的升壓電壓執行讀取操作。

Description

記憶體裝置和在記憶體裝置中輔助讀取操作的方法
本發明涉及一種記憶體裝置，且具體來說涉及一種記憶體裝置和可改進讀取操作的性能的記憶體裝置的方法。
近年來，記憶體裝置用於在廣泛範圍的電子裝置中儲存信息。出於低功耗的目的，已引入具有低功耗的記憶體裝置。舉例來說，低功耗記憶體裝置可具有低於1V上電復位（power-on-reset；POR）跳脫點，且在低功耗記憶體裝置的上電過程期間需要用於讀取操作（例如，熔絲讀取、寄存器讀取）的低電源。然而，低電源可導致讀取操作的速度和準確度下降。
隨著近年來記憶體裝置的普及，用於改進記憶體裝置的性能的更具創新性的方法和設計的需求已增長。
本發明引入一種記憶體裝置和其方法，所述方法可在讀取操作中産生升壓電壓且將升壓電壓供應到感測電源線，進而改進讀取操作的性能。
在一些實施例中，記憶體裝置包含邏輯電路、電荷泵、開關以及感測放大器。邏輯電路配置成接收至少一個輸入信號且對至少一個輸入信號執行邏輯操作以輸出使能信號。電荷泵耦接到邏輯電路，且配置成根據使能信號産生升壓電壓。開關耦接於電荷泵與感測電源線之間，且配置成根據使能信號控制電荷泵與感測電源線之間的電連接，以將升壓電壓供應到感測電源線。感測放大器配置成使用來自感測電源線的升壓電壓執行讀取操作。
在一些實施例中，記憶體裝置包含邏輯電路、多級電荷泵、第一開關、第二開關以及感測放大器。邏輯電路配置成接收至少一個輸入信號且對至少一個輸入信號執行邏輯操作以輸出使能信號。多級電荷泵可包括第一級和第二級，且配置成根據使能信號通過第一級産生第一升壓電壓且通過第二級産生第二升壓電壓。第一開關耦接於多級電荷泵的第一級與感測電源線之間，且配置成根據使能信號將第一升壓電壓供應到感測電源線。第二開關耦接於多級電荷泵的第二級與感測電源線之間，且配置成根據使能信號將第二升壓電壓供應到感測電源線。感測放大器配置成使用來自感測電源線的第一升壓電壓和第二升壓電壓執行讀取操作。
在一些實施例中，方法包含以下步驟：對至少一個輸入信號執行邏輯操作以産生使能信號；根據使能信號通過電荷泵産生升壓電壓；根據使能信號控制電荷泵與感測電源線之間的電連接以將升壓電壓供應到感測電源線；以及使用來自感測電源線的升壓電壓執行讀取操作。
應理解，在不脫離本發明的範圍的情况下，可利用其它實施例且可作出結構性改變。此外，應理解，本文中所使用的措詞和術語是出於描述的目的且不應視爲是限制性的。本文中使用“包含”、“包括”或“具有”以及其變化形式意在涵蓋其後列出的項目和其等效物以及額外項目。除非另有限制，否則術語“連接（connected）”以及“耦接（coupled）”及其在本文中的變體是廣義上使用的並且涵蓋直接和間接連接以及耦接。
參看圖1，記憶體裝置100可包含電源檢測器110（或Vcc檢測器110）、溫度檢測器120、邏輯電路130、電壓位準位移器140、開關SW1和開關SW2、電荷泵150、電路160、感測放大器170、感測參考電路180以及解碼器190。電源檢測器110可檢測電源電壓Vcc的電壓位準（level）以産生電源檢測信號LVCCRD。在一些實施例中，電源檢測信號LVCCRD可指示電源電壓Vcc的電壓位準是否小於預定閾值電壓。舉例來說，當電源電壓Vcc的電壓位準小於預定閾值電壓時，電源檢測信號LVCCRD可指示高電壓位準（例如，邏輯位準“1”）。當電源電壓Vcc的電壓位準不小於預定閾值電壓時，電源檢測信號LVCCRD可指示低電壓位準（例如，邏輯位準“0”）。電源電壓Vcc的電壓位準可影響讀取操作的性能。舉例來說，當電源電壓Vcc低時，可降低讀取操作的速度和準確度。因此，在電源電壓Vcc低於預定閾值電壓時，升壓電壓用於改進讀取操作的性能是必需的。在一些實施例中，預定閾值電壓可爲用於成功地執行讀取操作所需的最小電壓。在本發明中不限制電源檢測器110的類型和結構。
在一些實施例中，溫度檢測器120配置成檢測記憶體裝置100的溫度以産生溫度信號TEMP。溫度信號TEMP可指示記憶體裝置的溫度是否大於預定閾值溫度。舉例來說，當記憶體裝置100的溫度大於預定閾值溫度時，溫度信號TEMP可指示高邏輯位準。當記憶體裝置100的溫度不大於預定閾值溫度時，溫度信號TEMP可指示低邏輯位準。由於當記憶體裝置100的溫度增加時記憶體裝置100上讀取操作的速度可能降低，因此當記憶體裝置的溫度高時，用於讀取操作的升壓電壓是必需的，以提高讀取操作的速度。在本發明中不限制溫度檢測器120的類型和結構。
在一些實施例中，在記憶體裝置100的上電過程期間執行若干讀取操作。舉例來說，在記憶體裝置100的上電過程期間，執行讀取操作以讀取儲存於記憶體裝置100的熔絲陣列、狀態寄存器以及安全寄存器中的信息。上電讀取信號FUSERD可用於指示在記憶體裝置100的上電過程期間是否執行至少一個讀取操作。舉例來說，當在上電過程期間執行讀取操作時，上電讀取信號FUSERD可具有高邏輯位準；且上電讀取信號FUSERD可另外具有低邏輯位準。在一些實施例中，當在上電過程期間執行至少一個讀取操作時，可産生升壓電壓且爲至少一個讀取操作供應升壓電壓。
在圖1中，熔絲陣列、狀態寄存器以及安全寄存器由電路160表示，但熔絲陣列、狀態寄存器以及安全寄存器的位置不限於圖1中所示的位置。在一些實施例中，記憶體裝置100的熔絲陣列可儲存與記憶體裝置100的身份有關的信息、記憶體裝置100的冗余地址或適合儲存於熔絲陣列中的任何其它信息。記憶體裝置100的狀態寄存器可儲存與記憶體裝置100中的記憶體單元/塊的狀態相關的信息。記憶體單元/塊的狀態可包含忙碌狀態、空閑狀態或其它合適的狀態。記憶體裝置100的安全寄存器可儲存安全信息，諸如記憶體裝置100的受保護的單元/塊、不受保護的單元/塊。
在一些實施例中，記憶體裝置100可配置成執行低電源寫入操作，所述操作隨後爲低電源讀取驗證操作。驗證信號（未示出）可用於指示是否執行低電源讀取驗證操作。當對記憶體裝置100執行低電源讀取驗證操作時，可産生升壓電壓且爲低電源讀取驗證操作供應升壓電壓，以提高低電源讀取驗證操作的速度和準確度。
邏輯電路130可接收電源檢測信號LVCCRD、溫度信號TEMP以及上電讀取信號FUSERD中的至少一個，且對所接收信號執行邏輯操作以産生信號ENB。在一些實施例中，邏輯電路130可以是或可包含或非邏輯閘，所述邏輯閘配置成對輸入到邏輯電路130的電源檢測信號LVCCRD、溫度信號TEMP以及上電讀取信號FUSERD執行或非操作。因此，當所有上電讀取信號FUSERD、溫度檢測信號TEMP以及電源檢測信號LVCCRD處於低邏輯位準（例如，邏輯位準“0”）時，信號ENB具有高邏輯位準（例如，邏輯位準“1”）。當上電讀取信號FUSERD、溫度檢測信號TEMP以及電源檢測信號LVCCRD中的至少一個處於高邏輯位準（例如，邏輯位準“1”）時，信號ENB具有低邏輯位準（例如，邏輯位準“0”）。信號ENB可指示出現以下事件中的至少一個：在上電過程期間通過上電讀取信號FUSERD的讀取操作、通過溫度檢測信號TEMP的過高溫度以及通過電源檢測信號LVCCRD的過低電源電壓Vcc。應注意，邏輯電路130的結構不限於圖1中所示的結構，具有基於至少一個輸入信號執行邏輯操作以産生信號ENB的功能的任何邏輯電路屬本發明的範圍。
在一些實施例中，將電荷泵150耦接到邏輯電路130以從邏輯電路130接收信號ENB。電荷泵150配置成産生升壓電壓Vboost，所述升壓電壓可在電源升壓模式中大於電源電壓Vcc。基於信號ENB（或信號EN，所述信號是ENB的反相信號）確定啓動電源升壓模式。在一些實施例中，當信號ENB處於低邏輯位準時（當電源檢測信號LVCCRD、溫度信號TEMP以及上電讀取信號FUSERD中的至少一個處於高邏輯位準時），啓動電源升壓模式以産生升壓電壓Vboost。或者，當信號ENB處於高邏輯位準時（例如，當所有電源檢測信號LVCCRD、溫度信號TEMP以及上電讀取信號FUSERD處於低邏輯位準時），禁用電源升壓模式。
在一些實施例中，電荷泵150可進一步接收寫入使能信號WR_EN，所述寫入使能信號是用於寫入操作的使能信號。在接收寫入使能信號WR_EN之後，電荷泵150可産生用於寫入操作的升壓電壓Vboost。換句話說，電荷泵150可在電源升壓模式中共用寫入操作和讀取操作。
在一些實施例中，將電壓位準位移器140耦接到邏輯電路130以接收信號ENB，且配置成轉換信號ENB以産生信號HVEN和信號HVENB。信號HVEN是信號HVENB的反相信號；且信號HVEN和信號HVENB的電壓位準不同於信號ENB的電壓位準。舉例來說，信號HVEN和信號HVENB的電壓位準的絕對值可大於信號ENB的電壓位準。
將開關SW11和開關SW12耦接到電壓位準位移器140以接收信號HVEN和信號HVENB作爲用於開關SW11和開關SW12的控制信號。在一些實施例中，當啓動電源升壓模式時，信號HVENB處於低邏輯位準且信號HVEN處於高邏輯位準。因此，關閉開關SW11且打開開關SW2以將電荷泵150電連接到感測電源線171，以在電源升壓模式期間將升壓電壓Vboost供應到感測電源線171。或者，當禁用電源升壓模式時，信號HVENB處於高邏輯位準且信號HVEN處於低邏輯位準。因此，關閉開關SW12且打開開關SW11以將電源電壓Vcc供應到感測電源線171。換句話說，開關SW11和開關SW12可基於信號HVEN和信號HVENB控制電荷泵150與感測電源線171之間的電連接。
在一些實施例中，將感測放大器170耦接到感測電源線171，且配置成基於從感測電源線171接收的電源執行讀取操作。當禁用電源升壓模式（例如，打開開關SW11且關閉開關SW12）時，感測放大器170可基於電源電壓Vcc執行讀取操作。當啓動電源升壓模式（例如，關閉開關SW11且打開開關SW12）時，感測放大器170可基於升壓電壓Vboost執行讀取操作。在一些實施例中，感測參考電路180配置成産生參考電壓且將參考電壓輸出到感測放大器170。感測放大器170可基於從感測參考電路180輸出的參考電壓執行讀取操作。
解碼器190耦接到感測放大器170，且配置成解碼通過感測放大器170輸出的數據以産生讀取操作的輸出數據D_OUT。在一些實施例中，解碼器190可爲錯誤校正碼（error correction code；ECC）解碼器，但解碼器190的類型和結構在本申請案中不受限制。
參看圖2，記憶體裝置200可包含電源檢測器210、溫度檢測器220、邏輯電路230、電壓位準位移器240、多級電荷泵250、開關SW21和開關SW22、箝位電路260、感測放大器270、感測參考電路280以及解碼器290。在一些實施例中，如圖2所示的電源檢測器210、邏輯電路230、感測放大器270、感測參考電路280以及解碼器290與如圖1所示的電源檢測器110、邏輯電路130、感測放大器170、感測參考電路180以及解碼器190相似，因此在下文省略關於這些組件的詳細描述。
電壓位準位移器240可通過反相器INV耦接到邏輯電路230。反相器INV配置成反相由邏輯電路230輸出的信號ENB以産生信號EN。電壓位準位移器240配置成轉換信號EN以産生信號BoostEN，其中信號BoostEN的電壓位準可高於信號EN的電壓位準。
在一些實施例中，多級電荷泵250可包含第一級250a和第二級250b，所述第一級和第二級耦接到邏輯電路230以接收信號ENB。多級電荷泵250的第一級250a和第二級250b可分別在電源升壓模式中産生升壓電壓V1和升壓電壓V2，其中基於信號ENB確定電源升壓模式的啓動。舉例來說，當信號ENB處於低邏輯位準時，啓動電源升壓模式以分別産生升壓電壓V1和升壓電壓V2。當信號ENB處於高邏輯位準時，禁用電源升壓模式。
在一些實施例中，多級電荷泵250可進一步接收寫入使能信號WR_EN，所述寫入使能信號爲對記憶體裝置200的寫入操作的使能信號。在接收寫入使能信號WR_EN之後，多級電荷泵250配置成産生用於寫入操作的升壓電壓V1和升壓電壓V2。在一些實施例中，連接電路251配置成在寫入操作期間將第一級250a和第二級250b串聯電性耦接。因此，可産生具有不同升壓位準的升壓電壓V1和升壓電壓V2，並將所述升壓電壓供應到寫入操作。
在一些實施例中，連接電路251可包含晶體管M1和晶體管M2，其中晶體管M1耦接於第一級250a與第二級250b之間，且晶體管M2耦接於接收電源電壓Vcc的參考節點與晶體管M1與第二級250b之間的連接節點之間。晶體管M1和晶體管M2的控制端配置成從電壓位準位移器240接收信號BoostEN。因此，連接電路251可控制多級電荷泵250的第一級250a與第二級250b之間的電連接。在一些實施例中，連接電路251配置成在電源升壓模式中將第一級250a與第二級250b電絕緣以用於讀取操作。在一些替代實施例中，連接電路251可在寫入操作中將第一級250a和第二級250b串聯電性耦接到記憶體裝置200。
在一些實施例中，開關SW21耦接於第一級250a與感測電源線271之間，且配置成基於信號BoostEN控制第一級250a與感測電源線271之間的電連接。開關SW22耦接於第二級250b與感測電源線271之間，以基於信號BoostEN控制第二級250b與感測電源線271之間的電連接。在一些實施例中，信號BoostEN配置成在啓動電源升壓模式時打開開關SW21和開關SW22。具體地說，當啓動電源升壓模式時，啓動多級電荷泵250的第一級250a和第二級250b以産生升壓電壓V1和升壓電壓V2，並打開開關SW21和開關SW22以將升壓電壓V1和升壓電壓V2供應到感測電源線271。同時，連接電路251配置成將第一級250a與第二級250b電絕緣。因此，第一級250a和第二級250b可充當平行運行的兩個獨立電荷泵，以將升壓電壓V1和升壓電壓V2供應到感測電源線271。以這種方式，提高使感測電源線271的電壓升壓的效率。
在一些實施例中，箝位電路260耦接到感測電源線，且配置成將在感測電源線271處的電壓箝制到預定電壓位準。以這種方式，箝位電路260可防止電源升壓模式期間的電壓過沖。箝位電路260可包含晶體管M3，所述晶體管設計爲耦接於接收電源電壓Vcc的參考節點與感測電源線271之間的二極管。在一些實施例中，根據電源電壓Vcc和晶體管M3的偏壓電壓的電壓位準確定預定電壓位準。應注意，箝位電路260的結構不限於圖2中所示的結構，具有鉗制感測電源線271的電壓的功能的任何電路在本發明的範圍內。
參看圖3，示出在讀取操作中使感測電源線的電源升壓的方法的流程圖。在步驟S510中，對至少一個輸入信號執行邏輯操作以産生使能信號。在一些實施例中，至少一個輸入信號可包含上電讀取信號、電源檢測信號以及溫度信號中的至少一個。邏輯操作可爲或非操作，但本發明不限於此。
在步驟S520中，根據使能信號由電荷泵産生升壓電壓。舉例來說，當使能信號處於第一邏輯位準中時，電荷泵産生升壓電壓；且當使能信號處於第二邏輯位準中時，電荷泵不産生升壓電壓。
在步驟S530中，根據使能信號控制電荷泵與感測電源線之間的電連接，以將升壓電壓供應到感測電源線。在實例中，當使能信號處於第一邏輯位準中時，將電荷泵電性耦接到感測電源線，以使得將升壓電壓供應到感測電源線。當使能信號處於第二邏輯位準中時，電荷泵與感測電源線電絕緣，以使得升壓電壓不供應到感測電源線。
在步驟S540中，使用來自感測電源線的升壓電壓執行讀取操作。在一些實施例中，讀取操作可以是或可包含在上電過程期間的讀取操作（諸如熔絲讀取操作、狀態寄存器讀取操作、安全寄存器讀取操作）、低電源讀取操作以及在執行寫入操作之後執行的驗證讀取操作。
概括地說，本發明的實施例引入一種記憶體裝置和其方法，所述方法可在電源升壓模式中使感測電源線升壓，進而改進讀取操作的性能。電荷泵用於基於通過對至少一個輸入信號執行邏輯操作産生的使能信號來産生升壓電壓。電荷泵與感測電源線之間的電連接通過開關由使能信號控制。因此，在讀取操作期間將升壓電壓供應到感測電源線。以這種方式，提高在記憶體裝置中讀取操作（尤其爲低電源讀取操作）的速度和準確度。另外，在一些實施例中，針對記憶體裝置的寫入操作而設計的電荷泵可用於在讀取操作中升壓電壓。因此，减少本發明的記憶體裝置的製造成本。
所屬領域的技術人員將顯而易見，可在不脫離本發明的範圍或精神的情况下對本發明的結構作出各種修改和變化。鑒於前述，希望本發明涵蓋本發明的修改和變化，前提是所述修改和變化在所附申請專利範圍和其等效物的範圍內。
100、200：記憶體裝置； 110、210：電源檢測器； 120、220：溫度檢測器； 130、230：邏輯電路； 140、240：電壓位準位移器； 150、250：電荷泵； 160：電路； 170、270：感測放大器； 171、271：感測電源線； 180、280：感測參考電路； 190、290：解碼器； 250a：第一級； 250b：第二級； 260：箝位電路； BoostEN、EN、ENB、HVEN、HVENB：信號； D_OUT：輸出數據； FUSERD：上電讀取信號； INV：反相器； LVCCRD：電源檢測信號； M1、M2、M3：晶體管； S510、S520、S530、S540：步驟； SW1、SW2、SW11、SW12、SW21、SW22：開關； TEMP：溫度信號； V1、V2、Vboost：升壓電壓； Vcc：電源電壓； WR_EN：寫入使能信號。
包含附圖以提供對本發明的進一步理解，並且附圖並入本說明書中且構成本說明書的一部分。附圖說明本發明的實施例，且與描述一起用於解釋本發明的原理。 圖1是示出根據本發明的一些實施例的記憶體裝置的示意圖。 圖2是示出根據本發明的一些替代性實施例的記憶體裝置的示意圖。 圖3是示出根據本發明的一些實施例的輔助記憶體裝置中的讀取操作的方法的流程圖。
100：記憶體裝置； 110：電源檢測器； 120：溫度檢測器； 130：邏輯電路； 140：電壓位準位移器； 150：電荷泵； 160：電路； 170：感測放大器； 171：感測電源線； 180：感測參考電路； 190：解碼器； D_OUT：輸出數據； ENB、HVEN、HVENB：信號； FUSERD：上電讀取信號； LVCCRD：電源檢測信號； SW11、SW12：開關； TEMP：溫度信號； Vboost：升壓電壓； Vcc：電源電壓； WR_EN：寫入使能信號。

Claims (16)

  1. 一種記憶體裝置，包括：邏輯電路，配置成接收至少一個輸入信號且對所述至少一個輸入信號執行邏輯操作以輸出使能信號，其中所述至少一個輸入信號包括電源檢測信號、溫度檢測信號以及上電讀取信號中的至少一個；電荷泵，耦接到所述邏輯電路，配置成根據所述使能信號產生升壓電壓；以及開關，耦接於所述電荷泵與感測電源線之間，配置成根據所述使能信號控制所述電荷泵與所述感測電源線之間的電連接，以將所述升壓電壓供應到所述感測電源線；以及感測放大器，配置成使用來自所述感測電源線的所述升壓電壓執行讀取操作。
  2. 根據請求項1所述的記憶體裝置，進一步包括：電源檢測器，配置成檢測所述記憶體裝置的電源電壓以產生所述電源檢測信號；以及溫度檢測器，配置成檢測所述記憶體裝置的溫度以產生所述溫度檢測信號。
  3. 根據請求項2所述的記憶體裝置，其中所述上電讀取信號包括熔絲讀取信號、狀態寄存器讀取信號以及安全寄存器讀取信號中的至少一個。
  4. 根據請求項3所述的記憶體裝置，其中所述開關包括：第一開關，耦接於接收所述電源電壓的參考節點與所述感測電源線之間；以及第二開關，耦接於所述電荷泵與所述感測電源線之間。
  5. 根據請求項4所述的記憶體裝置，其中當所述上電讀取信號指示執行上電讀取操作時，啟動所述電荷泵以通過所述第二開關將所述升壓電壓供應到所述感測電源線，以及當所述電源檢測信號指示所述電源電壓小於預定閾值電壓時，啟動所述電荷泵以通過所述第二開關將所述升壓電壓供應到所述感測電源線。
  6. 根據請求項5所述的記憶體裝置，其中當所述溫度檢測信號指示所述記憶體裝置的所述溫度大於預定閾值溫度時，啟動所述電荷泵以通過所述第二開關將所述升壓電壓供應到所述感測電源線。
  7. 根據請求項4所述的記憶體裝置，進一步包括：電壓位準位移器，耦接到所述邏輯電路、所述第一開關以及所述第二開關，配置成基於所述使能信號產生第一開關控制信號及第二開關控制信號，其中所述第一開關控制信號用於控制所述第一開關，且所述第二開關控制信號用於控制所述第二開關。
  8. 一種記憶體裝置，包括：邏輯電路，配置成接收至少一個輸入信號且對所述至少一個輸入信號執行邏輯操作以輸出使能信號；多級電荷泵，包括第一級和第二級，配置成根據所述使能信號通過所述第一級產生第一升壓電壓且通過所述第二級產生第二升壓電壓；以及第一開關，耦接於所述多級電荷泵的所述第一級與感測電源線之間，配置成根據所述使能信號將所述第一升壓電壓供應到所述感測電源線；第二開關，耦接於所述多級電荷泵的所述第二級與所述感測電源線之間，配置成根據所述使能信號將所述第二升壓電壓供應到所述感測電源線；以及感測放大器，配置成使用來自所述感測電源線的所述第一升壓電壓和所述第二升壓電壓執行讀取操作。
  9. 根據請求項8所述的記憶體裝置，進一步包括：箝位電路，耦接到所述感測電源線，配置成將所述感測電源線的電壓箝制到預定電壓位準。
  10. 根據請求項8所述的記憶體裝置，進一步包括：電壓位準位移器，配置成基於所述使能信號產生開關控制信號，其中所述第一開關和所述第二開關由所述開關控制信號控制；以及連接電路，耦接於所述多級電荷泵的所述第一級與所述第二 級之間，配置成根據所述升壓使能信號控制所述多級電荷泵的所述第一級與所述第二級之間的電連接。
  11. 根據請求項10所述的記憶體裝置，其中所述連接電路包括：第一晶體管，耦接於所述多級電荷泵的所述第一級與所述第二級之間；以及第二晶體管，耦接於接收電源電壓的參考節點與在所述第一晶體管與所述多級電荷泵的所述第二級之間的連接節點之間，其中耦接所述第一晶體管的控制端和所述第二晶體管的控制端以接收所述開關控制信號。
  12. 根據請求項8所述的記憶體裝置，其中所述至少一個輸入信號包括電源檢測信號、溫度檢測信號以及上電讀取信號中的至少一個，當所述上電讀取信號指示執行上電讀取操作時，啟動所述多級電荷泵以通過所述第一開關和所述第二開關將所述第一升壓電壓和所述第二升壓電壓供應到所述感測電源線，當電源檢測信號指示所述電源電壓小於預定閾值電壓時，啟動所述多級電荷泵以通過所述第一開關和所述第二開關將所述第一升壓電壓和所述第二升壓電壓供應到所述感測電源線，以及當所述溫度檢測信號指示所述記憶體裝置的所述溫度大於預定閾值溫度時，啟動所述多級電荷泵以通過所述第一開關和所述第二開關將所述第一升壓電壓和所述第二升壓電壓供應到所述感 測電源線。
  13. 一種在記憶體裝置中輔助讀取操作的方法，包括：對至少一個輸入信號執行邏輯操作以產生使能信號，其中所述至少一個輸入信號包括電源檢測信號、溫度檢測信號以及上電讀取信號中的至少一個；根據所述使能信號通過電荷泵產生升壓電壓；根據所述使能信號控制所述電荷泵與所述感測電源線之間的電連接，以將所述升壓電壓供應到所述感測電源線；以及使用來自所述感測電源線的所述升壓電壓來執行所述讀取操作。
  14. 根據請求項13所述的在記憶體裝置中輔助讀取操作的方法，進一步包括：檢測所述記憶體裝置的電源電壓以產生所述電源檢測信號；檢測所述記憶體裝置的溫度以產生所述溫度檢測信號；以及檢測所述上電讀取信號，所述上電讀取信號包括熔絲讀取信號、狀態寄存器讀取信號以及安全寄存器讀取信號中的至少一個。
  15. 根據請求項14所述的在記憶體裝置中輔助讀取操作的方法，其中對所述至少一個輸入信號執行所述邏輯操作以產生所述使能信號包括：對所述電源檢測信號、所述溫度檢測信號以及所述上電讀取信號中的所述至少一個執行或非邏輯操作以產生所述使能信號。
  16. 根據請求項14所述的在記憶體裝置中輔助讀取操作的方法，其中根據所述使能信號控制所述電荷泵與所述感測電源線之間的所述電連接包括：當所述上電讀取信號指示執行上電讀取操作時，將所述升壓電壓供應到所述感測電源線；當所述電源檢測信號指示所述電源電壓小於預定閾值電壓時，將所述升壓電壓供應到所述感測電源線，以及當所述溫度檢測信號指示所述記憶體裝置的所述溫度大於預定閾值溫度時，將所述升壓電壓供應到所述感測電源線。
TW109138935A 2019-11-22 2020-11-06 記憶體裝置和在記憶體裝置中輔助讀取操作的方法 TWI744080B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US16/691,604 US10790007B1 (en) 2019-11-22 2019-11-22 Memory device and method for assiting read operation
US16/691,604 2019-11-22

Publications (2)

Publication Number Publication Date
TW202135065A TW202135065A (zh) 2021-09-16
TWI744080B true TWI744080B (zh) 2021-10-21

Family

ID=72615055

Family Applications (1)

Application Number Title Priority Date Filing Date
TW109138935A TWI744080B (zh) 2019-11-22 2020-11-06 記憶體裝置和在記憶體裝置中輔助讀取操作的方法

Country Status (3)

Country Link
US (1) US10790007B1 (zh)
CN (1) CN112837719B (zh)
TW (1) TWI744080B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11487343B2 (en) * 2020-05-26 2022-11-01 Winbond Electronics Corp. Semiconductor storing apparatus and flash memory operation method

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9672900B2 (en) * 2005-08-02 2017-06-06 Renesas Electronics Corporation Semiconductor memory device for stably reading and writing data
US9824749B1 (en) * 2016-09-02 2017-11-21 Arm Limited Read assist circuitry
US9837141B2 (en) * 2014-06-20 2017-12-05 Arm Limited Read assist circuitry for a memory device
US20180261278A1 (en) * 2016-12-12 2018-09-13 Stmicroelectronics International N.V. Read assist circuit with process, voltage and temperature tracking for a static random access memory (sram)
US10217508B2 (en) * 2016-05-16 2019-02-26 Synopsys, Inc. SRAM and periphery specialized device sensors

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100362700B1 (ko) * 2000-02-03 2002-11-27 삼성전자 주식회사 반도체 메모리 장치의 전압 레귤레이터 회로
JP2002026254A (ja) 2000-07-03 2002-01-25 Hitachi Ltd 半導体集積回路および不揮発性メモリ
JP4834261B2 (ja) * 2001-09-27 2011-12-14 Ｏｋｉセミコンダクタ株式会社 昇圧電源発生回路
US7484140B2 (en) * 2004-07-07 2009-01-27 Freescale Semiconductor, Inc. Memory having variable refresh control and method therefor
JP4946260B2 (ja) 2006-08-16 2012-06-06 富士通セミコンダクター株式会社 アンチヒューズ書込電圧発生回路を内蔵する半導体メモリ装置
US8031549B2 (en) * 2008-09-19 2011-10-04 Freescale Semiconductor, Inc. Integrated circuit having boosted array voltage and method therefor
US8120975B2 (en) * 2009-01-29 2012-02-21 Freescale Semiconductor, Inc. Memory having negative voltage write assist circuit and method therefor
TWI509960B (zh) * 2009-12-14 2015-11-21 Realtek Semiconductor Corp 電荷泵裝置及其控制方法
US8213241B2 (en) * 2010-02-16 2012-07-03 Taiwan Semiconductor Manufacturing Company, Ltd. Memory readout scheme using separate sense amplifier voltage
JP5710947B2 (ja) * 2010-11-26 2015-04-30 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体装置およびその制御方法
US8704587B2 (en) * 2012-07-23 2014-04-22 Freescale Semiconductor, Inc. Configurable multistage charge pump using a supply detect scheme
US9030883B2 (en) * 2013-07-16 2015-05-12 Freescale Semiconductor, Inc. Adaptive erase recovery for non-volatile memory (NVM) systems
CN104393752B (zh) * 2014-12-11 2017-02-01 中国电子科技集团公司第四十七研究所 电容式电荷泵装置
CN105741877B (zh) * 2016-01-25 2019-11-08 清华大学 感测电路、存储装置以及操作存储装置的方法
US10014049B2 (en) * 2016-06-22 2018-07-03 Darryl G. Walker Semiconductor devices, circuits and methods for read and/or write assist of an SRAM circuit portion based on voltage detection and/or temperature detection circuits
US10366739B2 (en) * 2017-06-20 2019-07-30 Sandisk Technologies Llc State dependent sense circuits and sense operations for storage devices

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9672900B2 (en) * 2005-08-02 2017-06-06 Renesas Electronics Corporation Semiconductor memory device for stably reading and writing data
US9837141B2 (en) * 2014-06-20 2017-12-05 Arm Limited Read assist circuitry for a memory device
US10217508B2 (en) * 2016-05-16 2019-02-26 Synopsys, Inc. SRAM and periphery specialized device sensors
US9824749B1 (en) * 2016-09-02 2017-11-21 Arm Limited Read assist circuitry
TWI633544B (zh) * 2016-09-02 2018-08-21 英商Ａｒｍ股份有限公司 讀取輔助電路
US20180261278A1 (en) * 2016-12-12 2018-09-13 Stmicroelectronics International N.V. Read assist circuit with process, voltage and temperature tracking for a static random access memory (sram)

Also Published As

Publication number Publication date
CN112837719A (zh) 2021-05-25
CN112837719B (zh) 2024-03-12
TW202135065A (zh) 2021-09-16
US10790007B1 (en) 2020-09-29

Similar Documents

Publication Publication Date Title
US6944077B2 (en) Reading circuit and semiconductor memory device including the same
US9401224B2 (en) Monitoring device of integrated circuit
TWI380315B (en) Sense amplifier and data sensing method thereof
KR20130072869A (ko) 프리차지 회로 및 비휘발성 메모리 장치
TWI651934B (zh) 輸入緩衝器中之偏移電壓調整之裝置
US9959934B2 (en) High-speed differential current sensing of preprogrammed NVM cells
JPH10199278A (ja) フラッシュメモリ装置用リペアヒューズ回路
CN100573721C (zh) 用于在低电源电压下工作的闪存器件的读出电路
CN104685568B (zh) 用于感测存储器单元的自偏置多参考
TWI744080B (zh) 記憶體裝置和在記憶體裝置中輔助讀取操作的方法
US6456539B1 (en) Method and apparatus for sensing a memory signal from a selected memory cell of a memory device
US10037788B2 (en) Semiconductor devices and semiconductor systems
US11188109B1 (en) Devices configured to conduct a power gating operation
US9064588B1 (en) Semiconductor devices including E-fuse arrays
CN101399074B (zh) 集成电路中存储器电路及其控制方法
US9196328B2 (en) Semiconductor memory apparatus and operation method using the same
WO2010137097A1 (ja) 半導体記憶装置、および半導体集積回路
KR20100129070A (ko) 패키지 장치 및 동작 방법
CN104425015A (zh) 半导体存储装置
US12488849B2 (en) Anti-fuse circuit and anti-fuse unit programming state verification method
KR20070080883A (ko) 반도체 메모리 장치의 내부 전압 생성 회로 및 방법
US12254916B2 (en) Memory device
EP4618082A1 (en) Negative feedback threshold compensation for sense amplifiers
KR100813553B1 (ko) 반도체 메모리 장치의 전압 생성 회로
JP5205030B2 (ja) 半導体集積回路装置