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TWI743901B - 半導體記憶裝置 - Google Patents

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TWI743901B
TWI743901B TW109125098A TW109125098A TWI743901B TW I743901 B TWI743901 B TW I743901B TW 109125098 A TW109125098 A TW 109125098A TW 109125098 A TW109125098 A TW 109125098A TW I743901 B TWI743901 B TW I743901B
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伊達浩己
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日商鎧俠股份有限公司
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Abstract

實施形態提供一種讀出動作中之電流最大值較小之半導體記憶裝置。  實施形態之半導體記憶裝置具備：位元線、源極線、連接於其等之間之第1記憶胞及第1、第2電晶體、連接於其等之間之第2記憶胞及第3、第4電晶體、以及連接於第1、第2記憶胞及第1～第4電晶體之閘極電極之第1～第5配線。在對第1記憶胞之讀出動作之第1時點，第1～第3配線之電壓大於第4及第5配線之電壓。於第2時點，第1配線之電壓小於第1時點之電壓，第2及第3配線之電壓大於第4及第5配線之電壓。於第3時點，第4及第5配線之電壓大於第2時點之電壓。於第4時點，第1配線之電壓小於第1時點之電壓，第2配線及第3配線之電壓大於第4配線之電壓。

Description

半導體記憶裝置
本實施形態係關於一種半導體記憶裝置。
已知有一種具備位元線及源極線、以及串聯連接於其等之間之第1選擇電晶體、記憶胞及第2選擇電晶體的半導體記憶裝置。
實施形態提供一種讀出動作中之電流最大值較小之半導體記憶裝置。
一實施形態之半導體記憶裝置具備位元線及源極線。又，該半導體記憶裝置具備第1記憶胞、連接於第1記憶胞與位元線之間之第1選擇電晶體、及連接於第1記憶胞與源極線之間之第2選擇電晶體。又，該半導體記憶裝置具備第2記憶胞、連接於第2記憶胞與位元線之間之第3選擇電晶體、及連接於第2記憶胞與源極線之間之第4選擇電晶體。又，該半導體記憶裝置具備：第1配線，其電性連接於第1記憶胞及第2記憶胞；第2配線，其連接於第1選擇電晶體之閘極電極；第3配線，其連接於第2選擇電晶體之閘極電極；第4配線，其連接於第3選擇電晶體之閘極電極；以及第5配線，其連接於第4選擇電晶體之閘極電極。又，在對第1記憶胞之讀出動作之第1時點，第1配線、第2配線及第3配線之電壓大於第4配線及第5配線之電壓，在晚於第1時點的第2時點，第1配線之電壓小於第1時點之第1配線之電壓，第2配線及第3配線之電壓大於第4配線及第5配線之電壓，在晚於第2時點的第3時點，第4配線及第5配線之電壓大於第2時點之第4配線及第5配線之電壓，在晚於第3時點的第4時點，第1配線之電壓小於第1時點之第1配線之電壓，第2配線及第3配線之電壓大於第4配線之電壓。
繼而，參照附圖對實施形態之半導體記憶裝置詳細地進行說明。再者，以下之實施形態僅為一例，並非意圖限定本發明。又，以下之附圖係模式圖，為了方便說明，有時會省略一部分構成等。又，對於複數個實施形態所共通之部分，標註相同符號，有時省略說明。
又，於本說明書中提及「半導體記憶裝置」之情形時，有時指記憶體晶粒，有時指記憶體晶片、記憶卡、SSD(Solid State Drive，固態驅動器)等包含控制晶粒之記憶體系統。進而，有時指智慧型手機、平板終端、個人電腦等包含主機之構成。
又，於本說明書中提及第1構成「電性連接」於第2構成之情形時，第1構成可直接連接於第2構成，第1構成亦可經由配線、半導體構件或電晶體等而連接於第2構成。例如，於將3個電晶體串聯連接之情形時，即便第2個電晶體為斷開(OFF)狀態，第1個電晶體亦「電性連接」於第3個電晶體。
又，於本說明書中提及第1構成「連接於」第2構成與第3構成「之間」之情形時，有時指第1構成、第2構成及第3構成串聯連接且第1構成設置於第2構成及第3構成之電流路徑上。
又，於本說明書中提及電路等使2條配線等「導通」之情形時，有時指例如該電路等包含電晶體等，該電晶體等設置於2條配線之間之電流路徑上，且該電晶體等成為接通(ON)狀態。
又，於本說明書中，將相對於基板之上表面平行之特定方向稱為X方向，將相對於基板之上表面平行且與X方向垂直之方向稱為Y方向，將相對於基板之上表面垂直之方向稱為Z方向。
又，於本說明書中，有時將沿著特定面之方向稱為第1方向，將沿著該特定面與第1方向交叉之方向稱為第2方向，將與該特定面交叉之方向稱為第3方向。該等第1方向、第2方向及第3方向可與X方向、Y方向及Z方向中之任一者對應，亦可不對應。
又，於本說明書中，「上」或「下」等表述係以基板為基準。例如，將沿著上述Z方向自基板離開之朝向稱為上，將沿著Z方向接近基板之朝向稱為下。又，於針對某一構成提及下表面或下端之情形時，指該構成之基板側之面或端部，於提及上表面或上端之情形時，指該構成之與基板為相反側之面或端部。又，將與X方向或Y方向交叉之面稱為側面等。
[第1實施形態]  [記憶體系統10]  圖1係表示第1實施形態之記憶體系統10之構成之模式性方塊圖。
記憶體系統10根據從主機20發送之信號進行使用者資料之讀出、寫入、抹除等。記憶體系統10例如係能夠對記憶體晶片、記憶卡、SSD或其他使用者資料進行記憶之系統。記憶體系統10具備複數個記憶使用者資料之記憶體晶粒MD、及連接於該等複數個記憶體晶粒MD及主機20之控制晶粒CD。控制晶粒CD例如具備處理器、RAM(Random Access Memory，隨機存取記憶體)等，進行邏輯位址與實體位址之轉換、位元錯誤檢測/訂正、垃圾收集(壓縮)、耗損平均等處理。
圖2係表示本實施形態之記憶體系統10之構成例之模式性側視圖。圖3係表示本實施形態之記憶體系統10之構成例之模式性俯視圖。為了方便說明，於圖2及圖3中省略一部分構成。
如圖2所示，本實施形態之記憶體系統10具備安裝基板MSB、積層於安裝基板MSB上之複數個記憶體晶粒MD、及積層於記憶體晶粒MD上之控制晶粒CD。於安裝基板MSB之上表面中之Y方向之端部區域設置有焊墊電極P，另外一部分區域經由接著劑等連接於記憶體晶粒MD之下表面。於記憶體晶粒MD之上表面中之Y方向之端部區域設置有焊墊電極P，其他區域經由接著劑等連接於其他記憶體晶粒MD或控制晶粒CD之下表面。於控制晶粒CD之上表面中之Y方向之端部區域設置有焊墊電極P。
如圖3所示，安裝基板MSB、複數個記憶體晶粒MD、及控制晶粒CD分別具備於X方向上排列之複數個焊墊電極P。設置於安裝基板MSB、複數個記憶體晶粒MD、及控制晶粒CD之複數個焊墊電極P分別經由接合線B而相互連接。
[記憶體晶粒MD之電路構成]  圖4係表示第1實施形態之記憶體晶粒MD之構成之模式性方塊圖。圖5、圖6A、圖6B、圖6C、圖7A及圖7B係表示記憶體晶粒MD之局部構成之模式性電路圖。
如圖4所示，記憶體晶粒MD具備記憶資料之記憶胞陣列MCA、及連接於記憶胞陣列MCA之周邊電路PC。周邊電路PC具備電壓產生電路VG、列解碼器RD、感測放大器模組SAM、及定序器SQC。又，周邊電路PC具備快取記憶體CM、位址暫存器ADR、指令暫存器CMR、及狀態暫存器STR。又，周邊電路PC具備輸入輸出控制電路I/O、及邏輯電路CTR。
[記憶胞陣列MCA]  如圖5所示，記憶胞陣列MCA具備複數個記憶體區塊BLK。該等複數個記憶體區塊BLK分別具備複數個串單元SU。該等複數個串單元SU分別具備複數個記憶體串MS。該等複數個記憶體串MS之一端分別經由位元線BL連接於周邊電路PC。又，該等複數個記憶體串MS之另一端分別經由共通之源極線SL連接於周邊電路PC。
記憶體串MS具備串聯連接於位元線BL與源極線SL之間之汲極側選擇電晶體STD、複數個記憶胞MC(記憶體電晶體)、源極側選擇電晶體STS、及源極側選擇電晶體STSb。以下，有時將汲極側選擇電晶體STD、源極側選擇電晶體STS、及源極側選擇電晶體STSb簡稱為選擇電晶體(STD、STS、STSb)。
記憶胞MC係具備作為通道區域發揮功能之半導體層、包含電荷累積膜之閘極絕緣膜、及閘極電極之場效型電晶體。記憶胞MC之閾值電壓根據電荷累積膜中之電荷量發生變化。記憶胞MC記憶1位元或複數位元之資料。再者，於與1個記憶體串MS對應之複數個記憶胞MC之閘極電極分別連接字元線WL。該等字元線WL分別共通地連接於1個記憶體區塊BLK中之所有記憶體串MS。
選擇電晶體(STD、STS、STSb)係具備作為通道區域發揮功能之半導體層、閘極絕緣膜及閘極電極之場效型電晶體。於選擇電晶體(STD、STS、STSb)之閘極電極分別連接選擇閘極線(SGD、SGS、SGSb)。汲極側選擇閘極線SGD與串單元SU對應地設置，且共通地連接於1個串單元SU中之所有記憶體串MS。源極側選擇閘極線SGS共通地連接於複數個串單元SU中之所有記憶體串MS。源極側選擇閘極線SGSb共通地連接於複數個串單元SU中之所有記憶體串MS。
[電壓產生電路VG]  電壓產生電路VG(圖4)例如圖5所示般連接於複數條電壓供給線31。電壓產生電路VG例如包含調節器等降壓電路及電荷泵電路32等升壓電路。該等降壓電路及電荷泵電路32分別連接於被供給電源電壓V CC及接地電壓V SS(圖4)之電壓供給線。該等電壓供給線例如連接於參照圖2、圖3所說明之焊墊電極P。電壓產生電路VG例如按照來自定序器SQC之控制信號，產生當對記憶胞陣列MCA進行讀出動作、寫入動作及抹除動作時要施加至位元線BL、源極線SL、字元線WL及選擇閘極線(SGD、SGS、SGSb)之複數個動作電壓，並同時輸出至複數條電壓供給線31。從電壓供給線31輸出之動作電壓按照來自定序器SQC之控制信號適當進行調整。
電荷泵電路32例如圖6A所示般，具備：電壓輸出電路32a，其對電壓供給線31輸出電壓V OUT；分壓電路32b，其連接於電壓供給線31；及比較器32c，其根據從分壓電路32b輸出之電壓V OUT'與參照電壓V REF之大小關係對電壓輸出電路32a輸出反饋信號FB。
電壓輸出電路32a如圖6B所示，具備交替地連接於電壓供給線31與電壓供給線32a1之間之複數個電晶體32a2a、32a2b。對電壓供給線32a1供給電源電壓V CC。串聯連接之複數個電晶體32a2a、32a2b之閘極電極連接於各汲極電極及電容器32a3。又，電壓輸出電路32a具備：AND電路32a4，其輸出時脈信號CLK及反饋信號FB之邏輯和；位準偏移器32a5a，其將AND電路32a4之輸出信號升壓並輸出；及位準偏移器32a5b，其將AND電路32a4之輸出信號之反相信號升壓並輸出。位準偏移器32a5a之輸出信號經由電容器32a3連接於電晶體32a2a之閘極電極。位準偏移器32a5b之輸出信號經由電容器32a3連接於電晶體32a2b之閘極電極。
於反饋信號FB為“H”狀態之情形時，從AND電路32a4輸出時脈信號CLK。伴隨於此，從電壓供給線31向電壓供給線32a1移送電子，從而電壓供給線31之電壓增大。另一方面，於反饋信號FB為“L”狀態之情形時，不從AND電路32a4輸出時脈信號CLK。因此，電壓供給線31之電壓不增大。
分壓電路32b如圖6A所示，具備：電阻元件32b2，其連接於電壓供給線31與分壓端子32b1之間；及可變電阻元件32b4，其串聯連接於分壓端子32b1與電壓供給線32b3之間。對電壓供給線32b3供給接地電壓V SS。可變電阻元件32b4之電阻值能夠根據動作電壓控制信號V CTRL進行調整。因此，分壓端子32b1之電壓V OUT'之大小能夠根據動作電壓控制信號V CTRL進行調整。
可變電阻元件32b4如圖6C所示，具備並聯連接於分壓端子32b1與電壓供給線32b3之間之複數條電流路徑32b5。該等複數條電流路徑32b5分別具備串聯連接之電阻元件32b6及電晶體32b7。設置於各電流路徑32b5之電阻元件32b6之電阻值亦可為互不相同之大小。對設置於各電流路徑32b5之電晶體32b7之閘極電極，分別輸入動作電壓控制信號V CTRL之不同位元。又，可變電阻元件32b4亦可具有不包含電晶體32b7之電流路徑32b8。
比較器32c如圖6A所示，輸出反饋信號FB。反饋信號FB例如於分壓端子32b1之電壓V OUT'大於參照電壓V REF之情形時成為“L”狀態。又，反饋信號FB例如於電壓V OUT'小於參照電壓V REF之情形時成為“H”狀態。
[列解碼器RD]  列解碼器RD(圖4)例如圖5所示般，具備：位址解碼器22，其對位址資料ADD進行解碼；以及區塊選擇電路23及電壓選擇電路24，其等根據位址解碼器22之輸出信號對記憶胞陣列MCA傳輸動作電壓。
位址解碼器22具備複數條區塊選擇線BLKSEL及複數條電壓選擇線33。位址解碼器22例如按照來自定序器SQC之控制信號，依序參照位址暫存器ADR(圖4)之列位址RA，對該列位址RA進行解碼，將與列位址RA對應之特定區塊選擇電晶體35及電壓選擇電晶體37設為接通狀態，將除此以外之區塊選擇電晶體35及電壓選擇電晶體37設為斷開狀態。例如，將特定之區塊選擇線BLKSEL及電壓選擇線33之電壓設為“H”狀態，將除此以外之電壓設為“L”狀態。再者，於使用P通道型電晶體而非N通道型電晶體之情形時，對該等配線施加相反之電壓。
再者，圖示之例中，於位址解碼器22中針對1個記憶體區塊BLK各設置有1條區塊選擇線BLKSEL。然而，該構成能夠適當進行變更。例如，亦可針對2個以上之記憶體區塊BLK各具備1條區塊選擇線BLKSEL。
區塊選擇電路23具備與記憶體區塊BLK對應之複數個區塊選擇部34。該等複數個區塊選擇部34分別具備與字元線WL及選擇閘極線(SGD、SGS、SGSb)對應之複數個區塊選擇電晶體35。區塊選擇電晶體35例如為場效型耐壓電晶體。區塊選擇電晶體35之汲極電極分別電性連接於對應之字元線WL或選擇閘極線(SGD、SGS、SGSb)。源極電極分別經由配線CG及電壓選擇電路24電性連接於電壓供給線31。閘極電極共通地連接於對應之區塊選擇線BLKSEL。
再者，區塊選擇電路23進而具備未圖示之複數個電晶體。該等複數個電晶體係連接於選擇閘極線(SGD、SGS、SGSb)及被供給接地電壓V SS之電壓供給線之間的場效型耐壓電晶體。該等複數個電晶體對非選擇之記憶體區塊BLK中包含之選擇閘極線(SGD、SGS、SGSb)供給接地電壓V SS。再者，非選擇之記憶體區塊BLK中包含之複數條字元線WL成為浮動狀態。
電壓選擇電路24具備與字元線WL及選擇閘極線(SGD、SGS、SGSb)對應之複數個電壓選擇部36。該等複數個電壓選擇部36分別具備複數個電壓選擇電晶體37。電壓選擇電晶體37例如為場效型耐壓電晶體。電壓選擇電晶體37之汲極端子分別經由配線CG及區塊選擇電路23電性連接於對應之字元線WL或選擇閘極線(SGD、SGS、SGSb)。源極端子分別電性連接於對應之電壓供給線31。閘極電極分別連接於對應之電壓選擇線33。
[感測放大器模組SAM]  感測放大器模組SAM(圖4)例如圖7A所示般，具備與複數條位元線BL對應之複數個感測放大器單元SAU0～SAU15。感測放大器單元SAU0～SAU15分別具備：感測放大器SA，其連接於位元線BL；配線LBUS，其連接於感測放大器SA；鎖存電路SDL、ADL、BDL、CDL，其等連接於配線LBUS；及預充電用充電電晶體55(圖7B)，其連接於配線LBUS。感測放大器單元SAU0～SAU15內之配線LBUS經由開關電晶體DSW連接於配線DBUS。再者，於配線DBUS連接有預充電用充電電晶體61。
感測放大器SA如圖7B所示，具備感測電晶體41，該感測電晶體41根據位元線BL中流通之電流釋放配線LBUS之電荷。感測電晶體41之源極電極連接於被供給接地電壓V SS之電壓供給線。汲極電極經由開關電晶體42連接於配線LBUS。閘極電極經由感測節點SEN、放電電晶體43、節點COM、箝位電晶體44及耐壓電晶體45連接於位元線BL。再者，感測節點SEN經由電容器48連接於內部控制信號線CLKSA。
又，感測放大器SA具備電壓傳輸電路，該電壓傳輸電路根據被鎖存電路SDL鎖存之資料，使節點COM及感測節點SEN與被供給電壓V DD之電壓供給線或被供給電壓V SRC之電壓供給線選擇性地導通。該電壓傳輸電路具備：節點N1；充電電晶體46，其連接於節點N1與感測節點SEN之間；充電電晶體49，其連接於節點N1與節點COM之間；充電電晶體47，其連接於節點N1與被供給電壓V DD之電壓供給線之間；及放電電晶體50，其連接於節點N1與被供給電壓V SRC之電壓供給線之間。再者，充電電晶體47及放電電晶體50之閘極電極共通地連接於鎖存電路SDL之節點INV_S。
再者，感測電晶體41、開關電晶體42、放電電晶體43、箝位電晶體44、充電電晶體46、充電電晶體49及放電電晶體50例如為增強型NMOS(N-channel metal oxide semiconductor，N型金氧半導體)電晶體。耐壓電晶體45例如為耗盡型NMOS電晶體。充電電晶體47例如為PMOS(P-channel metal oxide semiconductor，P型金氧半導體)電晶體。
又，開關電晶體42之閘極電極連接於信號線STB。放電電晶體43之閘極電極連接於信號線XXL。箝位電晶體44之閘極電極連接於信號線BLC。耐壓電晶體45之閘極電極連接於信號線BLS。充電電晶體46之閘極電極連接於信號線HLL。充電電晶體49之閘極電極連接於信號線BLX。該等信號線STB、XXL、BLC、BLS、HLL、BLX連接於定序器SQC。
鎖存電路SDL具備：節點LAT_S、INV_S；反相器51，其具備連接於節點LAT_S之輸出端子及連接於節點INV_S之輸入端子；反相器52，其具備連接於節點LAT_S之輸入端子及連接於節點INV_S之輸出端子；開關電晶體53，其連接於節點LAT_S及配線LBUS；及開關電晶體54，其連接於節點INV_S及配線LBUS。開關電晶體53、54例如為NMOS電晶體。開關電晶體53之閘極電極經由信號線STL連接於定序器SQC。開關電晶體54之閘極電極經由信號線STI連接於定序器SQC。
鎖存電路ADL、BDL、CDL與鎖存電路SDL大致同樣地構成。但是，如上所述，鎖存電路SDL之節點INV_S與感測放大器SA中之充電電晶體47及放電電晶體50之閘極電極導通。就該方面而言，鎖存電路ADL、BDL、CDL與鎖存電路SDL不同。
開關電晶體DSW例如為NMOS電晶體。開關電晶體DSW連接於配線LBUS與配線DBUS之間。開關電晶體DSW之閘極電極經由信號線DBS(圖7A)連接於定序器SQC。
再者，如圖7A所例示般，上述信號線STB、HLL、XXL、BLX、BLC、BLS分別於感測放大器模組SAM中包含之所有感測放大器單元SAU之間共通地連接。又，上述供給電壓V DD之電壓供給線及供給電壓V SRC之電壓供給線分別於感測放大器模組SAM中包含之所有感測放大器單元SAU之間共通地連接。又，鎖存電路SDL之信號線STI及信號線STL分別於感測放大器模組SAM中包含之所有感測放大器單元SAU之間共通地連接。同樣地，鎖存電路ADL、BDL、CDL中之與信號線STI及信號線STL對應之信號線ATI、ATL、BTI、BTL、CTI、CTL分別於感測放大器模組SAM中包含之所有感測放大器單元SAU之間共通地連接。另一方面，上述信號線DBS分別與感測放大器模組SAM中包含之所有感測放大器單元SAU對應地設置有複數條。
[快取記憶體CM]  快取記憶體CM(圖4)例如圖7A所示般，具備連接於配線DBUS之配線L1、及連接於配線L1之鎖存電路XDL0～XDL15。鎖存電路XDL0～XDL15中包含之資料經由配線L1依序被傳輸至感測放大器模組SAM或輸入輸出控制電路I/O。
配線L1經由開關電晶體62連接於配線DBUS。開關電晶體62之閘極電極經由信號線SW2連接於定序器SQC。
鎖存電路XDL0～XDL15具備：節點LAT_X、INV_X；反相器71，其具備連接於節點LAT_X之輸出端子及連接於節點INV_X之輸入端子；反相器72，其具備連接於節點LAT_X之輸入端子及連接於節點INV_X之輸出端子；開關電晶體73，其連接於節點LAT_X及配線L1；及開關電晶體74，其連接於節點INV_X及配線L1。開關電晶體73、74例如為NMOS電晶體。開關電晶體73之閘極電極經由信號線XTL0～XTL15連接於定序器SQC。開關電晶體74之閘極電極經由信號線XTI0～XTI15連接於定序器SQC。
又，於快取記憶體CM連接有未圖示之解碼電路及開關電路。解碼電路對被保持於位址暫存器ADR(圖4)中之行位址CA進行解碼。開關電路根據解碼電路之輸出信號，使對應於行位址CA之鎖存電路與匯流排DB(圖4)導通。
[定序器SQC]  定序器SQC(圖4)將被保持於指令暫存器CMR中之指令資料CMD依序解碼，且將內部控制信號輸出至列解碼器RD、感測放大器模組SAM、及電壓產生電路VG。又，定序器SQC酌情將表示自身狀態之狀態資料輸出至狀態暫存器STR。又，定序器SQC產生就緒/忙碌信號，且將該信號輸出至端子RY//BY。再者，端子RY//BY例如由參照圖2、圖3所說明之焊墊電極P實現。
[輸入輸出控制電路I/O]  輸入輸出控制電路I/O(圖4)具備資料輸入輸出端子I/O0～I/O7、及連接於該等資料輸入輸出端子I/O0～I/O7之比較器等輸入電路及OCD電路等輸出電路。又，輸入輸出電路I/O具備連接於該等輸入電路及輸出電路之移位暫存器、及緩衝電路。資料輸入輸出端子I/O0～I/O7例如由參照圖2、圖3所說明之焊墊電極P實現。經由資料輸入輸出端子I/O0～I/O7輸入之資料根據來自邏輯電路CTR之內部控制信號被從緩衝電路輸出至快取記憶體CM、位址暫存器ADR或指令暫存器CMR。又，經由資料輸入輸出端子I/O0～I/O7輸出之資料根據來自邏輯電路CTR之內部控制信號被從快取記憶體CM或狀態暫存器STR輸入至緩衝電路。
[邏輯電路CTR]  邏輯電路CTR(圖4)經由外部控制端子/CEn、CLE、ALE、/WE、/RE從控制晶粒CD接收外部控制信號，並根據該外部控制信號將內部控制信號輸出至輸入輸出控制電路I/O。再者，外部控制端子/CEn、CLE、ALE、/WE、/RE例如由參照圖2、圖3所說明之焊墊電極P實現。
外部控制端子/CEn於選擇記憶體晶粒MD時被用到。外部控制端子/CEn被輸入了“L”之記憶體晶粒MD之輸入輸出控制電路I/O經由資料輸入輸出端子I/O0～I/O7進行資料之輸入輸出。外部控制端子/CEn被輸入了“H”之記憶體晶粒MD之輸入輸出控制電路I/O不經由資料輸入輸出端子I/O0～I/O7進行資料之輸入輸出。
又，外部控制端子CLE於使用指令暫存器CMR時被用到。對外部控制端子CLE輸入了“H”之情形時，經由資料輸入輸出端子I/O0～I/O7輸入之資料作為指令資料CMD被儲存至輸入輸出控制電路I/O內之緩衝記憶體中，並被傳輸給指令暫存器CMR。
又，外部控制端子ALE於使用位址暫存器ADR時被用到。對外部控制端子ALE輸入了“H”之情形時，經由資料輸入輸出端子I/O0～I/O7輸入之資料作為位址資料ADD被儲存至輸入輸出控制電路I/O內之緩衝記憶體中，並被傳輸給位址暫存器ADR。
再者，對外部控制端子CLE、ALE兩者輸入了“L”之情形時，經由資料輸入輸出端子I/O0～I/O7輸入之資料作為使用者資料DAT被儲存至輸入輸出控制電路I/O內之緩衝記憶體中，並經由匯流排DB傳輸給快取記憶體CM。
又，外部控制端子/WE於經由資料輸入輸出端子I/O0～I/O7輸入資料時被用到。經由資料輸入輸出端子I/O0～I/O7輸入之資料於外部控制端子/WE之電壓上升(輸入信號之切換)時點被取入至輸入輸出控制電路I/O內之移位暫存器內。
又，外部控制端子/RE於經由資料輸入輸出端子I/O0～I/O7輸出資料時被用到。從資料輸入輸出端子I/O0～I/O7輸出之資料於外部控制端子/RE之電壓上升(輸入信號之切換)時點進行切換。
[記憶體晶粒MD之構造]  圖8係記憶體晶粒MD之模式性俯視圖。圖9係將圖8所示之構造沿A-A'線切斷並沿箭頭方向觀察之模式性剖視圖。圖10A係圖8之B所示之部分之模式性放大圖。圖10B係圖10A所示之各區域之模式性放大圖。圖11係將圖10B所示之構造沿C-C'線切斷並沿箭頭方向觀察之模式性剖視圖。圖12係記憶體晶粒MD之模式性剖視圖。圖13係圖11之D所示之部分之模式性放大圖。
如圖8所示，記憶體晶粒MD具備半導體基板100。圖示之例中，於半導體基板100設置有於X方向上排列之2個記憶胞陣列區域MCAR。於與記憶胞陣列區域MCAR於X方向上並列之位置，設置有第1接線區域HUR1、較該第1接線區域HUR1更遠離記憶胞陣列區域MCAR之第2接線區域HUR2、較該第2接線區域HUR2更遠離記憶胞陣列區域MCAR之列解碼器區域RDR、以及較該列解碼器區域RDR更遠離記憶胞陣列區域MCAR之位址解碼器區域ADDR。該等區域沿著記憶胞陣列區域MCAR之X方向之端部於Y方向上延伸。又，於與記憶胞陣列區域MCAR於Y方向上並列之位置，設置有陣列端區域MCAER、較該陣列端區域MCAER更遠離記憶胞陣列區域MCAR之感測放大器模組區域SAMR、以及較該感測放大器模組區域SAMR更遠離記憶胞陣列區域MCAR之快取記憶體區域CR。該等區域沿著記憶胞陣列區域MCAR之Y方向之端部於X方向上延伸。又，於與列解碼器區域RDR於Y方向上相鄰且與感測放大器模組區域SAMR於X方向上相鄰之位置，設置有驅動器區域DRVR。又，於半導體基板100之Y方向之端部，設置有於X方向上延伸之周邊電路區域PCR。再者，以下之說明中，有時將列解碼器區域RDR、位址解碼器區域ADDR、感測放大器模組區域SAMR、快取記憶體區域CR、驅動器區域DRVR及周邊電路區域PCR稱為「周邊區域PR」。
又，如圖9所示，記憶體晶粒MD具備：器件層DL，其設置於半導體基板100上；配線層M0，其設置於器件層DL之上方；配線層M1，其設置於配線層M0之上方；以及配線層M2，其設置於配線層M1之上方。
[半導體基板100之構造]  半導體基板100例如為含有包含硼(B)等P型雜質之P型矽(Si)之半導體基板。例如圖9所示般，於半導體基板100之表面，例如，設置有含有磷(P)等N型雜質之N型井區域100N、含有硼(B)等P型雜質之P型井區域100P、未設置N型井區域100N及P型井區域100P之半導體基板區域100S、以及絕緣區域STIR。N型井區域100N、P型井區域100P及半導體基板區域100S分別作為構成周邊電路PC之複數個電晶體Tr、及複數個電容器等之一部分發揮功能。
[器件層DL之記憶胞陣列區域MCAR中之構造]  於記憶胞陣列區域MCAR，例如圖8所示般，設置有於Y方向上排列之複數個記憶體區塊BLK。記憶體區塊BLK例如圖10A所示般，具備於Y方向上排列之2個指狀構造FS。於Y方向上相鄰之2個指狀構造FS之間設置有指狀構造間構造ST。
指狀構造FS例如圖11所示般，具備：複數個導電層110，其等在Z方向上排列；複數個半導體層120，其等在Z方向上延伸；以及複數個閘極絕緣膜130，其等分別設置於複數個導電層110與複數個半導體層120之間。
導電層110係於X方向上延伸之大致為板狀之導電層。導電層110可包含氮化鈦(TiN)等障壁導電膜及鎢(W)等金屬膜之積層膜等。又，導電層110亦可包含例如含有磷(P)或硼(B)等雜質之多晶矽等。於Z方向上排列之複數個導電層110之間設置有氧化矽(SiO 2)等絕緣層101。
於導電層110之下方設置有導電層111。導電層111例如亦可包含氮化鈦(TiN)等障壁導電膜及鎢(W)等金屬膜之積層膜等。又，於導電層111與導電層110之間設置有氧化矽(SiO 2)等絕緣層101。
例如圖12所示般，導電層111作為源極側選擇閘極線SGSb(圖5)及與其連接之複數個源極側選擇電晶體STSb之閘極電極發揮功能。導電層111針對每個指狀構造FS電性獨立。
又，複數個導電層110中位於最下層之一個或複數個導電層110作為源極側選擇閘極線SGS(圖5)及與其連接之複數個源極側選擇電晶體STS之閘極電極發揮功能。該等複數個導電層110針對每個指狀構造FS電性獨立。
又，位於較上述一個或複數個導電層110更靠上方之複數個導電層110作為字元線WL(圖5)及與其連接之複數個記憶胞MC(圖5)之閘極電極發揮功能。該等複數個導電層110分別與於X方向上相鄰之複數個導電層110電性連接。又，該等複數個導電層110分別針對每個記憶體區塊BLK電性獨立。
又，位於較上述複數個導電層110更靠上方之一個或複數個導電層110作為汲極側選擇閘極線SGD及與其連接之複數個汲極側選擇電晶體STD(圖5)之閘極電極發揮功能。該等複數個導電層110之X方向之寬度較其他導電層110小。又，例如圖10B及圖12所示般，於X方向上相鄰之2個導電層110之間設置有串單元間構造SHE。該等複數個導電層110分別針對每個串單元SU電性獨立。
半導體層120例如圖10B所示般，於X方向及Y方向上以特定圖案排列。半導體層120作為1個記憶體串MS(圖1)中包含之複數個記憶胞MC及選擇電晶體(STD、STS)之通道區域發揮功能。半導體層120例如為多晶矽(Si)等半導體層。半導體層120例如圖11所示般，具有大致為有底圓筒狀之形狀，於中心部分設置有氧化矽等絕緣層125。又，半導體層120之外周面分別被導電層110包圍，且與導電層110相對向。
於半導體層120之上端部設置有含有磷(P)等N型雜質之雜質區域121。雜質區域121經由接點Ch及Cb連接於位元線BL。
半導體層120之下端部經由包含單晶矽(Si)等之半導體層122連接於半導體基板100之P型井區域100P。半導體層122作為源極側選擇電晶體STSb之通道區域發揮功能。半導體層122之外周面被導電層111包圍，且與導電層111相對向。於半導體層122與導電層111之間設置有氧化矽等絕緣層123。
閘極絕緣膜130具有覆蓋半導體層120之外周面之大致圓筒狀之形狀。
閘極絕緣膜130例如圖13所示般，具備積層於半導體層120與導電層110之間之隧道絕緣膜131、電荷累積膜132及阻擋絕緣膜133。隧道絕緣膜131及阻擋絕緣膜133例如為氧化矽(SiO 2)等絕緣膜。電荷累積膜132例如為氮化矽(Si 3N 4)等能夠累積電荷之膜。隧道絕緣膜131、電荷累積膜132、及阻擋絕緣膜133具有大致圓筒狀之形狀，且沿著半導體層120之外周面於Z方向上延伸。
再者，圖13中示出了閘極絕緣膜130具備氮化矽等電荷累積膜132之例。然而，閘極絕緣膜130亦可具備例如含有N型或P型雜質之多晶矽等浮動閘極。
指狀構造間構造ST例如圖11所示般，具備於Z方向及X方向上延伸之導電層140、及設置於導電層140之側面之絕緣層141。導電層140連接於設置在半導體基板100之P型井區域100P的N型雜質區域。導電層140例如亦可包含氮化鈦(TiN)等障壁導電膜及鎢(W)等金屬膜之積層膜等。導電層140例如作為源極線SL(圖5)之一部分發揮功能。
[器件層DL之第1接線區域HUR1中之構造]  如圖10A所示，於第1接線區域HUR1設置有作為汲極側選擇閘極線SGD發揮功能之複數個導電層110之X方向上之端部。於該等複數個導電層110中在Y方向上相鄰之2個導電層110之間設置有串單元間構造SHE(圖10B)。
又，於第1接線區域HUR1設置有於X方向及Y方向上呈矩陣狀排列之複數個接點CC、及設置於該等接點CC附近之支持構造HR。例如圖9所示般，接點CC於Z方向上延伸，且於下端連接於作為汲極側選擇閘極線SGD發揮功能之導電層110之上表面。接點CC例如亦可包含氮化鈦(TiN)等障壁導電膜及鎢(W)等金屬膜之積層膜等。支持構造HR例如亦可包含與半導體層120及閘極絕緣膜130相同之構造。
[器件層DL之第2接線區域HUR2中之構造]  如圖10A所示，於第2接線區域HUR2設置有作為字元線WL或源極側選擇閘極線SGS發揮功能之複數個導電層110之一部分。
又，於第2接線區域HUR2設置有於X方向及Y方向上呈矩陣狀排列之複數個接點CC、及設置於該等接點CC附近之支持構造HR。設置於第2接線區域HUR2之複數個接點CC分別連接於作為字元線WL或源極側選擇閘極線SGS發揮功能之複數個導電層110之上表面。
[器件層DL之周邊區域PR中之構造]  於圖8之列解碼器區域RDR設置有列解碼器RD(圖4)。又，於位址解碼器區域ADDR設置有位址解碼器22(圖4)。又，於感測放大器模組區域SAMR設置有感測放大器模組SAM(圖4)。又，於快取記憶體區域CR設置有快取記憶體CM(圖4)。又，於驅動器區域DRVR設置有電壓選擇電路24(圖4)。又，於周邊電路區域PCR設置有電壓產生電路VG、定序器SQC、輸入輸出控制電路I/O、邏輯電路CTR等(圖4)。
例如圖9所示般，於半導體基板100之周邊區域PR，隔著未圖示之絕緣層設置有配線層GC。配線層GC包含與半導體基板100之表面相對向之複數個電極gc。又，半導體基板100之各區域及配線層GC中包含之複數個電極gc分別連接於接點CS。
半導體基板100之N型井區域100N、P型井區域100P及半導體基板區域100S分別作為構成周邊電路PC之複數個電晶體Tr之通道區域、及複數個電容器之其中一個電極等發揮功能。
配線層GC中包含之複數個電極gc分別作為構成周邊電路PC之複數個電晶體Tr之閘極電極、及複數個電容器之另一電極等發揮功能。
接點CS於Z方向上延伸，且於下端連接於半導體基板100或電極gc之上表面。於接點CS與半導體基板100之連接部分設置有含有N型雜質或P型雜質之雜質區域。接點CC例如亦可包含氮化鈦(TiN)等障壁導電膜及鎢(W)等金屬膜之積層膜等。
[配線層M0、M1、M2之構造]  例如圖9所示般，配線層M0、M1、M2中包含之複數條配線例如經由上述接點CC、CS而電性連接於記憶胞陣列MCA中之構成及周邊電路PC中之構成中之至少一者。
配線層M0分別包含複數條配線m0。該等複數條配線m0例如亦可包含氮化鈦(TiN)等障壁導電膜及鎢(W)等金屬膜之積層膜等。
配線層M1分別包含複數條配線m1。該等複數條配線m1例如亦可包含氮化鈦(TiN)等障壁導電膜及銅(Cu)等金屬膜之積層膜等。再者，複數條配線m1中之一部分作為位元線BL(圖5)發揮功能。位元線BL例如圖10B所示般，於X方向上排列且於Y方向上延伸。又，該等複數條位元線BL分別連接於各串單元SU中包含之1個半導體層120。
配線層M2例如圖9所示般，分別包含複數條配線m2。該等複數條配線m2例如亦可包含氮化鈦(TiN)等障壁導電膜及鋁(Al)等金屬膜之積層膜等。再者，複數條配線m2中之一部分作為焊墊電極P(圖2、圖3)發揮功能。
[記憶胞MC之閾值電壓]  繼而，參照圖14對記憶胞MC之閾值電壓進行說明。
如上所述，記憶胞陣列MCA具備複數個記憶胞MC。於該等複數個記憶胞MC中執行寫入序列之情形時，該等記憶胞MC之閾值電壓被控制為複數個狀態。
圖14(a)係用以對記錄3位元資料之記憶胞MC之閾值電壓進行說明之模式性柱狀圖。橫軸表示字元線WL之電壓，縱軸表示記憶胞MC之數量。圖14(b)係表示記錄3位元資料之記憶胞MC之閾值電壓及所記錄之資料之關係之一例的表格。圖14(c)係表示記錄3位元資料之記憶胞MC之閾值電壓及所記錄之資料之關係之另一例的表格。
圖14(a)之例中，記憶胞MC之閾值電壓被控制為8個狀態。例如，被控制為A狀態之記憶胞MC之閾值電壓大於圖14(a)之讀出電壓V CGAR及驗證電壓V VFYA，且小於讀出電壓V CGBR及驗證電壓V VFYB。又，所有記憶胞MC之閾值電壓均小於圖14(a)之讀出通過電壓V READ。
例如，Er狀態對應於最低之閾值電壓(抹除狀態之記憶胞MC之閾值電壓)。對與Er狀態對應之記憶胞MC，例如分配資料“111”。
又，A狀態對應於較上述Er狀態所對應之閾值電壓高之閾值電壓。對與A狀態對應之記憶胞MC，例如分配資料“101”。
又，B狀態對應於較上述A狀態所對應之閾值電壓高之閾值電壓。對與B狀態對應之記憶胞MC，例如分配資料“001”。
以下同樣地，圖中之C狀態～G狀態對應於較B狀態～F狀態所對應之閾值電壓高之閾值電壓。對與該等分佈對應之記憶胞MC，例如分配資料“011”、“010”、“110”、“100”、“000”。
再者，於圖14(b)所例示般分配之情形時，下位位元之資料可藉由1個讀出電壓V CGDR而判別，中位位元之資料可藉由3個讀出電壓V CGAR、V CGCR、V CGFR而判別，上位位元之資料可藉由3個讀出電壓V CGBR、V CGER、V CGGR而判別。有時將此種資料分配稱為1-3-3編碼。
再者，記錄於記憶胞MC中之資料之位元數、狀態數、針對各狀態之資料之分配等能夠適當進行變更。
例如，於圖14(c)所例示般分配之情形時，下位位元之資料可藉由1個讀出電壓V CGDR而判別，中位位元之資料可藉由2個讀出電壓V CGBR、V CGFR而判別，上位位元之資料可藉由4個讀出電壓V CGAR、V CGCR、V CGER、V CGGR而判別。有時將此種資料分配稱為1-2-4編碼。
[讀出動作]  繼而，參照圖14、圖15A～圖15C及圖16A～圖16D對本實施形態之半導體記憶裝置之讀出動作進行說明。圖15A～圖15C係用以對讀出動作進行說明之模式性波形圖。圖16A～圖16D係用以對讀出動作進行說明之模式性剖視圖。
再者，於以下之說明中，有時將成為動作對象之記憶體區塊BLK中之2個指狀構造FS分別稱為指狀構造FS0、FS1。又，有時將與指狀構造FS0、FS1對應之源極側選擇閘極線SGS分別稱為源極側選擇閘極線SGS0、SGS1。又，有時將指狀構造FS0中之2個串單元SU分別稱為串單元SUa、SUb。又，有時將指狀構造FS1中之2個串單元SU分別稱為串單元SUc、SUd。又，有時將與串單元SUa、Sub、SUc、SUd對應之汲極側選擇閘極線SGD分別稱為汲極側選擇閘極線SGDa、SGDb、SGDc、SGDd。又，有時將成為動作對象之記憶體區塊BLK中之複數條字元線WL中成為動作對象之字元線WL稱為選擇字元線WL S，將除此以外之字元線WL稱為非選擇字元線WL U。又，於以下之說明中，對串單元SUa中包含之複數個記憶胞MC中連接於選擇字元線WL S之記憶胞MC(以下，有時稱為「選擇記憶胞MC」)執行動作之例進行說明。又，於以下之說明中，有時將此種包含複數個選擇記憶胞MC之構成稱為選擇頁p。又，於以下之說明中，對按照圖14(b)之1-3-3編碼對記憶胞MC分配資料之例進行說明。
[下位位元之讀出動作]  於下位位元之讀出時，例如，進行位元線BL之充電等。例如，使圖7B之鎖存電路SDL鎖存“H”，將信號線STB、XXL、BLC、BLS、HLL、BLX之狀態設為“L、L、H、H、H、H”。藉此，對位元線BL及感測節點SEN供給電壓V DD，開始對其等充電。又，例如，對源極線SL(圖5)供給電壓V SRC，開始對其等充電。電壓V SRC例如具有與接地電壓V SS相同程度之大小。電壓V SRC例如大於接地電壓V SS且小於電壓V DD。
其次，例如於時點T 111(圖15A)，對選擇字元線WL S及非選擇字元線WL U供給讀出通過電壓V READ，對與串單元SUa、SUb對應之選擇閘極線(SGDa、SGDb、SGS0、SGSb)供給電壓V SG，對與串單元SUc、SUd對應之選擇閘極線(SGDc、SGDd、SGS1)供給接地電壓V SS。藉此，例如圖16A所示般，串單元SUa、Sub、SUc、SUd中包含之記憶胞MC、及串單元SUa、SUb中包含之選擇閘極電晶體(STD、STS、STSb)成為接通狀態。又，串單元SUc、SUd中包含之汲極側選擇電晶體STD及源極側選擇電晶體STS成為斷開狀態。
其次，例如於時點T 112(圖15A)，對選擇字元線WL S供給讀出電壓V CGDR，對非選擇字元線WL U供給讀出通過電壓V READ，對與串單元SUa對應之選擇閘極線(SGDa、SGS0、SGSb)供給電壓V SG，對與串單元SUb對應之汲極側選擇閘極線SGDb、以及與串單元SUc、SUd對應之汲極側選擇閘極線SGDc、SGDd及源極側選擇閘極線SGS1供給接地電壓V SS。藉此，例如圖16B所示般，連接於選擇字元線WL S之記憶胞MC中被控制為Er狀態、A狀態、B狀態或C狀態之記憶胞MC成為接通狀態，被控制為D狀態、E狀態、F狀態或G狀態之記憶胞MC成為斷開狀態。又，串單元SUa中包含之選擇電晶體(STD、STS、STSb)成為接通狀態，選擇頁p中包含之記憶胞MC與位元線BL及源極線SL(圖5)導通。又，串單元SUb中包含之汲極側選擇電晶體STD成為斷開狀態，串單元SUb中包含之源極側選擇電晶體STS、STSb成為接通狀態。藉此，連接於串單元SUb內之選擇字元線WL S之一部分記憶胞MC成為接通狀態，一部分記憶胞MC成為斷開狀態。又，成為接通狀態之記憶胞MC與位元線BL電性分離，與源極線SL(圖5)導通。又，連接於成為斷開狀態之記憶胞MC與位元線BL之間之記憶胞MC之通道與位元線BL及源極線SL電性分離而成為浮動狀態。又，連接於成為斷開狀態之記憶胞MC與位元線BL之間之記憶胞MC之通道與源極線SL(圖5)導通。又，串單元SUc、SUd中包含之汲極側選擇電晶體STD及源極側選擇電晶體STS成為斷開狀態。藉此，連接於串單元SUc、SUd內之選擇字元線WL S之記憶胞MC與位元線BL及源極線SL(圖5)電性分離。
繼而，例如於時點T 112、T 113(圖15A)之間之時點，檢測選擇記憶胞MC之接通狀態/斷開狀態。例如，經由圖7B之充電電晶體55對配線LBUS充電。又，將信號線STB、XXL、BLC、BLS、HLL、BLX之狀態設為“L、H、H、H、L、H”，將感測節點SEN之電荷釋放至位元線BL。此處，連接於接通狀態之記憶胞MC所對應之位元線BL的感測節點SEN之電壓相對較多地減小。另一方面，連接於與斷開狀態之記憶胞MC對應之位元線BL的感測節點SEN之電壓則未大幅減小。因此，於特定之時點將信號線STB設為“H”狀態而釋放或維持配線LBUS之電荷，且將信號線STL設為“H”狀態，藉此將表示選擇記憶胞MC之狀態之資料鎖存於鎖存電路SDL中。
繼而，例如於時點T 113(圖15A)，對選擇字元線WL S及非選擇字元線WL U供給讀出通過電壓V READ，對與串單元SUa、Sub、SUc、SUd對應之選擇閘極線(SGD、SGS、SGSb)供給電壓V SG。藉此，例如圖16C所示般，串單元SUa、Sub、SUc、SUd中包含之記憶胞MC、及選擇閘極電晶體(STD、STS、STSb)成為接通狀態。
繼而，例如於時點T 114(圖15A)，對選擇字元線WL S及非選擇字元線WL U供給電壓V DD-V TH，對與串單元SUa、Sub、SUc、SUd對應之選擇閘極線(SGD、SGS、SGSb)供給接地電壓V SS。電壓V TH係連接於字元線WL與輸出電壓V DD之電荷泵電路32之輸出端子(電壓供給線31)之間的複數個NMOS電晶體中閾值電壓最大者之閾值電壓。藉此，串單元SUa、Sub、SUc、SUd中包含之記憶胞MC、及選擇閘極電晶體(STD、STS、STSb)成為斷開狀態。
其後，輸出由感測放大器模組SAM檢測出之資料。例如，將由感測放大器模組SAM檢測出之資料經由快取記憶體CM(圖4)、匯流排DB及輸入輸出控制電路I/O傳輸給控制晶粒CD(圖1)。控制晶粒CD對該資料進行位元錯誤檢測/訂正等之後，傳輸給主機20。
[中位位元之讀出動作]  於讀出中位位元時，例如，進行位元線BL之充電等。
其次，例如於時點T 121(圖15B)，對選擇字元線WL S及非選擇字元線WL U供給讀出通過電壓V READ，對與串單元SUa、SUb對應之選擇閘極線(SGDa、SGDb、SGS0、SGSb)供給電壓V SG，對與串單元SUc、SUd對應之汲極側選擇閘極線SGDc、SGDd及源極側選擇閘極線SGS1供給接地電壓V SS。
其次，例如於時點T 122(圖15B)，對選擇字元線WL S供給讀出電壓V CGFR，對非選擇字元線WL U供給讀出通過電壓V READ，對與串單元SUa對應之選擇閘極線(SGDa、SGS0、SGSb)供給電壓V SG，對與串單元SUb對應之汲極側選擇閘極線SGDb、以及與串單元SUc、SUd對應之汲極側選擇閘極線SGDc、SGDd及源極側選擇閘極線SGS1供給接地電壓V SS。藉此，連接於選擇字元線WL S之記憶胞MC中被控制為Er狀態、及A狀態～E狀態中之任一狀態者成為接通狀態，被控制為F狀態或G狀態者成為斷開狀態。
其次，例如於時點T 122、T 123(圖15B)之間之時點，檢測選擇記憶胞MC之接通狀態/斷開狀態。
繼而，例如於時點T 123(圖15B)，對選擇字元線WL S供給讀出電壓V CGCR，對非選擇字元線WL U供給讀出通過電壓V READ，對與串單元SUa對應之選擇閘極線(SGDa、SGS0、SGSb)供給電壓V SG，對與串單元SUb對應之汲極側選擇閘極線SGDb、以及與串單元SUc、SUd對應之汲極側選擇閘極線SGDc、SGDd及源極側選擇閘極線SGS1供給接地電壓V SS。藉此，連接於選擇字元線WL S之記憶胞MC中被控制為Er狀態、A狀態、及B狀態中之任一狀態者成為接通狀態，被控制為C狀態～G狀態中之任一狀態者成為斷開狀態。
繼而，例如於時點T 123、T 124(圖15B)之間之時點，檢測選擇記憶胞MC之接通狀態/斷開狀態。
繼而，例如於時點T 124(圖15B)，對選擇字元線WL S供給讀出電壓V CGAR，對非選擇字元線WL U供給讀出通過電壓V READ，對與串單元SUa、SUc、SUd對應之選擇閘極線(SGDa、SGDc、SGDd、SGS0、SGS1、SGSb)供給電壓V SG，對與串單元SUb對應之汲極側選擇閘極線SGDb供給接地電壓V SS。藉此，例如圖16D所示般，串單元SUa、Sub、SUc、SUd中包含之記憶胞MC中之一部分、串單元SUa、SUc、SUd中包含之汲極側選擇電晶體STD及串單元SUa、Sub、SUc、SUd中包含之選擇閘極電晶體(STD、STS、STSb)成為接通狀態。又，串單元SUa、Sub、SUc、SUd中包含之記憶胞MC中之一部分、及串單元SUb中包含之汲極側選擇電晶體STD成為斷開狀態。
繼而，例如於時點T 125(圖15B)，對選擇字元線WL S供給讀出電壓V CGAR，對非選擇字元線WL U供給讀出通過電壓V READ，對與串單元SUa對應之汲極側選擇閘極線SGDa、以及與串單元SUa、Sub、SUc、SUd對應之源極側選擇閘極線SGS0、SGS1、SGSb供給電壓V SG，對與串單元Sub、SUc、SUd對應之汲極側選擇閘極線SGDb、SGDc、SGDd供給接地電壓V SS。藉此，連接於選擇字元線WL S之記憶胞MC中被控制為Er狀態者成為接通狀態，被控制為A狀態～G狀態中之任一狀態者成為斷開狀態。
繼而，例如於時點T 125、T 126(圖15B)之間之時點，檢測選擇記憶胞MC之接通狀態/斷開狀態。
繼而，例如於時點T 126(圖15B)，對選擇字元線WL S及非選擇字元線WL U供給讀出通過電壓V READ，對與串單元SUa、Sub、SUc、SUd對應之選擇閘極線(SGD、SGS、SGSb)供給電壓V SG。
繼而，例如於時點T 127(圖15B)，對選擇字元線WL S及非選擇字元線WL U供給電壓V DD-V TH，對與串單元SUa、Sub、SUc、SUd對應之選擇閘極線(SGD、SGS、SGSb)供給接地電壓V SS。
其後，輸出由感測放大器模組SAM檢測出之資料。
[上位位元之讀出動作]  上位位元之讀出例如圖15C所示般，與中位位元之讀出大致同樣地執行。但是，於中位位元之讀出時，將3種讀出電壓V CGFR、V CGCR、V CGAR依序供給至選擇字元線WL S。另一方面，於上位位元之讀出時，例如圖15C所示般，將3種讀出電壓V CGGR、V CGER、V CGBR依序供給至選擇字元線WL S。再者，圖15C中之時點T 131～時點T 137係與圖15B中之時點T 121～時點T 127對應之時點。
[寫入序列]  繼而，參照圖17～圖20對半導體記憶裝置之寫入序列進行說明。寫入序列包含編程動作及驗證動作。圖17係用以對寫入序列進行說明之模式性流程圖。圖18係用以對編程動作進行說明之模式性剖視圖。圖19係用以對驗證動作進行說明之模式性波形圖。圖20係用以對驗證動作進行說明之模式性剖視圖。
於步驟S101(圖17)中，將循環次數k設定為1。循環次數k被記錄於暫存器等中。
於步驟S102中，進行編程動作。
於編程動作時，例如，對連接於複數個選擇記憶胞MC中要進行閾值電壓調整者(以下，有時稱為「寫入記憶胞MC」)之位元線BL供給電壓V SRC，對連接於複數個選擇記憶胞MC中不進行閾值電壓調整者(以下，有時稱為「禁止記憶胞MC」)之位元線BL供給電壓V DD。例如，使與寫入記憶胞MC對應之鎖存電路SDL(圖7B)鎖存“L”，使與禁止記憶胞MC對應之鎖存電路SDL(圖7B)鎖存“H”。又，將信號線STB、XXL、BLC、BLS、HLL、BLX之狀態設為“L、L、H、H、L、H”。
又，如圖18所示，使寫入記憶胞MC選擇性地與位元線BL導通。例如，對汲極側選擇閘極線SGDa供給電壓V SGD，對除此以外之汲極側選擇閘極線SGD供給接地電壓V SS。電壓V SGD例如小於電壓V SG。藉此，與被供給了電壓V SRC之位元線BL對應之汲極側選擇電晶體STD成為接通狀態，與被供給了電壓V DD之位元線BL對應之汲極側選擇電晶體STD成為斷開狀態。又，對與非選擇頁對應之非選擇字元線WL U供給寫入通過電壓V PASS。寫入通過電壓V PASS例如大於讀出通過電壓V READ。
又，如圖18所示，對選擇字元線WL S供給編程電壓V PGM。編程電壓V PGM大於寫入通過電壓V PASS。藉此，於所需之記憶胞MC之電荷累積膜132(圖13)中累積電子，從而記憶胞MC之閾值電壓增大。
於步驟S103(圖17)中，進行驗證動作。
驗證動作例如圖19、圖20所示般，與讀出動作大致同樣地執行。
但是，於讀出動作時，將7種讀出電壓V CGGR、V CGFR、V CGER、V CGDR、V CGCR、V CGBR、V CAGR中之一種供給至選擇字元線WL S，或者將其等中之複數種電壓按從大到小之順序供給至選擇字元線WL S。另一方面，於驗證動作時，將7種驗證電壓V VFYG、V VFYF、V VFYE、V VFYD、V VFYC、V VFYB、V VFYA(圖14(a))中之一種供給至選擇字元線WL S，或者將其等中之複數種電壓按從大到小之順序供給至選擇字元線WL S。再者，圖19中之時點T 141～時點T 147係與圖15B中之時點T 121～時點T 127對應之時點。
又，於驗證動作中，亦可省略針對禁止記憶胞MC進行之接通狀態/斷開狀態之檢測。此種情形時，例如於驗證動作時，亦可使連接於寫入記憶胞MC之鎖存電路SDL鎖存“H”，使連接於禁止記憶胞MC之鎖存電路SDL鎖存“L”。
又，於驗證動作中，將由感測放大器模組SAM檢測出之資料傳輸給未圖示之計數器電路而非控制晶粒CD。
於步驟S104(圖17)中，判定驗證動作之結果。例如，於鎖存電路XDL中所保持之資料包含一定數量以上之“L”之情形時等，判定為驗證失敗，進入步驟S105。另一方面，於鎖存電路XDL中所保持之資料未包含一定數量以上之“L”之情形時等，判定為驗證通過，進入步驟S107。
於步驟S105中，判定循環次數k是否達到了特定次數K。於未達到之情形時，進入步驟S106。於已達到之情形時，進入步驟S108。
於步驟S106中，使循環次數k加1，並進入步驟S102。又，於步驟S106中，例如，對編程電壓V PGM加上特定之電壓ΔV。
於步驟S107中，將內容為寫入序列已正常結束之狀態資料儲存至狀態暫存器STR(圖2)中，並輸出至控制晶粒CD(圖1)，結束寫入序列。
於步驟S108中，將內容為寫入序列未正常結束之狀態資料儲存至狀態暫存器STR(圖2)中，並輸出至控制晶粒CD(圖1)，結束寫入序列。
[第1比較例]  繼而，參照圖21對第1比較例之半導體記憶裝置之讀出動作進行說明。圖21係用以對第1比較例之半導體記憶裝置之讀出動作進行說明之模式性波形圖。圖21之例中，按照圖14(b)之1-3-3編碼對記憶胞MC分配資料，執行中位位元之資料之讀出。又，圖21中之時點T 101～時點T 107係與圖15B中之時點T 121～時點T 127對應之時點。
如圖21所示，第1比較例之半導體記憶裝置之讀出動作基本上與第1實施形態之半導體記憶裝置之讀出動作同樣地執行(參照圖15B)。但是，於第1比較例中，以與汲極側選擇閘極線SGDb相同之態樣控制汲極側選擇閘極線SGDc、SGDd。又，於第1比較例中，以與源極側選擇閘極線SGS0相同之態樣控制源極側選擇閘極線SGS1。
[第2比較例]  繼而，參照圖22對第2比較例之半導體記憶裝置之讀出動作進行說明。圖22係用以對第2比較例之半導體記憶裝置之讀出動作進行說明之模式性波形圖。圖22之例中，按照圖14(b)之1-3-3編碼對記憶胞MC分配資料，執行中位位元之資料之讀出。再者，圖22中之時點T 101'～時點T 107'係與圖15B中之時點T 121～時點T 127對應之時點。
如圖22所示，第2比較例之半導體記憶裝置之讀出動作基本上與第1實施形態之半導體記憶裝置之讀出動作同樣地執行(參照圖15B)。但是，於第2比較例中，從時點T 101'至時點T 106'，對汲極側選擇閘極線SGDc、SGDd及源極側選擇閘極線SGS1供給接地電壓V SS。
[第1實施形態之讀出動作之效果]  於第1比較例之讀出動作(圖21)中，於時點T 101與時點T 102之間之時點，串單元SUa、Sub、SUc、SUd中包含之記憶胞MC、及選擇閘極電晶體(STD、STS、STSb)成為接通狀態(參照圖16C)。此種情形時，串單元SUa、Sub、SUc、SUd中包含之記憶胞MC、及選擇閘極電晶體(STD、STS、STSb)之通道與位元線BL及源極線SL導通，電壓固定。若於此種狀態下將字元線WL從電壓V DD-V TH充電至讀出通過電壓V READ，則存於如下情形：因記憶胞MC之通道與字元線WL之間之靜電電容之影響，導致充電所需之電荷量變大，而於電荷泵電路32(圖5)中流通相對較大之電流。其結果，存在焊墊電極P中流通相對較大之電流之情形。
另一方面，於第1實施形態之讀出動作中，例如參照圖15B等所說明般，於時點T 121與時點T 122之間之時點，串單元SUa、Sub、SUc、SUd中包含之記憶胞MC、及串單元SUa、SUb中包含之選擇閘極電晶體(STD、STS、STSb)成為接通狀態。又，串單元SUc、SUd中包含之汲極側選擇電晶體STD及源極側選擇電晶體STS成為斷開狀態。此種情形時，例如圖16A所示般，串單元SUc、SUd中包含之記憶胞MC之通道與位元線BL及源極線SL皆分離，成為電性浮動狀態。若於此種狀態下將字元線WL從電壓V DD-V TH充電至讀出通過電壓V READ，串單元SUc、SUd中包含之記憶胞MC之通道與字元線WL之靜電電容之影響就會極其小。因此，充電所需之電荷量較第1比較例小，且電荷泵電路32(圖5)中流通之電流之最大值亦較第1比較例小。因此，時點T 121至時點T 122於焊墊電極P中流通之電流之最大值小於第1比較例之時點T 101至時點T 102於焊墊電極P中流通之電流之最大值。
又，於第1實施形態之讀出動作中，例如參照圖15B等所說明般，從時點T 121至時點T 124，字元線WL之電壓增大至讀出通過電壓V READ，且對與串單元SUc、SUd對應之汲極側選擇閘極線SGDc、SGDd及源極側選擇閘極線SGS1供給接地電壓V SS。此種情形時，串單元SUc、SUd中包含之記憶胞MC之通道成為浮動狀態，因與字元線WL之間之靜電電容之影響而增大至特定電壓。又，於第1實施形態之讀出動作中，於時點T 124與時點T 125之間之時點，對與串單元SUc、SUd對應之汲極側選擇閘極線SGDc、SGDd及源極側選擇閘極線SGS1供給電壓V SG。藉此，例如圖16D所示般，串單元SUc、SUd內之記憶胞MC之通道與位元線BL及源極線SL中之至少一者連接，從而記憶胞MC之通道之電壓減小。此種情形時，存在如下情形：因記憶胞MC之通道與字元線WL之間之靜電電容之影響，導致字元線WL之電壓減小，為了對該電壓進行補充而於電荷泵電路32(圖5)中流通之電流增大。其結果，存在焊墊電極P中流通之電流增大之情形。然而，時點T 124至時點T 125於焊墊電極P中流通之電流之最大值小於第1比較例之時點T 101至時點T 102於焊墊電極P中流通之電流之最大值。
基於以上，根據第1實施形態之讀出動作，與第1比較例之讀出動作相比，能夠抑制於焊墊電極P中流通之電流之最大值。
又，於第2比較例之讀出動作(圖22)中，從時點T 101'至時點T 106'，與串單元SUc、SUd對應之選擇閘極電晶體(STD、STS)為斷開狀態，串單元SUc、SUd中包含之複數個記憶胞MC中連接於非選擇字元線WL U者之通道成為電性浮動狀態。又，於第2比較例中，從時點T 101'至時點T 102'，非選擇字元線WL U之電壓從電壓V DD-V TH上升至讀出通過電壓V READ，因此，連接於非選擇字元線WL U之記憶胞MC之通道電壓藉由與非選擇字元線WL U電容耦合而成為相對較大之電壓。此處，於第2比較例之讀出動作中，於時點T 102'、T 103'、T 104'，對選擇字元線WL S供給讀出電壓(例如，讀出電壓V CGFR、V CGCR、V CGAR)。由於讀出電壓小於讀出通過電壓V READ，故而連接於選擇字元線WL S之記憶胞MC之通道電位低於連接於非選擇字元線WL U之記憶胞MC之通道電位。此處，於此種電位差達到一定程度以上之大小之情形時，存在如下情形：連接於選擇字元線WL S之記憶胞MC附近產生熱載子，位於該附近之記憶胞MC之閾值電壓發生變動。存在如下情形：尤其是對應於A狀態之讀出電壓V CGAR、對應於B狀態之讀出電壓V CGBR等與讀出通過電壓V READ之差較大，而容易產生此種閾值電壓之變動。
此處，於第1實施形態之讀出動作中，例如參照圖15B等所說明般，從時點T 121至時點T 124，與串單元SUc、SUd對應之選擇閘極電晶體(STD、STS)為斷開狀態，串單元SUc、SUd中包含之複數個記憶胞MC中連接於非選擇字元線WL U者之通道成為電性浮動狀態。又，於時點T 122、T 123，對選擇字元線WL S供給讀出電壓(例如，讀出電壓V CGFR、V CGCR)。然而，由於在時點T 122、T 123供給之讀出電壓相對較大，故而不易產生如上所述之閾值電壓之變動。
又，於第1實施形態之讀出動作中，例如參照圖15B等所說明般，於時點T 124與時點T 125之間之時點，串單元SUc、SUd中包含之選擇閘極電晶體(STD、STS、STSb)成為接通狀態。此種情形時，例如圖16D所示般，於時點T 124與時點T 125之間之時點，串單元SUc、SUd中包含之非選擇記憶胞MC中連接於非選擇字元線WL U者之通道與位元線BL及源極線SL中之至少一者連接。因此，該等非選擇記憶胞MC之通道電壓被調整為電壓V DD、接地電壓V SS或大小為其等之間之電壓。藉此，能夠緩和如上所述之電位差，從而抑制閾值電壓之變動。
[第2實施形態]  繼而，參照圖23對第2實施形態之半導體記憶裝置之讀出動作進行說明。圖23係用以對第2實施形態之半導體記憶裝置之讀出動作進行說明之模式性波形圖。圖23之例中，按照圖14(b)之1-3-3編碼對記憶胞MC分配資料，執行中位位元之資料之讀出。又，圖23中之時點T 151～時點T 157係與圖15B中之時點T 121～時點T 127對應之時點。
如圖23所示，第2實施形態之半導體記憶裝置之讀出動作基本上與第1實施形態之半導體記憶裝置之讀出動作同樣地執行(參照圖15B)。但是，於第2實施形態中，從時點T 154至時點T 155，對非選擇字元線WL U供給大於讀出通過電壓V READ之電壓V READ'，對汲極側選擇閘極線SGDa及源極側選擇閘極線SGS0、SGS1、SGSb供給大於電壓V SG之電壓V SG'。
[其他實施形態]  以上對第1實施形態及第2實施形態之半導體記憶裝置進行了說明。然而，該等實施形態之半導體記憶裝置僅為例示，具體構成、動作等能夠適當進行調整。
例如，圖15A之例中，於讀出動作之時點T 114，使字元線WL及選擇閘極線(SGD、SGS、SGSb)之電壓同時下降。然而，此種態樣只不過為例示，具體形態能夠適當進行調整。例如，使字元線WL之電壓下降之時點亦可遲於使選擇閘極線(SGD、SGS、SGSb)之電壓下降之時點。於圖15B、圖15C、圖19、圖23之例中亦同樣如此。
又，例如，第1實施形態之記憶體晶粒MD中，如參照圖9等所說明般，於器件層DL設置有導電層110及半導體層120。又，如參照圖11A等所說明般，半導體層120之下端經由半導體層122連接於半導體基板100之P型井區域100P。又，於器件層DL形成有電晶體Tr(圖9)。然而，此種構造只不過為例示，第1實施形態之讀出動作能夠適用於各種構成。
例如，圖24之記憶體晶粒MD2具備半導體基板100'、依序設置於半導體基板100'之上方之周邊電路層L PC、記憶胞陣列層L MCA、配線層M0'、及未圖示之配線層。半導體基板100'基本上與第1實施形態之半導體基板100同樣地構成。但是，於半導體基板100'，以與參照圖8所說明般之佈局不同之佈局配置有周邊電路PC之各構成。於周邊電路層L PC，例如設置有與第1實施形態之記憶體晶粒MD之周邊區域PR內之構成對應之構成。例如，於周邊電路層L PC設置有配線層GC、及配線層D0、D1、D2。配線層D0、D1、D2分別包含複數條配線d0、d1、d2。該等複數條配線d0、d1、d2例如亦可包含氮化鈦(TiN)等障壁導電膜及鎢(W)等金屬膜之積層膜等。於記憶胞陣列層L MCA，例如設置有與第1實施形態之記憶體晶粒MD之記憶胞陣列區域MCAR、第1接線區域HUR1(圖8)及第2接線區域HUR2(圖8)內之構成對應之構成。例如，記憶胞陣列層L MCA具備於Z方向上排列之複數個導電層110、及於Z方向上延伸之複數個半導體層120。又，雖省略了圖示，但於導電層110與半導體層120之間設置有閘極絕緣膜130(圖11A)。又，於導電層110之下方設置有導電層210。導電層210作為源極線SL(圖5)發揮功能。又，記憶胞陣列層L MCA具備接點C4，該接點C4貫通複數個導電層110及導電層210並於Z方向上延伸。接點C4將配線層M0'等中包含之配線等構成與周邊電路層L PC內之構成電性連接。配線層M0'基本上與第1實施形態之配線層M0同樣地構成。但是，配線層M0'亦可包含氮化鈦(TiN)等障壁導電膜及銅(Cu)等金屬膜之積層膜等。又，配線層M0'包含位元線BL。
第1實施形態之讀出方法例如亦能適用於此種記憶體晶粒MD2。
又，例如第1實施形態之記憶體晶粒MD(圖9)及圖24所例示之記憶體晶粒MD2中，構成周邊電路PC之複數個電晶體Tr、構成記憶胞陣列MCA之導電層110、半導體層120及閘極絕緣膜130等構成係於同一基板上形成。然而，此種構造只不過為例示，第1實施形態之讀出動作能夠適用於各種構成。
例如，圖25之記憶體晶粒MD3具備隔著貼合電極el而相互貼合之周邊電路晶片C PC及記憶胞陣列晶片C MCA。於周邊電路晶片C PC，例如設置有與第1實施形態之記憶體晶粒MD之周邊區域PR內之構成對應之構成。於記憶胞陣列晶片C MCA，例如設置有與第1實施形態之記憶體晶粒MD之記憶胞陣列區域MCAR、第1接線區域HUR1(圖8)及第2接線區域HUR2(圖8)內之構成對應之構成。
第1實施形態之讀出方法例如亦能適用於此種記憶體晶粒MD3。
[其他]  對本發明之幾個實施形態進行了說明，但該等實施形態係作為示例而提出者，並非意圖限定發明之範圍。該等新穎之實施形態能以其他各種形態實施，且能夠於不脫離發明主旨之範圍內進行各種省略、替換、變更。該等實施形態或其變化包含於發明之範圍或主旨中，並且包含於申請專利範圍所記載之發明及其均等之範圍內。
[相關申請案]  本申請案享有以日本專利申請案2020-17855號(申請日：2020年2月5日)作為基礎申請案之優先權。本申請案藉由參照該基礎申請案而包含基礎申請案之全部內容。
10:記憶體系統 20:主機 22:位址解碼器 23:區塊選擇電路 24:電壓選擇電路 31:電壓供給線 32:電荷泵電路 32a:電壓輸出電路 32a1:電壓供給線 32a2a, 32a2b:電晶體 32a3:電容器 32a4: AND電路 32a5a:位準偏移器 32a5b:位準偏移器 32b:分壓電路 32b1:分壓端子 32b2:電阻元件 32b3:電壓供給線 32b4:可變電阻元件 32b5:電流路徑 32b6:電阻元件 32b7:電晶體 32b8:電流路徑 32c:比較器 33:電壓選擇線 34:區塊選擇部 35:區塊選擇電晶體 36:電壓選擇部 37:電壓選擇電晶體 41:感測電晶體 42:開關電晶體 43:放電電晶體 44:箝位電晶體 45:耐壓電晶體 46:充電電晶體 47:充電電晶體 48:電容器 49:充電電晶體 50:放電電晶體 51:反相器 52:反相器 53:開關電晶體 54:開關電晶體 55:預充電用充電電晶體 61:預充電用充電電晶體 62:開關電晶體 72:反相器 73:開關電晶體 74:開關電晶體 100:半導體基板 100':半導體基板 100N: N型井區域 100P: P型井區域 100S:半導體基板區域 101:絕緣層 110:導電層 111:導電層 120:半導體層 121:雜質區域 122:半導體層 123:絕緣層 125:絕緣層 130:閘極絕緣膜 131:隧道絕緣膜 132:電荷累積膜 133:阻擋絕緣膜 140:導電層 141:絕緣層 210:導電層 ADD:位址資料 ADDR:位址解碼器區域 ADL, BDL, CDL, SDL:鎖存電路 ADR:位址暫存器 ATL, ATI, BTL, BTI, CTL, CTI, STL, STI:信號線 B:接合線 BL:位元線 BLC, BLS, BLX, HLL, STB, XXL:信號線 BLK:記憶體區塊 BLKSEL:區塊選擇線 C4:接點 CA:行位址 Cb:接點 CC:接點 CD:控制晶粒 Ch:接點 /CEn, CLE, ALE, /WE, /RE:外部控制端子 CG:配線 CLK:時脈信號 CM:快取記憶體 C MCA:記憶胞陣列晶片 CMD:指令資料 CMR:指令暫存器 COM:節點 C PC:周邊電路晶片 CR:快取記憶體區域 CS:接點 CTR:邏輯電路 D0, D1, D2:配線層 d0, d1, d2:配線 DAT:使用者資料 DB:匯流排DB DBS:信號線 DBUS:配線 DL:器件層 DRVR:驅動器區域 DSW:開關電晶體 el:貼合電極 FB:反饋信號 FS:指狀構造 FS0, FS1:指狀構造 GC:配線層 gc:電極 HR:支持構造 HUR1:第1接線區域 HUR2:第2接線區域 I/O:輸入輸出控制電路 I/O0～I/O7:資料輸入輸出端子 L1:配線 LAT_X, INV_X:節點 LBUS:配線 L MCA:記憶胞陣列層 L PC:周邊電路層 M0:配線層 M0':配線層 m0:配線 M1:配線層 m1:配線 M2:配線層 m2:配線 MC:記憶胞 MCA:記憶胞陣列 MCAER:陣列端區域 MCAR:記憶胞陣列區域 MD:記憶體晶粒 MD2:記憶體晶粒 MD3:記憶體晶粒 MS:記憶體串 MSB:安裝基板 P:焊墊電極 PC:周邊電路 PCR:周邊電路區域 PR:周邊區域 RA:列位址 RD:列解碼器 RDR:列解碼器區域 RY//BY:端子 SA:感測放大器 SAM:感測放大器模組 SAMR:感測放大器模組區域 SAU0～SAU15:感測放大器單元 SEN:感測節點 SGD:汲極側選擇閘極線 SGDa, SGDb, SGDc, SGDd:汲極側選擇閘極線 SGS:源極側選擇閘極線 SGS0, SGS1:源極側選擇閘極線 SGSb:源極側選擇閘極線 SHE:串單元間構造 SQC:定序器 ST:指狀構造間構造 STD:汲極側選擇電晶體 STI:信號線 STIR:絕緣區域 STR:狀態暫存器 STS:源極側選擇電晶體 STSb:源極側選擇電晶體 SU:串單元 SUa, Sub, SUc, Sud:串單元 SW2:信號線 T 101, T 102, T 103, T 104, T 106, T 107:時點 T 101', T 102', T 103', T 104', T 106', T 107':時點 T 111, T 112, T 113, T 114:時點 T 121, T 122, T 123, T 124, T 125, T 126, T 127:時點 T 131, T 132, T 133, T 134, T 135, T 136, T 137:時點 T 141, T 142, T 143, T 144, T 145, T 146, T 147:時點 T 151, T 152, T 153, T 154, T 155, T 156, T 157:時點 Tr:電晶體 V CC:電源電壓 V CGAR, V CGBR, V CGCR, V CGDR, V CGER, V CGFR, V CGGR:讀出電壓 V CTRL:動作電壓控制信號 V DD:電壓 VG:電壓產生電路 V OUT:電壓 V OUT':電壓 V READ:讀出通過電壓 V REF:參照電壓 V PASS:寫入通過電壓 V SG:電壓 V SGD:電壓 V SRC:電壓 V SS:接地電壓 V TH:電壓 V VFYA, V VFYB, V VFYC, V VFYD, V VFYE, V VFYF, V VFYG:驗證電壓 WL:字元線 WL S:選擇字元線 WL U:非選擇字元線 XDL0～XDL15:鎖存電路 XTI15:信號線 XTL15:信號線
圖1係表示第1實施形態之記憶體系統10之構成之模式性方塊圖。  圖2係表示第1實施形態之記憶體系統10之構成例之模式性側視圖。  圖3係表示第1實施形態之記憶體系統10之構成例之模式性俯視圖。  圖4係表示第1實施形態之記憶體晶粒MD之構成之模式性方塊圖。  圖5係表示第1實施形態之記憶體晶粒MD之局部構成之模式性電路圖。  圖6A係表示第1實施形態之記憶體晶粒MD之局部構成之模式性電路圖。  圖6B係表示第1實施形態之記憶體晶粒MD之局部構成之模式性電路圖。  圖6C係表示第1實施形態之記憶體晶粒MD之局部構成之模式性電路圖。  圖7A係表示第1實施形態之記憶體晶粒MD之局部構成之模式性電路圖。  圖7B係表示第1實施形態之記憶體晶粒MD之局部構成之模式性電路圖。  圖8係第1實施形態之記憶體晶粒MD之模式性俯視圖。  圖9係沿A-A'線將圖8所示之構造切斷並沿箭頭方向觀察之模式性剖視圖。  圖10A係圖8之B所示之部分之模式性放大圖。  圖10B係圖10A所示之各區域之模式性放大圖。  圖11係沿C-C'線將圖10B所示之構造切斷並沿箭頭方向觀察之模式性剖視圖。  圖12係記憶體晶粒MD之模式性剖視圖。  圖13係圖11之D所示之部分之模式性放大圖。  圖14(a)～(c)係用以對記憶胞MC之閾值電壓進行說明之模式圖。  圖15A係用以對第1實施形態之讀出動作進行說明之模式性波形圖。  圖15B係用以對第1實施形態之讀出動作進行說明之模式性波形圖。  圖15C係用以對第1實施形態之讀出動作進行說明之模式性波形圖。  圖16A係用以對第1實施形態之讀出動作進行說明之模式性剖視圖。  圖16B係用以對第1實施形態之讀出動作進行說明之模式性剖視圖。  圖16C係用以對第1實施形態之讀出動作進行說明之模式性剖視圖。  圖16D係用以對第1實施形態之讀出動作進行說明之模式性剖視圖。  圖17係用以對寫入序列進行說明之模式性流程圖。  圖18係用以對編程動作進行說明之模式性剖視圖。  圖19係用以對驗證動作進行說明之模式性波形圖。  圖20係用以對驗證動作進行說明之模式性剖視圖。  圖21係用以對第1比較例之讀出動作進行說明之模式性波形圖。  圖22係用以對第2比較例進行說明之模式性波形圖。  圖23係用以對第2實施形態之讀出動作進行說明之模式性波形圖。  圖24係記憶體晶粒MD2之模式性剖視圖。  圖25係記憶體晶粒MD3之模式性剖視圖。
CG:配線 SGDa, SGDb, SGDc, SGDd:汲極側選擇閘極線 SGS0, SGS1:源極側選擇閘極線 SGSb:源極側選擇閘極線 T 121, T 122, T 123, T 124, T 125, T 126, T 127:時點 V CGAR, V CGCR, V CGFR:讀出電壓 V DD:電壓 V READ:讀出通過電壓 V SG:電壓 V SS:接地電壓 V TH:電壓 WL S:選擇字元線 WL U:非選擇字元線

Claims (7)

  1. 一種半導體記憶裝置，其具備：  位元線；  源極線；  第1記憶胞、第1選擇電晶體、及第2選擇電晶體，上述第1選擇電晶體連接於上述第1記憶胞與上述位元線之間，上述第2選擇電晶體連接於上述第1記憶胞與上述源極線之間；  第2記憶胞、第3選擇電晶體、及第4選擇電晶體，上述第3選擇電晶體連接於上述第2記憶胞與上述位元線之間，上述第4選擇電晶體連接於上述第2記憶胞與上述源極線之間；  第1配線，其電性連接於上述第1記憶胞及上述第2記憶胞；  第2配線，其連接於上述第1選擇電晶體之閘極電極；  第3配線，其連接於上述第2選擇電晶體之閘極電極；  第4配線，其連接於上述第3選擇電晶體之閘極電極；以及  第5配線，其連接於上述第4選擇電晶體之閘極電極；  在對上述第1記憶胞之讀出動作中，  在第1時點，上述第1配線、上述第2配線及上述第3配線之電壓大於上述第4配線及上述第5配線之電壓，  在晚於上述第1時點的第2時點，上述第1配線之電壓小於上述第1時點之上述第1配線之電壓，上述第2配線及上述第3配線之電壓大於上述第4配線及上述第5配線之電壓，  在晚於上述第2時點的第3時點，上述第4配線及上述第5配線之電壓大於上述第2時點之上述第4配線及上述第5配線之電壓，  在晚於上述第3時點的第4時點，上述第1配線之電壓小於上述第1時點之上述第1配線之電壓，上述第2配線及上述第3配線之電壓大於上述第4配線之電壓。
  2. 如請求項1之半導體記憶裝置，其具備：  第3記憶胞、第5選擇電晶體、及第6選擇電晶體，上述第5選擇電晶體連接於上述第3記憶胞與上述位元線之間，上述第6選擇電晶體連接於上述第3記憶胞與上述源極線之間；以及  第6配線，其連接於上述第5選擇電晶體之閘極電極；且  上述第1配線電性連接於上述第3記憶胞，  上述第3配線連接於上述第6選擇電晶體之閘極電極，  在對上述第1記憶胞之讀出動作中，  於上述第1時點，上述第6配線之電壓大於上述第4配線及上述第5配線之電壓，  於上述第2時點，上述第6配線之電壓小於上述第2配線及上述第3配線之電壓，  於上述第4時點，上述第6配線之電壓小於上述第2配線及上述第3配線之電壓。
  3. 如請求項1或2之半導體記憶裝置，其中  上述第3時點之上述第1配線之電壓小於上述第2時點之上述第1配線之電壓。
  4. 如請求項1或2之半導體記憶裝置，其中  上述第4時點之上述第1配線之電壓小於上述第2時點之上述第1配線之電壓。
  5. 如請求項1或2之半導體記憶裝置，其具備：  第4記憶胞，其連接於上述第1選擇電晶體與上述第2選擇電晶體之間；  第5記憶胞，其連接於上述第3選擇電晶體與上述第4選擇電晶體之間；以及  第7配線，其電性連接於上述第4記憶胞及上述第5記憶胞；且  於上述第1時點，上述第7配線之電壓大於上述第4配線及上述第5配線之電壓，  於上述第2時點，上述第7配線之電壓大於上述第4配線及上述第5配線之電壓，  於上述第3時點，上述第7配線之電壓大於上述第1時點及上述第2時點之上述第4配線之電壓，  於上述第4時點，上述第7配線之電壓大於上述第4配線之電壓。
  6. 如請求項1或2之半導體記憶裝置，其中  上述第3時點之上述第2配線之電壓大於上述第4時點之上述第2配線之電壓，  上述第3時點之上述第3配線之電壓大於上述第4時點之上述第3配線之電壓。
  7. 如請求項4之半導體記憶裝置，其中  上述第3時點之上述第2配線之電壓大於上述第4時點之上述第2配線之電壓，  上述第3時點之上述第3配線之電壓大於上述第4時點之上述第3配線之電壓，  上述第3時點之上述第7配線之電壓大於上述第4時點之上述第7配線之電壓。
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