TWI743000B - 半導體元件及其製備方法 - Google Patents

Abstract

本揭露提供一種半導體元件及該半導體元件的製備方法。該半導體元件具有一第一半導體結構、一第二半導體結構以及一連接結構，該第一半導體結構具有複數個第一導電特徵，鄰近該第一半導體結構的一上表面處設置，該第二半導體結構位在該第一半導體結構上，且具有複數個第二導電特徵，鄰近該第二半導體結構的一下表面處設置，該連接結構位在該第一半導體結構與該第二半導體結構之間。該連接結構包括一連接層以及複數個第一多孔夾層，該連接層電性耦接到該複數個第一導電特徵與該複數個第二導電特徵，該複數個第一多孔夾層位在該複數個第一導電特徵與該複數個第二導電特徵之間。該複數個第一多孔夾層的一孔隙率介於大約25%到大約100%之間。

Description

半導體元件及其製備方法

本申請案主張2020年3月25日申請之美國正式申請案第16/829,665號的優先權及益處，該美國正式申請案之內容以全文引用之方式併入本文中。

本揭露係關於一種半導體元件以及該半導體元件的製備方法。特別是有關於一種具有一複合連接結構的半導體元件，以及具有該複合連接結構的該半導體元件之製備方法。

半導體元件係使用在不同的電子應用，例如個人電腦、手機、數位相機，或其他電子設備。半導體元件的尺寸係逐漸地變小，以符合計算能力所逐漸增加的需求。然而，在尺寸變小的製程期間，係增加不同的問題，且如此的問題在數量與複雜度上持續增加。因此，仍然持續著在達到改善品質、良率、效能與可靠度以及降低複雜度方面的挑戰。

上文之「先前技術」說明僅係提供背景技術，並未承認上文之「先前技術」說明揭示本揭露之標的，不構成本揭露之先前技術，且上文之「先前技術」之任何說明均不應作為本案之任一部分。

本揭露之一實施例提供一種半導體元件，具有一第一半導體結構、一第二半導體結構以及一連接結構，該第一半導體結構具有複數個第一導電特徵，鄰近該第一半導體結構的一上表面處設置，該第二半導體結構位在該第一半導體結構上，並具有複數個第二導電特徵，鄰近該第二案導體結構的一下表面處設置，該連接結構位在該第一半導體結構與該第二半導體結構之間。該連接結構具有一連接層以及複數個第一多孔夾層，該連接層電性耦接到該複數個第一導電特徵與該複數個第二導電特徵，該複數個第一多孔夾層位在該複數個第一導電特徵與該複數個第二導電特徵之間。該複數個多孔夾層的一孔隙率介於大約25%到大約100%之間。

在本揭露的一些實施例中，該半導體元件具有複數個多孔介電層，位在該複數個調和結構的側壁與下表面上。

在本揭露的一些實施例中，該半導體元件具有一連接隔離層，位在該第一半導體結構與該連接結構之間，其中該連接層與該複數個第一多孔夾層位在該連接隔離層中。

在本揭露的一些實施例中，該連接隔離層具有一下隔離層、一中間隔離層以及一上隔離層，該下隔離層位在該第一半導體結構的上表面上，該中間隔離層位在該下隔離層上，該上隔離層位在該中間隔離層上。

在本揭露的一些實施例中，設置該複數個第一多孔夾層以穿過該下隔離層、該中間隔離層以及該上隔離層。

在本揭露的一些實施例中，該複數個第一多孔夾層具有一厚度，係小於該連接隔離層的一厚度。

在本揭露的一些實施例中，該半導體元件具有一第二多孔夾層，位在該上隔離層與該第二半導體結構之間，其中該第二多孔夾層的一孔隙率小於該第一多孔夾層的該孔隙率。

在本揭露的一些實施例中，該第二多孔夾層的該孔隙率介於大約25%到大約50%之間。

在本揭露的一些實施例中，該複數個第一多孔夾層具有寬度，係小於該複數個第二導電特徵的寬度。

在本揭露的一些實施例中，該複數個第一導電特徵的寬度，係大於該複數個第一多孔夾層的寬度。

在本揭露的一些實施例中，該連接結構包括複數個輔助層(assistance layers)，位在該連接隔離層中，且該第二半導體結構包括複數個保護環(guard rings)，位在該複數個輔助層上。

本揭露之另一實施例提供一種半導體元件，具有一基底；一第一隔離層，位在該基底上；一第二隔離層，位在該第一隔離層上；複數個第一導電特徵，位在該第一隔離層與該第二隔離層中；以及一調和結構，位在該第一隔離層與該第二隔離層之間。該調和結構具有一第一連接夾層以及複數個第一調和層，該第一連接夾層分別電性耦接到位在該第一隔離層與該第二隔離層中的該複數個第一導電特徵，且該複數個第一調和層位在該第一隔離層中的該複數個第一導電特徵與該第二隔離層中的該複數個第一導電特徵之間。該複數個調和結構的一孔隙率介於大約25%到大約100%之間。

在本揭露的一些實施例中，該半導體元件具有複數個多孔介電層，位在該複數個第一調和層的側壁與下表面上。

在本揭露的一些實施例中，該半導體元件具有複數個上多孔介電層，位在該複數個第一調和層與在該第二隔離層中的該複數個第一導電特徵之間。

本揭露之另一實施例提供一種半導體元件的製備方法。該製備方法包括：提供一第一半導體結構，該第一半導體結構具有複數個第一導電特徵，鄰近該第一半導體結構的一上表面設置；形成一連接結構，該連接結構具有一連接隔離層、一連接層以及複數個第一多孔夾層，該連接隔離層位在該第一半導體結構的該上表面上，該連接層位在該連接隔離層中，該複數個第一多孔夾層位在該複數個第一導電特徵上以及位在該連接隔離層中；以及形成一第二半導體結構，該第二半導體結構具有複數個第二導電特徵，位在該複數個第一多孔夾層上。該複數個第一多孔夾層的一孔隙率介於大約25%到大約100%之間。該連接隔離層電性連接到該複數個第一導電特徵與該複數個第二導電特徵。

在本揭露的一些實施例中，形成該連接結構的該步驟，包括：形成該連接隔離層在該第一半導體結構上；形成複數個開孔在該連接層中；形成能量可移除材料的一層在該複數個開孔中；執行一平坦化製程，直到該連接隔離層的一上表面暴露為止；以及執行一能量處理以轉變能量可移除材料的該層成為該複數個第一多孔夾層。

在本揭露的一些實施例中，能量可移除材料的該層具有一基礎材料以及一可分解成孔劑材料。

在本揭露的一些實施例中，該基礎材料包括甲基矽酸鹽(methylsilsesquioxane)、低介電常數材料或氧化矽。

在本揭露的一些實施例中，該能量處理的一能量源為熱、光或其組合。

在本揭露的一些實施例中，能量可移除材料之該層包含該可分解成孔劑材料的一部分，係大於能量可移除材料之該層包含該基礎材料的一部分。

由於本揭露該半導體元件的設計，多個半導體元件可經由該連接結構而連接在一起，以提供更複雜的功能，同時佔用較小空間。因此，可降低半導體元件的成本，並可提升半導體元件的獲利性(profitability)。此外，該複數個第一調和層與該複數個第一多孔夾層可調和在該第一半導體結構及該半導體元件中所感應的電子訊號或施加到該第一半導體結構及該半導體元件的電子訊號之間的一干擾效應。

上文已相當廣泛地概述本揭露之技術特徵及優點，俾使下文之本揭露詳細描述得以獲得較佳瞭解。構成本揭露之申請專利範圍標的之其它技術特徵及優點將描述於下文。本揭露所屬技術領域中具有通常知識者應瞭解，可相當容易地利用下文揭示之概念與特定實施例可作為修改或設計其它結構或製程而實現與本揭露相同之目的。本揭露所屬技術領域中具有通常知識者亦應瞭解，這類等效建構無法脫離後附之申請專利範圍所界定之本揭露的精神和範圍。

以下描述了組件和配置的具體範例，以簡化本揭露之實施例。當然，這些實施例僅用以例示，並非意圖限制本揭露之範圍。舉例而言，在敘述中第一部件形成於第二部件之上，可能包含形成第一和第二部件直接接觸的實施例，也可能包含額外的部件形成於第一和第二部件之間，使得第一和第二部件不會直接接觸的實施例。另外，本揭露之實施例可能在許多範例中重複參照標號及/或字母。這些重複的目的是為了簡化和清楚，除非內文中特別說明，其本身並非代表各種實施例及/或所討論的配置之間有特定的關係。

此外，為易於說明，本文中可能使用例如「之下(beneath)」、「下面(below)」、「下部的(lower)」、「上方(above)」、「上部的(upper)」等空間相對關係用語來闡述圖中所示的一個元件或特徵與另一(其他)元件或特徵的關係。所述空間相對關係 用語旨在除圖中所繪示的取向外亦囊括元件在使用或操作中的不同取向。所述裝置可具有其他取向(旋轉90度或處於其他取向)且本文中所用的空間相對關係描述語可同樣相應地進行解釋。

應當理解，當形成一個部件在另一個部件之上(on)、與另一個部件相連(connected to)、及/或與另一個部件耦合(coupled to)，其可能包含形成這些部件直接接觸的實施例，並且也可能包含形成額外的部件介於這些部件之間，使得這些部件不會直接接觸的實施例。

應當理解，儘管這裡可以使用術語第一，第二，第三等來描述各種元件、部件、區域、層或區段(sections)，但是這些元件、部件、區域、層或區段不受這些術語的限制。相反，這些術語僅用於將一個元件、組件、區域、層或區段與另一個區域、層或區段所區分開。因此，在不脫離本發明進步性構思的教導的情況下，下列所討論的第一元件、組件、區域、層或區段可以被稱為第二元件、組件、區域、層或區段。

除非內容中另有所指，否則當代表定向(orientation)、布局(layout)、位置(location)、形狀(shapes)、尺寸(sizes)、數量(amounts)，或其他量測(measures)時，則如在本文中所使用的例如「同樣的(same)」、「相等的(equal)」、「平坦的(planar)」，或是「共面的(coplanar)」等術語(terms)並非必要意指一精確地完全相同的定向、布局、位置、形狀、尺寸、數量，或其他量測，但其意指在可接受的差異內，係包含差不多完全相同的定向、布局、位置、形狀、尺寸、數量，或其他量測，而舉例來說，所述可接受的差異係可因為製造流程(manufacturing processes)而發生。術語「大致地(substantially)」係可被使用在本文中，以表現出此意思。舉例來說，如大致地相同的(substantially the same)、大致地相等的(substantially equal)，或是大致地平坦的(substantially planar)，係為精確地相同的、相等的，或是平坦的，或者是其係可為在可接受的差異內的相同的、相等的，或是平坦的，而舉例來說，所述可接受的差異係可因為製造流程而發生。

應當理解，術語「大約(about)」修飾成分(ingredient)、部件的一數量(quantity)，或是本揭露的反應物(reactant)，其係表示可發生的數值數量上的變異(variation)，舉例來說，其係經由典型的測量以及液體處理程序(liquid handling procedures)，而該液體處理程序用於製造濃縮(concentrates)或溶液(solutions)。再者，變異的發生可源自於應用在製造組成成分(compositions)或實施該等方法或其類似方式在測量程序中的非故意錯誤(inadvertent error)、在製造中的差異(differences)、來源(source)、或成分的純度(purity)。在一方面，術語「大約(about)」意指報告數值的10%以內。在另一方面，術語「大約(about)」意指報告數值的5%以內。在再另一方面，術語「大約(about)」意指報告數值的10、9、8、7、6、5、4、3、2或1%以內。

在本揭露中，一半導體元件通常意指可藉由利用半導體特性(semiconductor characteristics)運行的一元件，而一光電元件(electro-optic device)、一發光顯示元件(light-emitting display device)、一半導體線路(semiconductor circuit)以及一電子元件(electronic device)，係均包括在半導體元件的範疇中。

應當理解，在本揭露的描述中，上方(above)(或之上(up))係對應Z方向箭頭的該方向，而下方(below)(或之下(down))係對應Z方向箭頭的相對方向。

應當理解，在本揭露的描述中，一元件(或一特徵)沿著方向Z位在最高垂直位面(level)的一表面，係表示成該元件(或該特徵)的一上表面。一元件(或一特徵)沿著方向Z位在最低垂直位面(level)的一表面，係表示成該元件(或該特徵)的一下表面。

圖1為依據本揭露一實施例中一種半導體元件10A的剖視示意圖。圖2及圖3為依據本揭露一實施例中一種半導體元件的頂視示意圖。

請參考圖1到圖3，半導體元件10A可包括一第一半導體結構100、一第一調和結構(alleviation structure)111、一連接結構200、複數個第一多孔介電層301、複數個第二多孔介電層303、複數個第三多孔介電層305、一第二半導體結構400、一第二調和結構411、一貫穿基底通孔501、一下鈍化層503、一上鈍化層505、一重分布層507、一下凸塊金屬化層509以及一導電凸塊511。

請參考圖1到圖3，第一半導體結構100可包括一第一基底101、一第一裝置元件(first device element)103、一第一絕緣層105、一第一內連接結構107以及複數個第一導電特徵109。

請參考圖1到圖3，舉例來說，第一基底101可由下列材料所製：矽、碳化矽(silicon carbide)、鍺矽鍺(germanium silicon germanium)、砷化鎵、砷化銦(indium arsenide)、銦或其他包含III族、IV族以及V族元素的半導體材料。在一些實施例中，第一基底101可包括一絕緣體上覆矽(silicon-on-insulator)結構。舉例來說，第一基底101可包括一埋入氧化物層(buried oxide layer)，藉由使用例如氧離子佈植分離(separation by implanted oxygen)的一製程所形成。

請參考圖1到圖3，第一裝置元件103可設置在第一內連接結構107的一下部中。在一些實施例中，第一裝置元件103可設置在第一基底101上(為了清楚，在圖1中僅顯示一個第一裝置元件103)。舉例來說，第一裝置元件103可為雙極接面電晶體(bipolar junction transistor)、金屬氧化物半導體場效電晶體(metal-oxide-semiconductor field-effect transistor)、二極體、快閃記憶體(flash memory)、動態隨機存取記憶體、靜態隨機存取記憶體、電性可抹除可程式化唯讀記憶體(electrically erasable programmable read-only memory)、影像感測器、微機電系統(micro-electro-mechanical system)、主動元件或被動元件。第一裝置元件103可包括複數個摻雜區，設置在第一基底101中。複數個摻雜區可摻雜有一摻雜物，例如磷、砷、銻或硼。

請參考圖1，第一絕緣層105可設置在第一基底101中。第一絕緣層105可隔離第一裝置元件103的複數個摻雜區與鄰近的摻雜區。舉例來說，第一絕緣層105可由一隔離材料所製，例如氧化矽、氮化矽、氮氧化矽、氧化氮化矽、摻氟矽酸鹽(fluoride-doped silicate)或其類似物。應當理解，在本揭露中，氮氧化矽表示一物質(substance)，其係包含矽、氮以及氧，且氧的一比率大於氮的一比率。氧化氮化矽(Silicon nitride oxide)表示一物質，其係包含矽、氧以及氮，且氮的一比率大於氧的一比率。

請參考圖1到圖3，第一內連接結構107可為一複合連接結構，係設置在第一基底101上。第一內連接結構107可包括一第一層間介電層107-1、一第一隔離層107-3以及一第二隔離層107-5。第一層間介電層107-1可設置在第一基底101上，並位在第一裝置元件103上方。第一隔離層107-3可設置在第一層間介電層107-1上。在所述的實施例中，第二隔離層107-5可相對第一隔離層107-3設置，且第一調和結構111插置在第二隔離層107-5與第一隔離層107-3之間。應當理解，第一內連接結構107的層數係僅用於圖例說明，而亦可應用更多或更少之第一內連接結構107的層數。第一層間介電層107-1、第一隔離層107-3以及第二隔離層107-5具有厚度，介於大約0.5μm到大約3.0μm之間。第二隔離層107-5可被視為第一內連接結構107的一上表面。

舉例來說，第一層間介電層107-1、第一隔離層107-3以及第二隔離層107-5可由下列材料所製：氧化矽、硼磷矽酸鹽玻璃(borophosphosilicate glass)、未摻雜矽酸鹽玻璃(undoped silicate glass)、摻雜氟的矽酸鹽玻璃(fluorinated silicate glass)、低介電常數(low-k)的介電材料、其類似物或其組合。第一層間介電層107-1、第一隔離層107-3以及第二隔離層107-5可由不同材料所製，但並不以此為限。低介電常數的介電材料可具有小於3.0或甚至小於2.5的一介電常數。在一些實施例中，低介電常數的介電材料可具有小於2.0的一介電常數。

請參考圖1到圖3，複數個第一導電特徵109可設置在第一內連接結構107中。尤其是，複數個第一導電特徵109可設置在第一層間介電層107-1、第一隔離層107-3以及第二隔離層107-5中。在所述的實施例中，一些第一導電特徵109可設置在鄰近第一內連接結構107的上表面處。該些第一導電特徵109的上表面可大致與第一內連接結構107的上表面成共面。由第一內連接結構107的上表面與該些第一導電特徵109的上表面所構成的平面，係被視為第一半導體結構100的上表面。

在所述的實施例中，從頂視圖來看，設置在第一隔離層107-3中的一些第一導電特徵109以及設置在第二隔離層107-5中的一些第一導電特徵109可重疊或部分重疊。換言之，從剖視圖來看，設置在第二隔離層107-5中的該些第一導電特徵109可直接位在設置在第一隔離層107-3中的該些第一導電特徵109上方。

舉例來說，複數個第一導電特徵109可包括多個導電線、多個導電通孔以及多個導電接觸點。導電通孔沿著方向Z可連接鄰近的該等導電線。該等導電通孔可改善在第一內連接結構107中的散熱，並提供在第一內連接結構107中的結構性支撐。第一裝置元件103可電性耦接到複數個第一導電特徵109。

舉例來說，複數個第一導電特徵109可由銅、鋁、鈦、其類似物或其組合所製。該等導電線、該等導電通孔以及該等導電接觸點可由不同材料所製，但並不以此為限。

請參考圖1到圖3，第一調和結構111可設置在第一內連接結構107的二相鄰隔離層之間；尤其是，第一調和結構111可設置在第一隔離層107-3與第二隔離層107-5之間。第一調和結構111可具有一第一調和隔離層113、一第一連接夾層(first connecting interlayer)115以及複數個第一調和層117。

請參考圖1到圖3，第一調和隔離層113可設置在第一隔離層107-3與第二隔離層107-5之間。第一調和隔離層113可由與第一隔離層107-3相同的一材料所製，但並不以此為限。第一連接夾層115可設置在第一調和隔離層113中，並電性耦接到設置在第二隔離層107-5中的其中一個第一導電特徵109以及設置在第一隔離層107-3中的其中一個第一導電特徵109。第一連接夾層115可由與複數個第一導電特徵109相同的一材料所製，但並不以此為限。

請參考圖1到圖3，複數個第一調和層117可設置在第一調和隔離層113中。複數個第一調和層117僅設置一些位置中，而該些位置係被設置在第二隔離層107-5中之複數個第一導電特徵109與設置在第一隔離層107-3中之複數個第一導電特徵109所重疊。複數個第一調和層117的寬度可小於設置在第二隔離層107-5中的複數個第一導電特徵109之寬度。複數個第一調和層117的寬度可小於設置在第一隔離層107-3中的複數個第一導電特徵109之寬度。

複數個第一調和層117可由一能量可移除材料所製。複數個第一調和層117可具有一骨架(skeleton)以及複數個空的空間，而該等空的空間設置在骨架之間。複數個空的空間可相互連接，並充填有空氣。舉例來說，骨架可包含氧化矽、低介電常數材料或甲基矽酸鹽(methylsilsesquioxane)。每一第一調和層117可具有一孔隙率(porosity)，介於25%到100%之間。應當理解，當孔隙率為100%時，其係指第一調和層117僅具有空的空間，且複數個第一調和層117可當成是氣隙。在一些實施例中，複數個第一調和層117的孔隙率可介於45%到95%之間。

複數個第一調和層117之複數個空的空間可充填有空氣。結果，舉例來說，複數個第一調和層117的一介電常數可甚低於由氧化矽所製的一層之一介電常數。因此，複數個第一調和層117可大大地降低在重疊的該等第一導電特徵109之間的寄生電容(parasitic capacitance)。意即，第一調和結構111可大大地減輕在由第一半導體結構100所產生的電子訊號與施加到第一半導體結構100的電子訊號之間的一干擾效應(interference effect)。

能量可移除材料可包含一材料，例如一熱可分解材料、一光可分解材料、一電子束可分解材料或其組合。舉例來說，能量可移除材料可包括一基礎材料以及一可分解成孔劑材料(decomposable porogen material)，而該可分解成孔劑材料係在暴露在一能量源時而被犧牲地移除。

在一些實施例中，複數個第一調和層117可設置在一些位置中，該些位置係被複數個第一導電特徵109所重疊，並可設置在其他的位置中，而該些其他的位置係未被複數個第一導電特徵109所重疊。

在一些實施例中，第二隔離層107-5可相對第一隔離層107-3設置，且一隔離層可插置在第二隔離層107-5與第一隔離層107-3之間。意即，第一調和結構11並未設置在第二隔離層107-5與第一隔離層107-3之間。結果，重疊的該等第一導電特徵109之寄生電容可以較大。

請參考圖1到圖3，複數個第一多孔介電層301可設置在複數個第一調和層117的側壁與下表面上。換言之，複數個第一多孔介電層301可設置在第一調和隔離層113與複數個第一調和層117之間，以及位在複數個第一調和層117與設置在第一隔離層107-3中的複數個第一導電特徵109之間。在一些實施例中，複數個第一多孔介電層301的一介電常數可小於2.5。

請參考圖1，第二半導體結構400可與第一半導體結構100相對設置，且連接結構200插置在第二半導體結構400與第一半導體結構100之間。第一半導體結構100與第二半導體結構400可提供不同功能。舉例來說，第一半導體結構100可提供一邏輯功能，且第二半導體結構400可提供一記憶體功能。在一些實施例中，第一半導體結構100與第二半導體結構400可提供相同功能。

請參考圖1，第二半導體結構400可具有類似於第一半導體結構100的一結構。第二半導體結構400可具有一第二基底401、一第二裝置元件403、一第二絕緣層405、一第二內連接結構407以及複數個第二導電特徵409。

請參考圖1，第二基底401與連接結構200可相對設置，且第二內連接結構407插置在第二基底401與連接結構200之間。第二基底401具有類似於第一基底101的一結構，但並不以此為限。第二基底401可由與第一基底101相同的材料所製，但並不以此為限。在一些實施例中，第二內連接結構407為一複合連接結構，具有一第二層間介電層407-1、一第三隔離層407-3以及一第四隔離層407-5。第二內連接結構407可具有類似於第一內連接結構107的一結構，但並不以此為限。第四隔離層407-5的一下表面可被視為第二內連接結構407的一下表面。

請參考圖1，第二裝置元件403可設置在鄰近第二層間介電層407-1的一上部處(為了清楚，在圖1中僅顯示一個第二裝置元件403)。舉例來說，第二裝置元件403可為雙極接面電晶體、金屬氧化物半導體場效電晶體、二極體、快閃記憶體、動態隨機存取記憶體、靜態隨機存取記憶體、電性可抹除可程式化唯讀記憶體、影像感測器、微機電系統、主動元件或被動元件。第二絕緣層405可設置在第二基底401中，並可具有類似於第一絕緣層105的一結構，但並不以此為限。第二絕緣層405可由與第一絕緣層105相同的一材料所製，但並不以此為限。

請參考圖1，複數個第二導電特徵409可設置在第二內連接結構407中。複數個第二導電特徵409可具有類似於複數個第一導電特徵109的結構。在一些實施例中，在一些實施例中，一些第二導電特徵409可設置在鄰近第二內連接結構407的下表面處。該些第二導電特徵409的下表面與第二內連接結構407的下表面可大致成共面。由第二內連接結構407的下表面與該些第二導電特徵409的下表面所構成的平面，係可被視為第二半導體結構400的下表面。

從頂視圖來看，設置在第四隔離層407-5中的一些第二導電特徵409以及設置在第二隔離層107-5中的一些第一導電特徵109可重疊或部分重疊。

請參考圖1，第二調和結構411可包括一第二調和隔離層413、一第二連接夾層415以及複數個第二調和層417。第二調和結構411可具有類似於第一調和結構111的一結構。第二調和隔離層413可設置在第三隔離層407-3與第四隔離層407-5之間。第二調和隔離層413可由與第一調和隔離層113相同的一材料所製，但並不以此為限。第二連接夾層415可設置在第二調和隔離層413中，且電性耦接到複數個第二導電特徵409。第二連接夾層415可由與第一連接夾層115相同的一材料所製，但並不以此為限。複數個第二調和層417可設置在第二調和隔離層413中。

複數個第二調和層417可由與複數個第一調和層117相同的一能量可移除材料所製。複數個第二調和層117可大大地降低在重疊的該等第二導電特徵409之間的寄生電容。意即，第二調和結構411可大大地減輕在由第二半導體結構400所產生的電子訊號與施加到第二半導體結構400的電子訊號之間的一干擾效應(interference effect)。

請參考圖1，複數個第三多孔介電層305可設置在複數個第二調和層417的側壁與下表面上。在一些實施例中，複數個第二多孔介電層305的一介電常數可小於2.5。

請參考圖1，連接結構200可設置在第一半導體結構100上。尤其是，連接結構200可設置在第一半導體結構100與第二半導體結構400之間。連接結構200可具有一連接隔離層201、一連接層203以及複數個第一多孔夾層205。

請參考圖1，連接隔離層201可設置在第一半導體結構100與第二半導體結構400之間。連接隔離層201可為一多層結構，包括一下隔離層201-1、一中間隔離層201-3以及一上隔離層201-5。

下隔離層201-1可設置在第一半導體結構100的上表面。下隔離層201-1的一下表面可大致與第一半導體結構100的上表面成共面。舉例來說，下隔離層201-1可為一蝕刻終止層，並可由下列材料所製：氮化矽、碳化矽、氧化矽、低介電常數(low-k)介電材料、極低介電常數材料、類似物或其組合。舉例來說，低介電常數的介電材料可為摻碳氧化物。舉例來說，極低介電常數的介電材料可為多孔摻碳氧化矽。

中間隔離層201-3可設置在下隔離層201-1上。上隔離層201-5可設置在中間隔離層201-3上。上隔離層201-5的一上表面可與第二半導體結構400的一下表面成共面。舉例來說，中間隔離層201-3與上隔離層201-5可由下列材料所製：氧化矽、氮氧化矽、氮化矽、硼矽酸鹽玻璃(borosilicate glass)、硼磷矽玻璃(borophosphosilicate glass)、磷矽酸鹽玻璃(phosphoric silicate glass)、氟化矽玻璃(fluorinated silicate glass)、低介電常數材料或其組合。中間隔離層201-3與上隔離層201-5可由不同材料所製，但並不以此為限。

請參考圖1，可設置連接層203以便穿過上隔離層201-5、中間隔離層201-3以及下隔離層201-1。連接層203可電性耦接到設置在第二隔離層107-5中的其中一個第一導電特徵109以及設置在第四隔離層407-5中的其中一個第二導電特徵409。舉例來說，複數個第一多孔夾層205可由下列材料所製：銅、鋁、鈦、鎢、鈷、類似物或其組合。

請參考圖1，複數個第一多孔夾層205可設置在連接隔離層201中。在所述的實施例中，可設置複數個第一多孔夾層205以便穿過上隔離層201-5、中間隔離層201-3以及下隔離層201-1。換言之，複數個第一多孔夾層205的厚度可相等於連接隔離層201的一厚度。在所述的實施例中，複數個第一多孔夾層205可設置在一些位置中，該些位置係被設置在第四隔離層407-5中的複數個第二導電特徵409所重疊，並可設置在一些位置中，該些位置係被設置在第二隔離層107-5中的複數個第一導電特徵109所重疊。複數個第一多孔夾層205的寬度可小於設置在第二隔離層107-5中的複數個第一導電特徵109之寬度。複數個第一多孔夾層205的寬度可小於設置在第四隔離層407-5中的複數個第二導電特徵409之寬度。

複數個第一多孔夾層205可由與複數個第一調和層117相同的一能量可移除材料所製。每一複數個第一多孔夾層205可具有一骨架以及複數個空的空間，而該等空的空間設置在骨架之間。複數個空的空間可相互連接，並充填有空氣。舉例來說，骨架可包含氧化矽、低介電常數材料或甲基矽酸鹽。每一第一多孔夾層205可具有一孔隙率(porosity)，介於25%到100%之間。應當理解，當孔隙率為100%時，其係指複數個第一多孔夾層205僅具有空的空間，且複數個第一多孔夾層205可當成是氣隙。在一些實施例中，複數個第一多孔夾層205的孔隙率可介於45%到95%之間。

複數個第一多孔夾層205之複數個空的空間可充填有空氣。結果，舉例來說，複數個第一多孔夾層205的一介電常數可甚低於由氧化矽所製的一層之一介電常數。因此，複數個第一多孔夾層205可大大地降低在重疊的該等第一導電特徵109與該等第二導電特徵409之間的寄生電容(parasitic capacitance)。意即，具有複數個第一多孔夾層205的連接結構200可大大地減輕在由第一半導體元件10A所產生的電子訊號與施加到第一半導體元件10A的電子訊號之間的一干擾效應(interference effect)。

請參考圖1，複數個第二多孔介電層303可設置在複數個第一多孔夾層205的側壁與下表面上。在一些實施例中，複數個第二多孔介電層303的一介電常數可小於2.5。

請參考圖1，貫穿基底通孔501可設置在第二基底401中，並可電性連接到其中一個第二導電特徵409或第二裝置元件403。在一些實施例中，貫穿基底通孔501可經由一些第二導電特徵409而電性連接到第一半導體結構100的其中一個第一導電特徵109。在一些實施例中，貫穿基底通孔501可經由一些第二導電特徵409而電性連接到連接層203。在一些實施例中，貫穿基底通孔501並未穿經第四隔離層407-5。在一些實施例中，貫穿基底通孔501並未佔用第二半導體結構400的多餘空間。因此，更多的第二裝置元件403可設置在第二半導體元結構400中，以及提供一更複雜功能半導體元件。舉例來說，貫穿基底通孔501可由下列材料所製：銅、鋁、鈦、類似物或其組合。

請參考圖1，下鈍化層503可設置在第二基底401上。上鈍化層505可設置在下鈍化層503上。重分布層507可設置在下鈍化層503中。可凹陷下鈍化層503的一部分以及上鈍化層505的一部分，以暴露重分布層507之一上表面的一部分。舉例來說，下鈍化層503與上鈍化層505可由下列材料所製：氮化矽、氮氧化矽、氮化氧化矽(silicon oxide nitride)、聚醯亞胺(polyimide)、聚苯并噁唑(polybenzoxazole)或其組合。下鈍化層503與上鈍化層505可由不同材料所製，但並不以此為限。重分布層507可電性連接到貫穿基底通孔501。舉例來說，重分布層507可由下列材料所製：鎢、鈦、錫、鎳、銅、金、鋁、鉑、鈷或其組合。

請參考圖1，下凸塊金屬化層509可設置在上鈍化層505與重分布層507之上表面的該部分上。導電凸塊511可設置在下凸塊金屬化層509上，並電性連接到重分布層507。舉例來說，下凸塊金屬化層509可由下列材料所製：鉻(chromium)、鎢、鈦、銅、鎳、鋁、鈀(palladium)、金、釩(vanadium)或其組合。導電凸塊511可為一銲料凸塊(solder bump)。

下凸塊金屬化層509可為一單層結構或多層的一堆疊結構。舉例來說，下凸塊金屬化層509可包括依序堆疊的一第一金屬層、一第二金屬層以及一第三金屬層。第一金屬層可當成一黏著層，用於穩定地貼合下凸塊金屬化層509到重分布層507與上鈍化層505。舉例來說，第一金屬層可包含以下至少其一：鈦、鈦鎢(titanium-tungsten)、鉻以及鋁。第二金屬層可當成一阻障層，用於避免包含在導電凸塊511中的一導電材料擴散進入重分布層507或進入上鈍化層505。第二金屬層可包含以下至少其一：銅、鎳、鉻銅(chromium-copper)以及鎳釩(nickel-vanadium)。第三金屬層可當成一晶種層(seed layer)，用於形成導電凸塊511，或是當成一潤濕層(wetting layer)，用於改善導電凸塊511的濕潤特性(wetting characteristics)。第三金屬層包含以下至少其一：鎳、銅以及鋁。

圖4到圖10為依據本揭露一些實施例中各半導體元件10B、10C、10D、10E、10F、10G、10H的剖視示意圖。

請參考圖4，在半導體元件10B中，設置複數個第一多孔夾層205，以便僅穿過上隔離層201-5與中間隔離層201-3。換言之，複數個第一多孔夾層205的厚度可小於連接隔離層201的厚度。

請參考圖5，在半導體元件10C中，複數個第一阻障層119可設置在複數個第一導電特徵109的側壁與下表面上(為了清楚，圖5僅顯示一個第一阻障層119)。複數個第二阻障層419可設置在複數個第二導電特徵409的側壁與下表面上(為了清楚，圖5僅顯示一個第二阻障層419)。舉例來說，複數個第一阻障層119以及複數個第二阻障層419可由下列材料所製：氮化鈦、氮化鉭、鈦、鉭、鈦鎢、類似物或其組合。

請參考圖6，在半導體元件10D中，複數個第一上多孔介電層307可設置在複數個第一調和層117與設置在第二隔離層107-5中的複數個第一導電特徵109之間。複數個第一上介電層307的一介電常數可小於2.5。

請參考圖7，在半導體元件10E中，複數個第二上多孔介電層309可設置在複數個第一多孔夾層203與設置在第四隔離層407-5中的複數個第二導電特徵409之間。複數個第二上多孔介電層309的一介電常數可小於2.5。

請參考圖8，在半導體元件10F中，複數個第一上多孔介電層307可設置在複數個第一調和層117與設置在第二隔離層107-5中的複數個第一導電特徵109之間。複數個第一上多孔介電層307的介電常數可小於2.5。複數個第二上多孔介電層309可設置在複數個第一多孔夾層205與設置在第四隔離層407-5中的複數個第二導電特徵409之間。複數個第二上多孔介電層309的介電常數可小於2.5。

請參考圖9，在半導體元件10G中，一第二多孔夾層209可設置在連接隔離層201與第二內連接結構407之間。尤其是，第二多孔夾層209可設置在第四隔離層407-5與上隔離層201-5之間。第二多孔夾層209可由與複數個第一多孔夾層205相同的一能量可移除材料所製。第二多孔夾層209可具有一孔隙率，係小於複數個第一多孔夾層205的孔隙率。尤其是，第二多孔夾層209的孔隙率可介於大約25%到大約50%之間。

請參考圖10，在半導體元件10H中，第二半導體結構400可具有複數個保護環513。複數個保護環513可由相互電性連接的一些第二導電特徵409所組成。複數個保護環513可為虛擬圖案(dummy patterns)。複數個保護環513可沿方向Z而穿過第二內連接結構407以及第二調和隔離層413。在複數個第二導電特徵409形成期間，複數個保護環513可促進平坦化製程。複數個保護環513亦可幫助與其他結構的一接合製程，該其他結構係例如連接結構200。再者，複數個保護環513可改善第二半導體結構400的機械強度。在一些實施例中，複數個保護環513可可由一些第二導電特徵409所構成，而該等第二導電特徵409係沿方向Z且相互分開設置。

應當理解，一元件表示成一「虛擬(dummy)」元件係意指該元件電性隔離所有的裝置元件。此外，當半導體元件在操作狀態下，將不會有外部電壓或電流施加到該元件。

請參考圖10，連接結構200可具有複數個輔助層(assistance layers)207。在一些實施例中，複數個輔助層207可分別對應設置在複數個保護環513下方，以便穿過上隔離層201-5。在一些實施例中，可設置複數個第一支撐層217以便穿過上隔離層201-5、中間隔離層201-3以及下隔離層201-1。複數個輔助層207可幫助與第二半導體結構400的一接合製程。

應當理解，「正在形成(forming)」、「已經形成(formed)」以及「形成(form)」的術語，可表示並包括任何產生(creating)、構建(building)、圖案化(patterning)、植入(implanting)或沉積(depositing)一零件(element)、一摻雜物(dopant)或一材料的方法。形成方法的例子可包括原子層沉積(atomic layer deposition)、化學氣相沉積(chemical vapor deposition)、物理氣相沉積(physical vapor deposition)、噴濺(sputtering)、旋轉塗佈(spin coating)、擴散(diffusing)、沉積(depositing)、生長(growing)、植入(implantation)、微影(photolithography)、乾蝕刻以及濕蝕刻，但並不以此為限。

圖11為依據本揭露一實施例中一種半導體元件10A之製備方法20的流程示意圖。圖12到圖26為依據本揭露一實施例中該半導體元件之製備方法的一流程的剖視示意圖。

請參考圖11及圖12到圖17，在步驟S11，可提供一第一半導體結構100。第一半導體結構100可包括一第一基底101、一第一裝置元件103、一第一絕緣結構105、一第一內連接結構107以及複數個第一導電特徵109。請參考圖12，可提供第一基底101。第一裝置元件103可形成在第一基底101上。一第一層間介電層107-1可形成在第一基底101上，並在第一裝置元件103上方。例如導電線與導電接觸點的一些第一導電特徵109可形成在第一隔離層107-3與第一層間介電層107-1中。第一裝置元件103可電性連接到複數個第一導電特徵109。

請參考圖12，一第一調和隔離層113可形成在第一隔離層107-3上。可執行一微影蝕刻(photolithography-etch)製程，以形成複數個第一開孔601在第一調和隔離層113中。一些位在第一隔離層107-3中之第一導電特徵109 的上表面之一些部分可經由複數個第一開孔601而暴露。

請參考圖13，第一多孔介電材料603的一層可形成在複數個第一開孔601中，並在第一調和隔離層113的上表面上方。第一多孔介電材料603的一介電常數可小於2.5。請參考圖14，第一能量可移除材料605的一層可形成在複數個第一開孔601中，並在第一多孔介電材料603的該層上方。第一能量可移除材料605可包括一材料，例如一熱可分解材料、一光可分解材料、一電子束可分解材料或其組合。舉例來說，第一能量可移除材料605可包括一基礎材料以及一可分解成孔劑材料，而該可分解成孔劑材料係在暴露在一能量源時而被犧牲地移除。基礎材料可包含一甲基矽酸鹽基(methylsilsesquioxane based)材料、低介電常數材料或氧化矽。可分解成孔劑材料則可包含一成孔劑有機化合物，其係提供孔隙率給能量可移除材料的基礎材料。

在一些實施例中第一能量可移除材料605可包括一相對高濃度的可分解成孔劑材料以及一相對低濃度的基礎材料，但並不以此為限。舉例來說，第一能量可移除材料605可包含大約75%或更高的可分解成孔劑材料以及大約25%或更低的基礎材料。在其他的例子中，第一能量可移除材料605可包含大約95%或更高的可分解成孔劑材料以及大約5%或更低的基礎材料。在另外的例子中，第一能量可移除材料605可包含大約100%的可分解成孔劑材料，且沒有使用基礎材料。在一些實施例中，第一能量可移除材料605可包含大約45%或更高的可分解成孔劑材料以及大約55%或更低的基礎材料。

請參考圖15，可執行例如化學機械研磨的一平坦化製程，以移除多餘材料，進而提供一大致平坦表面給接下來的處理步驟，並同時轉變第一多孔介電材料603成為複數個第一多孔介電層301。在平坦化製程之後，第一能量可移除材料605的該層可劃分成第一能量可移除材料605的多層。第一能量可移除材料605的該多層之上表面可齊平於第一調和隔離層113的上表面。

請參考圖16，一第一連接夾層115可藉由一鑲嵌製程(damascene process)而形成在第一調和隔離層113中。第一連接夾層115可電性連接到在第一隔離層107-3中的其中一個第一導電特徵109。請參考圖17，一第二隔離層107-5可形成在第一調和隔離層113上。一些第一導電特徵109可藉由另一鑲嵌製程而形成在第二隔離層107-5中。在第二隔離層107-5中的其中一個第一導電特徵107可電性連接到第一連接夾層115。

第一層間介電層107-1、第一隔離層107-3以及第二隔離層107-5一起形成第一內連接結構107。第一基底101、第一裝置元件103、第一絕緣層105、第一內連接結構107以及複數個第一導電特徵109一起形成第一半導體結構100。

請參考圖11及圖18到圖24，在步驟S13，一第一連接結構200可形成在第一半導體結構100上，且一第二半導體結構400可經由一接合製程而接合到連接結構200。連接結構200可具有一連接隔離層201、一連接層203以及複數個第一多孔夾層205。

請參考圖18，一下隔離層201-1、一中間隔離層201-3以及一上隔離層201-5可藉由化學氣相沉積而依序形成在第一半導體結構100上。可執行一微影蝕刻製程以形成複數個第二開孔607，以便穿過上隔離層201-5、中間隔離層201-3以及下隔離層201-1。一些在第二隔離層107-5中之第一導電特徵109的上表面的一些部分，可經由複數個第二開孔607而暴露。下隔離層201-1、中間隔離層201-3以及上隔離層201-5一起形成一連接隔離層201。

請參考圖19，第二多孔介電材料609的一層可形成在複數個第二開孔607中，並在上隔離層201-5的上表面上方。第二多孔介電材料609的一介電常數可小於2.5。請參考圖20，第二能量可移除材料611的一層可形成在複數個第二開孔607中，並在第二多孔介電材料609之該層上方。第二能量可移除材料611可具有類似於第一能量可移除材料605的一成分。

請參考圖21，可執行如化學機械研磨的一平坦化製程，以移除多餘材料，進而提供一大致平坦表面給接下來的處理步驟，且同時轉變第二多孔介電材料609成為複數個第二多孔介電層303。在平坦化製程之後，第二能量可移除材料611的該層可劃分成第二能量可移除材料611的多層。第二能量可移除材料611之該多層的上表面可齊平於上隔離層201-5的上表面。

請參考圖22，可藉由一鑲嵌製程而形成一連接層203以便穿過連接隔離層201。連接層203可電性連接到在第二隔離層107-5中的其中一個第一導電特徵109。

請參考圖23，可提供第二半導體結構400。第二半導體結構400可藉由類似於用來形成第一半導體結構100的一程序所形成，且第二半導體結構可具有類似於第一半導體結構100的一結構。第二半導體結構400可以一上下顛倒方式設置。一第二調和隔離層413、一第二連接夾層415、第四能量可移除材料619的多層以及複數個第三多孔介電層305，可由分別類似於用來形成第一調和隔離層113、第一連接夾層115、第一能量可移除材料605的多層以及複數個第一多孔介電層301的一程序所形成。

請參考圖24，上下顛倒的第二半導體結構400可設置在上隔離層201-5的上表面上。接合製程可包括執行一熱處理以達到在第二半導體結構400的元件與連接結構200之間的混合接合(hybrid bonding)。混合接合可包括一氧化物與氧化物接合(oxide-to-oxide bonding)以及一金屬與金屬接合(metal-to-metal bonding)。氧化物與氧化物接合可發生在上隔離層201-5與第四隔離層407-5之間的接合。金屬與金屬接合可發生在連接層203與在第四隔離層407-5中對應的一個第二導電特徵409之間的接合。接合製程的一溫度可介於大約300℃到大約450℃之間。在一些實施例中，一薄化(thinning)製程可執行在第二基底401上，而薄化製程可使用一蝕刻製程、一化學機械研磨製程或一拋光(polishing)製程，以縮減第二基底401的一厚度。

請參考圖11及圖25，在步驟S15，可執行一能量處理，以轉變第二能量可移除材料611的該層成為複數個第一多孔夾層205。同時，能量處理亦可轉變第一能量可移除材料605的多層成為複數個第一調和層117，並轉變第四能量可移除材料619的多層成為複數個第二調和層417。藉由施加能量源而可執行能量處理製程在如圖24所示的中間半導體元件上。能量源可包括熱、光或其組合。當熱被用來當作能量源時，能量處理的一溫度可介於大約800℃到大約900℃之間。當光被用來當作能量源時，可施加一紫外光(ultraviolet light)。能量處理可從第二能量可移除材料611、第一能量可移除材料605以及第四能量可移除材料619移除可分解成孔劑材料，以產生空的空間(孔洞(pores))，且基礎材料保留在原處。在一些實施例中，能量處理製程可在接合製程之前執行。在一些實施例中，能量處理製程可與接合製程同時執行，其係提供介於大約800℃到大約900℃之間的一溫度給接合製程。因此，可降低半導體元件10A的製造複雜度，且亦可降低半導體元件10A的一製造成本。

第一調和隔離層113、第一連接夾層115以及複數個第一調和層117一起形成一第一調和結構111。第二調和隔離層413、第二連接夾層415以及複數個第二調和層417一起形成一第二調和結構411。

請參考圖11及圖26，在步驟S17，一貫穿基底通孔501可形成在第二基底401中，且一下鈍化層503、一上鈍化層505、一重分布層507、一下凸塊金屬化層509以及一導電凸塊511可形成在第二基底401上。可執行一微影製程以界定出貫穿基底通孔501的位置。在微影製程之後，可執行如一非等向性乾蝕刻製程的一蝕刻製程，以形成一開孔在第二基底401中。一導電材料可藉由一沉積製程而沉積進入該開孔，該導電材料係例如銅、鋁或鈦。在沉積製程之後，可執行如化學機械研磨的一平坦化製程，以移除多餘材料，進而提供一大致平坦表面給接下來的處理步驟，且同時形成貫穿基底通孔501。

請參考圖26，下鈍化層503與上鈍化層505可依序形成在貫穿基底通孔501上。重分布層507可形成在下鈍化層503中以及在貫穿基底通孔501上。可凹陷下鈍化層503的一部分以及上鈍化層505的一部分，以形成該開孔，進而暴露重分布層507之一上表面的一部分。下凸塊金屬化層509與導電凸塊511可依序形成在該開孔中。

圖27到圖30為依據本揭露一實施例中一種半導體元件10D之製備方法的一流程的剖視示意圖。

請參考圖27，一中間半導體元件可藉由類似於如圖12到圖14所圖例的一程序進行製造。接著，可執行一回蝕製程，以移除第一能量可移除材料605之該層的一些部分，直到第一能量可移除材料605之該層的一上表面低於第一調和隔離層113之上表面為止。

請參考圖28，可形成第三多孔介電材料613的一層，以覆蓋第一多孔介電材料603的該層以及第一能量可移除材料605的該層。第三多孔介電材料613之該層的下表面可低於第一調和隔離層113的上表面。第三多孔介電材料613的一介電常數可小於2.5。請參考圖29，可執行如化學機械研磨的一平坦化製程，直到第一調和隔離層113的上表面暴露以轉變第一多孔介電材料603成為複數個第一多孔介電層301以及轉變第三多孔介電材料613成為複數個第一上多孔介電層307為止。請參考圖30，第二隔離層107-5、連接結構200、第二半導體結構400以及其他元件可藉由類似於如圖16到圖26所圖例的一程序所形成。

圖31到圖34為依據本揭露一實施例中一種半導體元件10F之製備方法的一流程的剖視示意圖。

請參考圖31，一中間半導體元件可藉由類似於如圖15到圖20所圖例的一程序進行製造。接著，可執行一回蝕製程以移除第二能量可移除材料611之該層的一些部分，直到第二能量可移除材料611之該層的一上表面低於上隔離層201-5的上表面。

請參考圖32，可形成第四多孔介電材料615的一層，以覆蓋第二能量可移除材料611的該層以及第二多孔介電材料609的該層。第四多孔介電材料615的該層之下表面可低於上隔離層201-5的上表面。第四多孔介電材料615的一介電常數可小於2.5。請參考圖33，可執行如化學機械研磨的一平坦化製程，直到上隔離層201-5的上表面暴露，以轉變第二多孔介電材料609的該層成為複數個第二多孔介電層303以及轉變第四多孔介電材料615的該層成為複數個第二上多孔介電層309為止。請參考圖34，連接層203、第二半導體結構400以及其他元件可藉由類似於如圖23到圖26所圖例的一程序所形成。

圖35到圖39為依據本揭露另一實施例中一種半導體元件10G之製備方法的一流程的剖視示意圖。

請參考圖35，一中間半導體元件可藉由類似於如圖12到圖21所圖例的一程序進行製造。第三能量可移除材料617的一層可形成在上隔離層201-5上。第三能量可移除材料617可包含大約25%到大約50%的可分解成孔劑材料，以及大約50%到大約75%的基礎材料。請參考圖36，可形成一連接層203以便穿過第三能量可移除材料617之該層以及連接隔離層201。

請參考圖37，一第二半導體結構400可經由一接合製程而接合到連接結構200。在接合製程期間，由於第三能量可移除材料617的該層之多孔特性，所以可薄化第三能量可移除材料617的該層。結果，連接層203的上表面可形成一突部(protrusion)(在圖37中以一虛線橢圓表示)。突部可避免金屬與金屬接合與上隔離層201-5或第四隔離層407-5的介電干涉。因此，可達到在第二半導體結構400與連接結構200之間的一更可靠的接合。請參考圖38，可執行類似於如突23所圖例的一能量處理，以轉變第三能量可移除材料617之該層成為一第二多孔夾層209。第二多孔夾層209的一孔隙率可介於大約25%到大約50%之間。在一些實施例中，能量處理可在接合製程之前執行。請參考圖39，其他元件可藉由類似於如圖26所圖例的一程序所形成。

由於本揭露該半導體元件的設計，第一半導體元件100與第二半導體元件400可經由連接結構200而連接在一起，以提供更複雜的功能，同時佔用較小空間。因此，可降低半導體元件的成本，並可提升半導體元件的獲利性(profitability)。此外，複數個第一調和層117與複數個第一多孔夾層205可調和在第一半導體結構100及半導體元件10A中所感應的電子訊號或施加到第一半導體結構100及半導體元件10A的電子訊號之間的一干擾效應。

雖然已詳述本揭露及其優點，然而應理解可進行各種變化、取代與替代而不脫離申請專利範圍所定義之本揭露的精神與範圍。例如，可用不同的方法實施上述的許多製程，並且以其他製程或其組合替代上述的許多製程。

再者，本申請案的範圍並不受限於說明書中所述之製程、機械、製造、物質組成物、手段、方法與步驟之特定實施例。該技藝之技術人士可自本揭露的揭示內容理解可根據本揭露而使用與本文所述之對應實施例具有相同功能或是達到實質上相同結果之現存或是未來發展之製程、機械、製造、物質組成物、手段、方法、或步驟。據此，此等製程、機械、製造、物質組成物、手段、方法、或步驟係包含於本申請案之申請專利範圍內。

10A:半導體元件 10B:半導體元件 10C:半導體元件 10D:半導體元件 10E:半導體元件 10F:半導體元件 10G:半導體元件 10H:半導體元件 100:第一半導體結構 101:第一基底 103:第一裝置元件 105:第一絕緣層 107:第一內連接結構 107-1:第一層間介電層 107-3:第一隔離層 107-5:第二隔離層 109:第一導電特徵 111:第一調和結構 113:第一調和隔離層 115:第一連接夾層 117:第一調和層 119:第一阻障層 200:連接結構 201:連接隔離層 201-1:下隔離層 201-3:中間隔離層 201-5:上隔離層 203:連接層 205:第一多孔夾層 207:輔助層 209:第二多孔夾層 217:第一支撐層 301:第一多孔介電層 303:第二多孔介電層 305:第三多孔介電層 307:第一上多孔介電層 309:第二上多孔介電層 400:第二半導體結構 401:第二基底 403:第二裝置元件 405:第二絕緣層 407:第二內連接結構 407-1:第二層間介電層 407-3:第三隔離層 407-5:第四隔離層 409:第二導電特徵 411:第二調和結構 413:第二調和隔離層 415:第二連接夾層 417:第二調和層 419:第二阻障層 501:貫穿基底通孔 503:下鈍化層 505:上鈍化層 507:重分布層 509:下凸塊金屬化層 511:導電凸塊 513:保護環 601:第一開孔 603:第一多孔介電材料 605:第一能量可移除材料 607:第二開孔 609:第二多孔介電材料 611:第二能量可移除材料 613:第三多孔介電材料 615:第四多孔介電材料 617:第三能量可移除材料 619:第四能量可移除材料 Z:方向 20:方法 S11:步驟 S13:步驟 S15:步驟 S17:步驟

參閱實施方式與申請專利範圍合併考量圖式時，可得以更全面了解本申請案之揭示內容，圖式中相同的元件符號係指相同的元件。 圖1為依據本揭露一實施例中一種半導體元件的剖視示意圖。 圖2及圖3為依據本揭露一實施例中一種半導體元件的頂視示意圖。 圖4到圖10為依據本揭露一些實施例中各半導體元件的剖視示意圖。 圖11為依據本揭露一實施例中一種半導體元件之製備方法的流程示意圖。 圖12到圖26為依據本揭露一實施例中該半導體元件之製備方法的一流程的剖視示意圖。 圖27到圖30為依據本揭露一實施例中一種半導體元件之製備方法的一流程的剖視示意圖。 圖31到圖34為依據本揭露一實施例中一種半導體元件之製備方法的一流程的剖視示意圖。 圖35到圖39為依據本揭露一實施例中一種半導體元件之製備方法的一流程的剖視示意圖。

10A:半導體元件 100:第一半導體結構 101:第一基底 103:第一裝置元件 105:第一絕緣層 107:第一內連接結構 107-1:第一層間介電層 107-3:第一隔離層 107-5:第二隔離層 109:第一導電特徵 111:第一調和結構 113:第一調和隔離層 115:第一連接夾層 117:第一調和層 200:連接結構 201:連接隔離層 201-1:下隔離層 201-3:中間隔離層 201-5:上隔離層 203:連接層 205:第一多孔夾層 301:第一多孔介電層 303:第二多孔介電層 305:第三多孔介電層 400:第二半導體結構 401:第二基底 403:第二裝置元件 405:第二絕緣層 407:第二內連接結構 407-1:第二層間介電層 407-3:第三隔離層 407-5:第四隔離層 409:第二導電特徵 411:第二調和結構 413:第二調和隔離層 415:第二連接夾層 417:第二調和層 501:貫穿基底通孔 503:下鈍化層 505:上鈍化層 507:重分布層 509:下凸塊金屬化層 511:導電凸塊 Z:方向

Claims (17)

1. 一種半導體元件，包括：一第一半導體結構，包括複數個第一導電特徵，該等導電特徵鄰近該第一半導體結構的一上表面處設置；一第二半導體結構，位在該第一半導體結構上，且包括複數個第二導電特徵，該第二導電特徵鄰近該第二半導體結構的一下表面處設置；一連接結構，位在該第一半導體結構與該第二半導體結構之間；其中，該連接結構包括一連接層以及複數個第一多孔夾層，該連接層電性耦接到該複數個第一導電特徵與該複數個第二導電特徵，該複數個第一多孔夾層位在該複數個第一導電特徵與該複數個第二導電特徵之間，其中該複數個第一多孔夾層的一孔隙率介於大約25%到大約100%之間；以及複數個多孔介電層，位在該複數個第一多孔夾層的側壁與下表面上。
2. 如請求項1所述之半導體元件，其中該連接結構包括一連接隔離層，該連接隔離層位在該第一半導體結構與該連接結構之間，其中該連接層與該複數個第一多孔夾層位在該連接隔離層中。
3. 如請求項2所述之半導體元件，該連接隔離層包括一下隔離層、一中間隔離層以及一上隔離層，該下隔離層位在該第一半導體結構的該上表面 上，該中間隔離層位在該下隔離層上，該上隔離層位在該中間隔離層上。
4. 如請求項3所述之半導體元件，其中設置該複數個第一多孔夾層以便穿過該下隔離層、該中間隔離層以及該上隔離層。
5. 如請求項3所述之半導體元件，其中該複數個第一多孔夾層具有一厚度，係小於該連接隔離層的一厚度。
6. 如請求項4所述之半導體元件，還包括一第二多孔夾層，位在該上隔離層與該第二半導體結構之間。
7. 如請求項6所述之半導體元件，其中該第二多孔夾層的一孔隙率小於該複數個第一多孔夾層的該孔隙率。
8. 如請求項7所述之半導體元件，其中該第二多孔夾層的該孔隙率介於大約25%到大約50%之間。
9. 如請求項4所述之半導體元件，其中該複數個第一多孔夾層具有一寬度，係小於該複數個第二導電特徵的寬度。
10. 如請求項9所述之半導體元件，其中該複數個第一導電特徵的寬度大於該複數個第一多孔夾層的厚度。
11. 如請求項10所述之半導體元件，其中該連接結構包括複數個輔助層，位在該連接隔離層中。
12. 如請求項11所述之半導體元件，其中該第二半導體結構包括複數個保護環，位在該複數個輔助層上。
13. 如請求項1所述之半導體元件，其中該連接結構包括一連接隔離層以及複數個輔助層，該連接隔離層位在該第一半導體結構與該連接結構之間，該複數個輔助層位在連接隔離層中，而該第二半導體結構包括複數個保護環，位在該複數個輔助層上。
14. 一種半導體元件的製備方法，包括：提供一半導體結構，該半導體結構包括複數個第一導電特徵，該等第一導電特徵形成在鄰近該第一半導體結構的一上表面處；形成一連接結構，該連接結構包括一連接隔離層、一連接層以及複數個第一多孔夾層，該連接隔離層形成在該第一半導體結構的該上表面上，該連接層形成在該連接隔離層中，該複數個第一多孔夾層形成在該複數個第一導電特徵上與該連接隔離層中；以及形成一第二半導體結構，該第二半導體結構包括複數個第二導電特徵，該等第二導電特徵形成在該複數個第一多孔夾層上；其中，該第一多孔夾層的一孔隙率介於大約25%到大約100%之間，且該連接層電性耦接到該複數個第一導電特徵與該複數個第二導電特徵； 其中形成該連接結構的該步驟還包括：形成該連接隔離層在該第一半導體結構上；形成複數個開孔在該連接隔離層中；形成能量可移除材料的一層在該複數個開孔中；執行一平坦化製程，直到該連接隔離層的一上表面暴露為止；以及執行一能量處理，以轉變能量可移除材料的該層成為該複數個第一多孔夾層；其中能量可移除材料的該層包括一基礎材料以及一可分解成孔劑材料。
15. 如請求項14所述之半導體元件的製備方法，其中該基礎材料包括甲基矽酸鹽、低介電常數材料或氧化矽。
16. 如請求項15所述之半導體元件的製備方法，其中該能量處理的一能量源為熱、光或其組合。
17. 如請求項16所述之半導體元件的製備方法，其中能量可移除材料的該層包含該可分解成孔劑材料之一部分大於能量可移除材料的該層包含該基礎材料之一部分。

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