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TWI742565B - 記憶體裝置、電子裝置以及與其相關的讀取方法 - Google Patents

記憶體裝置、電子裝置以及與其相關的讀取方法 Download PDF

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TWI742565B
TWI742565B TW109108699A TW109108699A TWI742565B TW I742565 B TWI742565 B TW I742565B TW 109108699 A TW109108699 A TW 109108699A TW 109108699 A TW109108699 A TW 109108699A TW I742565 B TWI742565 B TW I742565B
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蘇俊聯
洪碩男
洪俊雄
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旺宏電子股份有限公司
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Abstract

本發明係為一種記憶體裝置、一種電子裝置，以及與其相關的讀取方法。電子裝置包含彼此電連接的記憶體裝置與主裝置。記憶體裝置包含NAND快閃記憶體與控制邏輯。NAND快閃記憶體包含第一實體分頁，且第一實體分頁包含複數個第一擷取單位。控制邏輯電連接於NAND快閃記憶體。在第一分頁讀取期間，控制邏輯自主裝置接收與第一實體分頁對應之第一分頁位址。在第二分頁讀取期間，控制邏輯將儲存在第一擷取單位的資料分別傳送至主裝置。

Description

記憶體裝置、電子裝置以及與其相關的讀取方法
本發明是有關於一種記憶體裝置、電子裝置以及與其相關的讀取方法，且特別是有關於一種對小於NAND快閃記憶體之分頁尺寸的資料之記憶體裝置、電子裝置以及與其相關的讀取方法。
隨著可攜式裝置的大量儲存的需求，快閃記憶體的使用越來越廣泛。NAND快閃記憶體架構與NOR快閃記憶體架構在非揮發性快閃記憶體市場舉足輕重。簡言之，NAND快閃記憶體適合高容量的資料儲存，而NOR快閃記憶體較常用於儲存並執行程式碼。
隨著技術發展，勢必得將尺寸縮小化。但是，NOR快閃記憶體的尺寸的縮小化的發展遇到瓶頸，且NAND快閃記憶體的密度高於NOR快閃記憶體的密度。因此，快閃記憶體所具備之小尺寸的記憶胞特徵為一顯著優點。在物聯網(internet of things，簡稱為IoT)與人工智慧(artificial intelligence，簡稱為AI)的應用中，使用快閃記憶體儲存程式碼與資料的需求更是大幅 成長。因此，在消費與工業應用中，期能使用NAND快閃記憶體取代NOR。
NOR快閃記憶體與習用的NAND快閃記憶體的特性間，存在根本的差異。即，NOR快閃記憶體可利用隨機的方式行讀取，但是習用的NAND快閃記憶體僅能讀取連續分頁。因此，需要對NAND快閃記憶體的控制機制，特別是市面上的系統加以修改，方能提供與NOR快閃記憶體相仿的操作與使用者經驗。
本揭露係有關於一種記憶體裝置、電子裝置以及與其相關的讀取方法，可以利用擬隨機存取或小範圍存取的方式，以小於實體分頁的尺寸讀取儲存在NAND快閃記憶體的資料。
根據本發明之第一方面，提出一種電連接於主裝置的記憶體裝置。記憶體裝置包含：NAND快閃記憶體與控制邏輯。NAND快閃記憶體包含第一實體分頁，且第一實體分頁包含複數個第一擷取單位。控制邏輯電連接於NAND快閃記憶體。控制邏輯在第一分頁讀取期間，自主裝置接收與第一實體分頁對應的第一分頁位址。其中，儲存在該等第一擷取單位的資料在第二分頁讀取期間分別傳送至主裝置。
根據本發明之第二方面，提出一種電子裝置。電子裝置包含：彼此電連接的主裝置與記憶體裝置。記憶體裝置包含：NAND快閃記憶體以及一控制邏輯。NAND快閃記憶體包含：第一實體分頁，且第一實體分頁包含複數個第一擷取單位。控制邏 輯電連接於NAND快閃記憶體。控制邏輯於第一分頁讀取期間，自主裝置接收與第一實體分頁對應之第一分頁位址。其中，儲存在該等第一擷取單位的資料係於第二分頁讀取期間分別傳送至主裝置。
根據本發明之第三方面，提出一種應用於記憶體裝置的讀取方法。記憶體裝置包含控制邏輯與NAND快閃記憶體，且NAND快閃記憶體包含具有複數個第一擷取單位的第一實體分頁。讀取方法包含以下步驟：在第一分頁讀取期間，自主裝置接收與第一實體分頁對應之第一分頁位址；以及在第二分頁讀取期間，將儲存在該等第一擷取單位的資料分別傳送至主裝置。
為了對本發明之上述及其他方面有更佳的瞭解，下文特舉實施例，並配合所附圖式詳細說明如下：
10:電子裝置
11:主裝置
rd_cmd:讀取指令
&pg(q),&pg(q+1),&pg(0),&pg(1),&pg(L-1),&pg(L),&pg(M), &pg(M+1):分頁位址
13:記憶體裝置
131:控制邏輯
133:NAND快閃記憶體
DAT[q],DAT[0],DAT[1],DAT[L-1],DAT[L],DAT[M],DAT[M+1],DAT[q,1],DAT[q,2],DAT[q,3],DAT[q,4],DAT[q,5],DAT[q,6],DAT[q,7],DAT[q,8],DAT[(q+1),1],DAT[(q+1),2],DAT[(q+1),C],DAT[(q+2),1],DAT[(q+2),C],DAT[q+1000,C],DAT[m,1],DAT[m,C],DAT[r,1],DAT[r,C],DAT[n+1,1],DAT[n+1,C],DAT[q+124,1],DAT[q+124,C]:分頁資料
135:資料暫存器
137:快取暫存器
a~f,S3a,S3b,S3c,S3d,S3e,S3f,S901,S903,S905,S907:步驟
Tpg(q-1),Tpg(q),Tpg(q+1),Tpg(q+1000),Tu((q+1000),1),Tu((q+1000),C),Tpg(m),Tpg(r),Tpg(n),Tpg(q+124),Tpg(q+122),Tpg(q+123),Tpg(r):分頁讀取期間
t0,t1,t2,t3:時點
25:實體分頁
25a:擷取單位
f1,f2,f8:子步驟
CS#:晶片選擇信號
SCLK:系統時脈
SI:序列輸入信號
SO:序列輸出信號
Tpg_cmd,c:指令週期
Tpg_adr,a:位址週期
Tpg_wt,w:等待週期
Tpg_dat,d:資料週期
Tu(q,1),Tu(q,2),Tu(q,3),Tu(q,4),Tu(q,5),Tu(q,6),Tu(q,7),Tu(q,8),Tu((q+1),1),Tu((q+1),2),Tu(q,C),Tu((q+1),C),Tu((q+2),1),Tu((q+2),C),Tu(m,1),Tu(m,C),Tu((m+1),1),Tu(m+1),2),Tu((m+1),C),Tu(n,1),Tu(n,C),Tu(q+124,1),Tu(q+124,C),Tu(r,1),Tu(r,C),Tu(n+1,1),Tu(n+1,C),Tu((q+3),1),Tu((q+3),C):單位擷取期間
RET1,RET2:虛線矩形
Tu_nm:一般單位擷取模式的單位擷取期間
dmy:虛擬週期
111:主控制器
113:主記憶體
115:DMA引擎
117:快閃記憶體介面電路
P1,P2:虛線箭頭
Tpg_dft:預設分頁讀取期間
dftVal:預設數值
Tu_em:增強型單位擷取模式的單位擷取期間
第1A圖，其係具有NAND快閃記憶體之記憶體裝置的讀取操作之示意圖。
第1B圖，其係習用的NAND快閃記憶體進行分頁讀取操作之示意圖。
第2圖，其係將實體分頁區分為擷取單位之示意圖。
第3圖，其係根據本揭露之讀取方法的實施例，於記憶體裝置進行讀取操作的順序之示意圖。
第4圖，其係於執行讀取操作時，由主裝置與記憶體裝置之間的記憶體匯流排所攜帶之信號的示意圖。
第5圖，其係根據本揭露之實施例的讀取方法，讀取位於兩個連續的分頁位址之分頁資料的順序之示意圖。
第6A圖，其係記憶體裝置13自不連續分頁位址讀取資料之示意圖。
第6B圖，其係記憶體裝置依據第6A圖中的資料配置，讀取資料的操作順序之流程圖。
第7圖，其係在主裝置與記憶體裝置之間執行DMA操作之示意圖。
第8圖，其係當分頁所包含之擷取單位的數量不同之示意圖。
第9A、9B圖，其係具有不同類型之等待週期的單位擷取期間之示意圖。
第10圖，其係在不同的擷取模式中切換讀取操作，不同類型的等待週期的流程圖。
第11圖，其係舉例說明於增強型單位擷取模式下，省略指令週期的讀取操作之示意圖。
第12圖，其係於增強型單位擷取模式下，以預設大小連續讀取資料之示意圖。
第13圖，其係於增強型單位擷取模式下，在相同的分頁中讀取資料之示意圖。
第14A圖，其係於增強型單位擷取模式下，暫時停止改變晶片選擇信號CS#的邏輯位準之示意圖。
第14B圖，其係在讀取操作時，如何因應在第14A圖中的晶片選擇信號#CS的轉換而讀取分頁資料之示意圖。
請參見第1A圖，其係具有NAND快閃記憶體之記憶體裝置的讀取操作之示意圖。如圖所示，電子裝置10包含記憶體裝置13與主裝置11。電子裝置10可為，例如：手機、數位相機、筆記型電腦等。
在第1A圖中，繪式箭頭符號與具有字母“a”至“g”的圓圈。這些箭頭符號代表指令、位址或資料的傳輸路徑。具有字母“a”至“f”的圓圈用於表示指令、位址與資料的順序。首先，主裝置11分別傳送讀取指令rd_cmd與第q個分頁位址(即，&pg(q))至控制邏輯131(步驟a與步驟b)。接著，控制邏輯131傳送讀取請求至NAND快閃記憶體133(步驟c)。
自NAND快閃記憶體133，儲存在分頁位址&pg(q)的資料，即，分頁資料DAT[q]先從NAND快閃記憶體133擷取(複製)至資料暫存器135(步驟d)。接著，將資料暫存器135的內容傳送至快取暫存器137(步驟e)。一旦在快取暫存器137備妥欲讀取的分頁資料DAT[q]，主裝置11便可自快取暫存器137讀出分頁資料DAT[q]。
為便於說明，在本文中，將以符號“pg”代表分頁，以連字符號(&)表示位址，以及以大寫字母DAT和角括號表示資料。例如，將第n個實體分頁的分頁位址表示為&pg(n)，以及將儲存在第n個實體分頁的分頁資料表示為DAT[n]。
請參見第1B圖，其係習用的NAND快閃記憶體進行分頁讀取操作之示意圖。步驟(a)至(f)對應於在時點t0至時點t1的期間，擷取分頁資料DAT[q-1]的分頁讀取操作。因此，將時點t0至時點t1的期間定義為分頁讀取期間Tpg(q-1)。在分頁讀取期間Tpg(q-1)，由主裝置11載入分頁位址&pg(q-1)至控制邏輯131，並從NAND快閃記憶體133讀取分頁資料DAT[q-1]至主裝置11。
在時點t1與時點t2的期間，執行與擷取分頁資料DAT[q]之分頁讀取操作相對應的步驟(a)至步驟(f)。因此，將時點t1至時點t2之間的期間定義為分頁讀取期間Tpg(q)。在這段期間，自主裝置11載入分頁位址&pg(q)至控制邏輯131，以及自NAND快閃記憶體133讀取分頁資料DAT[q]至主裝置11。
在時點t2至時點t3的期間，執行步驟(a)至步驟(f)，該些步驟係與對分頁資料DAT[q+1]執行分頁讀取操作對應。因此，時點t2至時點t3的期間定義為分頁讀取期間Tpg(q+1)，在這段期間，自主裝置11將分頁位址&pg(q+1)載入至控制邏輯131，以及自NAND快閃記憶體133將分頁資料DAT[q+1]讀到主裝置11。
如前所述，習用的NAND快閃記憶體僅能以分頁為單位讀取，且分頁位址和與其對應之分頁資料的傳送過程係於同一個分頁讀取期間Tpg進行。即，分頁位址&pg(q-1)與分頁資料DAT[q-1]同樣在分頁讀取期間Tpg(q-1)傳送，分頁位址&pg(q)與分頁資料DAT[q]同樣在分頁讀取期間Tpg(q)傳送，且分頁位址&pg(q+1)與分頁資料DAT[q+1]同樣在分頁讀取期間Tpg(q+1)傳送。然而，因為實體分頁較大的緣故，此種讀取操作的機制不具彈性。此外，主裝置11需等待延遲期間(latency)(步驟c、d、e的執行時間)再發出讀取指令rd_cmd至控 制邏輯131，以及自控制邏輯131接收讀取資料。連帶的，與NOR快閃記憶體相較，對NAND快閃記憶體執行讀取操作的整個流程需花費較長的時間。
典型的實體分頁的大小例如，2k位元組，遠大於NOR快閃記憶體的基本存取單位。因此，需要能以較小的存取單位，自NAND快閃記憶體讀取資料。為能支援較小的存取單位，NAND快閃記憶體133的實體分頁被等份的區分為數個部分。在本文中，以“擷取單位(acquisition-unit)”一詞代表將實體分頁切分後的結果。然而，針對分頁的切分結果的命名方式可能不同。例如，分頁的切分結果可被稱為分頁、大塊(chunk)或區段(sector)等。
請參見第2圖，其係將實體分頁區分為擷取單位之示意圖。將實體分頁25區分為C個擷取單位25a。符號“C”代表預設的單位數量(C)。預設的單位數量C為正整數，且在本文中，假設C=8。為指名儲存在分頁位址&pg(q)的第c個(c=1~C)擷取單位的資料，此處以座標方式“DAT[q,c]”表示。
在表1中，以儲存在分頁位址&pg(q)的分頁資料DAT[q]的第c個擷取單位作為本文所採用之符號與縮寫的舉例。在本文中。符號“q”隨著分頁位址而改變。
Figure 109108699-A0305-02-0009-1
Figure 109108699-A0305-02-0010-2
為能支援以擷取單位的方式進行讀取操作，分頁讀取步驟進一步區分為數個子步驟。例如，在第3圖中，假設分頁讀取步驟包含8個子步驟(f1、f2、...f8)。子步驟(f1、f2、...f8)的數量取決於預設單位數量(C)。
請參見第3圖，其係根據本揭露之讀取方法的實施例，於記憶體裝置進行讀取操作的順序之示意圖。在第3圖中，假設在時點t0，被複製的分頁資料DAT[q-1]已經由資料暫存器135移至快取暫存器137。
在時點t0至時點t1的期間，同時執行與分頁資料DAT[q-1]的讀取操作相對應的步驟(f)，以及與分頁資料DAT[q]的讀取操作相對應的步驟(a)~(e)。時點t0與時點t1之間的期間定義為，用於取得分頁資料DAT[q-1]的分頁讀取期間Tpg(q-1)。
在時點t1至時點t2的期間，同時執行與分頁資料DAT[q]的讀取操作對應之步驟(f)，以及與分頁資料DAT[q+1]對應的讀取操作步驟(a)~(e)。將時點t1至時點t2的期間定義為，用於取得分頁資料DAT[q]的分頁讀取期間Tpg(q)。
在時點t2至時點t3的期間，執行與分頁資料DAT[q+1]的讀取操作對應之步驟(f)。時點t2至時點t3的期間定義為，用於取得分頁資料DAT[q+1]的分頁讀取期間Tpg(q+1)。
根據前述說明可以得知，分頁讀取期間Tpg(q-1)、Tpg(q)均與分頁資料DAT[q]的讀取操作相關。其中，在分頁讀取期間Tpg(q-1)，接收讀取指令rd_cmd與分頁位址&pg(q)，並將自NAND快閃記憶體133取得的分頁資料DAT[q]預先備妥於快取暫存器137。接著，在分頁讀取期間Tpg(q)再將分頁資料DAT[q]傳送至主裝置11。
同理，分頁期間Tpg(q)、Tpg(q+1)均與分頁資料DAT[q+1]的讀取操作相關。在分頁讀取期間Tpg(q)，接收讀取指令rd_cmd與分頁位址&pg(q+1)，並將自NAND快閃記憶體133預先取得的分頁資料DAT[q]預先備妥於快取暫存器137。接著，在分頁讀取期間Tpg(q)再將分頁資料DAT[q]傳送至主裝置11。
換言之，根據本揭露的實施例，針對一選定分頁的讀取操作，將延長為兩個分頁讀取期間Tpg。這兩個分頁讀取期間Tpg可分別視為先前分頁讀取期間與現行分頁讀取期間。
在先前分頁讀取期間，將選定分頁的分頁位址傳送至控制邏輯131，並經由資料暫存器135，將儲存於選定分頁的資料自NAND快閃記憶體133擷取至快取暫存器137。接著，在現行分頁讀取期間，自快取暫存器137中，取得所儲存之選定分頁的資料，將其經由控制邏輯131傳送至主裝置11。
此外，在現行分頁讀取期間內，從NAND快閃記憶體133擷取另一個選定分頁的分頁位址至快取暫存器137，使得在次分頁讀取期間開始前，另一選定分頁的分頁資料已備妥於快取暫存器137。換言 之，現行分頁讀取期間同時與選定分頁的資料讀取，以及另一選定分頁的位址傳送相關。
在嵌入式系統中，主裝置11與記憶體裝置13間經常使用序列周邊介面(serial peripheral interface，簡稱為SPI)作為溝通介面。接著說明基於SPI協定之NAND快閃記憶體133的讀取操作的波形。
請參見第4圖，其係於執行讀取操作時，由主裝置與記憶體裝置之間的記憶體匯流排所攜帶之信號的示意圖。在本文中，假設將實體分頁區分為8個擷取單位。同一個實體分頁上的資料的這8個擷取單位將被依序讀取。
在第4圖中，第一個波形為晶片選擇信號CS#，第二個波形為系統時脈SCLK。晶片選擇信號CS#在分頁讀取期間Tpg(q)降低至低邏輯位準。虛線矩形RET1、RET2分別代表反應讀取指令rd_cmd的不同實現方式。簡言之，虛線矩形RET1內的波形代表習用的分頁讀取操作，而虛線矩形RET2內的波形代表根據本揭露實施例的分頁讀取操作。根據本揭露之實施例的分頁讀取操作，可區別在相同實體分頁內的不同擷取單位的資料。
虛線矩形RET1所包含的第三個波形與第四個波形，分別代表記憶體裝置13的序列輸入信號SI與序列輸出信號SO。由主裝置11發出序列輸入信號SI至記憶體裝置13。另一方面，序列輸出信號SO由控制邏輯131所發出。虛線矩形RET1所示的波形代表在第1B圖的時點t1與時點t2之間，與分頁資料DAT[q]的讀取操作對應的步驟。
分頁讀取期間Tpg(q)的一開始為指令週期Tpg_cmd，接著為位址週期Tpg_adr、等待週期Tpg_wt與資料週期Tpg_dat。在指令週期Tpg_cmd傳送讀取指令rd_cmd。在位址週期Tpg_adr傳送將載入 的分頁位址。位址週期的數量取決於記憶體裝置13所包含之I/O的數量。等待週期Tpg_wt並非絕對必要，且等待週期的數量與系統時脈的速度相關。系統時脈的頻率越高時，等待週期所包含之週期的個數也越多。資料週期Tpg_dat用於傳送所讀取的分頁資料。
虛線矩形RET2所圈示的第五個波形與第六個波形，分別代表NAND快閃記憶體133的序列輸入信號SI與序列輸出信號SO，序列輸入信號SI與序列輸出信號SO可以擷取單位進行資料擷取。虛線矩形RET2所示的波形對應於在第3圖中，在時點t1與時點t2之間，讀取分頁資料DAT[q]、DAT[q+1]的步驟。
各個單位擷取期間Tu(q,1)、Tu(q,2)、...Tu(q,8)始於指令週期Tpg_cmd，其次依序為位址週期Tpg_adr、等待週期Tpg_wt與資料週期Tpg_dat。在這些圖式中，以不同的字母和網底代表單位擷取期間內的週期的類型。斜線網底與字母“c”表示指令週期Tpg_cmd；菱形網底與字母“a”表示位址週期Tpg_adr；空白網底與字母“w”表示等待週期Tpg_wt；以及，以格狀網底和字母“d”表示資料週期Tpg_dat。
在虛線矩形RET2中，單位擷取期間Tu(q,1)、Tu(q,2)~Tu(q,8)的組成，與在虛線矩形RET1中，分頁讀取期間Tpg(q)的組成相似。即，在單位擷取期間Tu(q,1)、Tu(q,2)、...Tu(q,8)與分頁讀取期間Tpg(q)，指令週期(c)、位址週期(a)、等待週期(w)，以及資料週期(d)的順序是相同的。因此，主裝置11仍可採用相容的做法，發出分頁讀取的請求。
表2彙整並比較在虛線矩形RET1、RET2中的讀取操作。在實際應用中，記憶體裝置13亦可支援分頁讀取模式(虛線矩形 RET1)、單位擷取模式(虛線矩形RET2)的其中一種，或同時支援兩者(虛線矩形RET1與虛線矩形RET2)。
Figure 109108699-A0305-02-0014-3
請參見第5圖，其係根據本揭露之實施例的讀取方法，讀取位於兩個連續的分頁位址之分頁資料的順序之示意圖。如前所述，在單位擷取期間Tu(q,1)~Tu(q,C)、Tu((q+1),1)~Tu((q+1),C)讀取分頁資料DAT[q]、DAT[q+1]，且各個單位擷取期間包含數個指令週期(c)、數個位址週期(a)、數個等待週期(w)與數個資料週期(d)。
在分頁讀取期間Tpg(q)，分頁資料DAT[q]的擷取單位分別在C個單位擷取期間Tu(q,1)~Tu(q,C)內讀取。分頁位址&pg(q+1)自主裝置11載入至控制邏輯131。儲存在分頁資料DAT[q+1]的C個擷取單位的資料，將在分頁讀取期間Tpg(q+1)內的C個單位擷取期間Tu((q+1),1)~Tu((q+1),C)被分別讀取。在此同時，自主裝置11載入所欲讀取之分頁的分頁位址至控制邏輯131。被讀取的分頁可能位於連續的分頁位址(例如，分頁位址&pg(q+2))或是位於不連續的分頁位址。
與NOR快閃記憶體相較，針對巨量資料須被連續讀取的應用，使用NAND快閃記憶體能使整體的讀取速度更有效率。此類應用至少包含兩類情況，即，程式碼載入操作與DMA操作。
對程式碼的載入操作而言，儲存在快閃記憶體的程式需要被複製到主記憶體(SRAM或DRAM)的空間。換言之，程式碼載入操作為，持續地自儲存於快閃記憶體的特定空間讀取資料至主記憶體。當系統(包含主裝置11與記憶體裝置13)上電時，執行程式碼載入操作。一旦系統的電源開啟，儲存在預設初始位址&pg(預設)的程式碼開始被複製到主記憶體。第6A、6B圖為程式碼載入的舉例。
對DMA操作而言，主裝置11預先獲知所欲擷取之資料的分頁位址與長度，無論儲存位置是否連續。由於與資料的位置相關的資訊已事先獲得，可應用前述的讀取操作。第7圖所示為執行DMA操作之電子裝置的方塊圖。
請參見第6A圖，其係記憶體裝置13自不連續分頁位址讀取資料之示意圖。在記憶體映射的左側繪式數個箭頭。直線箭頭代表連續的分頁位址，且曲線箭頭代表不連續的分頁位址。此處假設分頁位址&pg(0)~&pg(L)彼此連續、分頁位址&pg(L)、&pg(M)彼此不連續，且分頁位址&pg(M)~&pg(M+1)彼此連續。
請參見第6B圖，其係記憶體裝置依據第6A圖中的資料配置，讀取資料的操作順序之流程圖。請同時參見第6A、6B圖。
首先，當記憶體裝置13上電時，隨即載入預設初始分頁位址&pg(預設)(例如，0x00)(步驟S3a)。因此，當主裝置11開始發出讀取指令rd_cmd時，快取暫存器137已暗中備妥分頁資料DAT[預設]。分頁位址&pg(0)僅為預設初始分頁位址的舉例。
若未定義預設初始分頁位址&pg(預設)時，須在擷取分頁資料DAT[初始分頁]前，利用系統上電後的第一個分頁讀取期間傳送分頁位址&pg(初始分頁)。因此，在分頁資料DAT[初始分頁]備妥可用之前，主裝置11需等待一個分頁讀取期間。也就是說，若未預先決定預設初始分頁位址&pg(預設)時，主裝置11無法在系統上電後的第一個分頁讀取期間正確地接收資料。
接著，將分頁資料DAT[預設]傳送至主裝置11，且在相同的分頁讀取期間Tpg，從主裝置11接收分頁位址&pg(1)。由主裝置11接收並由控制邏輯131擷取的分頁位址&pg(1)包含完整的位址(步驟S3b)。
其後，在同一個分頁讀取期間Tpg內，讀取分頁資料DAT[1]，以及載入分頁位址&pg(2)(步驟S3c)。類似的操作將重複執行，直到同時讀取分頁資料DAT[L-1]，以及載入分頁位址&pg(L)的分頁讀取期間Tpg(步驟S3d)。
儘管分頁位址&pg(L)與分頁位址&pg(M)並不連續，控制邏輯131仍可預先自主裝置11接收並萃取出分頁位址&pg(M)。因此，分頁資料DAT[L]的讀取以及分頁位址&pg(M)的載入，將在同一個分頁讀取期間Tpg進行(步驟S3e)。再者，分頁資料DAT[M]的讀取以及分頁位址&pg(M+1)的載入，將在同一個分頁讀取期間Tpg進行(步驟S3f)。如第6A、6B圖所述，無論讀取資料的儲存位置是否連續，均可根據本揭露的實施例而連續執行讀取操作。
請參見第7圖，其係在主裝置與記憶體裝置之間執行DMA操作之示意圖。主裝置11包含內部匯流排、主控制器111、主記憶體113、DMA引擎115，以及快閃記憶體介面電路117。內部匯流排 用於在主控制器111、主記憶體113、DMA引擎與快閃記憶體介面電路117之間傳送指令與資料。控制邏輯131電連接於主裝置11、資料暫存器135、快取暫存器137，以及NAND快閃記憶體133。
主控制器111提供資料儲存資訊，例如位置以及所欲傳送之資料的長度控制邏輯131。如虛線箭頭P1所示，資料儲存資訊經由DMA引擎115與快閃記憶體介面電路117傳送。虛線箭頭P2代表擷取的DMA資料如何自記憶體裝置13傳送至主裝置11的傳送路徑。一旦DMA資料被複製至主記憶體113，主控制器111可經由內部匯流排存取DMA資料。
除初始位址無法經由預設而預先得知外，DMA操作的記憶體映射與讀取流程大致與程式碼載入的記憶體映射與讀取流程相似。由於DMA操作的記憶體映射與執行流程均與第6A、6B圖相似，為節省篇幅，此處不詳述關於DMA操作的記憶體映射與執行流程。
程式碼載入應用與DMA操作運用的共同處為，讀取資料的資料量相當大，且可預先得知所欲讀取資料的分頁位址。只要主控制器111知道資料所儲存的位址，主裝置11便可正確的擷取讀取資料，無論讀取資料存放的分頁位址是否連續。
請參見第8圖，其係當分頁所包含之擷取單位的數量不同之示意圖。儘管，頁讀取期間被預設為，等於8個單位擷取期間(Tpg_dft=Tc*8)。但主裝置11所擷取之資料的長度並非絕對為8個擷取單位的整數倍。因此，分頁讀取期間實際包含之擷取單位的數量可能不等於“8”。第8圖所示的虛線矩形RET3、RET4、RET5分別假設分頁讀取期間Tpg(q)具有8個單位擷取期間、9個單位擷取期間，以及2個單位擷取期間的情形。
在虛線矩形RET3中，說明兩個連續的分頁資料DAT[q]、DAT[q+1]的分頁讀取操作。在虛線矩形RET3中，分頁讀取期間Tpg(q)、Tpg(q+1)的長度等於預設分頁讀取期間Tpg_dft。在分頁讀取期間Tpg(q)的8個單位擷取期間內，分別讀取現行分頁資料DAT[q]的8個擷取單位，並同時載入次分頁位址&(q+1)。在分頁讀取期間Tpg(q+1)的8個單位擷取期間內，分別讀取儲存在現行分頁資料DAT[q+1]的8個擷取單位中的資料DAT[q,1]~DAT[q,C]，並同時載入次分頁位址&pg(q+2)。
接著說明虛線矩形RET4所示之，對連續的分頁資料DAT[q]、DAT[q+1]進行的分頁讀取操作。假設虛線矩形RET4代表分頁讀取期間Tpg(q)包含9個單位擷取期間，其長度較預設分頁讀取期間Tpg_dft長。其中，假設分頁讀取期間Tpg(q+1)的長度等於預設分頁讀取期間Tpg_dft的長度。
在分頁讀取期間Tpg(q)的前8個單位擷取期間，以擷取單位分別讀取現行分頁資料DAT[q]的8個擷取單位中的資料DAT[q,1]~DAT[q,C]。在分頁讀取期間Tpg(q)的第9個單位擷取期間開始之前，現行分頁資料DAT[q]的8個擷取單位中的資料DAT[q,1]~DAT[q,C]均已被讀取。因此，在分頁讀取期間Tpg(q)的第9個單位擷取期間，可用於讀取分頁資料DAT[q]的8個擷取單位中的任何一個(DAT[q,c]，其中c=1~C)。換言之，分頁資料DAT[q]的8個擷取單位中的資料DAT[q,1]~DAT[q,C]可能被重複選取並傳送。請留意，儲存在同一個分頁資料DAT[q]的8個擷取單位的資料可依序或隨機傳送。此外，在分頁讀取期間Tpg(q)，自主裝置11載入次分頁位址&pg(q+1)至控制邏 輯131。在分頁讀取期間Tpg(q+1)，現行分頁資料DAT[q+1]分別在8個單位擷取期間內讀取，以及載入次分頁位址&pg(q+2)。
接著說明在虛線矩形RET5中，三個連續的分頁資料DAT[q]、DAT[q+1]、DAT[q+2]的分頁讀取操作。假設虛線矩形RET5的分頁讀取期間Tpg(q)僅包含2個單位擷取期間。很明顯地，分頁讀取期間Tpg(q)較預設分頁讀取期間Tpg_dft短。另一方面，分頁讀取期間Tpg(q+1)、Tpg(q+2)等於預設分頁讀取期間Tpg_dft。
在分頁讀取期間Tpg(q)，讀取現行分頁資料DAT[q]。然而，現行分頁位址&pg(q)的儲存空間並未完全被使用。相反的，儲存在分頁位址&pg(q)中的資料，僅有兩個擷取單位的資料被讀出。換言之，在分頁位址&pg(q)的8個擷取單位中，有6個為閒置/未使用而未讀出。此種情況可能存在，因為所需讀取資料的總數量可能不是分頁大小的整數倍。同樣的，在分頁讀取期間Tpg(q)，次分頁位址&pg(q+1)將自主裝置11傳送至控制邏輯131。
然而，因為分頁讀取期間Tpg(q)遠較預設分頁讀取期間Tpg_dft更短，在分頁讀取期間Tpg(q)結束時，尚無法完成次分頁位址&pg(q+1)的傳送。連帶的，控制邏輯131無法獲知應至何處取得分頁資料DAT[q+1]。也就是說，當分頁讀取期間Tpg(q+1)開始時，現行分頁資料DAT[q+1]尚未於快取暫存器137備妥，且控制邏輯131無法傳送正確的分頁資料DAT[q+1]至主裝置11。
在分頁讀取期間Tpg(q+1)，自主裝置11載入分頁位址&pg(q+2)至控制邏輯131，但分頁資料DAT[q+1]尚未正確地/完整地儲存/緩衝於快取暫存器137。如此一來，控制邏輯131可傳輸預設數值dftVal(例如，dftVal=0x55)至主裝置11，藉以通知讀取資料為“未知 (unknown)”。或者，控制邏輯131可隨機傳送從快取暫存器137取得的的隨機數值。
在分頁讀取期間Tpg(q+2)，載入分頁位址&pg(q+3)，且自快取暫存器137正確地將分頁資料DAT[q+2]傳送至主裝置11。
以上的舉例主要針對記憶體裝置13改變。在某些應用中，亦可修改控制邏輯131與主控制器111之間的傳輸協定，進而加速讀取操作。根據本揭露的實施例，可利用一個或多個等待週期(w)建立主控制器111與控制邏輯131之間的特殊協定。
請參見第9A、9B圖，其係具有不同類型之等待週期的單位擷取期間之示意圖。在第9A圖中，等待週期僅(w)包含不被使用或無特定功能之虛擬週期(dmy)。在一般單位擷取模式，大多數的單位擷取期間的組成與第9A圖類似。
在第9B圖中，等待週期(w)的一部分為設定週期(set)，一部分為虛擬週期(dmy)。設定週期(set)用於代表主裝置準備進入及/或離開增強型單位擷取模式。可針對設定週期(set)所夾帶之不同的設定值，定義不同型態的增強型單位擷取模式。在一般單位擷取模式下，以及在增強型單位擷取模式下，部分的單位擷取期間具有與第9B圖類似的組成。具有與第9B圖相似組成之單位擷取期間可表示為Tset。
請參見第10圖，其係在不同的擷取模式中切換讀取操作，不同類型的等待週期的流程圖。首先，在一般單位擷取模式執行讀取操作(步驟S901)。一般單位擷取模式的單位擷取期間表示為Tu_nm。接著，控制邏輯131檢查等待週期(w)的初始週期是否包含設定週期(set)，用以確認是主裝置11是否欲進入增強型單位擷取模式(步驟S903)。若等待週期(w)不包含設定週期(set)，便重複執行步驟S901。 若步驟S903的判斷結果為肯定，讀取操作離開一般單位擷取模式，且開始在增強型單位擷取模式下執行讀取操作(步驟S905)。增強型單位擷取模式的單位擷取期間表示為Tu_em。在增強型單位擷取模式中，主裝置11與控制邏輯131根據彼此間的預設協定而互相溝通。在預設協定中，單位擷取期間的一部份週期省略而加速讀取操作。其後，控制邏輯131分別確認增強型單位擷取模式是否終止(步驟S907)。若步驟S907的判斷結果為否定，維持在增強型單位擷取模式進行讀取操作，並重複執行步驟S905。否則，讀取操作將離開增強型單位擷取模式並再度執行步驟S901。
實際應用時，增強型單位擷取模式所採用的預設協定可能不同。第11、12、13、14A、14B圖舉例說明增強型單位擷取模式可用於提升讀取操作速度的預設協定。
請參見第11圖，其係舉例說明於增強型單位擷取模式下，省略指令週期的讀取操作之示意圖。此處繪式分頁讀取期間Tpg(q)、Tpg(q+1)、Tpg(q+2)、Tpg(m)、Tpg(m+1)。在第11圖中，假設分頁位址&pg(q)、&pg(q+1)、&pg(q+2)彼此為連續，分頁位址&pg(m)、&pg(m+1)彼此為連續，且分頁位址&pg(q+2)、&pg(m)彼此不為連續。
分頁讀取期間Tpg(q)、Tpg(q+1)、Tpg(q+2)、Tpg(m)、Tpg(m+1)各自包含C個單位擷取期間Tu。例如，分頁讀取期間Tpg(q)包含單位擷取期間Tu(q,1)、Tu(q,2)...Tu(q,C)。分頁讀取期間Tpg(q+1)、Tpg(q+2)、Tpg(m)、Tpg(m+1)的組成相似，故省略其細節。
在分頁讀取期間Tpg(q)，單位擷取期間Tu(q,1)內的等待週期(w)包含設定週期(set)與虛擬週期(dmy)。根據單位擷取期間Tu(q,1)的設定週期(set)，控制邏輯131得知主裝置11將開始進入增強型單位擷取模式。
自分頁讀取期間Tpg(q)的單位擷取期間Tu(q,2)至分頁讀取期間Tpg(m)的最後一個單位擷取期間Tu(m,C)之間的期間，主裝置11停止將讀取指令rd_cmd傳送至控制邏輯131。在增強型單位擷取模式下，單位擷取期間Tu_em的位址週期(a)、等待週期(w)與資料週期(d)以粗線表示。在增強型單位擷取模式下，由於單位擷取期間Tu_em並未重複傳送讀取指令rd_cmd，單位擷取期間Tu_em的長度可以較短，並可較快速的執行讀取操作。
在分頁讀取期間Tpg(m+1)，單位擷取期間Tu(m+1,1)內的等待週期包含設定週期(set)與虛擬週期(dmy)。根據單位擷取期間Tu(m+1,1)的設定週期(set)，控制邏輯131獲知主裝置11將停止增強型單位擷取模式。因此，單位擷取期間Tu(m+1,1)結束時，回到一般單位擷取模式下的讀取操作。單位擷取期間Tu(m+1,2)~Tu(m+1,C)包含指令週期(c)、位址週期(a)、等待週期(w)與資料週期(d)。
在增強型單位擷取模式下，對分頁pg(q+1)、pg(q+2)、pg(m)執行讀取操作時，分別在分頁讀取期間Tpg(q)、Tpg(q+1)、Tpg(q+2)接收分頁位址&pg(q+1)、&pg(q+2)、&Tpg(m)。即，預先在實際接收分頁資料DAT[q+1]、DAT[q+2]、DAT[m]之分頁讀取期間前的分頁讀取期間接收。因此，根據第11圖，在增強型單位擷取模式中，控制邏輯131可對連續及/或不連續位址的分頁執行讀取操作。
在主裝置11與控制邏輯131之間的協定並不受限制。在某些應用中，利用等待週期(w)攜帶的資訊，可用於通知控制邏輯131關於增強型單位擷取模式的長度(期間)。例如，在增強型單位擷取模式中，利用設定週期(set)攜帶預設碼，用於代表應於接下來的期間讀取具有預設大小的讀取資料。預設大小為分頁的整數倍。在讀取預設大小的資料後，主裝置11與控制邏輯131之間的讀取操作自動回復至一般單位擷取模式。
請參見第12圖，其係於增強型單位擷取模式下，以預設大小連續讀取資料之示意圖。此處繪式分頁讀取期間Tpg(q)、Tpg(q+1)、Tpg(q+2)、Tpg(q+1000)、Tpg(m)、Tpg(r)。在第12圖中，假設預設大小為1,000個分頁、分頁位址&pg(q)~&pg(q+1000)彼此為連續，且分頁位址&pg(q+1000)、&pg(m)、Tpg(r)為彼此連續。
在分頁讀取期間Tpg(q)，僅單位擷取期間Tu(q,1)包含等待週期(w)，且該等待週期係包含設定週期(set)與虛擬週期(dmy)。其他的單位擷取期間Tu(q,2)~Tu(q,C)均僅包含資料週期(d)。根據單位擷取期間Tu(q,1)的設定週期(set)，可定義特定的設定碼，用以代表將連續讀取的資料量的預設大小(連續分頁的數量)。藉由讀取預設碼，控制邏輯131得知增強型單位擷取模式將維持1,000個分頁讀取期間Tpg。
待所預設之大小的資料(儲存在分頁位址&q至&(q+1000)的資料)讀取後，讀取操作自動離開增強型單位擷取模式並進入一般單位擷取模式。如第12圖所示，當分頁(q+1000)的資料全部被讀取後，分頁讀取期間Tpg(m)開始。在分頁讀取期間Tpg(m)，主裝 置11傳送讀取指令rd_cmd、分頁位址與等待週期(w)至控制邏輯131，且控制邏輯131提供讀取資料予主裝置11。
由於控制邏輯131在增強型單位擷取模式下，並未傳輸分頁位址的緣故，需在增強型單位擷取模式剛開始時，預先將在分頁讀取期間Tpg(q+1000)過後，將讀取之第一個分頁位址傳送至控制邏輯131。如第12圖所示，在分頁讀取期間Tpg(q)的位址週期(a)傳送分頁位址&pg(m)。因此，在讀取分頁位址&pg(q+1000)所儲存之資料後，控制邏輯131可以持續自分頁pg(m)取得資料，無須中斷分頁讀取操作。
另一方面，若分頁讀取期間Tpg(q)的位址週期(a)並未夾帶分頁位址&pg(m)，控制邏輯131便無法持續自分頁位址&pg(m)取得資料。連帶的，在增強型單位擷取模式結束後的第一個分頁讀取期間所接收的資料必須被忽略。
在第12圖中，控制邏輯131先在一般單位擷取模式進行分頁讀取操作。在分頁讀取期間Tpg(m)的位址週期(a)，傳送分頁位址&pg(r)。如前所述，在一般單位擷取模式所讀取的分頁位址&pg(m)、&pg(r)彼此可能連續位址或不連續。在分頁讀取期間Tpg(m)的資料週期中，隨著是否在分頁讀取期間Tpg(q)的位址週期傳送分頁位址&pg(m)的不同，分頁pg(m)的分頁資料可能順利被讀取或無法順利被讀取。
在某些應用中，預設大小為一個固定值。該固定值為預設，且主裝置11與控制邏輯131皆預先得知該固定值。每次只要讀取操作進入增強型單位擷取模式，控制邏輯131便根據該固定值而連續讀取一定數量的資料。在第13圖中，舉例說明在增強型單位擷取模式中，以固定值代表所讀取之分頁資料。
請參見第13圖，其係於增強型單位擷取模式下，在相同的分頁中讀取資料之示意圖。此處繪式分頁讀取期間Tpg(q)、Tpg(q+1)、Tpg(m)、Tpg(n)、Tpg(n+1)。在第13圖中，假設分頁位址&pg(q)、&pg(q+1)為連續，以及假設分頁位址&pg(n)、&pg(n+1)為連續，且分頁位址&pg(q+1)、&pg(m)、&pg(m+1)為不連續。以下簡要說明第13圖中的分頁讀取期間。
分頁讀取期間Tpg(q)的位址週期(a)用於代表在次分頁讀取期間應讀取之分頁的分頁位址。同樣的，利用分頁讀取期間Tpg(q+1)、Tpg(m)、Tpg(n)的位址週期(a)分別代表應在分頁讀取期間Tpg(m)、Tpg(n)、Tpg(n+1)讀取之分頁的分頁位址。
分頁讀取期間Tpg(q)、Tpg(q+1)、Tpg(q)的等待週期(w)包含設定週期(set)與虛擬週期(dmy)。分頁讀取期間Tpg(q)的設定週期(set)代表在增強型單位擷取模式下，資料週期(d)將在相同的分頁讀取期間Tpg(q)讀取資料，且之後的單位擷取期間Tu(q,2)~Tu(q,C)均不含指令週期(c)、位址週期(a)與等待週期(w)。換言之，在分頁讀取期間Tpg(q)，僅單位擷取期間Tu(q,1)包含指令週期(c)、位址週期(a)、等待週期(w)，以及資料週期(d)。分頁讀取期間Tpg(q)的位址週期代表在次分頁讀取期間所讀取之資料的位址。即，分頁讀取期間Tpg(q+1)。
同樣的，在分頁讀取期間Tpg(q+1)，僅單位擷取期間Tu(q+1,1)包含指令週期(c)、位址週期(a)、等待週期(w)與資料週期(d)，而其他的單位擷取期間Tu(q+1,2)~Tu(q+1,C)僅包含資料週期(d)。由於分頁讀取期間Tpg(q+1)的位址週期(a)代表在次分頁讀取期間將讀取儲存在分頁位址&pg(m)的資料。即，分頁讀取期間Tpg(m)。在 增強型單位擷取模式中，將讀取之次分頁位址(&pg(m))與所讀取之現行分頁位址(&pg(q+1))可為不連續。
在分頁讀取期間Tpg(m)，僅有單位擷取期間Tu(m,1)包含指令週期(c)、位址週期(a)、等待週期(w)以及資料週期(d)。另一方面，單位擷取期間Tu(m,2)~Tu(m,C)均僅包含資料週期(d)。分頁讀取期間Tpg(m)內的位址週期(a)代表在次分頁讀取期間，將讀取之儲存在分頁位址&pg(n)的資料。即，分頁讀取期間Tpg(n)。
請留意，由於在增強型單位擷取模式執行讀取操作時，資料是以分頁的方式讀取。因此，如第13圖所示，控制邏輯131可輕易在增強型單位擷取模式與一般單位擷取模式之間切換。分頁讀取期間Tpg(n)、Tpg(n+1)的等待週期僅包含虛擬週期(dmy)。因此，讀取操作自分頁讀取期間Tpg(m)離開增強型單位擷取模式。在分頁讀取期間Tpg(n)、Tpg(n+1)，單位擷取期間Tu(n,1)~Tu(n,C)均包含指令週期(c)、位址週期(a)、等待週期(w)，以及資料週期(d)。
如第13圖所示，因為(C-1)個單位擷取期間不包含指令週期(c)、位址週期(a)與等待週期(w)的緣故，在增強型單位擷取模式下的分頁讀取期間Tpg(q)、Tpg(q+1)、Tpg(m)的長度，較一般單位擷取模式下的分頁讀取期間Tpg(n)、Tpg(n+1)短。因此，如第13圖所示，可加速每一個分頁的讀取操作。
在第11、12、13圖中，藉由設定週期(set)通知控制邏輯131關於增強型單位擷取模式何時開始與結束。在某些應用中，控制邏輯131可參考硬體信號(例如，晶片選擇信號CS#)，進而切換一般單位擷取模式與增強型單位擷取模式。
請參見第14A圖，其係於增強型單位擷取模式下，暫時停止改變晶片選擇信號CS#的邏輯位準之示意圖。除了改變序列輸入信號與序列輸出信號的模式外，晶片選擇信號CS#可代表是否切換至增強型單位擷取模式。在第14A圖中，當讀取操作進入增強型單位擷取模式時，晶片選擇信號CS#上升至高邏輯位準。
在本文中，可將晶片選擇信號CS#由高邏輯位準轉換為低邏輯位準時，控制邏輯131所讀取之資料所在的分頁，定義為最後一個增強型讀取分頁。在增強型單位擷取模式結束，且最後一個在增強型單位擷取模式所讀取的分頁已經被讀取後，於緊接在增強型單位擷取模式結束後的一般單位擷取模式中，將繼續讀取與最後一個增強型讀取分頁的位址相鄰的次一個分頁。在第14A圖中，假設最後一個增強型讀取分頁為(q+123)。
第14A圖繪式單位擷取期間Tu(q,1)、Tu(q+124,1)、Tu(q+124,C)。單位擷取期間Tu(q,1)對應於儲存在分頁位址&pg(q)的資料的讀取。分頁讀取期間Tpg(q+124)代表與控制邏輯131在最後一個增強型讀取分頁的位址(例如，&pg(q+123))相鄰的次一個分頁。單位擷取期間Tu(q+124,1)、Tu(q+124,C)代表分頁讀取期間Tpg(q+124)所包含的單位擷取期間。
在單位擷取期間Tu(q,1)內的等待週期(w)包含設定週期(set)與虛擬週期(dmy)。根據單位擷取期間Tu(q,1)的設定週期(set)，控制邏輯131獲知在單位擷取期間Tu(q,1)結束後，增強型單位擷取模式將開始。也就是說，在時點t1與時點t2之間的單位擷取期間用於通知控制邏輯131增強型單位擷取模式即將開始。在時點t2後，晶片選擇信號CS#上升至高邏輯位準。在此同時，控制邏輯131可以持續以 擷取單位對連續分頁執行讀取操作。在此實施例中，假設當晶片選擇信號CS#維持在高邏輯位準時，便持續以增強型單位擷取模式執行讀取操作。
在時點t3，晶片選擇信號CS#被拉低至低邏輯位準，藉以通知控制邏輯131增強型單位擷取模式應終止。因此，於時點t3後，控制邏輯131在一般單位擷取模式下執行讀取操作。在晶片選擇信號CS#自高邏輯位準轉換至低邏輯位準後的第一個分頁讀取期間Tpg，將讀取儲存在與增強型單位擷取模式的最後一個分頁位址(例如，&pg(q+123)相連續之分頁位址(例如，&pg(q+124)的資料。例如，讀取分頁資料DAT[q+124]。因此，單位擷取期間表示為Tu(q+124,1)~Tu(q+124,C)。
請參見第14B圖，其係在讀取操作時，如何因應在第14A圖中的晶片選擇信號#CS的轉換而讀取分頁資料之示意圖。請同時參見第14A、14B圖。
此處標示分頁讀取期間Tpg(q)、Tpg(q+1)、Tpg(q+122)、Tpg(q+123)、Tpg(q+124)、Tpg(r)與時點t1、t2、t3。在第14B圖中，假設分頁位址&pg(q)~&pg(q+124)為連續，且分頁位址&pg(q+124)、&pg(r)為不連續。在第14B圖中，時點t1、t2、t3與第14A圖的時點t1、t2、t3對應。
分頁讀取期間Tpg(q)、Tpg(q+1)、Tpg(q+122)、Tpg(q+123)、Tpg(q+124)、Tpg(r)均包含C個單位擷取期間。例如，分頁讀取期間Tpg(q)包含單位擷取期間Tu(q,1)、Tu(q,2)...Tu(q,C)。分頁讀取期間Tpg(q+1)、Tpg(q+2)、Tpg(q+3)、Tpg(r)、Tpg(r+1)的組成與細節不再說明。
分頁讀取期間Tpg(q)中的單位擷取期間Tu(q,1)的等待週期包含設定週期(set)與虛擬週期(dmy)。根據單位擷取期間Tu(q,1)的設定週期，控制邏輯131可以得知主裝置11即將進入增強型單位擷取模式。
分頁讀取期間Tpg(q)中的單位擷取期間Tu(q,2)至分頁讀取期間Tpg(q+123)的最後一個單位擷取期間Tu(q+123,C)的這段期間，主裝置11停止傳送指令週期(c)、位址週期(a)，以及等待週期(w)至控制邏輯131。換言之，在增強型單位擷取模式中，單位擷取期間Tu_em僅包含資料週期(d)。在增強型單位擷取模式中，以粗線表示單位擷取期間Tu_em內的資料週期(d)。很明顯地，在增強型單位擷取模式下，單位擷取期間Tu_em較短，故可更快地執行讀取操作。因為要讀取的資料的分頁位址為連續，控制邏輯131並不需要從主裝置11取得位址資訊，故可採用此種控制機制。由於增強型單位擷取模式不採用指令週期(c)、位址週期(a)與等待週期(w)，讀取操作的傳輸速度可獲得提升。
一旦主裝置11希望讀取的資料位於不連續位址時，主裝置11將晶片選擇信號CS#的電壓拉低。晶片選擇信號CS#的變化(自高邏輯位準轉換至低邏輯位準)通知控制邏輯131增強型單位擷取模式即將結束。
在第14B圖中，因為分頁位址&pg(q+123)、&pg(r)為不連續，增強型單位擷取模式將於單位擷取期間Tu(q+123)結束後暫停。如第14A圖所示，晶片選擇信號CS#在時點t3變成低邏輯位準。單位擷取期間Tu(q+1,3)結束於第14B圖的時點t3。因此，在時點t3後，讀取操作將切換至一般單位擷取模式。
其後，在分頁讀取期間Tpg(q+124)中，每一個單位擷取期間Tu(q+124,1)~Tu(q+124,C)均包含指令週期(c)、位址週期(a)、等待週期(w)，與資料週期(d)。在分頁讀取期間Tpg(q+124)，分頁資料DAT[q+124]被切分，並分別於單位擷取期間Tu(q+124,1)~Tu(q+124,C)中讀取。分頁讀取期間Tpg(q+124)用於傳送與次分頁讀取期間對應的分頁位址。單位擷取期間Tu(q+124,1)~Tu(q+124,C)的位址週期(a)用於代表次分頁位址。即，分頁位址&pg(r)。
在這個例子中，增強型單位擷取模式內的單位擷取期間(時點t2與時點t3之間的期間)不包含指令週期(c)、位址週期(a)與等待週期(w)。據此，整個用於實現讀取操作所需的期間可以縮短。第14A、14B圖所示為，針對儲存在連續的分頁位址的讀取資料而採用的增強型單位擷取模式。換言之，增強型單位擷取模式適合用於對連續的分頁位址執行讀取操作。
在本文中，說明數個增強型單位擷取模式可採用之預設協定的例子。預設協定的實現方式與細節並不限於前述舉例。
如前所述，根據本揭露之實施例的讀取操作以擷取單位進行，且主裝置11可隨機決定在NAND快閃記憶體所欲讀取之資料的分頁位址。因此，NAND快閃記憶體133可在許多情況下取代NOR快閃記憶體，進而可顯著減少記憶體裝置的電路面積與成本。
綜上所述，雖然本發明已以實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。
a,b,c,d,e:步驟
f1,f2,f8:子步驟
Tpg(q-1),Tpg(q),Tpg(q+1):分頁讀取期間
t0,t1,t2,t3:時點

Claims (13)

  1. 一種記憶體裝置，電連接於一主裝置，包含：一NAND快閃記憶體，包含：與一第一分頁位址對應的一第一實體分頁，包含複數個第一擷取單位，其中儲存在該等第一擷取單位的資料係定義為一第一分頁資料；與一第二分頁位址對應的一第二實體分頁，包含複數個第二擷取單位，其中儲存在該等第二擷取單位的資料係定義為一第二分頁資料，且該第一分頁資料與該第二分頁資料不同；以及一控制邏輯，電連接於該NAND快閃記憶體，其係分別在一第一分頁讀取期間與一第二分頁讀取期間，自該主裝置接收該第一分頁位址與該第二分頁位址，其中該第一分頁資料與該第二分頁資料係分別在該第二分頁讀取期間與一第三分頁讀取期間傳送至該主裝置。
  2. 如請求項1所述之記憶體裝置，其中，該第一實體分頁的大小等於該第二實體分頁的大小，且該等第一擷取單位的大小等於該等第二擷取單位的大小。
  3. 如請求項1所述之記憶體裝置，其中，當該第一分頁位址與該第二分頁位址連續時，該第一分頁讀取期間的長度長於或等於該第二分頁讀取期間的長度；或， 當該第一分頁位址與該第二分頁位址不連續時，該控制邏輯係於該第二分頁讀取期間自該主裝置接收該第二分頁位址，且該第一分頁讀取期間的長度等於該第二分頁讀取期間的長度。
  4. 如請求項1所述之記憶體裝置，其中，該第一分頁讀取期間係包含複數個第一單位擷取期間；該第二分頁讀取期間係包含複數個第二單位擷取期間；且該第三分頁讀取期間係包含複數個第三單位擷取期間，其中各該第二單位擷取期間係包含複數個第一資料週期，其中該等第一資料週期係用於將儲存在該第一實體分頁的資料傳送至該主裝置；以及各該第三單位擷取期間係包含複數個第二資料週期，其中該等第二資料週期係用於將儲存在該第二實體分頁的資料傳送至該主裝置。
  5. 如請求項4所述之記憶體裝置，其中，當該等第一擷取單位的數量等於該等第二單位擷取期間的數量時，儲存在各該第一擷取單位的該資料係分別於各該第二單位擷取期間內傳送；當該等第一擷取單位的數量大於該等第二單位擷取期間的數量時，在該第二分頁讀取期間，儲存在該等第一擷取單位中之至少一者的資料係傳送至該主裝置超過一次；或，當該等第一擷取單位的數量小於該等第二單位擷取期間的數量時，在該第三分頁讀取期間，儲存在該等第二擷取單位的該資料並未傳送至該主裝置。
  6. 如請求項5所述之記憶體裝置，其中在該第三分頁讀取期間，一預設數值係傳送至該主裝置；或在該第三分頁讀取期間，一隨機數值係傳送至該主裝置。
  7. 如請求項4所述之記憶體裝置，其中，各該第一單位擷取期間係包含用於代表該第一分頁位址的複數個第一位址週期；以及各該第二單位擷取期間係包含用於代表該第二分頁位址的複數個第二位址週期。
  8. 如請求項4所述之記憶體裝置，其中該等第一單位擷取期間中的至少一者係包含複數個指令週期，其中該等指令週期係代表該主裝置欲執行之一讀取指令。
  9. 如請求項4所述之記憶體裝置，其中各該第一單位擷取期間係包含複數個等待週期。
  10. 如請求項9所述之記憶體裝置，其中該等第一單位擷取期間中的一者的該等等待週期係包含至少一設定週期與至少一虛擬週期，其中該至少一設定週期係用於指定一預設數量之連續分頁的位址。
  11. 如請求項10所述之記憶體裝置，其中該等第一單位擷取期間中的一者所包含之該等等待週期係包含至少一虛擬週期。
  12. 一電子裝置，包含：一主裝置；以及 一記憶體裝置，電連接於該主裝置，包含：一NAND快閃記憶體，包含：與一第一分頁位址對應的一第一實體分頁，包含複數個第一擷取單位，其中儲存在該等第一擷取單位的資料係定義為一第一分頁資料；與一第二分頁位址對應的一第二實體分頁，包含複數個第二擷取單位，其中儲存在該等第二擷取單位的資料係定義為一第二分頁資料，且該第一分頁資料與該第二分頁資料不同；以及一控制邏輯，電連接於該NAND快閃記憶體，其係分別於一第一分頁讀取期間與一第二分頁讀取期間，自該主裝置接收該第一分頁位址與該第二分頁位址，其中該第一分頁資料與該第二分頁資料係分別於該第二分頁讀取期間與一第三分頁讀取期間傳送至該主裝置。
  13. 一種應用於一記憶體裝置的讀取方法，其中該記憶體裝置係包含一控制邏輯與一NAND快閃記憶體，且該NAND快閃記憶體係包含與一第一分頁位址對應的一第一實體分頁，以及與一第二分頁位址對應的一第二實體分頁，其中該第一實體分頁包含複數個第一擷取單位頁，該第二實體分頁包含複數個第二擷取單位，儲存在該等第一擷取單位與該等第二擷取單位的資料係分別定義為一第一分頁資料與一第二分頁資料，且該第 一分頁資料與該第二分頁資料不同，其中該讀取方法係包含以下步驟：在一第一分頁讀取期間與一第二分頁讀取期間，自一主裝置分別接收該第一分頁位址與該第二分頁位址；以及在該第二分頁讀取期間與一第三分頁讀取期間，分別將該第一分頁資料與該第二分頁資料傳送至該主裝置。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20240311014A1 (en) * 2023-03-13 2024-09-19 Macronix International Co., Ltd. Managing Read Timing in Semiconductor Devices

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201235843A (en) * 2011-02-02 2012-09-01 Micron Technology Inc Control arrangements and methods for accessing block oriented nonvolatile memory
TWI435215B (zh) * 2009-08-26 2014-04-21 Phison Electronics Corp 下達讀取指令與資料讀取方法、控制器與儲存系統
US20170075759A1 (en) * 2015-09-11 2017-03-16 Kabushiki Kaisha Toshiba Memory system
TWI640864B (zh) * 2016-07-14 2018-11-11 谷歌有限責任公司 重疊輸入輸出記憶體管理單元映射及第二層記憶體讀取之二階命令緩衝器
TWI640920B (zh) * 2017-06-30 2018-11-11 慧榮科技股份有限公司 資料儲存裝置、非揮發式記憶體操作方法及操作指令執行方法
TWI646546B (zh) * 2017-08-11 2019-01-01 慧榮科技股份有限公司 資料儲存裝置以及記憶體讀取方法

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI399645B (zh) * 2010-01-15 2013-06-21 Silicon Motion Inc 管理記憶體讀出資料之方法以及記憶裝置

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI435215B (zh) * 2009-08-26 2014-04-21 Phison Electronics Corp 下達讀取指令與資料讀取方法、控制器與儲存系統
TW201235843A (en) * 2011-02-02 2012-09-01 Micron Technology Inc Control arrangements and methods for accessing block oriented nonvolatile memory
US20170075759A1 (en) * 2015-09-11 2017-03-16 Kabushiki Kaisha Toshiba Memory system
TWI640864B (zh) * 2016-07-14 2018-11-11 谷歌有限責任公司 重疊輸入輸出記憶體管理單元映射及第二層記憶體讀取之二階命令緩衝器
TWI640920B (zh) * 2017-06-30 2018-11-11 慧榮科技股份有限公司 資料儲存裝置、非揮發式記憶體操作方法及操作指令執行方法
TWI646546B (zh) * 2017-08-11 2019-01-01 慧榮科技股份有限公司 資料儲存裝置以及記憶體讀取方法

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