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TWI741554B - 高電壓元件、高電子遷移率電晶體元件及其形成方法 - Google Patents

高電壓元件、高電子遷移率電晶體元件及其形成方法 Download PDF

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TWI741554B
TWI741554B TW109111854A TW109111854A TWI741554B TW I741554 B TWI741554 B TW I741554B TW 109111854 A TW109111854 A TW 109111854A TW 109111854 A TW109111854 A TW 109111854A TW I741554 B TWI741554 B TW I741554B
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source contact
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林明正
吳成堡
蔡俊琳
吳浩昀
蘇亮宇
王雲翔
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台灣積體電路製造股份有限公司
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Abstract

在一些實施例中，本揭露涉及一種高電壓元件，高電壓 元件包含基底，基底包括第一半導體材料。包括第二半導體材料的通道層佈置在基底上方。包括第三半導體材料的主動層佈置在通道層上方。在主動層上方的是與汲極接點間隔開的源極接點。閘極結構橫向地佈置在源極接點與汲極接點之間且佈置在主動層上方以界定高電子遷移率電晶體(HEMT)元件。在閘極結構與源極接點之間的是頂蓋結構，頂蓋結構耦接到源極接點且與閘極結構橫向間隔開。頂蓋結構和閘極結構的閘極電極包括相同材料。

Description

高電壓元件、高電子遷移率電晶體元件及其形 成方法
本發明的實施例是有關於一種高電壓元件、高電子遷移率電晶體元件及其形成方法。
現代積體晶片包括在半導體基底(例如矽)上形成的數百萬或數十億半導體元件。積體晶片(integrated chips；IC)可根據IC的應用而使用許多不同類型的電晶體元件。近年來，蜂窩式(cellular)元件和射頻(radio frequency；RF)元件越來越有市場已引起高電壓電晶體元件的使用顯著增長。舉例來說，由於高電壓電晶體元件能夠處理高崩潰電壓(breakdown voltage)(例如大於約50伏)和高頻率，因此在RF傳輸/接收鏈中的功率放大器中經常使用高電壓電晶體元件。對於以快速切換速度和低噪聲在高頻率下操作的高電壓電晶體元件，高電子遷移率電晶體(High electron mobility transistor；HEMT)元件是一種有前景的候選者。
根據本揭露的實施例，一種高電壓元件，包括基底、通道層、主動層、源極接點和汲極接點、閘極結構以及頂蓋結構。基底包括第一半導體材料。通道層包括所述基底上方的第二半導體材料。主動層包括所述通道層上方的第三半導體材料。源極接點和汲極接點位於所述主動層上方且彼此橫向間隔開。閘極結構橫向地位於所述源極接點與所述汲極接點之間且佈置在所述主動層上方以界定高電子遷移率電晶體元件，所述閘極結構包括閘極電極。頂蓋結構耦接到所述源極接點且佈置在所述閘極結構與所述源極接點之間，其中所述頂蓋結構與所述閘極結構橫向間隔開，且其中所述頂蓋結構和所述閘極電極包括相同材料。
根據本揭露的實施例，一種高電子遷移率電晶體元件，包括異質接面結構、源極區和汲極區、閘極結構以及頂蓋結構。異質接面結構佈置在半導體基底上方，所述異質接面結構包括：二元III/V族半導體層，用以作為所述高電子遷移率電晶體元件的通道層；以及三元III/V族半導體層，佈置在所述二元III/V族半導體層上方以作為主動層。源極區和汲極區佈置在所述異質接面結構上方且在第一方向上彼此間隔開，其中所述第一方向與所述半導體基底的上部表面平行。閘極結構佈置在所述異質接面結構上方且佈置在所述源極區與所述汲極區之間，其中所述閘極結構包括閘極電極，所述閘極電極包括第一材料。頂蓋結構佈置在所 述異質接面結構上方且直接接觸所述源極區和所述三元III/V族半導體層，其中所述頂蓋結構在所述第一方向上佈置在所述源極區與所述閘極結構之間，其中所述頂蓋結構與所述閘極結構間隔開，且其中所述頂蓋結構包括所述第一材料。
根據本揭露的實施例，一種形成高電子遷移率電晶體元件的方法，包括：在基底上方的異質接面結構上方沉積鈍化層；在所述鈍化層內形成源極接點和汲極接點，其中所述源極接點和所述汲極接點彼此橫向隔開且接觸所述異質接面結構；執行第一圖案化步驟以去除所述鈍化層的部分，從而在所述鈍化層中界定第一空腔和第二空腔，其中所述第一空腔橫向地位於所述源極接點與所述汲極接點之間，且其中所述第二空腔橫向地位於所述第一空腔與所述源極接點之間，且其中所述第二空腔通過所述鈍化層與所述源極接點和所述第一空腔橫向間隔開；將閘極電極材料沉積在所述鈍化層上方以及所述第一空腔和所述第二空腔中；以及執行第二圖案化步驟以由所述閘極電極材料在所述第一空腔內形成閘極結構且在所述第二空腔內形成頂蓋結構，其中所述頂蓋結構通過所述鈍化層與所述閘極結構間隔開，且其中所述頂蓋結構的上部部分直接接觸所述源極接點的側壁。
100A、200A、300、400、500、600、700、800、900A、1000、1100、1200、1300、1400、1500、1600、1700:橫截面圖
100B、200B、900B、900C:俯視圖
100C、200C:透視圖
102:基底
104:通道層
106:隔離結構
108:主動層
110:汲極接點
110f:第一側壁
110s:第二側壁
112:閘極電極
114:閘極阻擋層
116:源極接點
118:頂蓋結構
118h:水平延伸部分
118s:頂蓋區段
118v:垂直延伸部分
120:接觸通孔
122:鈍化層
124:異質接面
126:介電結構
414:阻擋材料
602:共形鈍化層
702:源極/汲極罩幕
704:汲極空腔
706:源極空腔
902:頂蓋空腔
902s:頂蓋空腔區段
904:閘極空腔
906:第一部分
908:第二部分
1002:罩幕層
1002p:部分
1202:閘極電極材料
1302:介電材料
1402:接觸空腔
1800:方法
1802、1804、1806、1808、1810:動作
d1:第一距離
L1:第一長度
L2:第二長度
w1:第一寬度
w2:第二寬度
w3:第三寬度
w4:第四寬度
w5:第五寬度
w6:第六寬度
w7:第七寬度
結合附圖閱讀以下詳細描述會最好地理解本揭露的各個方面。應注意，根據行業中的標準慣例，各種特徵並未按比例繪 製。事實上，可出於論述清楚起見而任意地增大或減小各種特徵的尺寸。
圖1A、圖1B以及圖1C示出包括沿源極接點的長度連續地延伸的頂蓋結構的高電子遷移率電晶體(HEMT)元件的一些實施例的橫截面圖、俯視圖以及透視圖。
圖2A、圖2B以及圖2C示出包括具有彼此間隔開且沿源極接點的長度延伸的多個頂蓋區段的頂蓋結構的HEMT元件的一些實施例的橫截面圖、俯視圖以及透視圖。
圖3到圖17示出形成具有接觸源極接點的頂蓋結構的HEMT元件的方法的一些實施例的橫截面圖。
圖18示出在圖3到圖17中所示出的方法的流程圖。
以下公開內容提供用於實施所提供主題的不同特徵的許多不同實施例或實例。下文描述組件和佈置的具體實例來簡化本揭露。當然，這些僅僅是實例而並非旨在作為限制。舉例來說，在以下描述中，在第二特徵上方或在第二特徵上形成第一特徵可包含第一特徵和第二特徵直接接觸地形成的實施例，且還可包含額外特徵可在第一特徵與第二特徵之間形成使得第一特徵與第二特徵可不直接接觸的實施例。另外，本揭露可在各種實例中重複附圖標記和/或字母。這種重複是出於簡單和清晰的目的，且本身並不指示所論述的各種實施例和/或配置之間的關係。
此外，為易於描述，在本文中可使用空間相關術語，如“在…下”、“在…下方”、“下部”、“在…上方”、“上部”以及類似術語，以描述如圖中所示出的一個元件或特徵與另一(一些)元件或特徵的關係。除圖中所描繪的定向之外，空間相對術語旨在涵蓋元件在使用或操作中的不同定向。設備可以其它方式定向(旋轉90度或處於其它定向)，且本文中所使用的空間相對描述詞因此可相應地作出解釋。
高電子遷移率電晶體(HEMT)元件包含異質接面(heterojunction)，所述異質接面位於具有不同帶隙的兩種材料之間的界面處且作為HEMT的通道區。舉例來說，異質接面安置在半導體基底上方且可安置在氮化鎵層與氮化鋁鎵層之間。此外，閘極電極佈置在異質接面上方且佈置在源極接點與汲極接點之間以控制HEMT的源極接點與汲極接點之間的電流流動。
在HEMT元件的操作期間，當將合適的電壓偏壓施加在閘極電極以及源極接點和汲極接點上時，電流沿異質接面流動。如果HEMT元件在增強模式或空乏(depletion)模式中操作，那麼所施加的電壓偏壓控制HEMT元件。在增強模式中，HEMT元件使用閘極到源極(gate to source)電壓來“開啟”HEMT元件(例如“接通”源極與汲極之間的電流)。因此，在增強模式中，HEMT元件在某些方面是“常開型”開關。在空乏模式中，HEMT元件使用閘極到源極電壓來“關閉”HEMT元件(例如“切斷”源極與汲極之間的電流)。因此，在空乏模式中，HEMT元件在某些方 面是“常閉型”開關。
在增強模式中，異質接面處的電流最終達到飽和電流，飽和電流是可在崩潰之前沿異質接面流動的最大電流。在高電壓應用中，在增強模式中，飽和電流可能變得過大，這在一些實施例中可能通過例如HEMT元件中的局部發熱(local heating)而導致元件故障。
在一些實施例中，本揭露涉及一種HEMT元件上的頂蓋結構，所述頂蓋結構直接接觸源極接點且包括與閘極電極相同的材料。頂蓋結構橫向地佈置在閘極電極與源極接點之間且與閘極電極間隔開。頂蓋結構根據源極接點而偏壓且使通道區處於部分空乏模式中。因此，當HEMT元件處於增強模式中時，頂蓋結構部分地空乏通道區(例如部分地“切斷”源極與汲極之間的電流)，且飽和電流減小。因此，在高電壓應用期間，具有頂蓋結構的HEMT元件具有減小的飽和電流，且元件故障得以減輕。
圖1A示出包括耦接到源極接點的頂蓋結構的HEMT元件的一些實施例的橫截面圖100A。
HEMT元件包含基底102上方的通道層104。主動層108佈置在通道層104上方。主動層108和通道層104在稱為異質接面124的界面處相接，所述異質接面124與基底102的頂部表面實質上平行或共面。在一些實施例中，通道層104包括二元III/V族半導體(例如第一III族氮化物材料，如氮化鎵或砷化鎵)，且主動層108包括三元III/V族半導體(例如第二III族氮化物材料， 如氮化鋁鎵或砷化鋁鎵)。在一些實施例中，隔離結構106包圍主動層108的外部側壁和通道層104的上部部分。源極接點116和汲極接點110佈置在主動層108上方。在一些實施例中，源極接點116和汲極接點110直接接觸主動層108。源極接點116和汲極接點110彼此橫向間隔開。橫向地位於源極接點116與汲極接點110之間的是閘極阻擋層114上方的閘極電極112。在一些實施例中，汲極接點110、源極接點116以及閘極電極112通過鈍化層122彼此間隔開。在其它實施例中，汲極接點110、源極接點116以及閘極電極112通過鈍化層122以及介電結構126彼此間隔開。嵌入於介電結構126中的接觸通孔120耦接到汲極接點110、源極接點116以及閘極電極112。
在一些實施例中，頂蓋結構118佈置在主動層108上方且耦接到源極接點116。在一些實施例中，頂蓋結構118包括水平延伸部分118h和垂直延伸部分118v。水平方向可與基底102的上部表面平行，而垂直方向可與基底102的上部表面正交，且因此與水平方向垂直。頂蓋結構118的水平延伸部分118h直接接觸源極接點116的側壁。在一些實施例中，水平延伸部分118h通過鈍化層122與主動層108間隔開。在一些實施例中，頂蓋結構118的垂直延伸部分118v的至少一下部區通過鈍化層122與源極接點116間隔開。在一些實施例中，頂蓋結構118的垂直延伸部分118v的上部區接觸頂蓋結構118的水平延伸部分118h。在一些實施例中，垂直延伸部分118v的下部表面直接接觸主動層108。因此， 在一些實施例中，頂蓋結構118類似“L”形。在此類實施例中，頂蓋結構118可因製造技術(參看圖3到圖17中的方法)而類似“L”形。
頂蓋結構118包括與閘極電極112相同的材料。舉例來說，在一些實施例中，頂蓋結構118和閘極電極112可包括氮化鈦、鎳、鎢、鈦或鉑。頂蓋結構118和閘極電極112包括與源極接點116不同的材料。舉例來說，在一些實施例中，源極接點116可包括鈦或鋁。在一些實施例中，頂蓋結構118包括第一材料，第一材料具有比主動層108更高的功函數，使得頂蓋結構118耦接到主動層108作為肖特基接點(Schottky contact)，而源極接點116包括與第一材料不同的第二材料，第二材料具有比主動層108更低的功函數，使得源極接點116耦接到主動層108作為歐姆接點(Ohmic contact)。頂蓋結構118電耦接到源極接點116以接收與源極接點116所接收的相同的電壓偏壓。通過耦接到源極接點116且通過作為肖特基接點，頂蓋結構118部分地空乏沿異質接面124的通道區，且因此，在處於增強模式中時(例如在HEMT元件“導通”時)減小HEMT元件的飽和電流。因此，頂蓋結構118在高電壓下操作時增強HEMT元件的可靠性。
圖1B示出包括耦接到源極接點的頂蓋結構的HEMT元件的一些實施例的俯視圖100B。
在一些實施例中，除了未在俯視圖100B中示出鈍化層122、介電結構126以及接觸通孔120之外，圖1B的俯視圖100B 對應於圖1A的橫截面圖100A。在一些實施例中，隔離結構106以矩形的環狀形狀連續連接且完全包圍主動層108。在一些實施例中，源極接點116與閘極電極112間隔開第四寬度W4，且汲極接點110與閘極電極112間隔開第六寬度w6。在一些實施例中，第六寬度w6大於第四寬度w4。舉例來說，在一些實施例中，第四寬度w4可在約1.1微米與約2微米之間的範圍內。舉例來說，在一些實施例中，第六寬度w6大於第四寬度w4。在一些實施例中，第六寬度w6可等於約23微米。源極接點116具有沿其長度實質上均勻的第一寬度w1。汲極接點110具有沿其長度實質上均勻的第七寬度w7。在一些實施例中，第一寬度w1和第七寬度w7相同。舉例來說，在一些實施例中，第一寬度w1和第七寬度w7可各自等於約1微米。此外，在一些實施例中，源極接點116和汲極接點110包括相同的導電材料。閘極電極112具有沿其長度實質上均勻的第五寬度w5。在一些實施例中，第五寬度w5大於第一寬度w1和第七寬度w7。舉例來說，在一些實施例中，第五寬度w5可等於約1.4微米。
頂蓋結構118具有對應於頂蓋結構118的水平延伸部分118h的寬度的第二寬度w2和對應於頂蓋結構118的垂直延伸部分118v的第三寬度w3。第二寬度和第三寬度的總和w2+w3表示從俯視圖100B觀察的頂蓋結構118的寬度且是頂蓋結構118的最大寬度，而第三寬度w3指示頂蓋結構118的最小寬度。在一些實施例中，第二寬度w2和第三寬度w3可相同。在其它實施例中，第 二寬度w2可小於或大於第三寬度w3。在一些實施例中，第二寬度和第三寬度的總和w2+w3可在約0.1微米與約1微米之間的範圍內。在其它實施例中，第三寬度w3的最小值和第二寬度w2的最小值可各自是例如至少約0.5微米。因此，相對於HEMT元件的總寬度(w1+w4+w5+w6+w7)，頂蓋結構118可總計是1微米。在一些實施例中，HEMT元件的總寬度(w1+w4+w5+w6+w7)可在約27.5微米與約28.4微米之間的範圍內。第二寬度w2和/或第三寬度w3可延伸以調整HEMT元件的所需飽和電流。
圖1C示出包括耦接到源極接點的頂蓋結構的HEMT元件的一些實施例的透視圖100C。
在一些實施例中，除了在透視圖100C中未示出鈍化層122、介電結構126以及接觸通孔120之外，圖1C的透視圖100C對應於圖1A的橫截面圖100A。透視圖100C還可對應於圖1B的俯視圖100B。在一些實施例中，源極接點116、汲極接點110以及閘極電極112與隔離結構106間隔開。舉例來說，在一些實施例中，汲極接點110的第一側壁110f和汲極接點110的第二側壁110s可直接上覆於主動層108。在其它實施例(未繪示)中，源極接點116和/或汲極接點110的至少一些部分直接上覆於隔離結構106的至少一些部分。舉例來說，在此類其它實施例中，汲極接點110的第一側壁110f可直接上覆於隔離結構106，且汲極接點110的第二側壁110s可直接上覆於主動層108。此外，在一些實施例中，隔離結構106的頂部表面實質上與主動層108的頂部 表面共面。在一些實施例中，頂蓋結構118具有實質上與源極接點116的頂部表面共面的頂部表面。源極接點116具有第一長度L1，且頂蓋結構118具有第二長度L2，其中在與圖1B中所示出的寬度的測量方向垂直的方向上測量第一長度L1和第二長度L2。在一些實施例中，頂蓋結構118沿源極接點116的第一長度L1連續延伸，使得第一長度L1和第二長度L2相等。
在一些實施例中，當HEMT元件處於增強模式中時，頂蓋結構118可將飽和電流減小超過50%。舉例來說，在一些實施例中，當存在頂蓋結構118時，當橫跨源極接點116和汲極接點110的電壓偏壓等於6伏時且當施加到汲極接點110的電壓偏壓等於20伏時，HEMT元件的飽和電流是約2安培。相反，如果將相同的前述情況應用於源極接點116、汲極接點110以及閘極電極112，但不存在頂蓋結構118，那麼HEMT元件的飽和電流是約5安培。因此，在這個實例中，頂蓋結構118的存在將HEMT元件的飽和電流減小60%。此外，在一些實施例中，在高電壓應用下，當存在頂蓋結構118時，HEMT元件可在沒有崩潰的情況下承受至多450伏的施加到汲極接點110的電壓偏壓。相反，在不存在頂蓋結構118的其它實施例中，HEMT元件在沒有崩潰的情況下僅可承受至多300伏的施加到汲極接點110的電壓偏壓。因此，頂蓋結構118的存在極大地減小HEMT元件的飽和電流，從而使得可在不導致元件故障的情況下進行高電壓應用。
圖2A示出包括耦接到源極接點的頂蓋結構的HEMT元 件的一些替代實施例的橫截面圖200A。
圖2A的橫截面圖200A包括與圖1A的橫截面圖100A相同的元件。然而，儘管與圖1A的橫截面圖100A相同，但圖2A的橫截面圖200A可對應於具有不同特徵的頂蓋結構118。
圖2B示出包括耦接到源極接點的頂蓋結構的HEMT元件的一些替代實施例的俯視圖200B。
在一些實施例中，除了未在俯視圖100B中示出鈍化層122、介電結構126以及接觸通孔120之外，圖2B的俯視圖200B對應於圖2A的橫截面圖200A。除了頂蓋結構118包括多個頂蓋區段118s之外，圖2B的俯視圖200B包括與圖1B的俯視圖100B相同的特徵。每個頂蓋區段118s與最接近的相鄰部分間隔開第一距離d1。在一些實施例中，第一距離d1的最小值可以是例如約0.5微米。在一些實施例中，從俯視圖200B觀察，頂蓋結構118的多個頂蓋區段118s覆蓋主動層108的區域比沿源極接點116的長度連續延伸且覆蓋主動層108的100%區域的圖1B的頂蓋結構118相比少約5%到約10%的區域。在一些實施例中，可增大或減小具有多個頂蓋區段118s的頂蓋結構118的第二寬度w2、第三寬度w3和/或第一距離d1以調整HEMT元件的所需飽和電流，與沿圖1B中的源極接點116的長度連續延伸的頂蓋結構118相比，這在設計可靠HEMT元件方面提供更多的靈活性。
圖2C示出包括耦接到源極接點的頂蓋結構的HEMT元件的一些實施例的透視圖200C。
在一些實施例中，除了在透視圖200C中未示出鈍化層122、介電結構126以及接觸通孔120之外，圖2C的透視圖200C對應於圖2A的橫截面圖200A。透視圖200C還可對應於圖2B的俯視圖200B。在透視圖200C中，頂蓋結構118包括9個頂蓋區段118s。應瞭解，頂蓋結構118可包括任何數目個頂蓋區段118s，且圖3C中的9個頂蓋區段118s是任意的。在一些實施例中，頂蓋區段118s的頂部表面實質上與源極接點116的頂部表面共面。每個頂蓋區段118s直接接觸且電耦接到源極接點116。因此，每個頂蓋區段118s經由耦接到源極接點116的接觸通孔(圖2A的接觸通孔120)接收與源極接點116相同的電壓偏壓。
圖3到圖17示出形成包括耦接到源極接點的頂蓋結構的HEMT元件的方法的一些實施例的橫截面圖300到橫截面圖1700。儘管相對於方法描述圖3到圖17，但應瞭解，圖3到圖17中所公開的結構不限於此類方法，而實際上可單獨作為獨立於方法的結構。
如圖3的橫截面圖300中所繪示，提供包括第一半導體材料的基底102，所述第一半導體材料具有第一摻雜類型(例如p型或n型)。在一些實施例中，基底102包括p型矽，其是廣泛可用的基底，且因此降低HEMT元件的成本。通道層104沉積在基底102上方。通道層104包括與第一半導體材料不同的第二半導體材料。包括第三半導體材料的主動層108沉積在通道層104上方。在一些實施例中，通道層104包括二元III/V族半導體，而主 動層108包括三元III/V族半導體。舉例來說，在一些實施例中，通道層104可包括氮化鎵(gallium nitride；GaN)，且主動層108可包括氮化鋁鎵(aliminum gallium nitride；AlGaN)。在其它實施例中，通道層104可包括砷化鎵(GaAs)，且主動層108可包括砷化鋁鎵(AlGaAs)。在一些實施例中，通道層104和/或主動層108可通過沉積製程(例如化學氣相沉積(chemical vapor deposition；CVD)、等離子增強式化學氣相沉積(plasma enhanced chemical vapor deposition；PE-CVD)、原子層沉積(atomic layer deposition；ALD)、物理氣相沉積(physical vapor deposition；PVD)等)形成於基底102上方。在一些實施例中，隔離結構(圖1A的隔離結構106)可形成為包圍主動層108且部分地包圍通道層104。在主動層108與通道層104之間的界面處的是異質接面124，當存在電壓偏壓時，所述異質接面可作為通道區。在某種程度上，因為通道層104的第二半導體材料具有與主動層108的第三半導體材料不同的帶隙，所以可存在異質接面124。舉例來說，氮化鋁鎵(AlGaN)具有比氮化鎵(GaN)更大的帶隙。
如圖4的橫截面圖400中所繪示，在一些實施例中，阻擋材料414可沉積在主動層108上方。在一些實施例中，阻擋材料414可包括具有第二摻雜類型(例如p型)的第二半導體材料。舉例來說，在一些實施例中，阻擋材料414可包括p摻雜氮化鎵(p-doped gallium nitride；p-GaN)。在其它實施例中，阻擋材料414可包括介電材料(例如氧化物、氮化物以及類似材料)。因此， 如同通道層104一樣，阻擋材料414可通過沉積製程(例如化學氣相沉積(CVD)、等離子增強式化學氣相沉積(PE-CVD)、原子層沉積(ALD)、物理氣相沉積(PVD)等)形成於主動層108上方。
如圖5的橫截面圖500中所繪示，可使圖4的阻擋材料414圖案化以形成閘極阻擋層114。可通過微影和蝕刻步驟來形成閘極阻擋層114。閘極阻擋層114形成於主動層108的用作閘極電極的區域上。
如圖6的橫截面圖600中所繪示，共形(conformal)鈍化層602沉積在主動層108上方。在一些實施例中，共形鈍化層602可包括氮化物或氧化物，例如氮化矽、氮氧化矽、氧化矽以及類似物。
如圖7的橫截面圖700中所繪示，源極/汲極罩幕702形成於共形鈍化層602上方。使用微影和對共形鈍化層602和源極/汲極罩幕702具有選擇性的蝕刻(例如幹式蝕刻)，使源極/汲極罩幕702和共形鈍化層602圖案化以界定源極空腔(source cavity)706和汲極空腔(drain cavity)704。源極空腔706和汲極空腔704具有由主動層108界定的底部表面。
如圖8的橫截面圖800中所繪示，源極接點116和汲極接點110分別形成於源極空腔(圖7的源極空腔706)和汲極空腔(圖7的汲極空腔704)內。在一些實施例中，源極接點116和汲極接點110可通過如下步驟來形成：將導電層沉積在源極/汲極罩 幕(圖7的源極/汲極罩幕702)上方以填充源極空腔和汲極空腔(圖7的源極空腔706、汲極空腔704)；執行平坦化製程(例如化學機械平坦化)，使得導電層與源極/汲極罩幕(圖7的源極/汲極罩幕702)共面；以及隨後去除源極/汲極罩幕(圖7的源極/汲極罩幕702)，使得剩餘的導電層能夠界定源極接點116和汲極接點110。因此，在一些實施例中，源極接點116包括與汲極接點110相同的材料。舉例來說，在一些實施例中，源極接點116和汲極接點110可包括鈦或鋁。在一些實施例中，源極接點116和汲極接點110的材料具有比主動層108的功函數小的功函數，使得源極接點116和汲極接點110作為與主動層108的歐姆接點。此外，在一些實施例中，形成源極接點116和汲極接點110可包含加熱製程，以促使源極接點116和汲極接點110的材料擴散到源層108中並增加源極接點116和汲極接點110的歐姆行為(Ohmic behavior)。在一些實施例中，源極接點116具有頂部表面，所述頂部表面位於共形鈍化層602中接觸源極接點116的區域的頂部表面上方。類似地，在一些實施例中，汲極接點110具有頂部表面，所述頂部表面位於共形鈍化層602中接觸汲極接點110的區域的頂部表面上方。在一些實施例中，源極接點116和汲極接點110的頂部表面可由於平坦化製程而實質上共面。
如圖9A的橫截面圖900A中所繪示，執行第一圖案化步驟以去除共形鈍化層(圖8的共形鈍化層602)的部分以界定頂蓋空腔902和閘極空腔904。第一圖案化步驟可通過以下步驟來執 行：沉積光阻，使用罩幕結構和微影使所述光阻圖案化，根據圖案化光阻來執行蝕刻，以及去除圖案化光阻。將罩幕結構設計成使得圖案化光阻作為罩幕以在鈍化層122中界定頂蓋空腔902和閘極空腔904。在一些實施例中，鈍化層122的第一部分906將頂蓋空腔902與源極接點116隔開，且鈍化層122的第二部分908將頂蓋空腔902與閘極空腔904隔開。在一些實施例中，閘極空腔904具有比閘極阻擋層114的寬度小的寬度。在其它實施例中，閘極空腔904可實質上與閘極阻擋層114的最外側壁對準。
圖9B中的俯視圖900B對應於圖9A的橫截面圖900A的一些實施例。如俯視圖900B中所繪示，在一些實施例中，頂蓋空腔902沿第一方向與源極接點116間隔開，其中所述第一方向與基底(圖3的基底102)的頂部表面平行。頂蓋空腔902暴露主動層108，且閘極空腔904暴露閘極阻擋層114。在一些實施例中，頂蓋空腔902沿源極接點116的長度連續延伸，其中在與第一方向垂直且與基底(圖3的基底102)的頂部表面平行的第二方向上測量源極接點116的長度。在一些實施例中，閘極空腔904與汲極接點110相比佈置為更接近源極接點116。
圖9C中的俯視圖900C對應於圖9B的俯視圖900B的一些實施例。如俯視圖900C中所繪示，在一些實施例中，頂蓋空腔902包括多個頂蓋空腔區段902s。每個頂蓋空腔區段902s在第一方向上與最接近的相鄰部分間隔開第一距離d1且在第二方向上與源極接點116間隔開。頂蓋空腔區段902s實質上沿第一方向彼此 對準。與圖9C中的包括多個頂蓋空腔區段902s的頂蓋空腔902相比，圖9B中的沿源極接點116的長度連續延伸的頂蓋空腔902可由更簡單的罩幕結構形成。
如圖10的橫截面圖1000中所繪示，罩幕層1002沉積在鈍化層122上方且沉積在頂蓋空腔(圖9A的頂蓋空腔902)和閘極空腔(圖9A的閘極空腔904)內。在一些實施例中，罩幕層1002可包括由旋轉塗布製程形成的感光材料(例如光阻)。
如圖11的橫截面圖1100中所繪示，使罩幕層1002圖案化以再次打開頂蓋空腔902和閘極空腔904。在其中罩幕層1002包括感光材料的一些實施例中，感光材料層根據光罩幕而選擇性地暴露於電磁輻射。電磁輻射改變感光材料內的暴露區的可溶性以界定可溶區。隨後通過去除可溶區使罩幕層1002(例如感光材料)顯影以界定頂蓋空腔902和閘極空腔904。在一些實施例中，使罩幕層1002圖案化，以使罩幕層1002的部分1002p保留在頂蓋空腔902與閘極空腔904之間。
如圖12的橫截面圖1200中所繪示，閘極電極材料1202沉積在罩幕層1002上方且沉積在頂蓋空腔(圖11的頂蓋空腔902)和閘極空腔(圖11的閘極空腔904)內。在一些實施例中，閘極電極材料1202可包括氮化鈦。在其它實施例中，閘極電極材料1202可包括其它導電材料，例如鎳、鎢、鈦或鉑。閘極電極材料1202包括與源極接點116和汲極接點110不同的材料。
如圖13的橫截面圖1300中所繪示，在一些實施例中， 圖12的閘極電極材料1202可經歷平坦化製程(例如化學機械平坦化製程)，以在頂蓋空腔(圖11的頂蓋空腔902)內形成頂蓋結構118且在閘極空腔(圖11的閘極空腔904)內形成閘極電極112。在一些實施例中，頂蓋結構118、閘極電極112、源極接點116以及汲極接點110具有因平坦化製程而實質上共面的頂部表面。在一些實施例中，進行平坦化製程，直到暴露鈍化層122為止，且因此，罩幕層1002仍可保留在鈍化層122的部分上。
如圖14的橫截面圖1400中所繪示，去除罩幕層(圖13的罩幕層1002)。在一些實施例中，通過對罩幕層(圖13的罩幕層1002)的材料具有選擇性的蝕刻(例如濕式蝕刻或幹式蝕刻)來去除罩幕層(圖13的罩幕層1002)。可將圖13到圖14中的用以形成頂蓋結構118和閘極電極112的步驟一起定義為第二圖案化步驟。
在一些實施例中，頂蓋結構118包括具有比主動層108高的功函數的材料(例如圖12的閘極電極材料1202)。因此，頂蓋結構118作為與主動層108的肖特基接點。在一些實施例中，頂蓋結構118直接接觸主動層108，且頂蓋結構118不擴散到主動層108中。因此，在一些實施例中，頂蓋結構118包括第一材料且作為與主動層108的肖特基接點，而源極接點116包括與第一材料不同的第二材料且作為與主動層108的歐姆接點。因此，在一些實施例中，頂蓋結構118(作為肖特基接點)可增大異質接面(圖1A的異質接面124)中的電阻且可由此減小HEMT元件的飽 和電流。
如圖15的橫截面圖1500中所繪示，介電材料1302沉積在鈍化層122上方。在一些實施例中，介電材料1302可包括例如氮化物(例如氮化矽、氮氧化矽)、碳化物(例如碳化矽)、氧化物(例如氧化矽)、硼矽酸鹽玻璃(borosilicate glass；BSG)、磷矽酸鹽玻璃(phosphoric silicate glass；PSG)、硼磷矽酸鹽玻璃(borophosphosilicate glass；BPSG)、低k氧化物(例如碳摻雜氧化物、SiCOH)以及類似材料。因此，在一些實施例中，鈍化層122和介電材料1302可包括相同材料。在其它實施例中，鈍化層122和介電材料1302可包括不同材料。
如圖16的橫截面圖1600中所繪示，使圖15的介電材料1302圖案化以形成界定接觸空腔1402的介電結構126。可使用微影和蝕刻來使介電結構126圖案化。接觸空腔1402從介電結構126的頂部表面向下延伸，以暴露源極接點116、汲極接點110以及閘極電極112。
如圖17的橫截面圖1700中所繪示，接觸通孔120形成於圖16的接觸空腔1402內。在一些實施例中，接觸通孔120可通過以下步驟來形成：將導電材料沉積在介電結構126上方並且執行平坦化製程(例如化學機械平坦化製程)，使得接觸通孔120具有實質上與介電結構126的頂部表面共面的頂部表面。在一些實施例中，接觸通孔120的導電材料可包括例如銅或鎢。
圖18示出形成具有接觸源極接點的頂蓋結構的HEMT元 件的一些實施例的方法1800的流程圖，因而對應於圖3到圖17。
雖然下文將方法1800示出且描述為一系列動作或事件，但應瞭解，不應以限制意義來解釋這些動作或事件的所示出的排序。舉例來說，除本文中所示出和/或所描述的動作或事件之外，一些動作可與其它動作或事件以不同次序和/或同時出現。另外，可能需要並非所有的所示出動作以實施本文中的描述的一或多個方面或實施例。此外，本文中所描繪的動作中的一或多個可以一或多個單獨動作和/或階段進行。
在動作1802處，將鈍化層沉積在位於基底上方的異質接面結構上方。圖6示出對應於動作1802的一些實施例的橫截面圖600。
在動作1804處，源極接點和汲極接點形成於鈍化層內，使得源極接點和汲極接點橫向隔開且接觸異質接面結構。圖7和圖8分別示出對應於動作1804的一些實施例的橫截面圖700和橫截面圖800。
在動作1806處，執行第一圖案化步驟以去除鈍化層的部分從而界定第一空腔和第二空腔。第一空腔橫向地位於源極接點與汲極接點之間，且第二空腔橫向地位於第一空腔與源極接點之間。圖9A示出對應於動作1806的一些實施例的橫截面圖900A，且圖9B和圖9C分別示出對應於所述動作的一些實施例的俯視圖900B和俯視圖900C。
在動作1808處，將閘極電極材料沉積在第一空腔和第二 空腔上方。圖12示出對應於動作1808的一些實施例的橫截面圖1200。
在動作1810處，執行第二圖案化步驟以在第一空腔內形成閘極結構且在第二空腔內形成頂蓋結構。頂蓋結構通過鈍化層與閘極結構間隔開，且頂蓋結構的上部部分直接接觸源極接點。圖13和圖14分別示出對應於動作1810的一些實施例的橫截面圖1300和橫截面圖1400。
因此，本揭露實施例涉及一種製造HEMT元件和HEMT元件的對應結構的方法，所述結構包括接觸源極接點的頂蓋結構以便減少飽和電流並且因此在大功率應用期間增強HEMT元件的可靠性。
因此，在一些實施例中，本揭露涉及一種高電壓元件，包括：基底，包括第一半導體材料；通道層，包括基底上方的第二半導體材料；主動層，包括通道層上方的第三半導體材料；源極接點和汲極接點，位於主動層上方且彼此橫向間隔開；閘極結構，橫向地位於源極接點與汲極接點之間且佈置在主動層上方以界定高電子遷移率電晶體(HEMT)元件，閘極結構包括閘極電極；以及頂蓋結構，耦接到源極接點且佈置在閘極結構與源極接點之間，其中頂蓋結構與閘極結構橫向間隔開，且其中頂蓋結構和閘極電極包括相同材料。在實施例中，所述頂蓋結構的上部部分直接接觸所述源極接點的上部側壁，且其中所述頂蓋結構的底部部分與所述源極接點的下部側壁橫向間隔開。在實施例中，所述頂 蓋結構包括與所述源極接點不同的材料。在實施例中，所述頂蓋結構包括沿所述源極接點的長度的多個頂蓋區段，其中所述多個頂蓋區段中的每個頂蓋區段通過鈍化層與其最接近的相鄰頂蓋區段間隔開，且其中所述多個頂蓋區段中的所述每個頂蓋區段實質上彼此對準。在實施例中，所述頂蓋結構沿所述源極接點的長度連續延伸。在實施例中，所述頂蓋結構在橫截面圖中是L形。在實施例中，所述頂蓋結構包括第一底部表面，所述第一底部表面位於第二底部表面上方，其中所述第一底部表面與所述主動層間隔開，且其中所述第二底部表面直接接觸所述主動層。在實施例中，所述頂蓋結構是導電的且電耦接到所述源極接點。
在其它實施例中，本揭露涉及一種高電子遷移率電晶體(HEMT)元件，包括：異質接面結構，佈置在半導體基底上方，異質接面結構包括：二元III/V族半導體層，用以作為HEMT元件的通道層；和三元III/V族半導體層，佈置在二元III/V族半導體層上方以作為主動層；源極區和汲極區，佈置在異質接面結構上方且在第一方向上彼此間隔開，其中第一方向與半導體基底的上部表面平行；閘極結構，佈置在異質接面結構上方且佈置在源極區與汲極區之間，其中閘極結構包括閘極電極，閘極電極包括第一材料；以及頂蓋結構，佈置在異質接面結構上方且直接接觸源極區和三元III/V族半導體層，其中頂蓋結構在第一方向上佈置在源極區與閘極結構之間，其中頂蓋結構與閘極結構間隔開，且其中頂蓋結構包括第一材料。在實施例中，所述源極區和所述汲極 區包括與所述第一材料不同的第二材料，且其中所述第一材料具有比所述第二材料的功函數大的功函數。在實施例中，所述閘極結構與所述汲極區相比佈置為更接近所述源極區。在實施例中，所述頂蓋結構包括水平延伸部分和垂直延伸部分，所述水平延伸部分直接接觸所述源極區的上部部分的側壁，所述垂直延伸部分與所述源極區間隔開，其中所述垂直延伸部分具有接觸所述水平延伸部分的上部區和直接接觸所述三元III/V族半導體層的下部表面。在實施例中，所述頂蓋結構在第二方向上沿所述源極區連續延伸，其中所述第二方向與所述第一方向垂直且與所述半導體基底的所述上部表面平行。在實施例中，所述頂蓋結構包括彼此間隔開且在第二方向上沿所述源極區延伸的多個頂蓋區段，其中所述第二方向與所述第一方向垂直且與所述半導體基底的所述上部表面平行。在實施例中，所述多個頂蓋區段在所述第二方向上實質上彼此對準。
在另外其它實施例中，本揭露涉及一種形成高電子遷移率電晶體(HEMT)元件的方法，包括：在基底上方的異質接面結構上方沉積鈍化層；在鈍化層內形成源極接點和汲極接點，其中源極接點和汲極接點彼此橫向隔開且接觸異質接面結構；執行第一圖案化步驟以去除鈍化層的部分，從而在鈍化層中界定第一空腔和第二空腔，其中第一空腔橫向地位於源極接點與汲極接點之間，且其中第二空腔橫向地位於第一空腔與源極接點之間，且其中第二空腔通過鈍化層與源極接點和第一空腔橫向間隔開；將閘 極電極材料沉積在鈍化層上方以及第一空腔和第二空腔中；以及執行第二圖案化步驟以用閘極電極材料在第一空腔內形成閘極結構且在第二空腔內形成頂蓋結構，其中頂蓋結構通過鈍化層與閘極結構間隔開，且其中頂蓋結構的上部部分直接接觸源極接點的側壁。在實施例中，所述源極接點具有頂部表面，所述頂部表面位於所述鈍化層的第一部分的頂部表面上方，所述鈍化層的所述第一部分的所述頂部表面直接接觸所述源極接點，且其中所述鈍化層的所述第一部分將所述頂蓋結構的下部部分與所述源極接點的所述側壁橫向隔開。在實施例中，所述第一空腔與所述源極接點間隔開第一距離，且其中所述第一空腔與所述汲極接點間隔開大於所述第一距離的第二距離。在實施例中，所述第二圖案化步驟是平坦化製程，使得在所述第二圖案化步驟之後，所述源極接點、所述頂蓋結構、所述閘極結構和所述汲極接點具有實質上共面的上部表面。在實施例中，所述第二空腔包括沿所述源極接點的長度延伸的多個子空腔，其中所述多個子空腔中的每個子空腔通過所述鈍化層彼此間隔開，且其中所述多個子空腔中的每個子空腔通過所述鈍化層與所述源極接點間隔開。
前文概述若干實施例的特徵以使本領域的技術人員可更好地理解本揭露的各個方面。本領域的技術人員應瞭解，其可以易於使用本揭露作為設計或修改用於進行本文中所介紹的實施例的相同目的和/或獲得相同優勢的其它製程和結構的基礎。本領域的技術人員還應認識到，此類等效構造並不脫離本揭露的精神和 範圍，且本領域的技術人員可在不脫離本揭露的精神和範圍的情況下在本文中進行各種改變、替代以及更改。
100A:橫截面圖
102:基底
104:通道層
106:隔離結構
108:主動層
110:汲極接點
112:閘極電極
114:閘極阻擋層
116:源極接點
118:頂蓋結構
118h:水平延伸部分
118v:垂直延伸部分
120:接觸通孔
122:鈍化層
124:異質接面
126:介電結構

Claims (9)

  1. 一種高電壓元件，包括：基底，包括第一半導體材料；通道層，包括所述基底上方的第二半導體材料；主動層，包括所述通道層上方的第三半導體材料；源極接點和汲極接點，位於所述主動層上方且彼此橫向間隔開；閘極結構，橫向地位於所述源極接點與所述汲極接點之間且佈置在所述主動層上方以界定高電子遷移率電晶體元件，所述閘極結構包括閘極電極；以及頂蓋結構，耦接到所述源極接點且佈置在所述閘極結構與所述源極接點之間，其中所述頂蓋結構與所述閘極結構橫向間隔開，且其中所述頂蓋結構和所述閘極電極包括相同材料，其中所述頂蓋結構的上部部分直接接觸所述源極接點的上部側壁，且其中所述頂蓋結構的底部部分與所述源極接點的下部側壁橫向間隔開。
  2. 如申請專利範圍第1項所述的高電壓元件，其中所述頂蓋結構包括沿所述源極接點的長度的多個頂蓋區段，其中所述多個頂蓋區段中的每個頂蓋區段通過鈍化層與其最接近的相鄰頂蓋區段間隔開，且其中所述多個頂蓋區段中的所述每個頂蓋區段實質上彼此對準。
  3. 如申請專利範圍第1項所述的高電壓元件，其中所述頂蓋結構沿所述源極接點的長度連續延伸。
  4. 如申請專利範圍第1項所述的高電壓元件，其中所述頂蓋結構包括第一底部表面，所述第一底部表面位於第二底部表面上方，其中所述第一底部表面與所述主動層間隔開，且其中所述第二底部表面直接接觸所述主動層。
  5. 如申請專利範圍第1項所述的高電壓元件，其中所述頂蓋結構是導電的且電耦接到所述源極接點。
  6. 一種高電子遷移率電晶體元件，包括：異質接面結構，佈置在半導體基底上方，所述異質接面結構包括：二元III/V族半導體層，用以作為所述高電子遷移率電晶體元件的通道層；以及三元III/V族半導體層，佈置在所述二元III/V族半導體層上方以作為主動層；源極區和汲極區，佈置在所述異質接面結構上方且在第一方向上彼此間隔開，其中所述第一方向與所述半導體基底的上部表面平行；閘極結構，佈置在所述異質接面結構上方且佈置在所述源極區與所述汲極區之間，其中所述閘極結構包括閘極電極，所述閘極電極包括第一材料；以及頂蓋結構，佈置在所述異質接面結構上方且直接接觸所述源極區和所述三元III/V族半導體層，其中所述頂蓋結構在所述第一方向上佈置在所述源極區與所述閘極結構之間，其中所述頂蓋結構與所述閘極結構間隔開，且其中所述頂蓋結構包括所述第一材料， 其中所述頂蓋結構包括水平延伸部分和垂直延伸部分，所述水平延伸部分直接接觸所述源極區的上部部分的側壁，所述垂直延伸部分與所述源極區間隔開，其中所述垂直延伸部分具有接觸所述水平延伸部分的上部區和直接接觸所述三元III/V族半導體層的下部表面。
  7. 如申請專利範圍第6項所述的高電子遷移率電晶體元件，其中所述源極區和所述汲極區包括與所述第一材料不同的第二材料，且其中所述第一材料具有比所述第二材料的功函數大的功函數。
  8. 一種形成高電子遷移率電晶體元件的方法，包括：在基底上方的異質接面結構上方沉積鈍化層；在所述鈍化層內形成源極接點和汲極接點，其中所述源極接點和所述汲極接點彼此橫向隔開且接觸所述異質接面結構；執行第一圖案化步驟以去除所述鈍化層的部分，從而在所述鈍化層中界定第一空腔和第二空腔，其中所述第一空腔橫向地位於所述源極接點與所述汲極接點之間，且其中所述第二空腔橫向地位於所述第一空腔與所述源極接點之間，且其中所述第二空腔通過所述鈍化層與所述源極接點和所述第一空腔橫向間隔開；將閘極電極材料沉積在所述鈍化層上方以及所述第一空腔和所述第二空腔中；以及執行第二圖案化步驟以由所述閘極電極材料在所述第一空腔內形成閘極結構且在所述第二空腔內形成頂蓋結構，其中所述頂 蓋結構通過所述鈍化層與所述閘極結構間隔開，且其中所述頂蓋結構的上部部分直接接觸所述源極接點的側壁。
  9. 如申請專利範圍第8項所述的形成高電子遷移率電晶體元件的方法，其中所述第二圖案化步驟是平坦化製程，使得在所述第二圖案化步驟之後，所述源極接點、所述頂蓋結構、所述閘極結構和所述汲極接點具有實質上共面的上部表面。
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11876118B2 (en) * 2020-02-14 2024-01-16 Vanguard International Semiconductor Corporation Semiconductor structure with gate metal layer
DE102020112069B4 (de) 2020-02-27 2022-03-03 Taiwan Semiconductor Manufacturing Co. Ltd. Source-leckstromunterdrückung durch source-umgebende gate-struktur und verfahren zur herstellung der gate-struktur
US11791388B2 (en) * 2020-02-27 2023-10-17 Taiwan Semiconductor Manufacturing Company, Ltd. Source leakage current suppression by source surrounding gate structure
CN114520263A (zh) * 2020-11-19 2022-05-20 联华电子股份有限公司 半导体装置及半导体装置的制作方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060293746A1 (en) * 1996-08-27 2006-12-28 Craig Young IOL for reducing secondary opacification
US20100219452A1 (en) * 2009-02-27 2010-09-02 Brierley Steven K GaN HIGH ELECTRON MOBILITY TRANSISTOR (HEMT) STRUCTURES
TW201110345A (en) * 2009-07-27 2011-03-16 Univ Hong Kong Science & Techn Transistors and rectifiers utilizing hybrid electrodes and methods of fabricating the same
US20140042440A1 (en) * 2010-10-29 2014-02-13 Industrial Technology Research Institute Passivation layer structure of semiconductor device and method for forming the same
TW201608721A (zh) * 2014-08-25 2016-03-01 Globalwafers Co Ltd 金氧半高電子遷移率電晶體

Family Cites Families (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6133593A (en) * 1999-07-23 2000-10-17 The United States Of America As Represented By The Secretary Of The Navy Channel design to reduce impact ionization in heterostructure field-effect transistors
US6521961B1 (en) * 2000-04-28 2003-02-18 Motorola, Inc. Semiconductor device using a barrier layer between the gate electrode and substrate and method therefor
US7972915B2 (en) * 2005-11-29 2011-07-05 The Hong Kong University Of Science And Technology Monolithic integration of enhancement- and depletion-mode AlGaN/GaN HFETs
US7632745B2 (en) * 2007-06-30 2009-12-15 Intel Corporation Hybrid high-k gate dielectric film
US8076699B2 (en) * 2008-04-02 2011-12-13 The Hong Kong Univ. Of Science And Technology Integrated HEMT and lateral field-effect rectifier combinations, methods, and systems
US8390000B2 (en) * 2009-08-28 2013-03-05 Transphorm Inc. Semiconductor devices with field plates
US8344421B2 (en) * 2010-05-11 2013-01-01 Iqe Rf, Llc Group III-nitride enhancement mode field effect devices and fabrication methods
WO2012014675A1 (ja) * 2010-07-29 2012-02-02 日本碍子株式会社 半導体素子、ｈｅｍｔ素子、および半導体素子の製造方法
US8895993B2 (en) * 2011-01-31 2014-11-25 Taiwan Semiconductor Manufacturing Company, Ltd. Low gate-leakage structure and method for gallium nitride enhancement mode transistor
KR20120120829A (ko) * 2011-04-25 2012-11-02 삼성전기주식회사 질화물 반도체 소자 및 그 제조방법
US9379191B2 (en) * 2011-12-28 2016-06-28 Taiwan Semiconductor Manufacturing Company, Ltd. High electron mobility transistor including an isolation region
US9111905B2 (en) * 2012-03-29 2015-08-18 Taiwan Semiconductor Manufacturing Company, Ltd. High electron mobility transistor and method of forming the same
JP5990976B2 (ja) * 2012-03-29 2016-09-14 富士通株式会社 半導体装置及び半導体装置の製造方法
JP6090764B2 (ja) * 2012-05-24 2017-03-08 ローム株式会社 窒化物半導体装置およびその製造方法
US8912570B2 (en) * 2012-08-09 2014-12-16 Taiwan Semiconductor Manufacturing Company, Ltd. High electron mobility transistor and method of forming the same
JP6161246B2 (ja) * 2012-09-28 2017-07-12 トランスフォーム・ジャパン株式会社 半導体装置及び半導体装置の製造方法
US9373689B2 (en) * 2012-12-28 2016-06-21 Taiwan Semiconductor Manufacturing Company, Ltd. High electron mobility transistor and method of forming the same
US9443737B2 (en) * 2013-04-03 2016-09-13 Texas Instruments Incorporated Method of forming metal contacts in the barrier layer of a group III-N HEMT
US10266397B2 (en) * 2014-08-13 2019-04-23 University Of South Carolina III-V nitride resonate structure based photoacoustic sensor
US20160087090A1 (en) * 2014-09-23 2016-03-24 National Tsing Hua University Rf power transistor
US9601608B2 (en) * 2014-11-13 2017-03-21 Taiwan Semiconductor Manufacturing Co., Ltd. Structure for a gallium nitride (GaN) high electron mobility transistor
FR3030114B1 (fr) * 2014-12-15 2018-01-26 Centre National De La Recherche Scientifique - Cnrs - Transistor hemt
US9679762B2 (en) * 2015-03-17 2017-06-13 Toshiba Corporation Access conductivity enhanced high electron mobility transistor
DE102015212048A1 (de) * 2015-06-29 2016-12-29 Robert Bosch Gmbh Transistor mit hoher Elektronenbeweglichkeit
CN105140270B (zh) * 2015-07-29 2018-01-09 电子科技大学 一种增强型hemt器件
CN105789296B (zh) * 2015-12-29 2019-01-25 中国电子科技集团公司第五十五研究所 一种铝镓氮化合物/氮化镓高电子迁移率晶体管
US10541323B2 (en) * 2016-04-15 2020-01-21 Macom Technology Solutions Holdings, Inc. High-voltage GaN high electron mobility transistors
US12484244B2 (en) * 2016-06-24 2025-11-25 Wolfspeed, Inc. Group III-nitride high-electron mobility transistors with gate connected buried p-type layers and process for making the same
US10177267B2 (en) * 2017-03-03 2019-01-08 Bolb Inc. Photodetector
TWI841533B (zh) * 2018-06-28 2024-05-11 晶元光電股份有限公司 高電子移動率電晶體及其製造方法
TWI692867B (zh) * 2018-10-04 2020-05-01 新唐科技股份有限公司 高電子遷移率電晶體元件及其製造方法
US11049960B2 (en) * 2019-03-06 2021-06-29 Texas Instruments Incorporated Gallium nitride (GaN) based transistor with multiple p-GaN blocks
US10818787B1 (en) * 2019-04-18 2020-10-27 Semiconductor Components Industries, Llc Electronic device including a high electron mobility transistor including a gate electrode and a dielectric film

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060293746A1 (en) * 1996-08-27 2006-12-28 Craig Young IOL for reducing secondary opacification
US20100219452A1 (en) * 2009-02-27 2010-09-02 Brierley Steven K GaN HIGH ELECTRON MOBILITY TRANSISTOR (HEMT) STRUCTURES
TW201110345A (en) * 2009-07-27 2011-03-16 Univ Hong Kong Science & Techn Transistors and rectifiers utilizing hybrid electrodes and methods of fabricating the same
US20140042440A1 (en) * 2010-10-29 2014-02-13 Industrial Technology Research Institute Passivation layer structure of semiconductor device and method for forming the same
TW201608721A (zh) * 2014-08-25 2016-03-01 Globalwafers Co Ltd 金氧半高電子遷移率電晶體

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