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TWI639085B - 用於多位元記憶體的變型操作次序 - Google Patents

用於多位元記憶體的變型操作次序 Download PDF

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TWI639085B
TWI639085B TW104138204A TW104138204A TWI639085B TW I639085 B TWI639085 B TW I639085B TW 104138204 A TW104138204 A TW 104138204A TW 104138204 A TW104138204 A TW 104138204A TW I639085 B TWI639085 B TW I639085B
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李永駿
李祥邦
張原豪
郭大維
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旺宏電子股份有限公司
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Abstract

一種單胞多位元式的頁面模式記憶體包括多個實體頁面，每一實體頁面具有N個可定址的頁面p(n)。由邏輯實施多個可選擇程式操作以將被定址的頁面程式化。由邏輯選擇所述多個可選擇程式操作中的一者以利用表示特定實體頁面中另一可定址的頁面的邏輯狀態的訊號來將所述特定實體頁面中的被定址的頁面程式化。所述邏輯狀態可表示所述另一可定址的頁面是否含有無效資料。第一與第二程式操作分別覆寫與保持所述另一可定址的頁面。第一程式操作可相較於第二程式操作更快地執行。所述邏輯亦可應用於將未以頁面模式配置的單胞多位元式的記憶體程式化。

Description

用於多位元記憶體的變型操作次序
本發明是有關於高密度記憶體裝置，且是有關於在每一胞元中儲存多個位元的裝置的運作。
反及（NAND）快閃記憶體被廣泛用作行動裝置的儲存媒體、膝上型電腦及伺服器中的固態磁碟、以及用於其他資料處理系統。為了提高反及快閃記憶體晶片上的資料密度，供應商已使用多位準胞元（multilevel-cell，MLC）技術以在每一胞元中儲存二或更多個位元的資訊。然而，相較於其中每一胞元儲存一個位元的資訊的單位準胞元（single-level-cell，SLC）晶片，MLC晶片通常在讀取及程式操作中具有延遲時間（latency）較長、保持時間（retention time）較短以及因不同位元值的臨限電壓之間的差異較小而存在較多可靠性問題的缺點。
在MLC快閃記憶體中，由於無法保證高頁面與低頁面的資料皆在頁面緩衝器中作好程式化準備，因此對同一字線（word line）的高頁面（high page）及低頁面（low page）進行程式化可劃分成兩個階段。參見Chang等人發表於ACM Trans. Embed. Comput. Syst.第13卷第1期10:1-10:28，2013年9月的「針對基於多位準胞元的快閃記憶體儲存系統的快閃轉換層下的可靠性增強設計（A reliability enhancement design under the flash translation layer for mlc-based flash-memory storage systems）」。舉例而言，同一字線的所有胞元最初皆處於具有最低（感測）臨限電壓的狀態。在第一階段，首先將高頁面資料程式化至字線。儲存（高頁面的）位元1的快閃胞元保持處於相同狀態，但儲存位元0的胞元被程式化至（programmed forward to）具有更高臨限電壓的（邏輯）狀態「0」。此種胞元分佈與將SLC頁面程式化之後的胞元分佈類似。因此，高頁面的程式化速度非常接近於SLC頁面的程式化速度。
在第二階段，將低頁面資料程式化至字線以具有分佈至四種不同狀態的胞元，以使得每一胞元可代表兩個位元的資料，其中一個位元來自高頁面而另一個位元來自低頁面。若為狀態「1」的胞元儲存低頁面的位元0，則所述胞元被程式化至狀態「10」；否則，所述胞元被程式化為狀態「11」。類似的操作亦適用於在狀態「0」中的胞元。
用於第二階段的程式化演算法需要對臨限電壓的最終分佈進行更精細的控制。因此，將低頁面程式化相較於將高頁面程式化將花費更多的時間。此種設計導致在將低頁面程式化時具有耗時的延遲，並嚴重地損害MLC快閃記憶體中的整體程式化速度以及存取效能。此外，此種設計亦將導致更大數目的錯誤位元或更高的位元錯誤率，此乃因多個位準所需要的電壓範圍（低於Vpass）被分割成多個狀態。需注意到Vpass是可導通（turn on）任何資料儲存狀態中的快閃胞元的電壓。
針對高頁面及低頁面兩者的資料同時在頁面緩衝器中準備就緒的情況提出了一些MLC程式化方法，例如在Hsieh等人於2014年1月13日提出申請且標題為「多位元記憶體胞元的程式化（PROGRAMMING MULTIBIT MEMORY CELLS）」的美國專利申請案第14/153,934號（現在為美國專利公開案第2014/0198570）中所闡述。所述方法可以在成本相當有限的狀態下提高效能。
因此，需要提供用於MLC記憶體的改良的運作方法，以提高通量（throughput）、降低平均延遲時間、並提高可靠性。
提供一種技術，所述技術包括在已將多位準胞元中的至少另一位元程式化之後選擇用於所述胞元中的被定址位元的程式或讀取操作。舉例而言，在將單胞二位元式記憶體（two-bit-per-cell memory）中的被定址位元程式化時，可針對一個被定址位元選擇一個用於保持另一位元的程式操作，且可選擇用於覆寫所述另一位元的另一程式操作。相較於用於保持另一位元的操作，用於覆寫另一位元的操作可以更少的步驟執行或被更快速地執行。用於選擇可選擇程式操作中的一者的邏輯能夠因應於（responsive to）表示所述另一位元的邏輯狀態的訊號。位元的邏輯狀態在位元被程式化之後可例如由於在主機系統中執行的如耗損均衡（wear leveling）等記憶體管理演算法而改變。
在查看以下的圖式、詳細說明及申請專利範圍後，可知本發明的其他態樣及優點。
參照圖1至圖26提供對各實施例的詳細說明。
圖1是記憶體系統的簡化圖，所述記憶體系統包括：快閃記憶體裝置1，實行於積體電路上；以及主機2，被配置用於多位準程式化操作，包括如本文中所述的用於MLC程式化的邏輯。所述記憶體裝置可實行於單個積體電路晶片上、實行於多晶片模組上、或實行於被配置為適合特定需求的多個晶片上。
在本實例中的記憶體裝置1在積體電路基板上包括記憶體陣列60，記憶體陣列60包括每一胞元儲存二或更多個位元的資料的多位準胞元MLC。記憶體陣列60可為利用二維或三維陣列技術實行的反及快閃記憶體。
列解碼器40耦合至多條字線45，並沿記憶體陣列60中的列排列。庫（bank）解碼器50耦合至多條庫選擇線55（例如SSL線及GSL線）。行解碼器70耦合至沿記憶體陣列60中的行排列的多條位元線65，用於自記憶體陣列60讀取資料或將資料寫入記憶體陣列60。在本實例中說明包括位址線30及資料線5的匯流排。在位址線30上將位址供應至用於實行命令解碼器及控制器模組的電路10、供應至行解碼器70、供應至庫解碼器50、以及供應至列解碼器40。在其他實例中，可使用其中可在位址/資料匯流排中的共用線上提供位址及資料的輸入/輸出埠。此外，可部署（deploy）串列介面（serial interface）。
MLC頁面緩衝電路80在本實例中經由第一資料線75而耦合至行解碼器70。MLC頁面緩衝電路80可儲存用於進行多位準程式化的頁面，所述多位準程式化是對被排列用於頁面程式化的胞元區塊中的MLC胞元進行。
行解碼器70可包括電路，所述電路用於因應於MLC頁面緩衝電路80中的資料值及用於設定欲被應用的程式演算法的控制訊號而選擇性地將程式電壓及抑制電壓施加至記憶體中的位元線。
自MLC頁面緩衝電路80感測到的資料經由第二資料線85而被供應至快取電路（cache circuit）90，快取電路90繼而經由資料路徑93而被耦合至輸入/輸出電路91。此外，在本實例中在線93上將輸入資料施加至快取電路90、在線85上將輸入資料施加至MLC頁面緩衝電路80，以用於支援如本文中所述的多位準程式操作。
輸入/輸出電路91提供與記憶體裝置1外的目的地之間的資料通訊路徑。輸入/輸出資料及控制訊號經由資料線5而在輸入/輸出電路91、控制電路10、與記憶體裝置1上的輸入/輸出埠、或記憶體裝置1內或外的其他資料源（例如通用處理器或專用應用電路、或由記憶體陣列60支援的提供單晶片系統功能的模組的組合）之間移動。
在圖1所示的實例中，控制電路10包括用於實行一或多個偏壓配置狀態機（bias arrangement state machine）的控制模組，所述偏壓配置狀態機控制藉由區塊20中的電壓供應源而產生或提供的供應電壓的施加，例如用於在本文所述MLC操作方法中所使用的一組可選擇的程式操作及讀取操作的讀取電壓、驗證電壓及程式電壓。
控制電路10耦合至快取電路90及記憶體陣列60，且視需要耦合至積體電路的其他元件。電路10中的控制模組包括用以控制以下更詳細闡述的多位準程式操作的邏輯。
電路10可包括利用此項技術中已知的專用邏輯電路而實行的模組。在其他實施例中，電路10可包括利用可實行於同一積體電路上的通用處理器而實行的模組，所述模組執行電腦程式以控制記憶體裝置1的運作。在另一實施例中，可利用專用邏輯電路及通用處理器的組合來實行電路10中的模組。
在所說明的實施例中，參數暫存器的集合（set）11包括於記憶體裝置1上並耦合至電路10中的控制模組。集合11中的參數暫存器可儲存用於多個可選擇程式操作及多個可選擇讀取操作的參數，所述多個操作可根據本文所述的程序而加以選擇。舉例而言，參數暫存器可儲存用於不同程式操作及讀取操作中的程式驗證電壓位準及讀取電壓位準。此外，參數暫存器可儲存程式次序（sequence）的細節，例如用於程式化演算法（例如，遞增步階式脈衝程式化ISPP演算法）中的脈衝高度、脈衝寬度、及脈衝量值（magnitude）增量。
記憶體陣列60可包括浮閘記憶體胞元（floating gate memory cell）或介電電荷捕獲記憶體（dielectric charge trapping memory）胞元，所述胞元用以藉由建立對應於所儲存電荷量的多個程式位準並繼而建立記憶體胞元臨限電壓VT而於每一胞元中儲存多個位元。本文中的說明是以使用電荷捕獲記憶體胞元為主，例如浮閘快閃記憶體及介電電荷捕獲快閃記憶體。所述技術可與其他記憶體胞元技術一起使用。在其他實例中，記憶體胞元可包括可程式化電阻記憶體胞元，所述可程式化電阻記憶體胞元藉由建立對應於電阻量的多個程式位準而被配置用於多位元胞元。
在所說明的實例中，主機2耦合至記憶體裝置1上的位址線30及資料線5、以及圖中未示出的其他控制終端（例如，晶片選擇終端等），且可向記憶體裝置1提供命令或指令。在某些實例中，主機2可利用串列匯流排技術、利用共用位址及資料線而耦合至所述記憶體裝置。主機2可包括通用處理器、專用處理器、被配置成記憶體控制器的處理器、或使用記憶體裝置1的其他處理器。主機2的全部或部分可與記憶體實行於同一積體電路上。
記憶體可在實體上被配置成多個扇區，以使得每一實體扇區為用於由記憶體支援的區塊抹除（block erase）操作的最小單元。記憶體的可抹除的區塊可例如對應於一或多個實體扇區。舉例而言，記憶體的每一實體扇區的大小可為16千位元組（KB）。記憶體的可抹除的區塊可包括一個實體扇區並具有與所述實體扇區相同的16 KB的大小。記憶體的可抹除的區塊可包括4個實體扇區並具有64 KB的大小。記憶體的可抹除的區塊可包括8個實體扇區並具有128 KB的大小。
在被配置用於頁面模式操作的記憶體中，記憶體的每一可抹除的區塊可包括多個實體頁面，所述多個實體頁面包括可被平行存取的記憶體胞元，例如區塊中共用單條字線的記憶體胞元。記憶體胞元的每一實體頁面可儲存多個邏輯頁面，且可藉由由記憶體支援的頁面程式操作及頁面讀取操作而被程式化或讀取。舉例而言，二十億位元（2-Gbit）多位準胞元（MLC）反及快閃記憶體裝置可包括1千個可抹除的區塊，每一可抹除的區塊的大小為128千位元組（KiloByte）。每一可抹除的區塊可包括64個實體頁面，每一實體頁面的大小為2 KB，從而每一實體頁面儲存兩個1 KB的邏輯頁面。每一邏輯頁面可包括用於頻外（out-of-band）OOB元資料（例如錯誤修正碼、不良區塊資訊、抹除計數器等）的額外儲存空間（例如，64位元組）。
此外，每一可抹除的區塊可包括用於頻外資料的額外儲存空間（例如，4 KB），所述頻外資料用於記錄不良頁面、抹除計數器、或其他資料。
快閃記憶體可被配置成使得記憶體的頁面可藉由向記憶體供應頁面程式命令或頁面讀取命令及對應於所述頁面的位址而被程式化或讀取。此外，快閃記憶體可被配置成使得記憶體的每一區塊可藉由向記憶體供應區塊抹除命令及對應於所述區塊的位址而被抹除。舉例而言，上述實例的二十億位元MLC反及快閃記憶體裝置的每一具體頁面（particular page）可以16位元位址而進行定址，同時所述16位元位址的10個最高有效位元（significant bit）為包括所述具體頁面的區塊的位址。在此二十億位元MLC NAND的實例中，頁面可藉由向反及快閃記憶體裝置供應頁面讀取命令或頁面程式命令及對應於所述邏輯頁面的位址而被程式化或讀取。
主機2可包括根據來自應用程式的請求而儲存、擷取、及更新儲存於記憶體中的資料的一或多個檔案系統。所述檔案系統可包括磁碟檔案系統，例如檔案分配表（File Allocation Table，FAT）檔案系統、第三擴展檔案系統（Third Extended File System，EXT3）、或新技術檔案系統（New Technology File System，NTFS）。所述檔案系統亦可包括針對快閃記憶體設計的本機檔案系統，例如日誌登載快閃檔案系統版本2（Journaling Flash File System Version 2，JFFS2）、未分類區塊影像檔案系統（Unsorted Block Image File System，UBIFS）、或另一種快閃檔案系統（Yet Another Flash File System，YAFFS）。主機中的檔案系統經由例如讀取驅動器（用於頁面讀取操作）、程式驅動器（用於頁面程式操作）、及抹除驅動器（用於區塊抹除操作）等裝置驅動器來存取記憶體。軟體層（例如，記憶體技術裝置檔案）可提供裝置驅動器與檔案系統之間的介面。
在一個實例中，主機2包括作為磁碟檔案系統與裝置驅動器之間的介面的快閃轉換層模組（或記憶體技術裝置檔案）。快閃轉換層可提供用於執行磁碟檔案系統的邏輯位址與記憶體的位址之間的位址轉換的記憶體管理操作。快閃轉換層可提供包括分配器模組的記憶體管理操作，所述分配器模組分配記憶體中的實體記憶體空間。快閃轉換層可提供包括清潔器模組（亦稱為垃圾收集）的記憶體管理操作，所述清潔器模組回收利用記憶體中被過期資料或無效資料佔據的實體空間。快閃轉換層可提供包括損耗均衡器模組的記憶體管理操作，所述損耗均衡器模組對記憶體執行損耗均衡程序。該等記憶體管理操作中的諸多操作可不時地標記包括無效資料的邏輯頁面的資料，抑或產生其他類型的可用於選擇被定址頁面的程式操作及讀取操作的狀態資訊。
一般而言，主機2可包括用於執行記憶體管理功能及可產生儲存於記憶體中的資料的狀態資訊（包括作為此功能的結果將資料標記為無效的資訊）的其他功能的程式。此類功能可包括例如耗損均衡、不良區塊恢復、功率損耗恢復、垃圾收集、及錯誤修正等。此外，主機2可包括應用程式、檔案系統、快閃轉換層程式、及可產生儲存於記憶體中的資料的狀態資訊（包括作為此功能的結果將資料標記為無效的資訊）的其他組件。在本文所述技術的實施例中，主機2包括位址映射邏輯，所述位址映射邏輯將邏輯頁面（或其他資料單元，例如位元組、字元組、扇區、或區塊）映射至對應實體頁面（或其他實體胞元單元），並如本文中所論述保持邏輯頁面的狀態資訊。在本文中參照頁面模式操作來闡述所述技術以保持敍述的一致性。所述技術亦可擴展至其他記憶體架構（memory organization），包括單胞元操作、位元組寬（byte-wide）操作等。
主機2可在匯流排上（例如被說明為包括輸入/輸出資料線5的匯流排）、在位址線30上、及在未示出的裝置之間的其他訊號線上將訊號遞送至記憶體裝置1。在一個實例中，主機2藉由向記憶體裝置1提供具有唯一性的命令而間接地將狀態資訊遞送至記憶體裝置，所述具有唯一性的命令辨識將自記憶體裝置1上的可選擇程式操作及可選擇讀取操作中選出的程式操作或讀取操作。在其他實施例中，主機提供具有直接資料欄位（immediate data field）的命令，所述直接資料欄位攜帶有直接或間接表示用於選擇程式操作或讀取操作的狀態資訊的資訊。在其他實施例中，可在所述裝置之間的個別線上將狀態資訊直接提供至控制電路。在另一些實施例中，狀態資訊可儲存於記憶體裝置1上，且用以產生用以選擇程式操作或讀取操作的訊號。
命令解碼器及控制電路10用以識別及解碼所述命令，且用以在選擇程式操作及讀取操作時直接或間接地使用狀態資訊。
圖2說明在反及快閃陣列中的記憶體胞元區塊。記憶體胞元區塊（例如在圖2中所說明者）可由可作為區塊被抹除的記憶體胞元子陣列組成，且包括一定數目的耦合至對應位元線（位元線1、位元線2、…、位元線M）的NAND串（101、102、103）。沿具體字線（例如，字線2）的區塊的列中的M個記憶體胞元可經由與所述區塊耦合的M個位元線而被平行存取，且可為了本說明的目的而被視為記憶體胞元的實體頁面。對於其中每一胞元儲存二或更多個位元的多位準記憶體，每一實體頁面可儲存二或更多個邏輯頁面。因此，對於每一胞元儲存兩個位元的記憶體陣列，字線2上具有M個胞元的實體頁面上可儲存有具有M個位元的第一邏輯頁面105、以及具有M個位元的第二邏輯頁面106。可將所述兩個邏輯頁面稱為高頁面及低頁面，其中高頁面在驅動器邏輯中被限制為第一寫入頁面，且低頁面在驅動器邏輯中被限制為第二寫入頁面。如圖2中所說明，每一邏輯頁面可包括資料與頻外OOB元資料（例如，錯誤修正碼、不良區塊資訊、抹除計數器等）的組合。
對於能夠平行感測各自具有兩個位元（A0）的512個胞元（A9：A1）的記憶體陣列，邏輯頁面可藉由位址位元（AN：A10及A0）而被辨識，其中N+1在此表述中是位址位元的總數目。在此種情形中，頁面模式操作可僅操作多位元胞元中的被定址位元的值，且在讀取情形中將所述位元的所述值提供至頁面緩衝器以供進一步處理。可將每一胞元描述為儲存位元b(n)，其中n等於0至N-1。可將實體頁面描述為包括N個邏輯頁面p(n)，其中n等於0至N-1，且所述N個邏輯頁面中的每一者包括來自實體頁面中的每一MLC胞元的位元b(n)。
圖3包括示出根據先前技術程式化及讀取演算法，頁面中的記憶體胞元的臨限值分佈的三個曲線圖。程式化操作可利用如同圖3中所示的雙階段程序（two-phase process）或其他類型的程序而進行。本文中闡述所述雙階段程序以提供本文的背景技術。
第一曲線圖120代表在抹除操作之後實體頁面的分佈。抹除操作致使記憶體胞元採用範圍110內的臨限電壓。在此種情形中，實體頁面上的邏輯頁面皆處於未程式化狀態或自由狀態。第二曲線圖121代表在將高頁面程式化的操作之後實體頁面的分佈。在此種情形中，具有「1」狀態的高頁面中的位元具有處於範圍111中的臨限電壓，而具有「0」狀態的高頁面中的位元具有處於範圍112中的臨限電壓。此臨限電壓分佈可利用單位準程式化操作來實行，例如ISPP，在ISPP中，在用於程式操作的驗證步驟中使用的程式驗證電壓位準位於範圍112的下邊緣處。第三曲線圖122代表將低頁面程式化的操作之後的實體頁面的分佈，其中將低頁面程式化的操作是緊接著將高頁面程式化的操作執行。在此種情形中，若高頁面位元是「1」，則胞元將具有處於由分別為「1」或「0」的低頁面位元確定的範圍113或範圍114中的臨限值。若高頁面位元是「0」，則胞元將具有處於由分別為「0」或「1」的低頁面位元而確定的範圍115或範圍116中的臨限值。此臨限電壓分佈可利用多位準程式化操作來實行，例如ISPP，在ISPP中，在用於程式操作的驗證步驟中使用的程式驗證電壓位準包括PV1、PV2及PV3。
程式操作的準確度、及因此電壓範圍的寬度因需要將臨限值範圍保持為低於在未被選擇的胞元的讀取操作中使用的通過電壓（pass voltage）Vpass、以及在各範圍之間需要充足的邊限（margin）而受到限制。
對於ISPP操作，在用於程式驗證的多個臨限電壓中需要的準確度需要很長的程序才能成功地建立所需的臨限值範圍。讀取操作亦為類似的情況，乃因讀取操作需要使用多個臨限電壓以自實體頁面讀取資料。
圖4示出四個臨限值分佈曲線圖，其說明本文中所述的改良的程式化演算法，所述改良的程式化演算法藉由保持儲存於實體頁面中的邏輯頁面的狀態資訊而被支援。因此，在圖中可辨識出有效頁面及無效頁面的分佈；且無效頁面是以斜線表示。第一曲線圖160代表在抹除操作之後的實體頁面的分佈。抹除操作致使記憶體胞元採用處於範圍150內的臨限電壓。在此種情形中，實體頁面上的邏輯頁面皆處於未程式化狀態或自由狀態。第二曲線圖161代表在將高頁面程式化的操作之後的實體頁面的分佈。在此種情形中，具有「1」狀態的高頁面中的位元具有處於範圍151中的臨限電壓，而具有「0」狀態的高頁面中的位元具有處於範圍152中的臨限電壓。此臨限電壓分佈可利用單位準程式化操作來實行，例如ISPP，在ISPP中，在用於程式操作的驗證步驟中使用的臨限電壓位於範圍152的下邊緣處。在將高頁面程式化之後，高頁面藉由系統在讀取操作及程式操作中使用的狀態資訊而被標記為「有效（valid）」。在高頁面程式化階段之後，低頁面可保持被標記為「自由（free）」。
所述高頁面將保持被標記為「有效」，直至發生致使資料狀態變為「無效」的事件。此類事件可發生於記憶體管理操作期間，例如用於快閃記憶體的損耗均衡操作等。因此，在程式化之後被標記為有效的高頁面可在將對應的實體頁面的低頁面程式化之前的某一時間變成無效的。第三曲線圖162代表此無效狀態，其表明所述高頁面可被捨棄而不會損失有效資料。儲存無效高頁面的記憶體胞元仍可具有如區域153中所說明的臨限值範圍。
若在高頁面保持有效的同時發生對低頁面進行定址的程式操作，則可利用如同參照圖3所論述的多位準操作。然而，若在高頁面變為被標記為無效之後發生對低頁面進行定址的程式操作，則可執行用以建立如同第四曲線圖163所示的臨限值分佈的操作。此程式操作可為利用用於程式驗證操作的單個驗證電壓位準（在圖4中標記為PV4）的單位準操作，抑或可為相較於所有位元所需要的多位準操作而具有更少步驟（或相對於所述多位準操作是經整修的（trimmed））的程式操作。表示用於或欲用於每一低頁面的程式操作的類型的狀態資訊可藉由整修位元映像（trim bitmap）來保持。隨著高頁面被標記為無效的，僅低頁面的資料需要藉由臨限值分佈來表示。因此，若低頁面位元為「1」，則程式操作將致使實體記憶體胞元具有處於範圍154內的臨限值。如圖4中所說明，此範圍154可包括與在高頁面變為無效的之前將高頁面程式化時所產生的範圍對應的兩個獨立的子範圍。若低頁面位元為「0」，則施加程式驗證位準PV4的程式操作將致使記憶體胞元具有範圍155內的臨限值。此經整修程式操作會形成低於通過電壓Vpass的寬的臨限值裕度，並大幅降低了將低頁面程式化所需要的時間量。
只要低頁面保持為有效的，即可保持整修位元映像中的狀態資訊。因此，當執行讀取操作來對低頁面進行定址時，為了讀取位元，可使用範圍154與範圍155之間的讀取臨限值。此避免了需使用不同讀取電壓位準的多個讀取操作的此一需要。因此，在已使用經整修程式操作的情況下讀取低頁面所需要的時間大幅減少。此外，只要低頁面保持為自由的，即可使用單臨限值讀取操作來讀取高位元。
在對應高頁面為無效的情況下，使用用於將低頁面程式化的單位準胞元式（SLC-like）程式化演算法能夠在代表位元值「1」及「0」的臨限電壓的範圍之間提供寬的邊限。此容許對程式化演算法進行修改以利用寬的邊限的優勢並進一步減少程式化時間。
舉例而言，如圖5中所說明，可藉由減小所使用的程式驗證電壓而修改程式化演算法。在圖5中，第一曲線圖180及第二曲線圖181說明對低頁面使用單位準式ISPP程式化操作而實行的分佈、以及無效高頁面的情況。即使高頁面為無效的，實體頁面亦可具有處於區域171內的電壓範圍。電壓範圍的高邊緣由線171A表示。在高頁面變為無效的情況下，可執行ISPP程式以建立如曲線圖181中所說明的範圍172及173。在此次序中，臨限電壓PV4是相對高的，例如可在多位準程式化演算法中用作最高位元。因此，執行相當大數目的程式脈衝，此致使在範圍172內儲存位元「1」的記憶體胞元受到干擾。所述干擾使範圍擴展了量δ1，此將使範圍172與範圍173之間的邊限變窄。
圖5的曲線圖182及183說明對ISPP演算法的修改。因此，在起始分佈由曲線圖182中的範圍174表示的情況下，若高頁面變為無效的，則可執行經修改的ISPP程式化演算法以建立曲線圖183中所示的範圍175、及176。所述經修改的ISPP程式化演算法可利用大幅低於在由曲線圖181表示的程序中所使用的臨限電壓的臨限電壓PV4。在此種情形中，將需要較少的程式脈衝且具有處於範圍175內的臨限電壓的胞元的干擾δ2將相對於干擾δ1減小。此可產生更快的操作並具有充足的邊限從而以低錯誤率感測資料。
由圖6中的曲線圖表示另一修改形式，此修改形式可用以利用寬的邊限的優勢並減少程式化時間。由圖6中的曲線圖表示的修改形式涉及在ISPP演算法中所用的脈衝量值中利用更大的步階（step）ΔV。在圖6中，第一曲線圖200及第二曲線圖201說明對低頁面使用單位準式ISPP程式化操作而實行的分佈、以及無效高頁面的情況。即使高頁面為無效的，高頁面亦可具有處於區域191內的電壓分佈。電壓分佈的高邊緣由線191A表示。在高頁面變為無效的情況下，可執行ISPP程式以建立如曲線圖201中所說明的範圍192及193。在此次序中，臨限電壓PV4可如參照圖5的曲線圖181所論述為相對高的。因此，干擾使範圍擴展了量δ3，此將使範圍192與範圍193之間的邊限變窄。
圖6的曲線圖202及203說明對ISPP演算法的修改。因此，在起始分佈由曲線圖202中的範圍194表示的情況下，若高頁面變為無效的，則可執行經修改的ISPP程式化演算法以建立曲線圖203所示的範圍195、及196。所述經修改的ISPP程式化演算法可利用大幅低於在由曲線圖201表示的程序中所使用的臨限電壓的臨限電壓PV4。此外，程式操作可在ISPP演算法中所使用的脈衝量值中使用更大的步階ΔV。在此種情形中，將需要較少的程式脈衝且具有處於範圍195內的臨限電壓的胞元的干擾δ4將相對於干擾δ3減小。此外，範圍196的寬度將變大，從而消耗Vpass以下的某些邊限，但於範圍195與196之間保留充足的邊限。
圖7說明可由主機執行以管理本文所述多位準程式操作的模組。在本實例中，模組可被實行為記憶體技術裝置MTD層模組300的一部分，所述記憶體技術裝置MTD層模組300自較高的層（例如，快閃轉換層或其他類型的檔案系統）接收資料寫入指令。模組包括除較高層資訊（例如，位址映射、資料有效性等）以外亦與狀態資料耦合的操作處置器（operation handler）301，操作處置器301包括最後寫入的頁面表302、整修位元映像303（其實例架構繪示於區311中）、及低頁面分配表304（其實例架構繪示於區312中）。操作處置器301與驅動器305通訊以執行讀取功能、與驅動器306通訊以執行程式功能、以及與驅動器307通訊以執行抹除功能。
驅動器305、306、及307發出命令或指令以運作快閃記憶體晶片310，快閃記憶體晶片310在圖解說明中包括多個標號為區塊1至區塊100的可抹除區塊。
如上所述，所述區塊中的每一者包括多列記憶體胞元，其中以NAND快閃記憶體為例，耦合至單條字線的每一列皆對應於可儲存多個邏輯頁面的單個實體頁面。
圖8A提供包括四個實體頁面320、321、322、及323的反及快閃區塊的實體視圖表示形式，所述實體頁面中的每一者被分配有一或多個邏輯頁面。在某些實行形式中，每一區塊可具有大量的列或實體頁面。為簡明起見，參照具有四個實體頁面的區塊來闡述本實例。
實體頁面320被分配用於邏輯高頁面1及邏輯低頁面5。實體頁面321被分配用於邏輯高頁面2。實體頁面322保持處於自由狀態，無邏輯頁面映射至實體頁面322。實體頁面323被分配用於邏輯高頁面4。
圖8B提供圖8A所示的區塊的邏輯視圖表示形式。對於具有四個實體頁面的每一胞元儲存兩個位元的區塊，可被分配八個邏輯頁面（即頁面1（Page 1）至頁面8（Page 8））的資料（即DPage1至DPage8）。可為每一邏輯頁面保持狀態資訊，包括例如在將邏輯頁面成功程式化為實體頁面之後進入的有效狀態、在邏輯頁面被記憶體管理常式（routine）標記為無效之後進入的無效狀態、以及在成功抹除區塊之後進入的自由狀態。出於此解釋的目的，邏輯視圖示出高頁面1及高頁面4被標記為無效、高頁面2及低頁面5被標記為有效、且高頁面3、低頁面6、低頁面7、及低頁面8被標記為自由或未被程式化。
此外，如圖8B中所示，操作處置器對區塊中的邏輯頁面執行自高頁面開始至低頁面的程式次序，並儲存最後寫入的頁面表，所述最後寫入的頁面表標記區塊的最後寫入邏輯頁面，以表示區塊中的邏輯頁面的程式化狀態的次序。
整修位元映像303具有如圖7的區311中所說明的邏輯架構。當對映射至同一實體頁面的低頁面執行程式操作時，操作處置器301需要知曉哪些高頁面已被標記為無效的。在所述實例中，如圖8B所示，頁面3具有「自由」狀態。然而，頁面4及頁面5已被亂序地程式化。因此在此種情形中，頁面3將被視為其對應的高頁面為無效的一般，並如圖7的表311中所反映，在區塊的整修位元映像中被標記為真。
此外，操作處置器301需要知曉哪些低頁面被映射至哪一高頁面。所述映射可為靜態的，其中低頁面與所具有的邏輯位址偏移達每一區塊的邏輯頁面數目的一半（對於每一實體頁面具有兩個邏輯頁面的系統而言）的高頁面被靜態地映射至同一實體列。或者是，當利用低頁面分配表304來實行時，低頁面可被動態地分配至所具有的高頁面在程式化時被標記為無效的實體頁面。此將增加經整修程式操作可被施加於將低頁面程式化的次數。若在低頁面5將被程式化時，在字線1的高頁面中的高頁面1保持有效，則低頁面5可利用動態分配模式被分配至實體頁面，例如字線2的低頁面位置。
操作處置器可被實行為記憶體轉換裝置層驅動器中的模組，所述記憶體轉換裝置層驅動器作為用於上覆（overlying）應用程式的硬體抽象化層。MTD層上方的快閃轉換層或其他記憶體管理層可利用所述程式化方法的優勢而無需進行修改或僅進行有限的修改。
操作處置器利用儲存於表302、303、及304中的狀態資訊來辨識適用於被存取的具體邏輯頁面的讀取功能、及程式功能。在操作處置器中所確定的及可供利用的表示將使用哪一讀取功能及哪一程式功能的資訊可利用命令協定（protocol）而被傳送至快閃記憶體晶片，所述命令協定包括例如針對不同程式操作及讀取操作中的每一者利用專用命令的協定、或其中狀態資訊攜帶有讀取命令或程式命令並在晶片級被解讀的命令協定。
在其他系統中，操作處置器及狀態資訊可被保持於積體電路記憶體裝置上，且在原位被操作以用於選擇恰當讀取功能或程式功能。
圖9中示出用於使用靜態頁面分配的單胞二位元式記憶體的靜態操作處置器的偽碼表示形式。參數包括以下： op：請求類型（讀取、寫入、抹除、整修）。 addr：由快閃轉換層驅動器發佈的絕對頁面位址。 data：頁面資料的緩衝器。 bitmap：標記經修剪程式操作的修剪位元映像。 LWPT：最後寫入的頁面表。
根據所述程序，藉由將邏輯addr除以區塊中的邏輯頁面的數目PAGEPERBLOCK而確定被存取的區塊位址pba（行1）。對於其中每一胞元儲存N個位元的記憶體，每一區塊的頁面數目可為可抹除的區塊中的實體頁面或列的數目的N倍。
將被存取的頁面位址ppa設定為等於addr(mod) PAGEPERBLOCK（行2）。
自LWPT確定被存取的區塊位址pba的偏移值，且所述偏移值表示區塊中的最後寫入的頁面數目（行3）。
然後，對於寫入操作，偽碼判斷被存取的頁面位址ppa減去所述偏移值是否大於1。若是，則當前操作是跳過至少一個自由頁面（未被程式化的狀態）的寫入操作。然後，藉由確定整修功能的終點以標記被跳過的無效頁面中的高頁面而辨識被跳過的自由頁面，所述終點是被存取的頁面位址ppa減去1（ppa-1）（被即刻跳過的自由頁面）與PAGEPERBLOCK的一半減去1（1/2 PAGEPERBLOCK-1）（最後的高頁面）中的最小值。然後，以被跳過的頁面開始（最後寫入的頁面加1），經辨識的自由頁面在整修位元映像中利用整修（TRIM）功能而被標記為真，所述整修功能設定位元映像中的位元以使被存取的區塊位址表示是否將施加經整修程式操作，例如SLC式操作（行4-7）。
然後，整修位元映像藉由「假（false）」標記來表示被存取的區塊中哪些高頁面是有效的（需要對對應低頁面進行MLC程式化），並藉由「真（true）」標記來表示哪些高頁面是無效的（容許對對應低頁面進行經整修或SLC式程式化）以用於寫入操作的目的。
如在偽碼中所表示，所述程序然後判斷被存取的頁面位址是否大於每一區塊的頁面數目的一半，亦即表示被存取的頁面位址是低頁面。在此種情形中，演算法利用位元映像、被存取的區塊位址、及被存取的頁面位址減去每一區塊的頁面數目的一半來執行IS-BIT-SET程序，藉此判斷是否針對低頁面的經整修程式化標記了位元映像（行8-9）。
若整修位元映像中的對應表項（entry）是真，則所述程序將操作選擇旗標「EnableSLC」設定為真（行10），從而辨識捨棄高頁面資料的SLC式經整修程序。否則，操作選擇旗標「EnableSLC」被設定為假，從而選擇保持高頁面資料的多位準程序（行11-12）。
若被存取的頁面位址是高頁面，則操作選擇旗標被設定為假，從而選擇正常的高頁面操作，此可為單位準操作（行13-14）。
對於讀取操作，偽碼確定被存取的頁面位址及被存取的區塊位址，並讀取操作選擇旗標。然後，命令進行經辨識的讀取操作（行15-16）。
對於寫入操作，偽碼確定被存取的區塊位址、被存取的頁面位址、欲被寫入的資料、及操作選擇旗標。然後，命令進行所指示的寫入操作（即，單位準程式、SLC式程式、多位準程式）（行17-18）。
對於抹除操作，偽碼執行整修操作，所述整修操作重設被存取的區塊的整修位元映像及其他狀態資訊以使得每一頁面被表示為自由的。然後，抹除被存取的區塊（行19-21）。
對於「整修」操作，若被存取的頁面位址與每一區塊的頁面數目的一半相加的值（針對被存取的低頁面辨識對應的被靜態映射的高頁面）大於如由偏移值表示的最後寫入的頁面的位址，則所述「整修」操作將對應於被存取的頁面位址的位元設定為真（行22-24）。
圖10至圖12說明利用低頁面的動態分配而對區塊（例如在圖8A中所表示者）進行的頁面程式操作的次序。為增強效能，利用動態分配的操作處置器（例如圖7中所示者）將嘗試將低頁面程式化至具有無效高頁面的實體頁面（字線）。
圖10說明在圖8A所示條件下對區塊的低頁面6進行頁面寫入的程序。頁面6的資料被程式化至字線3（而非在靜態映射中將需要的字線2）上的實體頁面的低頁面。執行此映射是因為字線2的高頁面在程式化操作時含有有效資料，而字線3的高頁面是自由的且對於此演算法而言被認為是無效頁面。藉由製作將字線3的低頁面分配至高頁面6的表項而更新低頁面分配表。在程式化之後，未來對頁面6的資料的讀取操作會根據低頁面分配表中的資訊而自字線3的低頁面讀取資料。
圖11說明在圖10所示條件下寫入區塊的低頁面7的程序。如前所述，操作處置器找到具有無效高頁面的字線。如此一來，字線4是對頁面7的資料的最佳候選項，此乃因字線2的高頁面仍含有有效資料（即，DPage2）而字線4的高頁面（頁面4）是無效的。低頁面分配表被更新以將字線4的低頁面映射至頁面7。若操作處置器接收到要讀取頁面7的讀取操作，則其將自字線4的低頁面讀取資料。
圖12說明在使高頁面2變為無效的更新之後，在圖11所示條件下寫入區塊的低頁面8的程序。因此，在圖12所示的區塊100的邏輯圖式中，頁面1、2、及4被標記為無效的。頁面8被分配至字線2的低頁面，且低頁面分配表被更新以表示所述映射。在區塊100的整修位元映像中所有的低頁面（頁面1至頁面4）被表示為真，此乃因如上所解釋，若施加跳過頁面3且亂序地運作的程式化操作，則自由頁面3被作為無效頁面處理。
圖13中示出用於單胞二位元式記憶體的動態操作處置器的偽碼表示形式。參數包括以下： op：請求類型（讀取、寫入、抹除、整修）。 addr：由快閃轉換層驅動器發佈的絕對頁面位址。 data：頁面資料的緩衝器。 bitmap：標記經整修程式操作的整修位元映像。 LWPT：最後寫入的頁面表。 LPAT：低頁面分配表。
如同靜態操作處置器一樣，藉由將邏輯addr除以區塊中的邏輯頁面的數目PAGEPERBLOCK而確定被存取的區塊位址pba（行1）。此外，將被存取的頁面位址ppa設定為等於addr(mod) PAGEPERBLOCK（行2）。針對被存取的區塊，將 「偏移（offset）」 值設定至最後寫入的頁面表中的表項。（行3）。
若操作是寫入操作且被存取的頁面減去所述偏移值大於1，則所述寫入是亂序進行的。在此種情形中，最後寫入的頁面與被存取的頁面之間的邏輯高頁面（其被靜態地分配）的整修位元映像中的表項需要被設定為真。因此，執行以下循環（loop）：所述循環在被存取的頁面之前的邏輯頁面與最後的高頁面兩者中的最小值處結束並在「偏移」值之後的邏輯頁面處開始。此藉由在被存取的區塊的位元映像中執行整修操作而完成，所述位元映像將被跳過的高頁面的實體頁面的表項設定為真。（行4-7）。
若被存取的頁面是低頁面，則值「tmp」被設定至與被存取的實體頁面及被存取的區塊對應的邏輯頁面分配表中的表項的值。若不存在用於被存取的頁面的表項，則調用演算法以將邏輯頁面分配至對應的實體頁面。否則，將被存取的頁面位址設定至分配表中的表項。（行8-13）。
此外，對於低頁面，所述程序讀取低頁面被映射至的實體頁面的整修位元映像中的表項。若所述表項被標記為真，則操作選擇旗標enableSLC被設定為真。若所述表項被標記為假的，則對應的高頁面是有效的且操作選擇旗標enableSLC被設定為假的（行14-17）。
若被存取的頁面位址是高頁面，則操作選擇旗標enableSLC被設定為假的（行18-19）。
對於讀取操作，利用由操作選擇旗標enableSLC辨識的讀取演算法而讀取被存取的頁面（行20-21）。
對於寫入操作，利用由操作選擇旗標enableSLC辨識的程式演算法而寫入被存取的頁面（行22-23）。
對於抹除操作，調用TRIM演算法以重設被存取的區塊的整修位元映像，調用演算法來初始化被存取的區塊的邏輯頁面分配表，並抹除所述區塊（行24-27）。
若操作為 「整修」功能（行28），則目標頁面必須為高頁面。由於在高頁面對應的低頁面已被程式化時無需在整修位元映像中將所述高頁面標記為真，故所述常式調用常式以檢查與高頁面映射至同一實體頁面的低頁面的程式狀態（即，ppa+1/2 PAGEPERBLOCK）（行29-33）。若所述常式確定低頁面未被程式化，則整修位元映像中的對應位元被設定為真，以表示以下對對應低頁面的存取應被提供經整修功能（行34-35）。若根據LPAT表程式化低頁面，則不改變實體頁面的整修位元映像。
圖14是用於對多位準記憶體施加變型程式操作的基本操作方法的流程圖。在所述流程圖中所說明的次序不表示必須以此次序來執行步驟。所述流程圖以例如被快閃管理常式調用的區塊抹除開始（500）。在下一步驟中設定區塊中的高頁面的頁面分配（501）。如上所述，該等頁面分配可被動態地設定或靜態地設定。當靜態地設定時，實體頁面的整修位元映像可被映射至高邏輯頁面位址。此外，在抹除操作之後將區塊中的邏輯頁面的狀態設定為自由狀態（502）。
根據所述操作方法，當可自較高層級的應用程式接收到用於具體邏輯區塊的寫入指令時（503），所述程序判斷所述指令的頁面主體是高頁面還是低頁面（504）。若為高頁面，則所述程序判斷低頁面是否保持為自由的（505）。若否，則在處理次序中發生了錯誤，然後可停止所述操作，且視情況可執行快閃區塊的某些種類的管理（506）。若低頁面保持為自由的，則可辨識第一單位準胞元式操作來用於寫入高頁面（507）。
若在區塊504處確定目標是低頁面，則所述程序判斷是否正在亂序地存取所述頁面（508）。若為亂序地存取所述頁面（508），則在區塊508之後在整修位元映像中將被跳過的高頁面設定為真（509）。若在區塊508處確定頁面並非被亂序地存取，則所述程序判斷在整修位元映像中實體頁面是否被標記為真（510）。若在整修位元映像中實體頁面是真，則可辨識第二單位準胞元式操作來用於寫入高頁面（511）。若在整修位元映像中高頁面未被標記為真，則辨識多位準胞元操作以將低頁面程式化。
圖15是一種辨識用於多位準記憶體的變型讀取操作的操作的簡化流程圖。圖15的操作以接收用於區塊中的具體邏輯頁面的讀取指令開始（550）。所述程序利用映射資訊找到對應的實體頁面（551）。接下來，判斷所述頁面是否儲存有效資料（552）。若所述頁面不是有效的，則需要區塊管理（553）。若所述頁面是有效的，則演算法判斷其是高頁面還是低頁面（554）。
若為高頁面，則使用LPAT來辨識映射至同一實體頁面的低頁面，並判斷映射至同一實體頁面的所述低頁面已被程式化還是保持為自由的（555）。若所述低頁面已被程式化，則辨識用於高頁面的多位準胞元讀取操作（556）。若所述低頁面未被程式化，則可辨識第一SLC讀取操作來用於高頁面（557）。
若在區塊554處確定目標是低頁面，則所述演算法判斷在用於表示SLC式程式化的可用性（availability）的整修位元映像中的實體頁面是否被標記為真（558）。若其在整修位元映像中為真，則可辨識第二SLC式讀取操作來用於低頁面（559）。若在區塊558處確定高頁面在整修位元映像中不為真，則辨識多位準胞元操作來用於讀取高頁面（560）。
上述用於操作多位準胞元記憶體的方法著重於每一胞元儲存兩個位元的記憶體、以及儲存兩個邏輯頁面的實體頁面。所述技術可擴展至每一胞元儲存多於兩個位元的多位準胞元。此外，可使用每一頁面使用單個位元的整修位元映像來選擇正常或經整修的程式及讀取操作。在其他實施例中，可應用多於一個經整修程式及多於一個經整修讀取操作，且整修位元映像可每一頁面儲存多於一個位元來辨識正確的讀取操作及程式操作。
圖16至圖18說明根據本文中所述的技術，針對單胞三位元式記憶體的可選擇程式操作。每一實體頁面具有三個邏輯頁面的多位準胞元程式或讀取需要能夠在每一胞元中感測八個不同的資料值。此要求記憶體裝置支援可選擇程式操作及讀取操作，所述操作在所有三個邏輯頁面皆儲存有效資料時利用七個感測臨限值。記憶體裝置可被配置成支援所有所說明的程式操作，並因應於直接或間接表示如上所解釋的資料的狀態的訊號而選擇恰當的操作。在圖16至圖18所示的實例中的記憶體胞元具有三個可定址的位元b(0)、b(1)、及b(2)，且被定址的位元是位元b(0)（或可定址的頁面）。記憶體裝置上的邏輯自多個變型程式操作中選擇待被應用的程式操作，所述多個變型程式操作包括第一程式操作及第二程式操作以及第三程式操作，其中： 所述第一程式操作覆寫被程式化的位元（b(1)及b(2)）（或頁面）， 所述第二程式操作保持其他位元（b(1)及b(2)）（或頁面），且 所述第三程式操作覆寫所述其他位元中的一者（例如b(1)）並保持所述其他位元（或頁面）中的另一者（例如b(2)）。
圖16包括示出單胞三位元式記憶體的臨限電壓分佈的三個曲線圖，所述單胞三位元式記憶體被配置成在單胞三位元式系統的高頁面及中間頁面為無效的情況下對低頁面利用單位準胞元式操作。因此，在將高頁面程式化時，使用單位準胞元式操作來建立曲線圖600所示的分佈，此可藉由對程式驗證使用單個驗證電壓位準來達成。為將中間頁面程式化，使用多位準胞元操作來建立曲線圖601所示的分佈，此可利用三個驗證電壓位準來界定與高頁面與中間頁面的可能組合對應的分佈而達成。在將低頁面程式化時，若高頁面及中間頁面為無效的，則可使用演算法來建立曲線圖602所示的分佈。用以建立曲線圖602所示的分佈的演算法可為對程式驗證使用單個驗證電壓位準的單位準胞元式演算法。
因此，若記憶體胞元在低頁面中儲存「1」、且高頁面及中間頁面為無效的，則所述胞元的臨限電壓將位於區556中所示的分佈中。若記憶體胞元在低頁面中儲存「0」、且高頁面及中間頁面為無效的，則所述胞元的臨限電壓位於曲線圖602中以「0」標記的分佈中。
圖17包括示出單胞三位元式記憶體的臨限電壓分佈的三個曲線圖，所述單胞三位元式記憶體被配置成在中間頁面變為無效的而高頁面保持有效的情況下對低頁面使用單胞二位元式操作。因此，為將高頁面程式化，使用演算法來建立曲線圖605所示的分佈，所述演算法可對程式驗證使用單個驗證電壓位準。為將中間頁面程式化，使用演算法來建立曲線圖606所示的分佈，所述演算法可對程式驗證使用三個驗證電壓位準。若中間頁面隨後變為無效的（如由在曲線圖606上將資料位元劃掉所表示），則高頁面的值保持由具有處於範圍608及609內的臨限值分佈的胞元表示。可使用演算法來將低頁面程式化以建立曲線圖607所示的分佈，所述演算法可對程式驗證使用三個驗證電壓位準，同時保留高頁面及低頁面的資料值。
圖18包括示出單胞三位元式記憶體的臨限電壓分佈的三個曲線圖，所述單胞三位元式記憶體被配置成在高頁面變為無效的而中間頁面保持有效的情況下對低頁面使用單胞二位元式操作。因此，為將高頁面程式化，使用演算法來建立曲線圖610所示的分佈，所述演算法可對程式驗證使用單個驗證電壓位準。為將中間頁面程式化，使用演算法來建立曲線圖611所示的分佈，所述演算法可對程式驗證使用三個驗證電壓位準。若高頁面隨後變為無效的（如由在曲線圖611上將資料位元劃掉所表示），則中間頁面的值保持由具有位元「1」 處於範圍613及615、以及位元「0」處於範圍614內的臨限值分佈的胞元表示。可使用演算法來對低頁面進行程式化以建立曲線圖612所示的分佈，所述演算法可對程式驗證使用三個驗證電壓位準，同時保留中間頁面及低頁面的資料值。
圖19至圖25說明根據本文中所述的技術，用於單胞四位元式記憶體的程式化操作。針對每一實體頁面四個邏輯頁面的多位準胞元程式或讀取需要能夠在每一胞元中感測16個不同的資料值。此需要在所有四個邏輯頁面皆儲存有效資料時利用15個驗證電壓位準的程式操作及讀取操作。記憶體裝置上的邏輯從多個變型程式操作中(即四個可定址的位元（或四個可定址的頁面)b(0)、b(1)、b(2)、及b(3)選擇一欲施加的程式操作，且被定址的位元是位元b(0))。裝置上的邏輯自多個變型程式操作中選擇操作，所述多個變型程式操作包括第一程式操作、第二程式操作、第三程式操作、及第四程式操作，其中： 所述第一程式操作覆寫所有其他位元（或頁面）（b(1)、b(2)及b(3)）， 所述第二程式操作保持所有所述其他位元（或頁面）（b(1)、b(2)及b(3)）， 所述第三程式操作覆寫所述其他位元（或頁面）中的一者（例如b(1)）且保持所述其他位元中的兩者（例如b(2)及b(3)），且 所述第四程式操作覆寫所述其他位元（或頁面）中的兩者（例如b(1)及b(2)）且保持所述其他位元中的一者（例如b(3)）。
圖19說明用於單胞四位元式記憶體的驗證電壓位準，並提供在本說明中使用的頁面命名規約。所述頁面命名規約將頁面LL（曲線圖700）定義為低頁面、將頁面LH（曲線圖701）定義為第二中間頁面、將頁面HL（曲線圖702）定義為第一中間頁面、並將頁面HH（曲線圖703）定義為高頁面。
資料值可被配置為如曲線圖中所示，以使得對頁面HH的感測可利用如曲線圖703所示的代表1011與0011的分佈之間的單個驗證電壓位準而達成。對頁面HL的感測可利用如曲線圖702所示的代表1101與1001的分佈之間、以及代表0001與0101的分佈之間的兩個驗證電壓位準而達成。對頁面LH的感測可利用曲線圖701所示的代表1110與1100的分佈之間、代表1000與1010的分佈之間、代表0010與0000的分佈之間、以及代表0100與0110的分佈之間的四個驗證電壓位準而達成。最後，對頁面LL的感測可利用曲線圖700所示的代表1111與1110的分佈之間（位準1）、代表1100與1101的分佈之間（位準2）、代表1001與1000的分佈之間（位準3）、代表1010與1011的分佈之間（位準4）、代表0011與0010的分佈之間（位準5）、代表0000與0001的分佈之間（位準6）、代表0101與0100的分佈之間（位準7）、以及代表0110與0111的分佈之間（位準8）的八個驗證電壓位準而達成。
圖20包括示出單胞四位元式記憶體的臨限電壓分佈的兩個曲線圖。第一曲線圖710示出在將頁面HH、頁面HL、及頁面LH程式化之後的分佈。此使得在具有處於所說明的八個範圍內的臨限電壓的頁面中的記憶體胞元每一胞元儲存三個有效位元。在將低頁面LL程式化時，若HH頁面、HL頁面、及LH頁面中的所有三個頁面皆變為無效的，則可應用程式化操作以利用單個驗證電壓位準來實行曲線圖711所示的分佈。
圖21包括示出單胞四位元式記憶體的臨限電壓分佈的曲線圖。第一曲線圖720示出在將頁面HH、頁面HL、及頁面LH程式化之後的分佈。此使得在具有處於所說明的八個範圍內的臨限電壓的頁面中的記憶體胞元每一胞元儲存三個有效位元。若中間頁面HL及LH變為無效的（如由在圖式中將資料位元劃掉所表示），則高頁面HH的資訊保持於分佈722及723中。為將低頁面LL程式化，可使用程式操作藉由利用三個驗證電壓位準並同時保持高頁面HH的資料值且覆寫或捨棄中間頁面HL及LH的無效資料來建立曲線圖721所示的臨限值分佈。在圖21所示的曲線圖721上的分佈中，可利用單個驗證電壓位準來感測高頁面HH。可利用兩個驗證電壓位準來感測低頁面LL。
圖22包括示出單胞四位元式記憶體的臨限電壓分佈的曲線圖。第一曲線圖730示出在將頁面HH、頁面HL、及頁面LH程式化之後的分佈。此使得在具有處於所說明的八個範圍內的臨限電壓的頁面中的記憶體胞元每一胞元儲存三個有效位元。若高頁面HH及第二中間頁面LH變為無效的（如由在圖式中將資料位元劃掉所表示），則第一中間頁面HL的資訊保持於位元「1」的分佈732及734、以及位元「0」的分佈733中。為將低頁面LL程式化，可使用程式操作藉由利用三個驗證電壓位準並同時保持第一中間頁面HL的資料值且覆寫高頁面HH及第二中間頁面LH的無效資料來建立曲線圖731所示的臨限值分佈。在圖22所示的曲線圖731上的分佈中，可利用三個驗證電壓位準來感測第一中間頁面HL。可利用兩個驗證電壓位準來感測低頁面LL。
圖23包括示出單胞四位元式記憶體的臨限電壓分佈的曲線圖。第一曲線圖740示出在將頁面HH、頁面HL、及頁面LH程式化之後的分佈。此使得在具有處於所說明的八個範圍內的臨限電壓的頁面中的記憶體胞元每一胞元儲存三個有效位元。若高頁面HH及第一中間頁面HL變為無效的（如由在圖式中將資料位元劃掉所表示），則第二中間頁面LH的資訊保持在位元「1」的分佈742、744及746、以及位元「0」的分佈743及745中。為將低頁面LL程式化，可使用程式操作藉由利用三個驗證電壓位準並同時保持第二中間頁面LH的資料值且捨棄高頁面HH及第一中間頁面HL的無效資料來建立曲線圖741所示的臨限值分佈。在圖23所示的曲線圖741上的分佈中，可利用兩個驗證電壓位準來感測第二中間頁面LH。可利用三個驗證電壓位準來感測低頁面LL。
圖24包括示出單胞四位元式記憶體的臨限電壓分佈的曲線圖。第一曲線圖750示出在將頁面HH、頁面HL、及頁面LH程式化之後的分佈。此使得在具有處於所說明的八個範圍內的臨限電壓的頁面中的記憶體胞元每一胞元儲存三個有效位元。若第二中間頁面LH變為無效的（如由在圖式中將資料位元劃掉所表示），則高頁面HH及第一中間頁面HL的資訊保持於分佈752至755中。為將低頁面LL程式化，可使用程式操作藉由利用七個驗證電壓位準並同時保持高頁面HH及第一中間頁面HL的資料值且捨棄第二中間頁面的無效資料來建立曲線圖751所示的臨限值分佈。在圖24所示的曲線圖751上的分佈中，可利用單個驗證電壓位準來感測高頁面HH、可利用兩個驗證電壓位準來感測第一中間頁面HL、且可利用四個驗證電壓位準來感測低頁面。
圖25包括示出單胞四位元式記憶體的臨限電壓分佈的曲線圖。第一曲線圖760示出在將頁面HH、頁面HL、及頁面LH程式化之後的分佈。此使得在具有處於所說明的八個範圍內的臨限電壓的頁面中的記憶體胞元每一胞元儲存三個有效位元。若第一中間頁面HL變為無效的（如由在圖式中將資料位元劃掉所表示），則高頁面HH、及第二中間頁面LH的資訊保持於分佈762至767中。為將低頁面LL程式化，可使用程式操作藉由利用七個驗證電壓位準並同時保持高頁面HH及第二中間頁面LH的資料值且覆寫第一中間頁面HL的無效資料來建立曲線圖761所示的臨限值分佈。在圖25所示的曲線圖761上的分佈中，可利用單個驗證電壓位準來感測高頁面HH、可利用四個驗證電壓位準來感測第一中間頁面LH、且可利用四個驗證電壓位準來感測低頁面。
圖26包括示出單胞四位元式記憶體的臨限電壓分佈的曲線圖。第一曲線圖770示出在將頁面HH、頁面HL、及頁面LH程式化之後的分佈。此使得在具有處於所說明的八個範圍內的臨限電壓的頁面中的記憶體胞元每一胞元儲存三個有效位元。若高頁面HH變為無效的（如由在圖式中將資料位元劃掉所表示），則第一中間頁面HL及第二中間頁面LH的資訊保持於分佈772至778中。為將低頁面LL程式化，可使用程式操作藉由利用七個驗證電壓位準並同時保持第一中間頁面HL及第二中間頁面LH的資料值且覆寫高頁面HH的無效資料來建立曲線圖771所示的臨限值分佈。在圖26所示的曲線圖771上的分佈中，可利用兩個驗證電壓位準來感測第一中間頁面HL、可利用四個驗證電壓位準來感測第二中間頁面LH、且可利用一個驗證電壓位準來感測低頁面。
由此，闡述了一種操作單胞多位元式的記憶體的方法，所述方法可提高所儲存資料的通量及可靠性。已參照頁面模式裝置闡述了所述操作方法。所述操作方法亦適用於逐一胞元（cell-by-cell）位準、以及記憶體胞元的其他架構形式。
自操作單胞多位元式的記憶體的觀點來看，對於儲存一定數目個可定址位元b(n)的單個記憶體胞元（其中n等於0至N-1，且N至少為2），所述方法可包括藉由以下操作而對用於對記憶體胞元中的具體一個位元進行定址的指令作出回應：因應於所述胞元中的另一位元的有效性而確定將應用的操作。用於應用的操作是選自多個變型操作以形成命令。所述操作可選擇用以執行命令的操作以使用最小數目個驗證電壓位準來進行程式化操作或讀取操作。方法可包括：保持表示胞元中的位元的有效性的映射、以及因應於所述映射而選擇所述操作。所述操作可為用於具體位元的程式命令或讀取命令。
一般而言，因應於對具體位元進行定址的程式命令，在胞元中的另一位元為無效的條件下，所述操作方法可發出訊號以表示執行第一程式操作，否則發出訊號以表示執行所述多個變型操作中的另一程式操作。所述第一程式操作可包括針對第一數目個程式驗證電壓位準的程式驗證步驟，且所述另一程式操作可包括針對第二數目個程式驗證電壓位準的程式驗證步驟，其中所述第一數目小於所述第二數目。
同樣地，因應於對具體位元進行定址的讀取命令，在胞元中的另一位元為無效的條件下，可選擇第一讀取操作，否則可選擇第二讀取操作。所述第一讀取操作可包括針對第一數目個讀取電壓位準的一或多個讀取步驟，而所述第二讀取操作包括針對第二數目個讀取電壓位準的讀取步驟，且所述第一數目不同於所述第二數目。
本文中所述的技術能夠利用來自邏輯層的系統知識以確定用於每一實體頁面上的邏輯頁面的資料有效參數。此資訊然後可用以調整程式化及讀取操作以使系統效能最佳化。
本文中所述的操作可實行為適合具體應用的軟體或韌體層級。舉例而言，主機系統中的軟體可用以支援本文中所述的程序。此外，在作為主機系統的一部分而進行耦合的記憶體控制器裝置中的韌體或軟體可用以支援本文中所述的程序。此外，記憶體裝置自身上的軟體或韌體可用以支援本文中所述的程序。
本文中所述的技術可有效地提高存取效能及可靠性。所述技術可應用於針對大量儲存、及其他快閃記憶體應用而配置的快閃記憶體儲存系統。
本文中所述的技術根據儲存於多位準頁面中的邏輯頁面的狀態而提供如在某些條件下在單位準胞元記憶體中所發現的較大的臨限電壓裕度。可縮短程式延遲時間。可縮短讀取延遲時間，且可降低位元錯誤率。
本技術所達成的一個目標是盡可能縮短將低頁面及多位準胞元程式化所需要的長的延遲時間，並有效地提高多位準胞元頁面的整體可靠性。本文中所述的技術將系統知識與用於在晶片層級上進行程式化及讀取的程序相結合以提高系統效能。
儘管藉由參照以上詳細闡述的較佳實施例及實例而揭露了本技術，但應理解，該等實例旨在具有說明性意義而非限制性意義。應設想，熟習此項技術者可輕易地思及各種潤飾及組合形式，且所述潤飾及組合形式將處於本技術的精神及以下申請專利範圍的範圍內。 【相關申請案】
本申請案主張於2014年11月25日提出申請的美國臨時專利申請案第62/084,526號的權益，所述申請案以全文併入本案的方式供參考。
本申請案與由發明者張育銘（Yu-Ming Chang）、李永駿（Yung-Chun Li）、李祥邦（Hsiang-Pang Li）、張原豪（Yuan-Hao Chang）、及郭大維（Tei-Wei Kuo）於2015年7月22日提出申請的共同擁有的申請中美國專利申請案第14/805,498號（P1030306）相關，所述申請案以全文併入本案的方式供參考。
1‧‧‧快閃記憶體裝置
2‧‧‧主機
5‧‧‧資料線
10‧‧‧電路
11‧‧‧集合
20‧‧‧區塊
30‧‧‧位址線
40‧‧‧列解碼器
45‧‧‧字線
50‧‧‧解碼器
55‧‧‧庫選擇線
60‧‧‧記憶體陣列
65‧‧‧位元線
70‧‧‧行解碼器
75‧‧‧第一資料線
80‧‧‧多位準胞元（MLC）頁面緩衝電路
85‧‧‧第二資料線
90‧‧‧快取電路
91‧‧‧輸入/輸出電路
93‧‧‧資料路徑
100‧‧‧區塊
101、102、103‧‧‧反及（NAND）串
105‧‧‧第一邏輯頁面
106‧‧‧第二邏輯頁面
110、111、112、113、114、115、116‧‧‧範圍
120‧‧‧第一曲線圖
121‧‧‧第二曲線圖
122‧‧‧第三曲線圖
150、151、152、153、154、155‧‧‧範圍
160‧‧‧第一曲線圖
161‧‧‧第二曲線圖
162‧‧‧第三曲線圖
163‧‧‧第四曲線圖
171‧‧‧區域
171A‧‧‧線
172、173、174、175、176‧‧‧範圍
180‧‧‧第一曲線圖
181‧‧‧第二曲線圖
182、183‧‧‧曲線圖
191‧‧‧區域
191A‧‧‧線
192、193、194、195、196‧‧‧範圍
200‧‧‧第一曲線圖
201‧‧‧第二曲線圖
202、203‧‧‧曲線圖
300‧‧‧記憶體技術裝置MTD層模組
301‧‧‧操作處置器
302‧‧‧頁面表
303‧‧‧整修位元映像
304‧‧‧低頁面分配表
305、306、307‧‧‧驅動器
310‧‧‧快閃記憶體晶片
311、312‧‧‧區
320、321、322、323‧‧‧實體頁面
500~512‧‧‧操作
550~555‧‧‧操作
556‧‧‧操作/區
557~560‧‧‧操作
600、601、602、605、606、607‧‧‧曲線圖
608、609‧‧‧範圍
610、611、612‧‧‧曲線圖
613、614、615‧‧‧範圍
700、701、702、703‧‧‧曲線圖
710‧‧‧第一曲線圖
711‧‧‧曲線圖
720‧‧‧第一曲線圖
721‧‧‧曲線圖
722、723‧‧‧分佈
730‧‧‧第一曲線圖
731‧‧‧曲線圖
732、733、734‧‧‧分佈
740‧‧‧第一曲線圖
741‧‧‧曲線圖
742、743、744、745、746‧‧‧分佈
750‧‧‧第一曲線圖
751‧‧‧曲線圖
752、753、754、755‧‧‧分佈
760‧‧‧第一曲線圖
761‧‧‧曲線圖
762、763、764、765、766、767‧‧‧分佈
770‧‧‧第一曲線圖
771‧‧‧曲線圖
772、773、774、775、776、777、778‧‧‧分佈
DPage1‧‧‧資料
DPage2‧‧‧資料
DPage4‧‧‧資料
DPage5‧‧‧資料
DPage6‧‧‧資料
DPage7‧‧‧資料
HH‧‧‧高頁面
HL‧‧‧第一中間頁面
LH‧‧‧第二中間頁面
LL‧‧‧低頁面
PV1、PV2、PV3、PV4‧‧‧程式驗證電壓位準
Vpass‧‧‧通過電壓
Vt‧‧‧記憶體胞元臨限電壓
δ1‧‧‧範圍擴展量/干擾
δ2‧‧‧干擾
δ3‧‧‧範圍擴展量/干擾
δ4‧‧‧干擾
圖1是採用如本文中所述的多位準程式化程序的記憶體系統的方塊圖。 圖2是先前技術中已知的反及快閃MLC記憶體中的胞元區塊的簡化圖。 圖3是示出在先前技術中已知的MLC記憶體中各程式階段的臨限電壓分佈的圖表。 圖4是示出在根據本文所述技術的MLC記憶體中各程式階段的臨限電壓分佈的圖表。 圖5是示出在根據本文所述技術的MLC記憶體中各程式階段的臨限電壓分佈的圖表，其中所述程式階段包括具有變型程式驗證位準的ISPP。 圖6是示出在根據本文所述技術的MLC記憶體中各程式階段的臨限電壓分佈的圖表，其中所述程式階段包括具有變型程式脈衝增量位準的ISPP。 圖7是實施一種如本文中所述的用於運作MLC記憶體的方法的功能模組的簡化圖。 圖8A及圖8B是可利用圖7所示的模組運作的MLC記憶體的實體配置及邏輯配置的簡化圖。 圖9說明用於靜態頁面分配實施例的偽碼（pseudocode）。 圖10至圖12是圖8A及圖8B形式的一系列圖式，其說明如本文中所述的操作方法。 圖13說明用於動態頁面分配實施例的偽碼。 圖14是說明利用本文中所述的技術的用於單胞二位元式記憶體的程式操作的流程圖。 圖15是說明利用本文中所述的技術的用於單胞二位元式記憶體的讀取操作的流程圖。 圖16至圖18是示出根據本文中所述的技術，在具有無效頁面的各種組合的單胞三位元式MLC記憶體中各程式階段的臨限電壓分佈的圖表。 圖19是示出在單胞四位元式MLC記憶體中各程式階段的臨限電壓分佈、並說明本文中所用的頁面命名規約（page naming convention）的圖表。 圖20至圖26是示出根據本文中所述的技術，在具有無效頁面的各種組合的單胞四位元式MLC記憶體中各程式階段的臨限電壓分佈的圖表。

Claims (24)

  1. 一種單胞多位元式的記憶體，包括：記憶體胞元，具有至少兩個可定址的位元；用以執行多個可選擇程式操作以對所述記憶體胞元的被定址位元進行程式化的邏輯，所述多個可選擇程式操作包括用於覆寫所述記憶體胞元的另一位元的第一程式操作及用於保持所述另一位元的第二程式操作，其中，當所述記憶體胞元的被定址位元進行程式化時，針對所述記憶體胞元的所述另一位元執行所述第一程式操作或所述第二程式操作；用以選擇所述可選擇程式操作中的一者的邏輯；以及用以利用因應於所述另一位元的邏輯狀態而選擇的讀取操作來讀取所述被定址位元的邏輯。
  2. 如申請專利範圍第1項所述的記憶體，其中所述第一程式操作使用第一數目個驗證電壓位準且所述第二程式操作使用第二數目個驗證電壓位準，所述第一數目小於所述第二數目。
  3. 如申請專利範圍第1項所述的記憶體，其中所述用於選擇所述可選擇程式操作中的一者的邏輯能夠因應於表示所述另一位元的邏輯狀態的訊號。
  4. 如申請專利範圍第1項所述的記憶體，包括用以利用讀取操作來讀取所述被定址位元的邏輯，所述讀取操作對應於所述可選擇程式操作中所選擇的一者。
  5. 如申請專利範圍第1項所述的記憶體，包括： 用以執行多個可選擇讀取操作以讀取所述記憶體胞元的被定址位元的邏輯；以及用以選擇所述可選擇讀取操作中的一者的邏輯。
  6. 如申請專利範圍第1項所述的記憶體，其中所述記憶體胞元具有三個可定址位元b(0)、b(1)及b(2)，且所述被定址位元是位元b(0)，且所述多個可選擇程式操作包括所述第一程式操作及所述第二程式操作、以及第三程式操作，所述第一程式操作覆寫其他位元(b(1)及b(2))，所述第二程式操作保持所述其他位元(b(1)及b(2))，且所述第三程式操作覆寫所述其他位元中的一者(b(1)及b(2)中的一者)並保持所述其他位元中的一者(b(1)及b(2)中的一者)。
  7. 如申請專利範圍第1項所述的記憶體，其中所述記憶體胞元具有四個可定址位元b(0)、b(1)、b(2)及b(3)，所述被定址位元是位元b(0)，且所述多個可選擇程式操作包括所述第一程式操作及所述第二程式操作、第三程式操作、以及第四程式操作，所述第一程式操作覆寫所述其他位元(b(1)、b(2)及b(3))，所述第二程式操作保持所有所述其他位元(b(1)、b(2)及b(3))，所述第三程式操作覆寫所述其他位元中的一者(b(1)、b(2)及b(3)中的一者)且保持所述其他位元中的兩者(b(1)、b(2)及b(3)中的兩者)，且所述第四程式操作覆寫所述其他位元中的兩者(b(1)、b(2) 及b(3)中的兩者)且保持所述其他位元中的一者(b(1)、b(2)及b(3)中的一者)。
  8. 如申請專利範圍第1項所述的記憶體，其中所述記憶體胞元是具有多個可定址頁面的胞元頁面的構件，所述胞元頁面中的記憶體胞元的每一可定址位元均為對應的可定址頁面的構件，且所述用以選擇所述可選擇程式操作中的一者的邏輯使用表示與所述另一位元對應的所述可定址頁面的邏輯狀態的訊號。
  9. 一種操作單胞多位元式的記憶體的方法，包括：對於具有至少兩個可定址位元的記憶體胞元進行以下步驟：選擇第一程式操作及第二程式操作中的一者來將所述記憶體胞元的被定址位元程式化，其中所述第一程式操作覆寫除所述被定址位元以外的另一位元，且所述第二程式操作保持所述另一位元，其中，當所述記憶體胞元的被定址位元進行程式化時，針對所述記憶體胞元的所述另一位元執行所述第一程式操作或所述第二程式操作；執行所述第一程式操作及所述第二程式操作中的所述被選擇的一者；以及使用與所述第一程式操作及所述第二程式操作中的所述被選擇的一者對應的讀取操作來讀取所述被定址位元。
  10. 如申請專利範圍第9項所述的方法，其中所述第一程式操作使用第一數目個驗證電壓位準且所述第二程式操作使用第二數目個驗證電壓位準，所述第一數目小於所述第二數目。
  11. 如申請專利範圍第9項所述的方法，包括使用表示所述另一位元的邏輯狀態的訊號來選擇所述第一程式操作及所述第二程式操作中的一者。
  12. 如申請專利範圍第9項所述的方法，其中所述胞元儲存多於兩個可定址位元，且所述選擇包括自包括所述第一程式操作及所述第二程式操作的多個變型程式操作中進行選擇。
  13. 如申請專利範圍第12項所述的方法，其中用以執行命令的所述多個變型程式操作具有施加不同數目個驗證電壓位準的步驟。
  14. 如申請專利範圍第9項所述的方法，其中所述讀取包括選擇第一讀取操作，否則選擇第二讀取操作，其中所述第一讀取操作包括針對第一數目個讀取電壓位準的一或多個讀取步驟，且所述第二讀取操作包括針對第二數目個讀取電壓位準的多個讀取步驟，且所述第一數目小於所述第二數目。
  15. 如申請專利範圍第9項所述的方法，其中所述記憶體胞元具有三個可定址位元b(0)、b(1)及b(2)，且所述被定址位元是b(0)，且所述選擇包括：自包括所述第一程式操作及所述第二程式操作、以及第三程式操作的多個變型程式操作中進行選擇，所述第一程式操作覆寫其他位元(b(1)及b(2))，所述第二程式操作保持所述其他位元(b(1)及b(2))，且所述第三程式操作覆寫所述其他位元中的一者(b(1)及b(2) 中的一者)並保持所述其他位元中的另一者(b(1)及b(2)中的另一者)。
  16. 如申請專利範圍第9項所述的方法，其中所述記憶體胞元具有四個可定址位元b(0)、b(1)、b(2)、b(3)，且所述被定址位元是位元b(0)；以及所述選擇包括自包括所述第一程式操作及所述第二程式操作、第三程式操作、以及第四程式操作的多個變型程式操作中進行選擇，所述第一程式操作覆寫所有其他位元(b(1)、b(2)及b(3))，所述第二程式操作保持所有所述其他位元(b(1)、b(2)及b(3))，所述第三程式操作覆寫所述其他位元中的一者(b(1)、b(2)及b(3)中的一者)且保持所述其他位元中的兩者(b(1)、b(2)及b(3)中的兩者)，且所述第四程式操作覆寫所述其他位元中的兩者(b(1)、b(2)及b(3)中的兩者)並保持所述其他位元中的一者(b(1)、b(2)及b(3)中的一者)。
  17. 如申請專利範圍第9項所述的方法，其中所述記憶體胞元是具有多個可定址頁面的胞元頁面的構件，所述胞元頁面中的記憶體胞元的每一可定址位元均為對應的可定址頁面的構件；且所述方法更包括：使用表示所述記憶體胞元中除所述被定址位元以外的可定址 位元的所述對應的可定址頁面的邏輯狀態的訊號來選擇所述第一程式操作及所述第二程式操作中的所述一者。
  18. 一種單胞多位元式的頁面模式記憶體，包括：多個實體頁面，所述實體頁面中的每一實體頁面具有N個可定址頁面p(n)，其中n等於0至N-1；用以實施多個可選擇程式操作以將被定址頁面程式化的邏輯；用以利用表示特定實體頁面中的另一可定址頁面的邏輯狀態的訊號來選擇所述多個可選擇程式操作中的一者以將被定址頁面程式化的邏輯，所述多個可選擇程式操作包括第一程式操作及第二程式操作，其中所述第一程式操作覆寫所述另一可定址頁面，且所述第二程式操作保持所述另一可定址頁面，其中，當所述每一實體頁面的被定址頁面進行程式化時，針對所述每一實體頁面的所述另一可定址頁面執行所述第一程式操作或所述第二程式操作；以及用以利用讀取操作來讀取所述被定址頁面的邏輯，所述讀取操作是利用表示所述另一可定址頁面的邏輯狀態的訊號來選擇。
  19. 如申請專利範圍第18項所述的記憶體，其中所述第一程式操作使用第一數目個驗證電壓位準且所述第二程式操作使用第二數目個驗證電壓位準，所述第一數目小於所述第二數目。
  20. 如申請專利範圍第18項所述的記憶體，其中所述用以選擇所述多個可選擇程式操作中的一者的邏輯自外部源接收所 述訊號。
  21. 如申請專利範圍第18項所述的記憶體，其中所述實體頁面具有三個可定址頁面p(0)、p(1)及p(2)，且所述被定址頁面是頁面p(0)；且所述用以選擇的邏輯自包括所述第一程式操作及所述第二程式操作、以及第三程式操作的多個變型程式操作中進行選擇，所述第一程式操作覆寫可定址頁面(p(1)及p(2))，所述第二程式操作保持所述可定址頁面(p(1)及p(2))，且所述第三程式操作覆寫所述可定址頁面中的一者(p(1)及p(2)中的一者)且保持所述可定址頁面中的另一者(p(1)及p(2)中的另一者)。
  22. 如申請專利範圍第18項所述的記憶體，其中所述記憶體胞元具有四個可定址頁面p(0)、p(1)、p(2)及p(3)，且所述被定址頁面是頁面p(0)；且所述用以選擇的邏輯自包括所述第一程式操作及所述第二程式操作、第三程式操作、以及第四程式操作的多個變型程式操作中進行選擇，其中：所述第一程式操作覆寫所有其他可定址頁面(p(1)、p(2)及p(3))；所述第二程式操作保持所有所述其他可定址頁面(p(1)、p(2)及p(3))；所述第三程式操作覆寫所述可定址頁面中的一者(p(1)、p(2) 及p(3)中的一者)並保持所述可定址頁面中的兩者(p(1)、p(2)及p(3)中的兩者)；且所述第四程式操作覆寫所述可定址頁面中的兩者(p(1)、p(2)及p(3)中的兩者)並保持所述可定址頁面中的一者(p(1)、p(2)及p(3)中的一者)。
  23. 如申請專利範圍第18項所述的記憶體，其中所述第一程式操作及所述第二程式操作包括各自的遞增步階式脈衝程式化ISPP演算法，所述各自的遞增步階式脈衝程式化ISPP演算法在ISPP期間的脈衝高度變化量值不同。
  24. 如申請專利範圍第18項所述的記憶體，其中所述第一程式操作及所述第二程式操作包括各自的遞增步階式脈衝程式化ISPP演算法，所述各自的遞增步階式脈衝程式化ISPP演算法在ISPP期間的驗證電壓位準量值不同。
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