TWI638471B

TWI638471B - 半導體裝置的形成方法

Info

Publication number: TWI638471B
Application number: TW106108675A
Authority: TW
Inventors: 陳宏豪; Hung Hao Chen; 張哲誠; Che Cheng Chang; 陳文棟; Wen Tung Chen; 劉又誠; Yu Cheng Liu; 曾鴻輝; Horng Huei Tseng
Original assignee: 台灣積體電路製造股份有限公司; Taiwan Semiconductor Manufacturing Co., Ltd.
Priority date: 2016-03-24
Filing date: 2017-03-16
Publication date: 2018-10-11
Also published as: US10008559B2; TW201803171A; US10541298B2; US20200152731A1; US20190333984A1; CN107230672B; US20170278921A1; US10825892B2; US10535727B2; CN107230672A; US20180301526A1

Abstract

方法包含形成電容，其包含沉積底電極層、沉積電容絕緣層於底電極層上、沉積頂電極層於電容絕緣層上，以及沉積介電層於頂電極層上。以製程氣體蝕刻介電層，直到露出頂電極層。在蝕刻介電層時，介電層具有第一蝕刻速率，頂電極層具有第二蝕刻速率，且第一蝕刻速率與第二蝕刻速率之比例高於約5.0。

Description

半導體裝置的形成方法

本發明實施例關於半導體裝置的形成方法，更特別關於改善電容結構之頂電極之上表面輪廓與基腳輪廓的方法。

金屬-絕緣體-金屬電容已廣泛應用於功能電路中，比如混合訊號電路、類比電路、射頻電路、動態隨機存取記憶體、埋置的動態隨機存取記憶體、以及邏輯操作電路。在系統單晶片的應用中，用於不同功能電路的不同電容可整合至相同晶片，以用於不同目的。舉例來說，在混合訊號電路中，電容作為去耦電容及高頻雜訊濾除器。在動態隨機存取記憶體與埋置的動態隨機存取記憶體電路中，電容作為儲存記憶體。在射頻電路中，電容作為去耦的振盪器與相移網路，及/或旁路電容。在微處理器中，電容用於去耦。將上述電容結合於相同晶片的習知方法，係於不同的金屬層中製作電容。

去耦電容用於自電性網路去除部份的電性網路。去耦電容可截斷這些電路單元造成的雜訊，進而降低產生雜訊的電路單元影響鄰近電路。此外，去耦電容亦可用於電源，因此電源可容納電流消耗中的變異，使電源電壓中的變異最小化。當裝置中的電流消耗變化時，電源本身將不會立刻回應此變化。去耦電容可作為儲電器以維持電源電壓，其對應數十萬 Hz至數億Hz之間的電流消耗頻率。

本發明一實施例提供之半導體裝置的形成方法，包括：形成電容，包括：沉積底電極層；沉積電容絕緣層於底電極層上；沉積頂電極層於電容絕緣層上；沉積介電層於頂電極層上；以及以第一製程氣體蝕刻介電層，直到露出頂電極層，其中第一製程氣體對介電層具有第一蝕刻速率，第一製程氣體對頂電極層具有第二蝕刻速率，且第一蝕刻速率與第二蝕刻速率之比例高於約5.0。

本發明一實施例提供之半導體裝置的形成方法，包括：沉積底電極層於晶圓上；沉積電容絕緣層於底電極層上；沉積頂電極層於電容絕緣層上；沉積介電層於頂電極層上；以第一製程氣體蝕刻介電層，其中第一製程氣體包含CF₄且實質上不含其他含碳與氟的氣體；以及以第二製程氣體蝕刻頂電極層以形成頂電極，其中第二製程氣體包含氟且實質上不含CF₄，且蝕刻頂電極層後露出電容絕緣層。

本發明一實施例提供之半導體裝置的形成方法，包括：沉積底電極層於晶圓上；沉積電容絕緣層於底電極層上；沉積頂電極層於電容絕緣層上；沉積介電層於頂電極層上；以及以第一製程氣體蝕刻介電層，直到露出頂電極層；以第二製程氣體蝕刻頂電極層以形成頂電極，其中頂電極具有上窄下寬的基腳輪廓；形成額外介電層覆蓋頂電極與蝕刻後的介電層；以及圖案化額外介電層、電容絕緣層、與底電極層以形成電容。

α‧‧‧角度

T1、T2、T3、T4、T5、T6、T7、T8‧‧‧厚度

2‧‧‧晶圓

10‧‧‧半導體基板

12‧‧‧積體電路裝置

14‧‧‧層間介電層

16‧‧‧內連線結構

18、18A、18B、40、40A、40B、72、84、86、90、98‧‧‧介電層

20、114‧‧‧金屬線路

22、112‧‧‧通孔

24、110A、110B、110C、116‧‧‧導電結構

28、30‧‧‧金屬墊

32‧‧‧鈍化層

36、42‧‧‧聚合物層

46、46A、46B、46C‧‧‧電容

38、50‧‧‧後鈍化內連線

54‧‧‧電性連接物

66‧‧‧底電極層

68‧‧‧電容絕緣層

70‧‧‧頂電極層

70A‧‧‧邊緣

74、88‧‧‧光阻層

76‧‧‧非等向蝕刻製程

78‧‧‧虛線

80‧‧‧蝕刻

92‧‧‧硬遮罩層

94、104‧‧‧抗反射塗層

100‧‧‧電容區

106‧‧‧溝槽

108‧‧‧通孔開口

200‧‧‧邏輯區

302、304、306、308、310、312、314、316‧‧‧步驟

第1圖係一些實施例中，包含電容之半導體晶粒其剖視圖。

第2-5、6A-6B、7-14圖係一些實施例中，晶圓中的電容於其形成方法之中間階段的剖視圖。

第15圖係一些實施例中，晶圓中的電容其形成製程的剖視圖。

下述內容提供的不同實施例或實例可實施本發明的不同結構。特定構件與排列的實施例係用以簡化本發明而非侷限本發明。舉例來說，形成第一構件於第二構件上的敘述包含兩者直接接觸，或兩者之間隔有其他額外構件而非直接接觸。此外，本發明之多種例子中可重複標號，但這些重複僅用以簡化與清楚說明，不代表不同實施例及/或設置之間具有相同標號之單元之間具有相同的對應關係。

此外，空間性的相對用語如「下方」、「其下」、「較下方」、「上方」、「較上方」、或類似用語可用於簡化說明某一元件與另一元件在圖示中的相對關係。空間性的相對用語可延伸至以其他方向使用之元件，而非侷限於圖示方向。元件亦可轉動90°或其他角度，因此方向性用語僅用以說明圖示中的方向。

一些實施例提供包含電容的裝置晶粒/晶圓與其形成方法，並說明形成電容的中間階段。下述內容亦說明實施例的變化。在多種圖式與實施例中，相同標號將用以標示類似單元。

如第1圖所示，提供晶圓2，其包含半導體基板10。在本發明一些實施例中，半導體基板10為基體矽基板或絕緣層上矽基板。在本發明其他實施例中，其他半導體材料如包含III族、IV族、及/或V族元素者亦可作為半導體基板10，比如矽鍺、碳化矽、及/或III-V族半導體化合物材料。積體電路裝置12如電晶體形成於半導體基板10的表面上。晶圓2亦可包含層間介電層14與內連線結構16於半導體基板10上。內連線結構16包含金屬線路20與通孔22形成於介電層18中。同層之金屬線路統稱為金屬層。綜上所述，內連線結構16可包含經通孔22相連之多個金屬層。金屬線路20與通孔22之組成可為銅或銅合金，但亦可為其他金屬。在本發明一些實施例中，介電層18之組成為低介電常數介電材料，其介電常數可低於約3.0或低於約2.5。

金屬墊30形成於內連線結構16上，且可經由金屬線路20與通孔22電性耦接至積體電路裝置12。金屬墊30可為鋁墊或鋁銅墊，但亦可為其他金屬化材料。舉例來說，金屬墊30可含有約99.5原子%至約99.9原子%的鋁，以及約0.1原子%至約0.5原子%的銅。在本發明一些實施例中，金屬墊30物理接觸下方的內連線結構16其頂金屬層內的金屬線路(或墊)。舉例來說，第1圖中的金屬墊30之下表面接觸金屬墊28的上表面。

如第1圖所示，鈍化層32形成於內連線結構16上。鈍化層32之介電常數大於3.8，且其組成為非低介電常數之介電材料。在本發明一些實施例中，鈍化層32為複合層，其包含氧化矽層(未圖示)，與氧化矽層上的氮化矽層(未圖示)。鈍化層32之組成亦可為其他非孔洞狀的介電材料，比如未摻雜的矽酸鹽玻璃、氮氧化矽、及/或類似物。

圖案化鈍化層32，使部份鈍化層32覆蓋金屬墊30的邊緣部份，而鈍化層32中的開口露出金屬墊30的中心部份。在本發明一些實施例中，部份的鈍化層32與部份的金屬墊30彼此等高。

聚合物層36形成於金屬墊30與鈍化層32上。圖案化聚合物層36以形成開口，且聚合物36中的開口露出金屬墊30的中心部份。在本發明一些實施例中，聚合物層36之組成為聚苯并噁唑。在本發明其他實施例中，聚合物層36之組成為其他聚合物如聚醯亞胺、苯并環丁烷、或類似物。聚合物層36之材料可為光敏性，不過亦可採用非光敏材料作為聚合物層36。

後鈍化內連線38包含聚合物層36上的線路部份，以及延伸至聚合物層36中的通孔部份。因此後鈍化內連線38可電性連接至金屬墊30。舉例來說，後鈍化內連線38之組成可為銅或銅合金。

聚合物層42形成於聚合物層36與後鈍化內連線38上。在本發明一些實施例中，聚合物層42之組成為聚苯并噁唑。在其他實施例中，聚合物層42之組成為其他聚合物，比如聚醯亞胺、苯并環丁烷、或類似物。聚合物層42可為光敏性，但亦可採用非光敏性的材料。聚合物層36與42之組成可為相同種類的聚合物或不同種類的聚合物。

後鈍化內連線50形成於聚合物層42上，且電性連接至後鈍化內連線38及積體電路裝置12。後鈍化內連線50包含多個再分佈線路。在本發明一些實施例中，後鈍化內連線50位於成型化合物52中(即成型化合物52圍繞後鈍化內連線50)，並接觸聚合物層42的上表面。後鈍化內連線50的上表面與側壁物理接觸成型化合物52。

在本發明一些實施例中，電性連接物54電性連接至後鈍化內連線50。電性連接物54可包含金屬區，其可包含位於後鈍化內連線50上的焊料球。電性連接物54亦可包含金屬柱。在電性連接物54包含焊料的實施例中，焊料的形成方法可為放置或電鍍，且電鍍焊料的方法與後鈍化內連線38之形成方法類似。電性連接物54其較上部份位於成型化合物52的上表面上，而其較下部份埋置於成型化合物52中。在形成電性連接物54後，可將晶圓2切割成個別的封裝體56，且每一封裝體56包含一或多個電容46與積體電路裝置12。

在本發明一些實施例中，電容46(如電容46A、電容46B、與電容46C)形成於介電層18、聚合物層36、或聚合物層42中。舉例來說，電容46可在直接位於鈍化層32下的頂介電層中，比如電容46A。電容46亦可在頂介電層下的介電層中，比如電容46B。電容46亦可位於聚合物層36或42中，比如電容46C。在本發明一些實施例中，電容46為去耦電容，即電容46之頂電極與底電極分別電性耦接至電源線如VDD與VSS。綜上所述，電容46用於濾除雜訊，及/或用於降低自電源之電流消耗所造成之電壓變異的儲電器。在本發明其他實施例中，電容46之頂電極與底電極連接至訊號線，且電容46用於濾除雜訊。電容之頂電極與底電極連接至通孔，如下述製程的流程。在其他實施例中，電容46用於其他目的，比如動態隨機存取記憶單元。

第2至14圖係本發明一些實施例中，形成電容46於晶圓2中的中間階段其剖視圖。第2至14圖所述之步驟亦說明於第15圖中的流程圖。第2至14圖中的製程流程係形成電容46A於介電層18A中，如第1圖所示。然而此例示性實施例的概念可用於形成電容於多種層狀物中，比如第1圖中的電容46B與46C。

如第2圖所示，晶圓2包含用以形成電容的電容區100，用以形成第1圖之積體電路裝置12(如邏輯核心裝置)的邏輯區200，以及連接至積體電路裝置12的電性連接。導電結構24如圖所示，而位於導電結構24下方之部份晶圓2則未圖示，但兩者均如第1圖所示地存在。在形成電容46A(見第1圖)的一些實施例中，導電結構24為形成於介電層18B(見第1圖)中的金屬線路或金屬墊。在形成電容46B(見第1圖)的一些實施例中，導電結構24為形成於介電層18B下的金屬線路或金屬墊。在形成電容46C(見第1圖)的一些實施例中，導電結構24為金屬墊30或一些部份的後鈍化內連線38。

介電層40形成於導電結構24上。此步驟如第15圖的步驟302所示。介電層40包含介電層40A，以及介電層40A上的介電層40B。在一些實施例中，介電層40A與介電層40B之組成為不同材料，且可為無機材料。舉例來說，介電層40A之組成可為碳化矽。介電層40A之厚度T1可介於約400Å至約700Å之間。介電層40B之組成可為氧化矽。介電層40B之厚度T2可介於約800Å至約1200Å之間。介電層40A與介電層40B的形成方法可為電漿增強化學氣相沉積、低壓化學氣相沉積、原子層沉積、或類似方法。

接著如第3圖所示，形成底電極層66、電容絕緣層68、頂電極層70、與介電層72。此步驟如第15圖的步驟304所示。底電極層66、電容絕緣層68、頂電極層70、與介電層72可形成為毯覆層。在本發明一些實施例中，底電極層66之組成為金屬氮化物如氮化鈦，其厚度T3可介於約300Å至約500Å之間。在本發明一些實施例中，電容絕緣層68之組成為單層的均質介電材料，比如氧化鋯。在本發明其他實施例中，電容絕緣層67為堆疊之介電層組成的複合層。舉例來說，電容絕緣層68可為氧化鋯/氧化鋁/氧化鋯，其包含第一氧化鋯層、第一氧化鋯層上的氧化鋁層、以及氧化鋁層上的第二氧化鋯層。氧化鋯/氧化鋁/氧化鋯之優點在於低等效氧化物厚度，因此可提高電容的電容值。電容絕緣層68之厚度T4可介於約50Å至約90Å之間。頂電極層70之組成可為氮化鈦，其厚度T5可介於約300Å至約500Å之間。介電層72可作為抗反射塗層，其組成可為氮氧化矽。介電層72之厚度T6可介於約250Å至約350Å之間。

如第4圖所示，圖案化的光阻層74形成於介電層72上。在圖案化光阻層74時，介電層72可作為抗反射塗層。接著以非等向蝕刻製程76蝕刻介電層72。此步驟如第15圖的步驟306所示。上述步驟形成之結構如第5圖所示。蝕刻介電層72之製程可為乾蝕刻製程，其採用含氟的製程氣體如CF₄。在本發明一些實施例中，蝕刻介電層72之製程進行於乾蝕刻腔室中，其中製程氣體的壓力可介於約2mTorr至約10mTorr之間。製程氣體的流速可介於約20sccm至約800sccm之間。用以產生電漿的源功率可介於約500瓦至約700瓦之間。施加至個別蝕刻工具之吸盤的偏功率可小於約130瓦，且可介於約110瓦至約130瓦之間。蝕刻製程可採用終止點檢測模式。在偵測到下方之頂電極層70的訊號後，即表示露出頂電極層70其至少一些上表面，並進行過蝕刻。過蝕刻的時間，可短於介電層72之主要蝕刻時間的約25%。在開始過蝕刻前，蝕刻介電層72的時間即稱作主要蝕刻步驟。

應理解的是，在露出頂電極層70後，亦可蝕刻頂電極層70。在本發明一些實施例中，在主要蝕刻及過蝕刻介電層72時，蝕刻製程對介電層72的蝕刻速率與對頂電極層70的蝕刻速率之間的蝕刻選擇比需高於約5.0。這表示在蝕刻介電層72時，蝕刻製程對介電層72的蝕刻速率，遠高於對頂電極層70的蝕刻速率。

由於蝕刻介電層72之製程變異與不一致性，頂電極層70其一些露出的的部份比其他部份蝕刻的更深。如此一來，在蝕刻完介電層72後，頂電極層70的部份上表面將會不平整，如第5圖所示之虛線78。頂電極層70其上表面的輪廓將會保留至蝕刻(包含主要蝕刻與過蝕刻)頂電極層70時，且更保留至電容絕緣層68。綜上所述，電容絕緣層68的一些部份將比其他部份蝕刻的更多，造成凹陷產生於電容絕緣層68中。凹陷可能捕獲金屬化的聚合物，造成電容絕緣體漏電流或崩潰。在習知蝕刻介電層72的製程中，蝕刻製程對介電層72的蝕刻速率與對頂電極層70的蝕刻速率之間的蝕刻選擇比小於約1.0，造成下方的頂電極層70具有高度的輪廓不一致問題。

此外，在蝕刻介電層72時快速蝕刻一些部份的頂電極層70，亦造成電容絕緣體中的底切。第6B圖係第6A圖中區域79的放大圖。如第6B圖所示，在直接位於保留的頂電極70其下方蝕刻一些部份的電容絕緣層78，將產生底切於第6B圖的區域81中。底切亦可能造成電容絕緣體崩潰。

在本發明一些實施例中，為降低頂電極層70的輪廓不一致，蝕刻介電層72之製程對介電層72與頂電極層70的蝕刻選擇性需高於約5.0，比如介於約5.0與20.0之間。綜上所述，蝕刻製程對頂電極層70其露出部份的蝕刻速率較慢，因此在蝕刻介電層72後的頂電極層70仍具有實質上平坦的上表面。實驗證明，當蝕刻介電層72之製程對介電層72與頂電極層70的蝕刻選擇比高於約5.0時，電容的所有性質如底切尺寸、電容的崩潰電壓、或類似性質均符合規格。

在本發明一些實施例中，藉由調整製程氣體與蝕刻製程條件，可調整蝕刻選擇性。舉例來說，蝕刻製程氣體可為純CF₄而無其他含氟氣體如CHF₃。在一些實施例中，製程氣體為純或實質上純CF₄，其流速%高於99%。CF₄的分壓與流速占所有製程氣體的比例可高於99%。可降低偏功率以降低轟擊效應。由於轟擊無法分辨介電層72與頂電極層70之間的差異，因此轟擊越少則蝕刻選擇性越高。

亦應理解的是，頂電極層70與介電層72的材料影響蝕刻選擇性。舉例來說，若介電層72之組成為氮氧化矽，而頂電極層70之組成為氮化鈦，則氮氧化矽中矽、氧、與氮的原子%以及氮化鈦中鈦與氮的原子%亦影響蝕刻選擇性。綜上所述，某一氮氧化矽層與另一氮氧化矽層中矽、氧、與氮的原子%不同，則上述兩種氮氧化矽層的蝕刻速率不同，且兩者的蝕刻選擇性亦不同。因此需進行實驗以確認實際的蝕刻選擇性。在這些實驗中，製作多種樣品晶圓以具有與第4圖相同的層狀物及材料，且製程氣體與蝕刻製程條件亦調整至蝕刻樣品中的介電層72，以找出最佳製程氣體與最佳製程條件，可在蝕刻介電層72時具有最大的蝕刻選擇性。

此外如第5圖所示，蝕刻頂電極層70以形成電容區100中的頂電極。此步驟如第15圖的步驟308所示。對頂電極層70進行蝕刻80，形成第6A圖所示之結構。蝕刻80以第5圖之光阻層74作為蝕刻遮罩。蝕刻80之製程氣體與製程條件，不同於蝕刻介電層72之製程氣體與製程調件。在本發明一些實施例中，蝕刻頂電極層70與蝕刻介電層72之步驟進行於相同的蝕刻腔室中。蝕刻80之製程氣體可包含氯為主的製程氣體如氯氣與含氟氣體如CHF₃。在一些實施例中，製程氣體的壓力介於約5mTorr至約10mTorr之間。製程氣體的流速可介於約20sccm至約800sccm之間，其中氯為主的氣體之流速%介於約70%至約90%之間，而含氟氣體的流速%介於約10%至約30%之間。用以產生電漿的源功率可介於約1000瓦至約1500瓦之間。偏功率可介於約80瓦至約100瓦之間。頂電極層70之主要蝕刻亦可採用終止點檢測模式。

在偵測到下方之電容絕緣層68的訊號後，即表示露出電容絕緣層68其至少一些上表面，並進行過蝕刻。過蝕刻的時間，可短於頂電極層70之主要蝕刻時間的約35%至約45%之間。

在第6A與6B圖所示的一些實施例中，即採用本發明實施例所述之蝕刻方法，蝕刻後的頂電極層70具有實質上垂直的邊緣。在其他實施例中，蝕刻後的頂電極層70可具有第6B圖所示之基腳輪廓，其中蝕刻後的頂電極層70之邊緣70A為平直的斜面，且蝕刻後的頂電極層70之較下部份比較上部份寬，且其較上部份的寬度朝較下部份的寬度逐漸增加。舉例來說，上述斜面的角度α可小於約85°或80°。

接著如第7圖所示，形成一或多個介電層。此步驟如第15圖的步驟310所示。第7圖顯示例示性的介電層84與介電層86。在本發明一些實施例中，介電層84之組成可為氧化矽，其厚度T7可介於約150Å至約250Å之間。介電層86之組成可為氮化矽，其厚度T8可介於約400Å至約600Å之間。接著形成圖案化的光阻層88於介電層86上。

如第8圖所示，以蝕刻製程圖案化底電極層66、電容絕緣層68、介電層84、與介電層86。此步驟如第15圖的步驟312所示。位於電容區100中的圖案化層狀物形成電容46。在電容46中，包含底電極層66、電容絕緣層68、與頂電極層70。因此電容46為金屬-絕緣物-金屬電容。接著移除圖案化的光阻層88。

接著如第9圖所示，形成介電層90後平坦化介電層90。當形成電容46A或電容46B時(見第1圖)，介電層90之組成可為低介電常數介電材料。在其他實施例中，介電層90可為聚合物層36或聚合物層42，如第1圖所示之實施例。介電層90之厚度可介於約2000Å至約5000Å之間。在介電層90上可進一步形成硬遮罩層92與抗反射塗層94。在一些實施例中，硬遮罩層92之組成為氮化矽，其厚度可介於約400Å至約600Å之間。抗反射塗層94之組成可為氮氧化矽，其厚度可介於約500Å至約700Å之間。

接著圖案化硬遮罩層92，再移除抗反射塗層94，以形成第10圖所示的結構。因此形成開口96於硬遮罩層92中，以露出下方的介電層90。後續步驟形成介電層98，如第11圖所示。介電層98之厚度可介於約25000Å至約45000Å之間。介電層90、硬遮罩層92、與介電層98的形成步驟如第15圖的步驟314所示。介電層90與介電層98之組成可為相同或不同材料。抗反射塗層104形成於介電層98上，且其組成可為氮氧化矽。抗反射塗層104之厚度可介於約500Å至約700Å之間。

如第12圖所示，進行光微影製程圖案化抗反射塗層104(見第11圖)、介電層98、硬遮罩層92、與介電層90，以形成溝槽106(於介電層98中)及通孔開口108(於介電層90中)。通孔開口108之圖案，係由硬遮罩層92之圖案與開口96(見第10圖)的尺寸與位置所定義。綜上所述，溝槽106與通孔開口108可形成於相同的蝕刻製程中。通孔開口108露出頂電極層70與底電極層66。通孔開口108之一者，露出邏輯區200中導電結構24之一者。

如第13圖所示，將擴散阻障層填入溝槽106與通孔開口108，再將導電材料填至擴散阻障層上，以形成導電結構 110A、110B、與110C。擴散阻障層之組成可為鈦、氮化鈦、鉭、或氮化鉭。導電材料之組成可為銅、鋁、鎢、鈷、或上述之合金。此步驟如第15圖的步驟316所示。上述填入擴散阻障層與導電材料之步驟可為選擇性電鍍，比如無電電鍍。導電結構110A、110B、與110C分別電性連接至頂電極層70、底電極層66、與導電結構24。

如第13圖所示，導電結構110A、110B、與110C包含介電層98中的較上部份，與介電層90中的較下部份。較上部份可進一步穿過硬遮罩層92，並稍微延伸至介電層90中。導電結構110C包含通孔112與金屬線路114，其可使積體電路結構12連接至上方的金屬墊30(見第1圖)。

在形成第13圖所示之結構後，進行後續製程以形成導電結構116，如第14圖所示。導電結構116可為金屬墊30、後鈍化內連線38、或後鈍化內連線50，端視電容46所在的位置。導電結構116可連接至電源如VDD或VSS。

本發明實施例具有一些優點。藉由在蝕刻抗反射塗層時，增加抗反射塗層與頂電極層之蝕刻選擇性，可讓電容具有較平坦的上表面輪廓與較少的底切，進而改善電容的可信度。此外，增加蝕刻選擇性可讓電容的頂電極具有基腳輪廓，其較下部份比較上部份寬，且其較上部份的寬度朝較下部份的寬度逐漸增加，可降低扭結產生的可能性。

在本發明一些實施例中，方法包括形成電容，包括：沉積底電極層；沉積電容絕緣層於底電極層上；沉積頂電極層於電容絕緣層上；以及沉積介電層於頂電極層上。以第一製程氣體蝕刻介電層，直到露出頂電極層。第一製程氣體對介電層具有第一蝕刻速率，第一製程氣體對頂電極層具有第二蝕刻速率，且第一蝕刻速率與第二蝕刻速率之比例高於約5.0。

在本發明一些實施例中，方法包括：沉積底電極層於晶圓上；沉積電容絕緣層於底電極層上；沉積頂電極層於電容絕緣層上；沉積介電層於頂電極層上；以及以第一製程氣體蝕刻介電層。第一製程氣體包含CF₄且實質上不含其他含碳與氟的氣體。接著以第二製程氣體蝕刻頂電極層以形成頂電極，其中第二製程氣體包含氟且實質上不含CF₄。蝕刻頂電極層後露出電容絕緣層。

在本發明一些實施例中，方法包括：沉積底電極層於晶圓上；沉積電容絕緣層於底電極層上；沉積頂電極層於電容絕緣層上；沉積介電層於頂電極層上；以及以第一製程氣體蝕刻介電層，直到露出頂電極層。接著以第二製程氣體蝕刻頂電極層以形成頂電極。頂電極具有上窄下寬的基腳輪廓。形成額外介電層覆蓋頂電極與蝕刻後的介電層；以及圖案化額外介電層、電容絕緣層、與底電極層以形成電容。

上述實施例之特徵有利於本技術領域中具有通常知識者理解本發明。本技術領域中具有通常知識者應理解可採用本發明作基礎，設計並變化其他製程與結構以完成上述實施例之相同目的及/或相同優點。本技術領域中具有通常知識者亦應理解，這些等效置換並未脫離本發明精神與範疇，並可在未脫離本發明之精神與範疇的前提下進行改變、替換、或更動。

Claims

一種半導體裝置的形成方法，包括：形成一電容，包括：沉積一底電極層；沉積一電容絕緣層於該底電極層上；沉積一頂電極層於該電容絕緣層上；沉積一介電層於該頂電極層上；以及以一第一製程氣體蝕刻該介電層，直到露出該頂電極層，其中該第一製程氣體對該介電層具有一第一蝕刻速率，該第一製程氣體對該頂電極層具有一第二蝕刻速率，且該第一蝕刻速率與該第二蝕刻速率之比例高於約5.0。
如申請專利範圍第1項所述之半導體裝置的形成方法，更包括以一第二製程氣體蝕刻該頂電極層，且該第二製程氣體不同於該第一製程氣體。
如申請專利範圍第2項所述之半導體裝置的形成方法，其中蝕刻該頂電極層之步驟形成一頂電極，且該頂電極具有上窄下寬的基腳輪廓，且其較上部份的寬度朝較下部份的寬度逐漸增加。
一種半導體裝置的形成方法，包括：沉積一底電極層於一晶圓上；沉積一電容絕緣層於該底電極層上；沉積一頂電極層於該電容絕緣層上；沉積一介電層於該頂電極層上；以一第一製程氣體蝕刻該介電層，其中該第一製程氣體包含CF₄且實質上不含其他含碳與氟的氣體；以及以一第二製程氣體蝕刻該頂電極層以形成一頂電極，其中該第二製程氣體包含氟且實質上不含CF₄，且蝕刻該頂電極層後露出該電容絕緣層。
如申請專利範圍第4項所述之半導體裝置的形成方法，更包括：形成一額外介電層覆蓋該頂電極與該介電層之一剩餘部分；以及圖案化該額外介電層、該電容絕緣層、與該底電極層，以形成一電容。
如申請專利範圍第4項所述之半導體裝置的形成方法，其中該第一製程氣體對該介電層具有一第一蝕刻速率，該第一製程氣體對該頂電極層具有一第二蝕刻速率，且該第一蝕刻速率與該第二蝕刻速率之比例高於約5.0。
如申請專利範圍第4項所述之半導體裝置的形成方法，更包括：形成多個樣品晶圓，其頂電極層與介電層與該晶圓中的該頂電極層與該介電層相同；以及調整蝕刻該些樣品晶圓上之介電層的製程氣體與蝕刻製程參數，以找尋蝕刻製程對介電層與頂電極層之蝕刻選擇性的比例高於約5.0所用的製程氣體與蝕刻製程條件。
一種半導體裝置的形成方法，包括：沉積一底電極層於一晶圓上；沉積一電容絕緣層於該底電極層上；沉積一頂電極層於該電容絕緣層上；沉積一介電層於該頂電極層上；以一第一製程氣體蝕刻該介電層，直到露出該頂電極層；以一第二製程氣體蝕刻該頂電極層以形成一頂電極，其中該頂電極具有一上窄下寬的基腳輪廓，且其較上部份的寬度朝較下部份的寬度逐漸增加；形成一額外介電層覆蓋該頂電極與該介電層之一剩餘部分；以及圖案化該額外介電層、該電容絕緣層、與該底電極層以形成一電容。
如申請專利範圍第8項所述之半導體裝置的形成方法，其中該電容的剖視圖中，該頂電極具有實質上平直的斜面，且斜面的角度小於約85°。
如申請專利範圍第8項所述之半導體裝置的形成方法，其中該第一製程氣體對該介電層具有一第一蝕刻速率，且該第一製程氣體對該頂電極層具有一第二蝕刻速率，且該第一蝕刻速率與該第二蝕刻速率之比例高於約5.0。
如申請專利範圍第8項所述之半導體裝置的形成方法，其中該電容絕緣層由一氧化鋯層或一氧化鋯/氧化鋁/氧化鋯之複合層所形成。