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TWI635611B - 高壓半導體元件 - Google Patents

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TWI635611B
TWI635611B TW106132754A TW106132754A TWI635611B TW I635611 B TWI635611 B TW I635611B TW 106132754 A TW106132754 A TW 106132754A TW 106132754 A TW106132754 A TW 106132754A TW I635611 B TWI635611 B TW I635611B
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Taiwan
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voltage semiconductor
isolation structure
semiconductor device
conductivity type
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TW106132754A
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TW201916350A (zh
Inventor
Vivek Ningaraju
維克 韋
Po-An Chen
陳柏安
Original Assignee
Nuvoton Technology Corporation
新唐科技股份有限公司
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Publication date
Application filed by Nuvoton Technology Corporation, 新唐科技股份有限公司 filed Critical Nuvoton Technology Corporation
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Priority to CN201711203046.3A priority patent/CN109560119B/zh
Application granted granted Critical
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Abstract

一種高壓半導體元件，包括基底、具有第二導電型的第一井區、具有第一導電型的第二井區、第一摻雜區、第二摻雜區、閘極結構以及多個隔離結構。第一井區位於基底上。第二井區位於第一井區旁的基底上。第一摻雜區位於第一井區中。第二摻雜區位於第二井區中。閘極結構位於第一摻雜區與第二摻雜區之間的基底上。隔離結構位於第一井區中。隔離結構交錯排列成一陣列。各隔離結構包括介電柱與介電柱下方的頂摻雜區。第一井區的底面低於隔離結構的底面。

Description

高壓半導體元件
本發明是有關於一種半導體元件，且特別是有關於一種高壓半導體元件。
一般而言，高壓半導體元件主要是應用在電源切換（Power switching）電路上。智能化所述電源切換電路，使得電源管理技術（power management techniques）更有效率已然成為一種趨勢。在此趨勢下，可將類比或數位控制電子元件與功率電晶體（power transistors）整合在同一晶片上。
隨著科技進步，電子元件朝著輕薄化的趨勢發展。由於電子元件的尺寸不斷地縮小，維持高壓半導體元件的高崩潰電壓也愈發困難。因此，如何在一定的元件尺寸或是微型化的元件尺寸下提升高壓半導體元件的崩潰電壓將成為重要的一門課題。
本發明提供一種高壓半導體元件，其可有效地提升高壓半導體元件的崩潰電壓。
本發明提供一種高壓半導體元件，包括具有第一導電型的基底、具有第二導電型的第一井區、具有第一導電型的第二井區、具有第二導電型的第一摻雜區、具有第二導電型的第二摻雜區、閘極結構以及多個隔離結構。第一井區位於基底上。第二井區位於第一井區旁的基底上。第一摻雜區位於第一井區中。第二摻雜區位於第二井區中。閘極結構位於第一摻雜區與第二摻雜區之間的基底上。隔離結構位於第一井區中。隔離結構交錯排列成一陣列。各隔離結構包括介電柱與介電柱下方的具有第一導電型的頂摻雜區。第一井區的底面低於隔離結構的底面。
在本發明的一實施例中，所述隔離結構排列成多個隔離結構行，所述隔離結構行之間的間距一致。
在本發明的一實施例中，所述隔離結構的所述頂摻雜區彼此分離。
在本發明的一實施例中，所述隔離結構的所述頂摻雜區彼此連接，以形成摻雜圖案，其自鄰近所述閘極結構朝向所述第一摻雜區的方向延伸。
在本發明的一實施例中，所述摻雜圖案具有一致的摻雜深度。
在本發明的一實施例中，所述隔離結構行的所述隔離結構的寬度不同。
在本發明的一實施例中，所述隔離結構行的所述隔離結構的寬度自鄰近所述閘極結構朝向所述第一摻雜區的方向漸減。
在本發明的一實施例中，所述第一井區的底面與所述隔離結構的底面之間相距0.2 μm至3 μm。
在本發明的一實施例中，所述高壓半導體元件更包括多個具有所述第一導電型的埋入層，分別位於所述隔離結構與所述基底之間。
在本發明的一實施例中，所述高壓半導體元件更包括阻擋層配置於所述隔離結構上。
基於上述，本發明藉由在第一井區中形成多個隔離結構，以增加第一摻雜區至第二摻雜區之間的電流路徑的距離，進而提升高壓半導體元件的崩潰電壓。另外，本發明的隔離結構包括介電柱與所述介電柱下方的頂摻雜區。所述頂摻雜區具有減少表面電場（reduced surface field，RESURF）的功效，以更進一步提升高壓半導體元件的崩潰電壓。此外，本發明將阻擋層配置於隔離結構上，以降低表面電流，進而提升高壓半導體元件的崩潰電壓。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
參照本實施例之圖式以更全面地闡述本發明。然而，本發明亦可以各種不同的形式體現，而不應限於本文中所述之實施例。圖式中的層與區域的厚度會為了清楚起見而放大。相同或相似之標號表示相同或相似之元件，以下段落將不再贅述。
在以下的實施例中，當第一導電型為N型，第二導電型為P型；當第一導電型為P型，第二導電型為N型。P型摻雜例如是硼；N型摻雜例如是磷或是砷。在本實施例中，是以第一導電型為P型，第二導電型為N型為例來說明，但本發明並不以此為限。
圖1是依照本發明的第一實施例的一種高壓半導體元件的上視示意圖。圖2A是依照本發明的第二實施例的一種高壓半導體元件的剖面示意圖。於此，圖2A可視為圖1的一種高壓半導體元件的剖面示意圖。
請參照圖1與圖2A，本實施例提供一種高壓半導體元件，包括具有第一導電型的基底100、具有第二導電型的第一井區102、具有第一導電型的第二井區104、具有第二導電型的第一淡摻雜區105、第一摻雜區106、具有第二導電型的第二淡摻雜區107、第二摻雜區108、閘極結構110以及多個隔離結構120。
基底100可以是半導體基底，例如是矽基底。基底100中可以是具有P型摻雜或N型摻雜。P型摻雜可以是IIIA族離子，例如是硼離子。N型摻雜可以是VA族離子例如是砷離子或是磷離子。在本實施例中，基底100為P型矽基底。在另一實施例中，基底100亦可以包括半導體基底以及位於其上方的磊晶層（未繪示），其中所述半導體基底可以是P型基底，所述磊晶層可為N型磊晶層（N-epi）。
如圖2A所示，第一井區102（例如N型井區）位於基底100上，使得第一淡摻雜區105、第一摻雜區106以及隔離結構120位於第一井區102中。詳細地說，第一淡摻雜區105位於第一井區102中。第一摻雜區106位於第一淡摻雜區105中，也就是說，第一淡摻雜區105環繞第一摻雜區106。在一實施例中，第一井區102所植入的摻質可例如是磷或是砷，摻雜的濃度可例如是8´10 14/cm 3至1´10 18/cm 3。第一淡摻雜區105所植入的摻質可例如是磷或是砷，摻雜的濃度可例如是5´10 16/cm 3至5´10 18/cm 3。第一摻雜區106所植入的摻質可例如是磷或是砷，摻雜的濃度可例如是1´10 19/cm 3至5´10 20/cm 3。
如上視圖1所示，隔離結構120位於第一井區102中。隔離結構120交錯排列成一陣列。具體來說，隔離結構120排列成多個隔離結構行（isolation structure columns）C1-Cn，其中n為大於1的整數。隔離結構行C1-Cn沿著第一方向X交替排列，並沿著第二方向Y延伸。所述第一方向X是指自第一摻雜區106朝向第二摻雜區108的延伸方向；而所述第二方向Y則是垂直於第一方向X。在一實施例中，隔離結構120可以是分隔的島狀結構，其彼此交錯排列。舉例來說，奇數行之隔離結構行C1、C3中的隔離結構120與偶數行之隔離結構行C2、C4中的隔離結構120彼此交錯排列，其可增加第一摻雜區106與第二摻雜區108之間橫向延伸的電流路徑118的距離。也就是說，本實施例之電流路徑118會迂迴地繞著隔離結構120行進，相較於第一摻雜區106與第二摻雜區108之間的直線距離，本實施例之電流路徑118具有更長的路徑距離，其可提升高壓半導體元件的崩潰電壓。另外，隔離結構行C1-Cn之間的間距P一致。在一實施例中，所述間距P可介於0.1 μm至4 μm之間。
從剖面圖2A可知，各隔離結構120包括介電柱122與介電柱122下方的具有第一導電型的頂摻雜區124。在一實施例中，介電柱122可以是淺溝渠隔離結構（STI），其材料包括氧化矽。頂摻雜區124所植入的摻質可例如是硼，摻雜的濃度可例如是1´10 15/cm 3至1´10 18/cm 3。隔離結構120的頂摻雜區124彼此分離，且相距一間距P。如圖2A所示，第一井區102的底面低於隔離結構120（或頂摻雜區124）的底面。在一實施例中，第一井區102的底面與隔離結構120（或頂摻雜區124）的底面之間的距離D1可大於0.2微米（μm）。在替代實施例中，第一井區102的底面與隔離結構120（或頂摻雜區124）的底面之間的距離D1可介於0.2 μm至3 μm之間。頂摻雜區124具有減少表面電場（RESURF）的功效，進而提升本實施例之高壓半導體元件的崩潰電壓。在一些實施例中，隔離結構120的數量可依需求以及元件尺寸來調整。
第二井區104（例如P型井區）位於第一井區102旁的基底100上，使得第二淡摻雜區107以及第二摻雜區108位於其中。詳細地說，如圖2A所示，第二淡摻雜區107位於第二井區104中。第二摻雜區108位於第二淡摻雜區107中，也就是說，第二淡摻雜區107環繞第二摻雜區108。在一實施例中，第二井區104所植入的摻質可例如是硼，摻雜的濃度可例如是8´10 14/cm 3至1´10 18/cm 3。第二淡摻雜區107所植入的摻質可例如是磷或是砷，摻雜的濃度可例如是5´10 16/cm 3至5´10 18/cm 3。第二摻雜區108所植入的摻質可例如是磷或是砷，摻雜的濃度可例如是1´10 19/cm 3至5´10 20/cm 3。
閘極結構110位於第一摻雜區106與第二摻雜區108之間的基底100上。詳細地說，閘極結構110包括閘介電層112與位於閘介電層112上的閘電極114。在一實施例中，閘介電層112的材料包括氧化矽。閘電極114的材料包括導電材料，可例如是金屬、多晶矽、矽化金屬或其組合。閘極結構110更包括間隙壁116覆蓋閘介電層112與閘電極114的側壁。間隙壁116的材料可包括氧化矽、氮化矽或其組合。閘極結構110沿著第二方向Y延伸。在一實施例中，閘極結構110位於第一井區102與第二井區104之間的基底100上，使得隔離結構120位於閘極結構110與第一摻雜區106之間。
如圖1所示，本實施例之高壓半導體元件更包括多個汲極接觸窗126、多個源極接觸窗128以及多個閘極接觸窗130。汲極接觸窗126分別配置在第一摻雜區106上，且與第一摻雜區106電性連接。換言之，在本實施例中，與汲極接觸窗126接觸的第一摻雜區106的一部分可視為汲極區。源極接觸窗128分別配置在第二摻雜區108上，且與第二摻雜區108電性連接。換言之，在本實施例中，與源極接觸窗128接觸的第二摻雜區108的一部分可視為源極區。閘極接觸窗130分別配置在閘極結構110上，且與閘極結構110電性連接。在一實施例中，汲極接觸窗126、源極接觸窗128以及閘極接觸窗130的材料包括導電材料，可例如是金屬、多晶矽、矽化金屬或其組合。在一些實施例中，汲極接觸窗126、源極接觸窗128以及閘極接觸窗130的數量與位置可依需求來調整。
圖2B是依照本發明的第三實施例的一種高壓半導體元件的剖面示意圖。於此，圖2B可視為圖1的另一種高壓半導體元件的剖面示意圖。
請參照圖2B，圖2B之高壓半導體元件與圖2A之高壓半導體元件相似。上述兩者不同之處在於：圖2B之高壓半導體元件的隔離結構220包括介電柱222與介電柱222下方的具有第一導電型的頂摻雜區（未繪示）。每一個介電柱222下方的頂摻雜區彼此相連，以形成條狀的摻雜圖案224。摻雜圖案224自鄰近閘極結構110朝向第一摻雜區106的方向延伸。在一實施例中，摻雜圖案224具有一致的摻雜深度。也就是說，摻雜圖案224在鄰近閘極結構110處的摻雜深度與在鄰近第一摻雜區106處的摻雜深度實質上相同。在一些實施例中，隔離結構220的形成方法包括在第一井區102（或基底100）上形成罩幕圖案（未繪示）。以所述罩幕圖案當作蝕刻罩幕，在第一井區102（或基底100）中形成多個溝渠（未繪示）。在一實施例中，所述溝渠之間的間距實質上相同。接著，以所述罩幕圖案當作離子植入罩幕，進行離子植入製程，將摻質植入於所述溝渠的底面下方的第一井區102中，以在第一井區102中形成多個頂摻雜區（未繪示）。之後進行回火。在進行回火時，相鄰兩個頂摻雜區會均勻的擴散且彼此相連，以形成條狀的摻雜圖案224。然後，將介電材料填入所述溝渠中，以在摻雜圖案224上形成介電柱222。
在一實施例中，第一井區102的底面與隔離結構220（或摻雜圖案224）的底面之間的距離D2可大於0.2微米（μm）。在替代實施例中，第一井區102的底面與隔離結構220（或摻雜圖案224）的底面之間的距離D2可介於0.2 μm至3 μm之間。
圖3是依照本發明的第四實施例的一種高壓半導體元件的上視示意圖。圖4是依照本發明的第五實施例的一種高壓半導體元件的剖面示意圖。於此，圖4可視為圖3的一種高壓半導體元件的剖面示意圖。
請參照圖3，圖3之高壓半導體元件與圖1之高壓半導體元件相似。上述兩者不同之處在於：圖3之高壓半導體元件的隔離結構行C1’-Cn’之間的間距P1-P4不同。詳細地說，隔離結構行C1’-Cn’之間的間距P1-P4自鄰近閘極結構110朝向第一摻雜區106的延伸方向逐漸增加。也就是說，間距P1小於間距P2；間距P2小於間距P3；間距P3小於間距P4。因此，如圖4所示，隔離結構320中的一部分的頂摻雜區324a、324b彼此重疊且相連；而隔離結構320中的另一部分的頂摻雜區324c、324d彼此分離。在一實施例中，第一井區102的底面與隔離結構320（或頂摻雜區324）的底面之間的距離D3可大於0.2微米（μm）。在替代實施例中，第一井區102的底面與隔離結構320（或頂摻雜區324）的底面之間的距離D3可介於0.2 μm至3 μm之間。
圖5是依照本發明的第六實施例的一種高壓半導體元件的剖面示意圖。
請參照圖5，圖5之高壓半導體元件與圖2A之高壓半導體元件相似。上述兩者不同之處在於：圖5之高壓半導體元件更包括多個具有第一導電型的埋入層510（例如是PBL）分別位於隔離結構520與基底100之間。如圖5所示，埋入層510可以是彼此分離的塊狀區域，其介於第一井區102與基底100之間。也就是說，埋入層510的底面可低於第一井區102的底面。但本發明不以此為限，在其他實施例中，埋入層510的底面亦可等於或高於第一井區102的底面。在替代實施例中，埋入層510也可以是條狀，其自鄰近閘極結構110朝向第一摻雜區106的方向延伸。在一實施例中，埋入層510所植入的摻質可例如是硼，摻雜的濃度可例如是5´10 17/cm 3至5´10 19cm 3。
圖6是依照本發明的第七實施例的一種高壓半導體元件的剖面示意圖。
請參照圖6，圖6之高壓半導體元件與圖2A之高壓半導體元件相似。上述兩者不同之處在於：圖6之高壓半導體元件的隔離結構行C1-Cn的隔離結構620a-620e的底部寬度BW1-BWn不同，其中n為大於1的整數。具體來說，隔離結構行C1-Cn的隔離結構620a-620e的底部寬度BW1-BWn自鄰近閘極結構110朝向第一摻雜區106的方向漸減。詳細地說，隔離結構行C1具有多個隔離結構620a，其包括介電柱622a與介電柱622a下方的頂摻雜區624a。相似地，隔離結構行C2-Cn亦分別具有多個隔離結構620b-620e，其包括介電柱622b-622e與介電柱622b-622e下方的頂摻雜區624b-624e。介電柱622a的底部寬度BW1大於介電柱622b的底部寬度BW2；介電柱622b的底部寬度BW2大於介電柱622c的底部寬度BW3；介電柱622c的底部寬度BW3大於介電柱622d的底部寬度BW4；介電柱622d的底部寬度BW4大於介電柱622e的底部寬度BWn。由於介電柱622a-622e的底部寬度BW1-BWn自鄰近閘極結構110朝向第一摻雜區106的方向漸減，因此，頂摻雜區624a-624e的範圍（或寬度）也是自鄰近閘極結構110朝向第一摻雜區106的方向漸減。另外，介電柱622a-622e彼此分離且相距一間隙S，因此，介電柱622a-622e下方的頂摻雜區624a-624e彼此分離。在本實施例中，間隙S一致，其可介於0.1 μm至4 μm之間。
圖7是依照本發明的第八實施例的一種高壓半導體元件的上視示意圖。圖8是圖7的剖面示意圖。
請參照圖7與圖8，圖7之高壓半導體元件與圖1之高壓半導體元件相似。上述兩者不同之處在於：圖7之高壓半導體元件更包括阻擋層740配置於隔離結構120上。具體來說，如圖8所示，阻擋層740配置在第一摻雜區106與閘極結構110之間的隔離結構120與第一淡摻雜區105上。阻擋層740可防止後續形成的低阻值材料（例如是金屬矽化物（metal silicide））形成在隔離結構120上，以降低表面電流，進而提升高壓半導體元件的崩潰電壓。在一實施例中，阻擋層740的材料包括氧化物，例如是氧化矽。阻擋層740的形成方法包括在低阻值材料（未繪示）形成之前，利用化學氣相沉積法（CVD）等合適的沉積法在基底100上毯覆式地形成阻擋材料（未繪示）。之後，移除所述阻擋材料的一部分（亦即，需要形成低阻值材料的區域，例如是源極/汲極區），以於隔離結構120上形成阻擋層740。
需注意的是，雖然僅在圖7、8的高壓半導體元件中繪示有阻擋層740，但本發明不以此為限。在其他實施例中，如圖3-6中的高壓半導體元件也可具有阻擋層，其配置在相對應的隔離結構上，以降低表面電流，進而提升高壓半導體元件的崩潰電壓。
綜上所述，本發明藉由在第一井區中形成多個隔離結構，以增加第一摻雜區至第二摻雜區之間的電流路徑的距離，進而提升高壓半導體元件的崩潰電壓。另外，本發明的隔離結構包括介電柱與所述介電柱下方的頂摻雜區。所述頂摻雜區具有減少表面電場的功效，以更進一步提升高壓半導體元件的崩潰電壓。此外，本發明將阻擋層配置於隔離結構上，以降低表面電流，進而提升高壓半導體元件的崩潰電壓。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
100‧‧‧基底
102‧‧‧第一井區
104‧‧‧第二井區
105‧‧‧第一淡摻雜區
106‧‧‧第一摻雜區
107‧‧‧第二淡摻雜區
108‧‧‧第二摻雜區
110‧‧‧閘極結構
112‧‧‧閘介電層
114‧‧‧閘電極
116‧‧‧間隙壁
118‧‧‧電流路徑
120、220、320、520、620a、620b、620c、620d、620e‧‧‧隔離結構
122、222、322、522、622a、622b、622c、622d、622e‧‧‧介電柱
124、324、324a、324b、324c、324d、524、624a、624b、624c、624d、624e‧‧‧頂摻雜區
126‧‧‧汲極接觸窗
128‧‧‧源極接觸窗
130‧‧‧閘極接觸窗
224、424‧‧‧摻雜圖案
510‧‧‧埋入層
740‧‧‧阻擋層
BW1-BWn‧‧‧底部寬度
C1-Cn、C1’-Cn’‧‧‧隔離結構行
D1-D4‧‧‧距離
P、P1-P4‧‧‧間距
S‧‧‧間隙
X‧‧‧第一方向
Y‧‧‧第二方向
圖1是依照本發明的第一實施例的一種高壓半導體元件的上視示意圖。 圖2A是依照本發明的第二實施例的一種高壓半導體元件的剖面示意圖。 圖2B是依照本發明的第三實施例的一種高壓半導體元件的剖面示意圖。 圖3是依照本發明的第四實施例的一種高壓半導體元件的上視示意圖。 圖4是依照本發明的第五實施例的一種高壓半導體元件的剖面示意圖。 圖5是依照本發明的第六實施例的一種高壓半導體元件的剖面示意圖。 圖6是依照本發明的第七實施例的一種高壓半導體元件的剖面示意圖。 圖7是依照本發明的第八實施例的一種高壓半導體元件的上視示意圖。 圖8是圖7的剖面示意圖。

Claims (10)

  1. 一種高壓半導體元件，包括：具有第一導電型的基底；具有第二導電型的第一井區，位於所述基底上，所述第一導電型與所述第二導電型不同；具有所述第一導電型的第二井區，位於所述第一井區旁的所述基底上；具有所述第二導電型的第一摻雜區，位於所述第一井區中；具有所述第二導電型的第二摻雜區，位於所述第二井區中；閘極結構，位於所述第一摻雜區與所述第二摻雜區之間的所述基底上；以及多個隔離結構，位於所述第一井區中，所述隔離結構形成多個隔離結構行排列成一陣列，其中相鄰的所述隔離結構行沿著自所述第一摻雜區朝向所述第二摻雜區的方向彼此交錯排列，其中各所述隔離結構包括介電柱與所述介電柱下方的具有所述第一導電型的頂摻雜區，其中所述第一井區的底面低於所述隔離結構的底面。
  2. 如申請專利範圍第1項所述的高壓半導體元件，其中所述隔離結構行之間的間距一致。
  3. 如申請專利範圍第2項所述的高壓半導體元件，其中所述隔離結構的所述頂摻雜區彼此分離。
  4. 如申請專利範圍第2項所述的高壓半導體元件，其中所述隔離結構的所述頂摻雜區彼此連接，以形成摻雜圖案，其自鄰近所述閘極結構朝向所述第一摻雜區的方向延伸。
  5. 如申請專利範圍第4項所述的高壓半導體元件，其中所述摻雜圖案具有一致的摻雜深度。
  6. 如申請專利範圍第2項所述的高壓半導體元件，其中所述隔離結構行的所述隔離結構的寬度不同。
  7. 如申請專利範圍第2項所述的高壓半導體元件，其中所述隔離結構行的所述隔離結構的寬度自鄰近所述閘極結構朝向所述第一摻雜區的方向漸減。
  8. 如申請專利範圍第1項所述的高壓半導體元件，其中所述隔離結構行之間的間距自鄰近所述閘極結構朝向所述第一摻雜區的延伸方向逐漸增加。
  9. 如申請專利範圍第1項所述的高壓半導體元件，更包括多個具有所述第一導電型的埋入層，分別位於所述隔離結構與所述基底之間。
  10. 如申請專利範圍第1項所述的高壓半導體元件，更包括阻擋層配置於所述隔離結構上。
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