TWI631682B - 半導體結構及其製造方法 - Google Patents

Abstract

一種半導體結構包括一基板、一堆疊、一孔洞、和一主動結構。堆疊設置在基板上。堆疊由彼此交替之複數個導電層和複數個絕緣層構成。些導電層包括一第i層導電層和設置在第i層導電層上方的一第j層導電層，第i層導電層具有厚度t_i，第j層導電層具有厚度t_j，t_j大於t_i。孔洞穿過堆疊。孔洞具有分別對應第i層導電層和第j層導電層的直徑D_i和直徑D_j，D_j大於D_i。主動結構設置在孔洞中。主動結構包括一通道層。該通道層沿著孔洞之一側壁設置，並與堆疊的導電層隔離。

Description

半導體結構及其製造方法

本揭露是關於一種半導體結構及其製造方法。本揭露特別是關於一種包括補償性堆疊結構的半導體結構及其製造方法。

為了減少體積、降低重量、增加功率密度、和改善可攜帶性等等理由，三維(3D)半導體結構被發展出來。在一些三維半導體結構的典型製程中，可形成包括複數個層的堆疊在基板上，並接著形成一或多個孔洞和/或溝槽穿過堆疊。由於製程限制，所述孔洞和/或溝槽可能具有傾斜的側壁，從而，沿著孔洞和/或溝槽的一垂直方向，尺寸和面積逐漸改變。這可能進一步地導致一些裝置特性上的偏差，特別是在電性性質上的偏差。隨著堆疊中層的數目增加，該偏差可能會變成將影響裝置表現和操作的問題點。

本揭露是針對補償性堆疊結構的提供，其補償了在沿著孔洞和/或溝槽的一垂直方向上之不同的尺寸和面積所造成 的影響。

根據一些實施例，提供一種半導體結構。此種半導體結構包括一基板、一堆疊、一孔洞、和一主動結構。堆疊設置在基板上。堆疊由彼此交替之複數個導電層和複數個絕緣層構成。該些導電層包括一第i層導電層和設置在第i層導電層上方的一第j層導電層，第i層導電層具有厚度t_i，第j層導電層具有厚度t_j，t_j大於t_i。孔洞穿過堆疊。孔洞具有分別對應第i層導電層和第j層導電層的直徑D_i和直徑D_j，D_j大於D_i。主動結構設置在孔洞中。主動結構包括一通道層。該通道層沿著孔洞之一側壁設置，並與堆疊的導電層隔離。

根據一些實施例，提供一種半導體結構的製造方法。此種製造方法包括下列步驟。首先，形成一堆疊在一基板上。堆疊由彼此交替之複數個犧牲層和複數個絕緣層構成。該些犧牲層包括一第i層犧牲層和形成在第i層犧牲層上方的一第j層犧牲層，第i層犧牲層具有厚度t_i，第j層犧牲層具有厚度t_j，t_j大於t_i。形成一孔洞穿過堆疊。孔洞具有分別對應第i層犧牲層和第j層犧牲層的直徑D_i和直徑D_j，D_j大於D_i。形成一主動結構在孔洞中。主動結構包括一通道層。該通道層沿著孔洞之一側壁形成，並與堆疊的犧牲層分離。

為了對本發明之上述及其他方面有更佳的瞭解，下文特舉實施例，並配合所附圖式詳細說明如下：

100、200‧‧‧半導體結構

102‧‧‧基板

104、204‧‧‧堆疊

106、106(0)、106(1)、106(2)、106(3)、...、106(i)、...、106(j)、...、106(n-2)、106(n-1)、206(0)、206(1)、206(2)、206(3)、...、206(i)、...、206(j)、...、206(n-2)、206(n-1)‧‧‧導電層

108‧‧‧絕緣層

110‧‧‧覆蓋層

112‧‧‧孔洞

114‧‧‧主動結構

116‧‧‧通道層

118‧‧‧記憶層

120‧‧‧絕緣材料

122‧‧‧導電元件

304‧‧‧堆疊

306(0)、306(1)、306(2)、306(3)、...、306(i)、...、306(j)、...、306(n-2)、306(n-1)‧‧‧犧牲層

352‧‧‧離子植入製程

354‧‧‧開口

356‧‧‧金屬材料

358‧‧‧高介電常數材料

360‧‧‧離子植入製程

362‧‧‧導電元件

A_i、A_j‧‧‧導電面積

D_i、D_j‧‧‧直徑

G(1)、G(2)、...、G()‧‧‧群組

L₀、L₁、L₂、L₃、...、L_i、...、L_j、...、L_n-2、L_n-1、L’₀、L’₁、L’₂、L’₃、...、L’_i、...、L’_j、...、L’_n-2、L’_n-1‧‧‧通道長度

t₀、t₁、t₂、t₃、...、t_i、...、t_j、...、t_n-2、t_n-1、t’₀、t’₁、t’₂、t’₃、...、t’_i、...、t’_j、...、t’_n-2、t’_n-1‧‧‧厚度

θ‧‧‧角度

第1圖示出根據實施例的一例示性半導體結構。

第2圖示出根據實施例的另一例示性半導體結構。

第3圖示出孔洞的直徑和通道長度在一方面的影響。

第4A~4B圖示出孔洞的直徑在另一方面的影響。

第5A~5H圖示出根據實施例的半導體結構的一例示性製造方法。

以下將配合所附圖式對於各種不同的實施例進行更詳細的說明。所附圖式只用於描述和解釋目的，而不用於限制目的。為了清楚起見，元件可能並未依照實際比例繪示。此外，可能從圖式中省略一些元件和/或元件符號。在本揭露中，當以單數形式描述一元件時，亦允許包括多於一個該元件的情況。可以預期的是，一實施例中的元件和特徵，能夠被有利地納入於另一實施例中，無須進一步的闡述。

請參照第1圖，其示出根據實施例的一例示性半導體結構100。半導體結構100包括一基板102、一堆疊104、一孔洞112、和一主動結構114。堆疊104設置在基板102上。堆疊104由彼此交替之複數個導電層106(106(0)~106(n-1))和複數個絕緣層108構成。導電層106包括一第i層導電層106(i)和設置在第i層導電層106(i)上方的一第j層導電層106(j)，第i層導電層106(i)具有厚度t_i，第j層導電層106(j)具有厚度t_j， t_j大於t_i。孔洞112穿過堆疊104。孔洞112具有分別對應第i層導電層106(i)和第j層導電層106(j)的直徑D_i和直徑D_j，D_j大於D_i。主動結構114設置在孔洞112中。主動結構114包括一通道層116。通道層116沿著孔洞112之一側壁設置，並與堆疊104的導電層106隔離。

在一些實施例中，堆疊104設置在基板102上，一覆蓋層110進一步地設置在堆疊104上，而孔洞112穿過覆蓋層110和堆疊104。在一些實施例中，基板102與孔洞112的所述側壁之間的角度θ小於90°，例如約為87°。孔洞112可具有從下往上逐漸變大的直徑。在一些實施例中，孔洞112的直徑係介於80奈米和130奈米之間。舉例來說，孔洞112可在底部具有80奈米的直徑，並在頂端具有130奈米的直徑。對應地，導電層106可具有從下往上逐漸變厚的厚度，其細節將敘述於後續段落。在一些實施例中，導電層106可包括一金屬材料和一高介電常數材料。根據一些實施例，半導體結構100可為一記憶體結構。在這類實施例中，主動結構114可更包括一記憶層118。記憶層118設置在通道層116和堆疊104之間。記憶層118可包括一捕捉層(未繪示)。更具體地說，在一些實施例中，記憶層118可包括從孔洞112之側壁依序設置的一阻障層(未繪示)、一捕捉層(未繪示)、和一穿隧層(未繪示)，並可由一氧化物-氮化物-氧化物(ONO)堆疊形成。複數個記憶胞係由主動結構114與堆疊104的導電層106之間的交點所定義，該些記憶胞構成一三維記憶胞陣列的一部分。 在一些實施例中，主動結構114可更包括一絕緣材料120。絕緣材料120填充到孔洞112的剩餘空間中。在一些實施例中，一導電元件122可設置在絕緣材料120上。在一些實施例中，該些導電層106為複數個字元線，主動結構114通過導電元件122耦接到一位元線。

現在將敘述導電層106的配置細節。具體來說，導電層106可為從下往上的一第0層導電層106(0)到一第n-1層導電層106(n-1)。第0層導電層106(0)到第n-1層導電層106(n-1)分別具有厚度t₀到t_n-1，t₀ t₁ ...t_n-2 t_n-1。此外，此外，第0層導電層106(0)到第n-1層導電層106(n-1)能夠分別提供通道長度L₀到L_n-1，L₀ L₁ ...L_n-2 L_n-1。根據一些實施例，通道長度L₀到L_n-1係定義在一垂直方向上，於本揭露全文，垂直方向係意指實質上垂直於基板102的一方向。從而，各個通道長度(L₀到L_n-1)係實質上等於對應的厚度(t₀到t_n-1)。在一些實施例中，厚度t₀到t_n-1，連帶著通道長度L₀到L_n-1，係介於20奈米和60奈米之間。舉例來說，厚度t₀和通道長度L₀可為20奈米，而厚度t_n-1和通道長度L_n-1可為60奈米。

只要能夠提供補償功能，使得偏差落在可接受的範圍內，厚度t₀到t_n-1，連帶著通道長度L₀到L_n-1，係能夠以任何適合的方式配置。在一些實施例中，如第1圖所示，各個導電層106厚於位在所述各個導電層106下方的該些導電層106。換言之，t₀<t₁<...<t_n-2<t_n-1。換言之，L₀<L₁<...<L_n-2<L_n-1。

在另一些實施例中，導電層106分為複數個群組，各個群組中的導電層106具有相同之厚度，並厚於位在所述各個群組下方的該些群組中的導電層106。在這類實施例中，對於0到n-2之中至少一整數i，t_i=t_i+1。換言之，對於0到n-2之中至少一整數i，L_i=L_i+1。

請參照第2圖，其示出這類實施例之中的一種特殊類別。在這種特殊類別中，導電層106等分為複數個群組，各個群組中的導電層106具有相同之厚度，並厚於位在所述各個群組下方的該些群組中的導電層106。舉例來說，導電層106能夠等分為個群組，亦即各個群組包括m個導電層，t’₀=t’₁=...=t’_m-1<t’_m...<t’_n-m=...=t’_n-2=t’_n-1。換言之，導電層106能夠等分為個群組，L’₀=L’₁=...=L’_m-1<...<L’_n-m=...=L’_n-2=L’_n-1。在第2圖所示的半導體結構200中，m為2。換言之，在堆疊204中，導電層206(0)到206(n-1)等分為個群組G(1)到G()，群組G(1)到G()之中各者包括導電層206(0)到206(n-1)之中的二個，t’₀=t’₁<t’₂=t’₃<...<t’_n-2=t’_n-1，L’₀=L’₁<L’₂=L’₃<...<L’_n-2=L’_n-1。

根據上述實施例的堆疊，例如堆疊104或204，在本揭露中稱為補償性堆疊結構。在一方面，較大的孔洞直徑意味著較小的電場，從而有著較低的編程/抹除速度和較糟的編程/抹除能力。這反映於第3圖所示的趨勢。與此相對，較大的通道長度造成較大的電場，從而有著較高的編程/抹除速度和較佳的編程/ 抹除能力。因此，在根據實施例的半導體結構中，較大的孔洞直徑對於裝置的編程/抹除操作所產生的影響，能夠由較大的通道長度所補償，其藉由較厚的導電層來達成。從而，能夠提供較佳的穩定性。

此外，較大的孔洞直徑意味著對應之導電層的導電面積較小，從而降低電導(conductance)。舉例來說，如第4A和4B圖所示，孔洞1122對應於導電層106(j)具有較大的直徑D_j。因此，導電層106(j)的導電面積A_j小於導電層106(i)的導電面積A_i。這不利於設置在較高處(較高位置)的導電層中的電流通過，如第4A和4B圖所示。舉例來說，在導電層為字元線的情況下，可能發生字元線電阻的減低(degradation)。然而，這種情況能夠由導電層的厚度所補償。換言之，較大的孔洞直徑對於導電層的電導所產生的影響，能夠由較厚的導電層厚度所補償。

現在請參照第5A~5H圖，其示出根據實施例的半導體結構的一例示性製造方法。第5A~5H圖繪示藉由取代犧牲層的製程形成如第1圖所示的半導體結構。然而，其他製程也能夠用於形成根據實施例的半導體結構。舉例來說，能夠直接形成由彼此交替之複數個導電層和複數個絕緣層所構成的一堆疊，而未形成犧牲層。此外，也能夠形成根據實施例的其他半導體結構，例如第2圖所示的半導體結構。

如第5A圖所示，提供一基板102。基板102可為矽基板。可進行離子植入製程。形成一堆疊304在基板102上， 例如是藉由沉積製程，堆疊304由彼此交替之複數個犧牲層(306(0)到306(n-1))和複數個絕緣層108構成。絕緣層108可由氧化物形成，具有相同之厚度。犧牲層306(0)到306(n-1)可由氮化物形成。犧牲層306(0)到306(n-1)包括一第i層犧牲層306(i)和形成在第i層犧牲層306(i)上方的一第j層犧牲層306(j)，第i層犧牲層306(i)具有厚度t_i，第j層犧牲層306(j)具有厚度t_j，t_j大於t_i。更具體地說，犧牲層306(0)到306(n-1)可分別具有厚度t₀到t_n-1，t₀ t₁ ...t_n-2 t_n-1。在第5A圖中，犧牲層306(0)到306(n-1)，被繪示成犧牲層306(0)到306(n-1)之中各者厚於位在所述犧牲層306(0)到306(n-1)之中各者下方的該些犧牲層，亦即t₀<t₁<...<t_n-2<t_n-1。然而，在另一些實施例中，犧牲層306(0)到306(n-1)可具有以群組方式逐漸改變的厚度。在這類實施例中，對於0到n-2之中至少一整數i，t_i=t_i+1。舉例來說，犧牲層能夠等分為個群組，亦即各個群組包括m個犧牲層，t₀=t₁=...=t_m-1<t_m...<t_n-m=...=t_n-2=t_n-1。在一些實施例中，厚度t₀到t_n-1係介於20奈米和60奈米之間。舉例來說，厚度t₀可為20奈米，而厚度t_n-1可為60奈米。在一些實施例中，可形成一覆蓋層110在堆疊304上。覆蓋層110可由氧化物形成。

如第5B圖所示，形成一孔洞112形成一堆疊304，例如是藉由蝕刻製程。舉例來說，孔洞112可具有以約為87°的角度傾斜的一側壁。孔洞112具有分別對應第i層犧牲層306(i) 和第j層犧牲層306(j)的直徑D_i和直徑D_j，D_j大於D_i。在一些實施例中，孔洞112的直徑係介於80奈米和130奈米之間。舉例來說，孔洞112可在底部具有80奈米的直徑，並在頂端具有130奈米的直徑。

如第5C圖所示，形成一主動結構114在孔洞112中。主動結構114包括一通道層116。通道層116沿著孔洞112的所述側壁形成，並與堆疊304的犧牲層306(0)到306(n-1)分離。通道層116能夠藉由任何適合的絕緣材料與堆疊304隔離。在一些實施例中，一記憶層118提供隔離功能。記憶層118可包括一捕捉層(未繪示)。更具體地說，在一些實施例中，記憶層118可包括從孔洞112之側壁依序設置的一阻障層(未繪示)、一捕捉層(未繪示)、和一穿隧層(未繪示)，並可由一氧化物-氮化物-氧化物(ONO)堆疊形成。根據一些實施例，主動結構114的形成可藉由先形成一ONO堆疊(亦即記憶層118)在孔洞112的所述側壁上。接著，形成一多晶矽層於其上，作為通道層116。可填充一絕緣材料120，例如氧化物，到孔洞112的剩餘空間中。因此，便形成一環繞閘極(gate-all-around)結構。在一些實施例中，可進一步地形成一導電元件122在絕緣材料120上。接著，如第5D圖所示，可進行離子植入製程352，以提供對於位元線的連接。摻雜物可為砷。

接著，以複數個導電層106取代犧牲層306(0)到306(n-1)。如第5E圖所示，形成一開口354穿過堆疊304，例 如是藉由蝕刻製程。如第5F圖所示，通過開口354移除犧牲層306(0)到306(n-1)，例如是藉由蝕刻製程。接著，形成導電層106。根據一些實施例，導電層106可包括一金屬材料356和一高介電常數材料358。如第5G圖所示，在一些實施例中，可形成高介電常數材料358在絕緣層108的上側和下側並環繞主動結構114。高介電常數材料358可為Al₂O₃。接著，填充金屬材料356到移除犧牲層306(0)到306(n-1)所產生的空間的剩餘部分中。金屬材料356可為鎢。在一些實施例中，從而提供字元線。

在一些實施例中，開口354係提供用於半導體結構的一源極區，並可進行一離子植入製程360，以形成源極區。摻雜物可為砷。接著，如第5H圖所示，能夠形成一導電元件362(亦即源極導電元件)在開口354中。

綜上所述，雖然本發明已以實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。

Claims (9)

1. 一種半導體結構，包括：一基板；一堆疊，設置在該基板上，該堆疊由彼此交替之複數個導電層和複數個絕緣層構成，該些導電層包括一第i層導電層和設置在該第i層導電層上方的一第j層導電層，該第i層導電層具有厚度t_i，該第j層導電層具有厚度t_j，t_j大於t_i；一孔洞，穿過該堆疊，該孔洞具有分別對應該第i層導電層和該第j層導電層的直徑D_i和直徑D_j，D_j大於D_i；以及一主動結構，設置在該孔洞中，該主動結構包括：一通道層，沿著該孔洞之一側壁設置，並與該堆疊的該些導電層隔離；其中，該孔洞具有從下往上逐漸變大的直徑，該些導電層具有從下往上逐漸變厚的厚度。
2. 如申請專利範圍第1項所述之半導體結構，其中各該導電層厚於位在所述各該導電層下方的該些導電層。
3. 如申請專利範圍第1項所述之半導體結構，其中該些導電層分為複數個群組，各該群組中的該些導電層具有相同之厚度，並厚於位在所述各該群組下方的該些群組中的該些導電層。
4. 如申請專利範圍第1項所述之半導體結構，其中該些導電層等分為複數個群組，各該群組中的該些導電層具有相同 之厚度，並厚於位在所述各該群組下方的該些群組中的該些導電層。
5. 如申請專利範圍第1項所述之半導體結構，其中該些導電層係從下往上的一第0層導電層到一第n-1層導電層，該第0層導電層到該第n-1層導電層分別提供通道長度L₀到L_n-1，L₀ L₁ ...L_n-2 L_n-1。
6. 如申請專利範圍第5項所述之半導體結構，其中L₀<L₁<...<L_n-2<L_n-1。
7. 如申請專利範圍第5項所述之半導體結構，其中對於0到n-2之中至少一整數i，L_i=L_i+1。
8. 如申請專利範圍第5項所述之半導體結構，其中該些導電層等分為個群組，L₀=L₁=...=L_m-1<...<L_n-m=...=L_n-2=L_n-1。
9. 一種半導體結構的製造方法，包括：形成一堆疊在一基板上，該堆疊由彼此交替之複數個犧牲層和複數個絕緣層構成，該些犧牲層包括一第i層犧牲層和形成在該第i層犧牲層上方的一第j層犧牲層，該第i層犧牲層具有厚度t_i，該第j層犧牲層具有厚度t_j，t_j大於t_i，該些犧牲層具有從下往上逐漸變厚的厚度；形成一孔洞穿過該堆疊，該孔洞具有分別對應該第i層犧牲層和該第j層犧牲層的直徑D_i和直徑D_j，D_j大於D_i，該孔洞具有從下往上逐漸變大的直徑；以及 形成一主動結構在該孔洞中，該主動結構包括：一通道層，沿著該孔洞之一側壁形成，並與該堆疊的該些犧牲層分離。