TWI629710B - 用於多重圖案化架構之選擇性間隔件蝕刻用方法及系統 - Google Patents
用於多重圖案化架構之選擇性間隔件蝕刻用方法及系統 Download PDFInfo
- Publication number
- TWI629710B TWI629710B TW105128193A TW105128193A TWI629710B TW I629710 B TWI629710 B TW I629710B TW 105128193 A TW105128193 A TW 105128193A TW 105128193 A TW105128193 A TW 105128193A TW I629710 B TWI629710 B TW I629710B
- Authority
- TW
- Taiwan
- Prior art keywords
- spacer
- pattern
- layer
- substrate
- target
- Prior art date
Links
Classifications
-
- H10W20/087—
-
- H10P50/73—
-
- H10P14/668—
-
- H10P14/6681—
-
- H10P50/00—
-
- H10P50/242—
-
- H10P50/283—
-
- H10P76/2043—
-
- H10P76/405—
-
- H10P76/4085—
-
- H10W20/069—
-
- H10W20/089—
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Drying Of Semiconductors (AREA)
- Chemical & Material Sciences (AREA)
- Inorganic Chemistry (AREA)
- Plasma & Fusion (AREA)
- Chemical Kinetics & Catalysis (AREA)
- General Chemical & Material Sciences (AREA)
Abstract
提供一種使用整合架構增加基板上結構之圖案密度的方法,方法包含:
提供具有第一間隔件圖案與底層的基板,底層包含第一底層、第二底層、與目標層;使用氧化物執行第二保形間隔件的沉積,沉積產生第二保形層;執行第二間隔件RIE製程與第二拉除製程,其中產生第二間隔件圖案,第二間隔件RIE製程包括在基板表面上之含N氣體的吸附,其活化該表面以與含F及/或含H氣體反應而形成氟矽酸鹽;且其中整合目標包括在目標間隔件蝕刻速率中的選擇性蝕刻間隔件膜、對第一底層與第二底層的增強同步選擇性、與預防圖案損壞。
Description
本發明關於基板上膜的圖案化的方法與系統,且尤其關於用以達成圖案化目標之基板上結構的選擇性間隔件蝕刻的方法及系統。
在半導體製造中,基板上膜的圖案化可透過隨時間演化以遵循摩爾定律的數種方法而達成。雙重圖案化為藉由使用間隔件沉積以定義特徵部尺寸之用以產生小於微影能力的硬遮罩特徵部的技術。在需要沉積與蝕刻工具兩者情形下,典型的雙重圖案化(DP)技術需要在心軸上之一系列沉積、蝕刻以形成間隔件、及另一蝕刻以移除心軸。
自對準雙重與四重圖案化及其它圖案化架構需要在預先圖案化的特徵部的側壁上之待形成間隔件。隨後移除預先圖案化的特徵部並留下間隔件作為後續圖案化用的遮罩。為了圖案化架構佈局已在自對準雙重圖案化(SADP)與四重圖案化(SAQP)上做了許多,但並未在使用圖案化之反應性離子蝕刻(RIE)的聚焦與調整間隔件側壁遮罩上著墨太多。間隔件側壁輪廓對於整合架構中之後續圖案化步驟具有大的影響。對技術而言,使用反應性離子蝕刻以達到將在後續圖案化步驟中達到更佳輪廓的間隔件側壁遮罩輪廓有其必要。對選擇性間隔件蝕刻而言,需要使用以目標間隔件蝕刻速率完成蝕刻、當執行間隔件蝕刻時增加對第一與第二底層的同步選擇性、與預防圖案損壞之各種膜堆疊。
提供使用整合架構增加基板上結構之圖案密度的方法,方法包含:提供具有第一間隔件圖案與底層的基板,底層包含第一底層、第二底層、與目標層;使用氧化物執行第二保形間隔件的沉積,沉積產生第二保形層;執行第二間隔件RIE製程與第二拉除製程,其中產生第二間隔件圖案,第二間隔件RIE製程包括在基板表面上之含N氣體的吸附,其活化表面以與含F及/或含H氣體反應而形成氟矽酸鹽;且其中整合目標包括在目標間隔件蝕刻速率中的選擇性蝕刻間隔件膜、對第一底層與第二底層的增強同步選擇性、與預防圖案損壞。
亦提供使用整合架構增加基板上結構之圖案密度的另一方法,整合架構用以達成整合目標,方法包含:提供具有硬化圖案光阻層與底層的基板;選擇二或更多操作變數以控制整合架構之一或更多製程;執行包含在第一保形層上之第一保形間隔件沉積製程、第一間隔件反應性離子蝕刻(RIE)製程、與第一拉除製程的第一正型或第一負型圖案化製程,第一間隔件RIE製程與第一拉除製程產生第一間隔件圖案;執行包含第二保形間隔件沉積製程、第二間隔件反應性離子蝕刻(RIE)製程、與第二保形層上之第一拉除製程的第二正型或第二負型圖案化製程,第二間隔件RIE製程與第二拉除製程產生第二間隔件圖案;且執行第二間隔件圖案至目標層中的轉移製程,轉移製程產生目標圖案;並在包含第二保形間隔件沉積製程、第二間隔件RIE製程、第二拉除製程、及/或轉移製程的群組之一或更多製程期間,使用線上原位收集的測量而同時控制二或更多選定的操作變數以達到整合目標。
100‧‧‧示意圖
104‧‧‧間隔件
108‧‧‧氧化物
112‧‧‧結構
116‧‧‧第一底層
120‧‧‧第二底層
122‧‧‧目標層
124‧‧‧底層
150‧‧‧示意圖
160‧‧‧蝕刻氣體
162‧‧‧第一間隔件圖案
200‧‧‧圖
204‧‧‧圖
208‧‧‧圖
212‧‧‧SiARC
216‧‧‧TiO
220‧‧‧OPL或APF
224‧‧‧表
228‧‧‧選擇性
232‧‧‧被蝕刻量
300‧‧‧圖像
302‧‧‧結構
304‧‧‧圖案
308‧‧‧SiARC
312‧‧‧OPL或APL
316‧‧‧目標層
320‧‧‧氧化物
324‧‧‧空間
328‧‧‧空間
350‧‧‧圖像
352‧‧‧結構
354‧‧‧圖案
358‧‧‧SiARC
362‧‧‧OPL或APL
366‧‧‧目標層
370‧‧‧氧化物
374‧‧‧空間
378‧‧‧空間
400‧‧‧圖像
402‧‧‧構造
404‧‧‧圖案
408‧‧‧SiARC
412‧‧‧OPL或APL
416‧‧‧目標層
420‧‧‧氧化物
424‧‧‧空間
428‧‧‧空間
450‧‧‧圖像
452‧‧‧結構
454‧‧‧圖案
458‧‧‧SiARC
462‧‧‧OPL或APL
466‧‧‧目標層
470‧‧‧氧化物
474‧‧‧空間
478‧‧‧空間
500‧‧‧圖像
502‧‧‧結構
504‧‧‧間隔件圖案
508‧‧‧SiARC
512‧‧‧OPL或APL
516‧‧‧目標層
520‧‧‧氧化物
524‧‧‧間隔件圖案/間隔件
528‧‧‧間隔件
530‧‧‧圖像
532‧‧‧結構
534‧‧‧間隔件圖案
538‧‧‧SiARC
542‧‧‧OPL或APL
546‧‧‧目標層
550‧‧‧氧化物
554‧‧‧間隔件
558‧‧‧間隔件
560‧‧‧圖像
562‧‧‧結構
564‧‧‧間隔件圖案
568‧‧‧SiARC
572‧‧‧OPL或APL
576‧‧‧目標層
580‧‧‧氧化物
584‧‧‧間隔件
588‧‧‧間隔件
600‧‧‧流程圖
604‧‧‧操作
606‧‧‧操作
608‧‧‧操作
612‧‧‧操作
616‧‧‧操作
620‧‧‧操作
700‧‧‧流程圖
704‧‧‧操作
706‧‧‧操作
708‧‧‧操作
712‧‧‧操作
716‧‧‧操作
720‧‧‧操作
800‧‧‧電漿處理系統
810‧‧‧電漿處理腔室
820‧‧‧基板固持器
822‧‧‧電極
825‧‧‧基板
826‧‧‧氣體供給系統
828‧‧‧夾合系統
830‧‧‧RF產生器
831‧‧‧脈衝偏壓訊號控制器
832‧‧‧阻抗匹配網路
840‧‧‧氣體分配系統
845‧‧‧電漿處理區域
850‧‧‧真空泵系統
855‧‧‧控制器
870‧‧‧上電極
872‧‧‧RF產生器
874‧‧‧阻抗匹配網路
890‧‧‧功率耦合系統
900‧‧‧示意圖
902‧‧‧負載接口
904‧‧‧負載器模組
912‧‧‧定向器
920‧‧‧負載鎖室模組
928‧‧‧後熱處理設備
936‧‧‧氧化物移除設備
944‧‧‧氣體盒與控制器
948‧‧‧第一模組
952‧‧‧第二模組
954‧‧‧控制台
956‧‧‧控制台
參考以下詳細描述,尤其是當結合附圖考慮時,本發明及其許多伴隨優勢之更完整瞭解將變得顯而易見。
圖1A為顯示經歷先前沉積、RIE、與拉除製程之第一間隔件圖案與底層的整合架構的範例性示意圖。
圖1B為使用本發明技術與方法之正進行暴露至蝕刻氣體的第一間隔件圖案的範例性示意圖。
圖2係作為時間函數之間隔件化學氧化物移除(COR)選擇性的圖,其中選擇性為相對於矽抗反射塗層(SiARC)、氧化鈦、有機平坦層(OPL)、或先進平坦膜(APF)比較。
圖3A為氧化物處理前之基板上間隔件圖案的範例性圖像。
圖3B為在本發明實施例之氧化物處理後之基板上間隔件圖案的範例性圖像。
圖4A為基板之入料間隔件圖案的範例性傾斜圖像。
圖4B為基板之間隔件圖案的範例性非傾斜圖像。
圖5A為基板之間隔件圖案的範例性傾斜圖像,其強調以稀釋的氟化氫在化學品對空氣1:200的比例下蝕刻間隔件15秒的結果。
圖5B為基板之間隔件圖案的範例性傾斜圖像,其強調本發明實施例之第二間隔件RIE製程的結果。
圖5C為基板之間隔件圖案的範例性非傾斜圖像,其強調本發明實施例之第二間隔件拉除製程的結果。
圖6為本發明實施例中氧化物處理的執行方法的範例性流程圖。
圖7為本發明另一實施例中使用正型或負型圖案化製程之氧化物處理的執行方法的範例性流程圖。
圖8描述使用本發明實施例之多重圖案化架構執行選擇性間隔件蝕刻用的製造製程的範例性處理系統。
圖9為能夠執行本發明實施例之範例性流程圖之製程列表中列舉的製程的半導體設備的範例性示意圖。
為說明而非限制之目的,在下列描述中提出特定細節,像是處理系統之特定幾何形狀、各種元件的描述、及其中所用的製程。然而,應理解本發明可在偏離這些特定細節的其他實施例中實現。
類似地,為說明之目的,提出特定數字、材料、及構造以提供對本發明之徹底了解。然而,本發明可在缺少特定細節下實現。此外,應理解圖式中所示之各種實施例係說明性的代表且未必按照比例繪製。
各種操作將以最有助於理解本發明的方式,依序描述為複數分立操作。然而,描述的次序不應被理解成暗示這些操作必定為次序相依。尤其,這些操作不需以呈現之次序執行。所述之操作可依不同於所述實施例中的次序而執行。於其他的實施例中,可執行各種附加操作及/或省略所描述的操作。
如同在此所用之「基板」通常指依據本發明正進行製程之物件。基板可包括元件(尤其是半導體或其他電子元件)之任何材料的部分或結構,並且可例如為基礎基板結構(像是半導體晶圓)、或基礎基板結構上或覆蓋該基礎基板結構之疊層(例如薄膜)。因此,不欲使基板受限於任何特定的基礎結構、底層或覆蓋層、圖案化或未圖案化,而是設想到包括任何這樣的疊層或基礎結構、及疊層及/或基礎結構之任何組合。以下描述可參照特定的基板樣式,但這僅為說明性目的而非限制。
當單獨使用時,用語氧化物應指通常為矽二氧化物或矽氮化物之第二間隔件圖案中之一對結構之間的氧化物。用語「傾斜圖像」意指從包括結構之結合的側視圖與俯視圖之水平面的非零度角所取得的基板結構圖像。用語「非傾斜圖像」實質上意指基板結構的側視圖像。
本發明之一實施例關於選擇對各種間隔件材料(如TiO)與三層膜(如SiARC與ODL/APF)之乾式氣相氧化物間隔件蝕刻,及在沒有圖案損傷下促進轉移至ODL/APF之精確的臨界尺寸(CD)。為了在典型的多重圖案化架構(例如,SAQP、SADP)中達到期望的臨界尺寸,涉及間隔件沉積與間隔件蝕刻的數個步驟。在本發明之一實施例中,使用具有可調選擇性之乾式蝕刻技術,相對於數個間隔件與三層膜(分別如TiO、SiN、與SiARC、ODL/APF)而蝕刻SiO2間隔件。此技術藉由消除多重間隔件沉積-蝕刻步驟而促進低成本多重圖案化架構。
為減少多重圖案化(SAQP類型)架構的步驟數目,最關鍵的實施態樣之一者為在沒有線崩塌的情況下至OPL或APF中的有效臨界尺寸(CD)轉移。為達到有效CD移轉,三關鍵因子為:1)選擇性蝕刻各種間隔件膜的能力、2)當執行間隔件蝕刻時,對SiARC與APF的同步選擇性、與3)預防圖案損壞的能力。應用於間隔件蝕刻步驟的先前技術方法通常缺少二或更多上述因素。在選擇對SiARC的氧化物間隔件蝕刻的情況下,使用利用稀釋的氟化氫(DHF)之濕式化學。然而,以DHF為基礎的濕式化學通常缺少有關SiARC之蝕刻氧化物所需的選擇性並導致圖案崩塌。
本發明被設計為藉由使用間隔件蝕刻用的氣相(化學氧化物移除或COR)化學而達到所有上述三因素。此外,氣相蝕刻使膜之間的蝕刻選擇性得以調變。此氣相蝕刻係藉由表面上含N氣體(例如:NH3、NF3等)的吸附而達成,其活化表面以與含F及/或含H的氣體(例如:HF、F2)反應而形成作為副產物的氟矽酸鹽。不同材料之蝕刻/反應速率主要由兩因素控制:1)表面上蝕刻氣體的吸
附、及2)蝕刻氣體的可用性或濃度。再者,對於不同材料(如TiO、SiO2、SiN、SiARC、ODL等),吸附速率隨溫度顯著變化。因此,微調各種膜之間的選擇性能力係關鍵的。可應用蝕刻氣體混合物之數種變化以達成此化學性質,例如:HF/NH3(圖5B與圖5C中所示的結果)、F2/N2/H2、NF3/NH3等。此外,本發明之另一實施例涉及使用產生自該氣體混合物之遠端電漿作為替代加工構造或方法。
圖1A為顯示先前沉積、RIE、與拉除製程產生之結構112與底層124的整合架構的範例性示意圖100。底層124包含第一底層116、第二底層120、與目標層122。第一底層可為矽抗反射塗層(SiARC)、鈦抗反射塗層(TiARC)、光色散層(ODL)、旋塗式硬遮罩(SOH)、或相似物的疊層。第二底層120可包含有機平坦層(OPL)、先進平坦層(APL)、ODL、或SOH。結構112包括在一對間隔件104之間的氧化物108。氧化物108可為矽二氧化物或矽氮化物。間隔件104可包含鈦氧化物、鈦氮化物、非晶矽、多晶矽(多矽)、或相似物。
圖1B為本發明實施例之正進行暴露至蝕刻氣體160的第一間隔件圖案162的範例性示意圖150。如稍後將討論的,蝕刻氣體可包括以F為基礎與以N為基礎之氣體的組合物。具體地,蝕刻氣體可包括F2/N2/H2、NF3/NH3、或無水HF。製程包括使用具有可調選擇性之乾式蝕刻技術,相對於數個間隔件與三層膜(如TiO、SiN、與SiARC;及ODL或TiO、SiN、與SiARC、APF、或先進圖案化層(APL))而蝕刻SiO2或SiN間隔件。本發明藉由消除多重間隔件沉積-蝕刻步驟而促進低成本多重圖案化架構。
圖2係作為時間函數之間隔件化學氧化物移除(COR)量的圖,其中選擇性係相對於矽抗反射塗層(SiARC)、有機平坦層(OPL)、或先進平坦膜(APF)比較。Y軸為蝕刻量,當X軸為以秒為單位的時間時,測量之該蝕刻量為在COR之30秒蝕刻期間內蝕刻的埃。COR圖208為起自於-1.0埃(零秒)、具有接近1.64斜
率的直線(如公式y所示),蝕刻量以埃為單位作為以秒為單位之時間的函數。SiARC 212、TiO 216、與OPL或APF 220的蝕刻選擇性圖204以表224中的蝕刻選擇性228與蝕刻量232顯示(分別為7718.2、511.4、416.2)。可從圖觀察到,氧化物的蝕刻量較SiARC、TiO、與OPL或APF的蝕刻快數個量級大小的倍數。
圖3A為本發明實施例中RIE(此範例)、COR處理之前的基板之間隔件圖案304的範例性圖像300。間隔件圖案304具有包含SiARC 308、OPL或APL 312、與目標層316的疊層。間隔件圖案304的結構302包括在一對間隔件324與328之間的氧化物320。間隔件324與328可包含鈦氧化物、矽氮化物、或相似物。
圖3B為在本發明實施例中COR之後的基板之間隔件圖案354的範例性圖像350。間隔件圖案354與底層包含SiARC 358、有機OPL或APL 362、與目標層366的疊層。間隔件圖案354的結構352包括一對間隔件374與378。應注意氧化物370在沒有刨除成對間隔件(例如374和378)之間的SiARC的情形下已受到蝕刻。
圖4A為入料基板之間隔件圖案404的範例性傾斜圖像400。間隔件圖案404具有包含SiARC 408、OPL或APL 412、與目標層416之疊層的底層。間隔件圖案404的結構402包括在一對間隔件424與428之間的氧化物420。圖4B為入料基板之間隔件圖案454的範例性非傾斜圖像450。間隔件圖案454具有包括SiARC 458、有機OPL或APL 462、與目標層466之疊層的底層。間隔件圖案454的結構452包括在一對間隔件474與478之間的氧化物470。一對間隔件474與478呈現具有直角梯形形狀。
圖5A為基板之間隔件圖案504的範例性傾斜圖像500,其強調以稀釋的(亦即,濕式)氟化氫在氟化氫對水1:200的比例下蝕刻間隔件圖案504的結果。測試進行15秒。間隔件圖案504具有包含SiARC 508、OPL或APL 512、與目標層516之疊層的底層。間隔件圖案504的結構502包括在一對間隔件524與528之
間的氧化物520。應注意氧化物520未被蝕刻。換言之,當利用濕式蝕刻製程時,COR失效。
圖5B為基板之間隔件圖案534的範例性傾斜圖像530,其強調本發明實施例中第二間隔件RIE製程的結果。間隔件圖案534具有包含SiARC 538、有機OPL或APL 542、與目標層546之疊層的底層。間隔件圖案534的結構532包括在一對間隔件554與558之間的氧化物550。圖像530顯示氧化物550在沒有損傷有機OPL、或APL 542、或目標層546的情形下已藉由氣體混合物蝕刻。
圖5C為基板之間隔件圖案564的範例性非傾斜圖像560,其強調本發明實施例中第二間隔件拉除製程的結果。間隔件圖案564的結構562具有包含SiARC 568、有機OPL或APL 572、與目標層576之疊層的底層。間隔件圖案564顯示在一對間隔件584與588之間的氧化物580。本發明人發現:與沒有移除氧化物並導致包括圖5A中間隔件圖案504的潛在性崩塌的粗糙度度量問題之濕式蝕刻製程相比,用以獲得圖5C中所示結果之乾式蝕刻氧化物移除製程與第二間隔件拉除製程,已將間隔件圖案564蝕刻至適當高度,且所有其他尺寸參數皆在針對應用所建立之可接受範圍內。
圖6為本發明實施例中氧化物處理的執行方法的範例性流程圖600。在操作604中,提供具有第一間隔件圖案與底層的基板。第一間隔件圖案可包含鈦二氧化物、鈦氮化物、非晶矽、多晶矽或多矽、或相似物。氧化物可為二氧化矽、矽氮化物、或相似物。底層可包括第一底層、第二底層、與目標層。第一底層可包含SiARC、TiARC、光色散層(ODL)、旋塗式硬遮罩(SOH)、或相似物。第二底層可包含ODL、SOH、APL、或相似物。製造第一間隔件圖案可使用沉積/RIE/拉除次序或一些其它等同的製造製程。在操作606中,選擇二或更多操作變數以控制整合架構之一或更多製程。操作變數的範例包括腔室溫度、腔室壓力、蝕刻氣體的流速、製程時間、及相似物。
在操作608中,執行第二保形間隔件沉積製程,沉積產生保形層。保形層可包含鈦二氧化物、鈦氮化物、非晶矽、多晶矽或多矽、或相似物。在操作612中,執行第二間隔件RIE製程與第二拉除製程,在保形層上的第二拉除製程產生第二間隔件圖案。第二間隔件可為矽二氧化物或SixNy化合物。
第二間隔件RIE製程可包括使用包含以F為基礎與以N為基礎的氣體之組合物(統稱蝕刻氣體)的蝕刻氣體的蝕刻。再者,蝕刻氣體可包含F2/N2/H2、或NF3/NH3、或無水HF。執行第二間隔件RIE製程包括在基板表面上之含N氣體的吸附,其活化表面以與含F及/或含H氣體反應而形成氟矽酸鹽,且其中第二間隔件RIE製程的蝕刻速率係由蝕刻氣體的吸附與蝕刻氣體的濃度控制。吸附速率依基板中材料的類型與製程室的溫度而變化。製程室中的溫度可在20至35度C的範圍內,而壓力可在20至2000mTorr的範圍內。無水HF可具有在10至160sccm的範圍內之流速,其他使用的氣體如NH3可具有在10至160sccm的範圍內之流速、在0至2000sccm的範圍內之N2、與在0至299sccm的範圍內之Ar。RIE製程的處理長度可在10至80秒的範圍內。
若蝕刻氣體之氣體流動及/或製程室的溫度位於所建的範圍之外,則可停止第二間隔件RIE製程與第二拉除製程的執行。再者,利用控制器以控制選定的操作變數以確保達成整合目標。可使用遠端產生的電漿(例如,在處理室之外產生的電漿)執行第二間隔件RIE製程與第二拉除製程。
在本發明人執行的測試中,在沒有刨除SiARC的情況下執行第二間隔件RIE製程與第二拉除製程。在沒有損壞鈦氧化物的情況下執行第二間隔件RIE製程與第二拉除製程。整合目標包括:在目標間隔件蝕刻速率內選擇性蝕刻各種間隔件膜、當執行執行間隔件蝕刻時對SiARC與OPL的增強同步選擇性、及/或預防圖案損壞。
在操作616中,轉移第二間隔件圖案至目標層中,轉移產生目標圖案。在操作620中,在包含第二保形間隔件沉積製程、第二間隔件RIE製程、第二拉除製程、及/或轉移製程的群組之一或更多製程期間,使用線上原位收集的測量而同步控制二或更多選定的操作變數以達到整合目標。本發明人發現:使用氣相(乾式)化學之選擇性間隔件蝕刻,使多重圖案架構在不需多重間隔件沉積-蝕刻步驟的情況下得以將準確的CD轉移至目標層並使最小圖案損傷成為可能。利用控制選定的操作變數之上述技術,各種膜中之蝕刻選擇性使本發明人達成以濕式蝕刻方法不可能達成之製程性能成為可能。
圖7為本發明另一實施例中氧化物處理的執行方法的範例性流程圖700。在操作704中,提供具有硬化圖案光阻層與底層的基板。在操作706中,選擇二或更多操作變數以控制整合架構之一或更多製程。操作變數的範例包括腔室溫度、腔室壓力、蝕刻氣體的流速、製程時間、及相似物。
正型與負型圖案化技術的概念將在下面段落中揭露。間隔件圖案化技術可很大的分為正型間隔件圖案化技術與負型間隔件圖案化技術。正型間隔件圖案化技術包括在圖案形成製程中使用間隔物作為直接遮罩。負型間隔件圖案化技術包括使用間隔件之間的空間。
例如,正型間隔件圖案化技術包括在蝕刻目標層上形成蝕刻停止層與犧牲層。在犧牲層上形成光阻圖案,該光阻圖案具有大於曝光間距極限的間距。使用光阻圖案蝕刻犧牲層以形成犧牲圖案。間隔件在犧牲圖案的兩側上形成。
隨後移除犧牲圖案。使用殘餘的間隔件蝕刻蝕刻停止層與蝕刻目標層。因此,可形成具有曝光間距極限以下的值之蝕刻目標圖案。
同時,負型間隔件圖案化技術包括在蝕刻目標層上形成蝕刻停止層和犧牲層。在犧牲層上形成光阻圖案,光阻圖案具有曝光間距極限以上的值。使用光阻圖案蝕刻犧牲層以形成犧牲圖案。間隔件在犧牲圖案的兩側上形成。
覆蓋層形成在包括犧牲圖案與間隔件之所得結構上。在結構上執行平坦化製程直到暴露間隔件。因此,在間隔件之間填充的覆蓋圖案形成。隨後移除間隔件。使用殘餘的犧牲圖案與覆蓋圖案蝕刻蝕刻停止層與蝕刻目標層。因此,可形成具有曝光間距極限以下的值之蝕刻目標圖案。
當在半導體元件中形成圖案時,選擇性地使用正型間隔件圖案化技術或負型間隔件圖案化技術。正型間隔件圖案化技術或負型間隔件圖案化技術之任一者或兩者之使用係與本發明之原理與特徵相容。
在操作708中,執行第一正型或第一負型間隔件圖案化製程,第一正型或第一負型圖案化製程包含在第一保形層上的第一保形間隔件沉積製程、第一間隔件反應性離子蝕刻(RIE)製程、與第一間隔物反應性離子蝕刻,第一間隔件RIE製程與第一拉除製程產生第一間隔件圖案。
在操作712中,執行第二正型或第二負型間隔件圖案化製程,第二正型或第二負型圖案化製程包括在第二保形層上的第二保形間隔件沉積、第二間隔件反應性離子蝕刻(RIE)製程、與第一拉除製程,第二間隔件RIE製程與第二拉除製程產生第二間隔件圖案。
在操作716中,執行第二間隔件圖案至目標層中的轉移過程,轉移製程產生目標圖案。在操作720中,在包含第一正型或第一負型間隔件圖案化製程、第二正型或第二負型間隔件圖案化製程、及/或轉移製程的群組之一或更多製程期間,使用線上原位收集的測量而同步控制二或更多選定的操作變數以達成選定的整合目標。在用以執行多重圖案化架構的選擇性間隔件蝕刻之一或更多製程期間,測量用以調整選定之二或更多選定的操作變數。關於正型圖案化
或負型圖案化製程,在一實施例中,使用正型圖案化製程產生第一間隔件圖案,並使用正型圖案化製程產生第二間隔件圖案。在另一實施例中,使用正型圖案化製程產生第一間隔件圖案,並使用負型圖案化製程產生第二間隔件圖案。又在另一實施例中,使用負型圖案化製程產生第一間隔件圖案,並使用正型圖案化製程產生第二間隔件圖案。在又另一實施例中,使用負型圖案化製程產生第一間隔件圖案,並使用負型圖案化製程產生第二間隔件圖案。
圖8描述本發明實施例中執行多重圖案化架構用的選擇性間隔件蝕刻之製造製程的範例性處理系統。用以執行以上所示的製程條件之電漿處理系統800描述於圖8中,其包含電漿處理室810、基板固持器820(其上固定待處理的基板825)、與真空泵系統850。基板825可為半導體基板、晶圓、平面顯示器、或液晶顯示器。可配置電漿處理室810以促進在基板825的表面附近之電漿處理區域845中電漿的產生。可離子化氣體或製程氣體混合物經由氣體分配系統840導入。對於給定的製程氣體流動,使用真空泵系統850調節製程壓力。可利用電漿以產生特定於預定材料製程之材料、及/或以幫助自基板825的暴露表面移除材料。電漿處理系統800可用以處理任何期望尺寸的基板(如200mm基板、300mm基板、或更大)。
基板825可經由夾合系統828(如機械夾合系統或電性夾合系統(例如,靜電夾合系統))固定至基板固持器820。再者,基板固持器820可包括用以調節及/或控制基板固持器820與基板825溫度之加熱系統(未顯示)或冷卻系統(未顯示出)。加熱系統或冷卻系統可包含傳熱流體之再循環流:當冷卻時,從基板固持器820接收熱並將熱傳至熱交換器系統(未顯示);或當加熱時,將熱從熱交換器系統傳送至基板固持器820。在其它實施例中,加熱/冷卻元件(如電阻加熱元件)或熱電加熱器/冷卻器可包括在基板固持器820、電漿處理室810的腔壁、及電漿處理系統800之任何其他元件。
此外,傳熱氣體可經由背側氣體供給系統826傳送至基板825的背側,以改善基板825與基板固持器820之間的氣體間隙熱傳導。當在升高或降低的溫度下需要基板的溫度控制時可利用這樣的系統。例如,背側氣體供給系統可包含雙區域氣體分配系統,其中氦氣氣體間隙壓力可在基板825的中心與邊緣之間獨立地變化。
在圖8所示的實施例中,基板固持器820可包含透過其耦合RF功率至電漿處理區域845中的處理電漿之電極822。例如,基板固持器820可經由透過可選的阻抗匹配網路832至基板固持器820之來自RF產生器830的RF功率的傳輸,於RF電壓下受電性偏壓。RF電偏壓可用以加熱電子以形成並維持電漿。在此構造中,系統可操作成反應性離子蝕刻(RIE)反應器,其中腔室與上部氣體注入電極用作為接地面。典型用於RF偏壓的頻率可在約0.1MHz至約80MHz之間。對該領域之技藝者而言,用於電漿處理的RF系統係眾所皆知的。
再者,使用脈衝偏壓訊號控制器831可使在RF電壓下之電極822的電偏壓產生脈衝。例如,來自RF產生器830的RF功率輸出可在關閉狀態與開啟狀態之間產生脈衝。或者,以多重頻率施加RF功率至基板固持器電極。再者,阻抗匹配網路832可藉由減小反射功率而改善至電漿處理室810的電漿之RF功率的傳輸。對該領域之技藝者而言,匹配網路拓撲(例如,L型、π型、T型等)與自動控制方法係眾所皆知的。
氣體分配系統840可包含用以導入製程氣體混合物的噴淋頭設計。或者,氣體分配系統840可包含用以導入製程氣體混合物並調整基板825上的製程氣體混合物分佈之多重區域噴淋頭設計。例如,可配置多重區域噴淋頭設計以相對於至基板825上實質中心區域之製程氣體流動或組合物的量而調整至基板825上實質外圍區域之製程氣體的流動或組合。
真空泵系統850可包括能具有每秒高達約8000升(及更大)的泵壓速率的渦輪分子真空泵(TMP)與用以使腔室壓力節流的閘閥。在用於乾式電漿蝕刻之常規電漿處理裝置中,可使用每秒800至3000升的TMP。對於低壓處理(通常小於約50mTorr),TMP係有用的。對於高壓處理(亦即,大於約80mTorr),可使用機械增壓泵與乾式粗抽泵。再者,腔室壓力的監控裝置(未顯示)可耦合至電漿處理室810。
如上所述,控制器855可包含微處理器、記憶體、與數位I/O接口,其能夠產生足以傳達並啟動至電漿處理系統800之輸入及監控來自電漿處理系統800之輸出的控制電壓。再者,控制器855可耦合至RF產生器830、脈衝偏壓訊號控制器831、阻抗匹配網路832、氣體分配系統840、真空泵系統850、及基板加熱/冷卻系統(未顯示)、背側氣體供給系統826、功率耦合系統890、及/或靜電夾合系統828,並與其交換訊息。例如,可利用儲存於記憶體中的程式以依據製程配方啟動至電漿處理系統800之前述的元件,以在基板825上執行電漿輔助製程(如電漿蝕刻製程)。
此外,電漿處理系統800可更包含透過可選的阻抗匹配網路874RF功率可自RF產生器872耦合至其的上電極870。用以施加至上電極之RF功率的頻率可在約0.1MHz至約200MHz的範圍內。此外,用以施加至下電極之功率的頻率可在約0.1MHz至約80MHz的範圍內。再者,控制器855耦合至RF產生器872與阻抗匹配網絡874,以控制施加至上電極870之RF功率。對該領域之技藝者而言,上電極的設計與執行係眾所皆知的。上電極870與氣體分配系統840可設計在相同的腔室組件內(如圖所示)。或者,上電極870可包含用以調節耦合至基板825上的電漿之RF功率分佈的多重區域電極設計。例如,上電極870可分割成中心電極與邊緣電極。
取決於應用,附加裝置(如感測器或計量裝置)可耦合至電漿處理室810與控制器855,以收集即時數據並使用這樣的即時數據而在涉及整合架構之沉積製程、RIE製程、拉除製程、輪廓重整製程、及/或圖案轉移製程之二或更多步驟中同步控制二或更多選定的整合操作變數。再者,相同數據可用以確保達成包括圖案化均勻性(均勻性)、結構的折疊(折疊)、結構的薄化(薄化)、結構的縱橫比(縱橫比)、線寬粗糙度、線寬粗糙度、線邊緣粗糙度、及相似者之整合目標。
圖9為能夠執行本發明實施例之範例性流程圖、圖6、與圖7中所討論的製程之半導體裝置的範例性示意圖900。半導體設備包括氧化物移除裝置936、後熱處理裝置928、負載鎖室模組920、定向器912、負載器模組904、氣體盒與控制器944、與負載接口902。通常,配置一組設備如氧化物移除設備936、後熱處理設備928、負載鎖室模組920為第一模組948,並配置另一組相似的設備為第二模組952。第一模組948與第二模組952共享負載接口902與負載器模組904的使用。在一些系統中,於控制台(954與956)用以輸入控制多重圖案化架構之選擇性間隔件蝕刻用的製程所需資料的情形下,控制台(954與956)包括在設置中。
對該領域之技藝者而言,附加的優點及變化將顯而易見。因此,本發明在其更廣泛之實施樣態中不受設於特定細節、代表性設備與方法,及所示與所述之說明性範例。因此,在不偏離整體發明概念範疇之情形下,可由這樣的細節做出變化。
Claims (14)
- 一種使用整合架構增加基板上結構之圖案密度的方法,該整合架構用以達到整合目標,該方法包含:在一製程室中提供一基板,該基板具有一第一間隔件圖案與一底層,該底層包含一第一底層、一第二底層、與一目標層;選擇二或更多操作變數以控制該整合架構之一或更多製程;使用氧化物執行一保形間隔件的沉積,該沉積在該第一間隔件圖案上產生一保形層;在該保形層上執行一間隔件RIE製程與一間隔件拉除製程以移除該第一間隔件圖案,從而產生一第二間隔件圖案,其中該間隔件RIE製程包括蝕刻氣體的吸附與反應以形成氟矽酸鹽,且其中該蝕刻氣體包含以F為基礎與以N為基礎的氣體之一組合物;及轉移該第二間隔件圖案至該目標層中,該轉移產生一目標圖案;其中該整合目標包括在一目標間隔件蝕刻速率中選擇性蝕刻不同間隔件膜、當執行間隔件蝕刻時對於該第一底層與該第二底層之該氧化物的增強同步選擇性、及/或防止該第二間隔件圖案之圖案損壞。
- 如申請專利範圍第1項之使用整合架構增加基板上結構之圖案密度的方法,其中該第一底層係矽抗反射塗層(SiARC)、鈦抗反射塗層(TiARC)、光色散層(ODL)、或旋塗式硬遮罩(SOH)之一者。
- 如申請專利範圍第2項之使用整合架構增加基板上結構之圖案密度的方法,其中該第二底層係有機平坦層(OPL)、先進平坦層(APL)、ODL、或SOH之一者。
- 如申請專利範圍第3項之使用整合架構增加基板上結構之圖案密度的方法,其中該間隔件RIE製程與該間隔件拉除製程係在不損壞該第一底層與該第二底層之情形下執行。
- 如申請專利範圍第4項之使用整合架構增加基板上結構之圖案密度的方法,其中該製程室的壓力介於20至2000mTorr的範圍。
- 如申請專利範圍第5項之使用整合架構增加基板上結構之圖案密度的方法,其中該製程室的溫度介於20至35℃的範圍。
- 如申請專利範圍第2項之使用整合架構增加基板上結構之圖案密度的方法,其中該蝕刻氣體包含F2/N2/H2、NF3/NH3、或無水HF。
- 如申請專利範圍第4項之使用整合架構增加基板上結構之圖案密度的方法,其中使用的其他氣體包括在10至160sccm的範圍內之NH3、在0至2000sccm的範圍內之N2、在0至299sccm的範圍內之Ar、或在10至160sccm的範圍內之無水HF。
- 如申請專利範圍第8項之使用整合架構增加基板上結構之圖案密度的方法,其中該吸附的速率依該基板中材料的類型與該製程室的溫度而變化。
- 如申請專利範圍第9項之使用整合架構增加基板上結構之圖案密度的方法,其中若該蝕刻氣體之氣體流量及/或該製程室的溫度位於所建的範圍之外,則停止該間隔件RIE製程與該間隔件拉除製程的執行。
- 如申請專利範圍第1項之使用整合架構增加基板上結構之圖案密度的方法,其中利用一控制器以控制該二或更多選定的操作變數,以確保達成整合目標。
- 如申請專利範圍第1項之使用整合架構增加基板上結構之圖案密度的方法,其中該間隔件RIE製程與該間隔件拉除製程係利用遠端產生的電漿而執行。
- 如申請專利範圍第1項之使用整合架構增加基板上結構之圖案密度的方法,更包含同步控制包含使用鈦氧化物或矽氧化物執行該保形間隔件沉積製程、產生該保形層之該沉積、執行該間隔件RIE製程與該間隔件拉除製程、及/或轉移該第二間隔件圖案至該目標層中的群組之一或更多製程之該二或更多選定的操作變數。
- 一種使用整合架構增加基板上結構之圖案密度的方法,該整合架構用以達到整合目標,該方法包含:在一製程室中提供一基板,該基板具有一第一間隔件圖案與一底層,該底層包含一第一底層、一第二底層、與一目標層,其中該第一底層係矽抗反射塗層(SiARC)、鈦抗反射塗層(TiARC)、光色散層(ODL)、或旋塗式硬遮罩(SOH)之一者,且其中該第二底層係有機平坦層(OPL)、先進平坦層(APL)、ODL、或SOH之一者;選擇二或更多操作變數以控制該整合架構之一或更多製程;使用氧化物執行一保形間隔件的沉積,該沉積在該第一間隔件圖案上產生一保形層;在該保形層上執行一間隔件RIE製程與一間隔件拉除製程以移除該第一間隔件圖案,從而產生一第二間隔件圖案,其中該間隔件RIE製程包括蝕刻氣體的吸附與反應以形成氟矽酸鹽,其中該蝕刻氣體包含以F為基礎與以N為基礎的氣體之一組合物;轉移該第二間隔件圖案至該目標層中,該轉移產生一目標圖案;及同步控制包含使用鈦氧化物或矽氧化物執行該保形間隔件沉積製程之步驟、產生該保形層之該沉積之步驟、執行該間隔件RIE製程與該間隔件拉除製程之步驟、及/或轉移該第二間隔件圖案至該目標層中之步驟的群組之一或更多製程之該二或更多選定的操作變數;其中該整合目標包括在一目標間隔件蝕刻速率中選擇性蝕刻不同間隔件膜、當執行間隔件蝕刻時對於該第一底層與該第二底層之該氧化物的增強同步選擇性、及/或防止該第二間隔件圖案之圖案損壞。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US201562213769P | 2015-09-03 | 2015-09-03 | |
| US62/213,769 | 2015-09-03 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| TW201715574A TW201715574A (zh) | 2017-05-01 |
| TWI629710B true TWI629710B (zh) | 2018-07-11 |
Family
ID=58190240
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| TW105128193A TWI629710B (zh) | 2015-09-03 | 2016-09-01 | 用於多重圖案化架構之選擇性間隔件蝕刻用方法及系統 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US9748110B2 (zh) |
| KR (1) | KR101821056B1 (zh) |
| TW (1) | TWI629710B (zh) |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9564312B2 (en) | 2014-11-24 | 2017-02-07 | Lam Research Corporation | Selective inhibition in atomic layer deposition of silicon-containing films |
| US10629435B2 (en) * | 2016-07-29 | 2020-04-21 | Lam Research Corporation | Doped ALD films for semiconductor patterning applications |
| US10074543B2 (en) | 2016-08-31 | 2018-09-11 | Lam Research Corporation | High dry etch rate materials for semiconductor patterning applications |
| US10454029B2 (en) | 2016-11-11 | 2019-10-22 | Lam Research Corporation | Method for reducing the wet etch rate of a sin film without damaging the underlying substrate |
| US10832908B2 (en) | 2016-11-11 | 2020-11-10 | Lam Research Corporation | Self-aligned multi-patterning process flow with ALD gapfill spacer mask |
| US10134579B2 (en) | 2016-11-14 | 2018-11-20 | Lam Research Corporation | Method for high modulus ALD SiO2 spacer |
| US10269559B2 (en) | 2017-09-13 | 2019-04-23 | Lam Research Corporation | Dielectric gapfill of high aspect ratio features utilizing a sacrificial etch cap layer |
| US11404275B2 (en) | 2018-03-02 | 2022-08-02 | Lam Research Corporation | Selective deposition using hydrolysis |
| US11515160B2 (en) * | 2019-04-12 | 2022-11-29 | Tokyo Electron Limited | Substrate processing method using multiline patterning |
| US12237175B2 (en) | 2019-06-04 | 2025-02-25 | Lam Research Corporation | Polymerization protective liner for reactive ion etch in patterning |
| KR20220042442A (ko) | 2019-08-06 | 2022-04-05 | 램 리써치 코포레이션 | 실리콘-함유 막들의 열적 원자 층 증착 (thermal atomic layer deposition) |
| US11676821B2 (en) | 2019-10-29 | 2023-06-13 | Taiwan Semiconductor Manufacturing Co., Ltd. | Self-aligned double patterning |
| DE102020123934A1 (de) | 2019-10-29 | 2021-04-29 | Taiwan Semiconductor Manufacturing Co., Ltd. | Selbstausgerichtete doppelstrukturierung |
| JP7341309B2 (ja) * | 2020-02-19 | 2023-09-08 | 東京エレクトロン株式会社 | 基板処理方法及び基板処理システム |
| US12412742B2 (en) | 2020-07-28 | 2025-09-09 | Lam Research Corporation | Impurity reduction in silicon-containing films |
| JP2024524553A (ja) | 2021-07-09 | 2024-07-05 | ラム リサーチ コーポレーション | ケイ素含有膜のプラズマ強化原子層堆積 |
| US11682558B2 (en) | 2021-09-22 | 2023-06-20 | International Business Machines Corporation | Fabrication of back-end-of-line interconnects |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20070049040A1 (en) * | 2005-03-15 | 2007-03-01 | Micron Technology, Inc., A Corporation | Multiple deposition for integration of spacers in pitch multiplication process |
| US20110111596A1 (en) * | 2009-11-06 | 2011-05-12 | International Business Machine Corporation | Sidewall Image Transfer Using the Lithographic Stack as the Mandrel |
| US20120244711A1 (en) * | 2011-03-23 | 2012-09-27 | International Business Machines Corporation | Sidewall image transfer process |
| US20140057436A1 (en) * | 2012-08-23 | 2014-02-27 | International Business Machines Corporation | Three photomask sidewall image transfer method |
| TW201428824A (zh) * | 2012-12-03 | 2014-07-16 | 應用材料股份有限公司 | 半導體裝置處理工具及用於將基板型樣化的方法 |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1764827A1 (en) * | 2005-09-16 | 2007-03-21 | Interuniversitair Microelektronica Centrum ( Imec) | Recursive spacer defined patterning |
| EP2024893B1 (en) * | 2006-05-12 | 2015-03-04 | Janssen Diagnostics, LLC | A laser illumination system in fluorescent microscopy |
| KR20080012055A (ko) | 2006-08-02 | 2008-02-11 | 주식회사 하이닉스반도체 | 마스크 패턴 형성 방법 |
| KR100874433B1 (ko) | 2007-11-02 | 2008-12-17 | 주식회사 하이닉스반도체 | 반도체 소자의 패턴 형성 방법 |
| KR101087835B1 (ko) | 2009-11-26 | 2011-11-30 | 주식회사 하이닉스반도체 | 반도체 소자의 미세 패턴 형성방법 |
| US8334083B2 (en) * | 2011-03-22 | 2012-12-18 | Tokyo Electron Limited | Etch process for controlling pattern CD and integrity in multi-layer masks |
| US8450212B2 (en) | 2011-06-28 | 2013-05-28 | International Business Machines Corporation | Method of reducing critical dimension process bias differences between narrow and wide damascene wires |
| US8809169B2 (en) * | 2011-09-30 | 2014-08-19 | Tokyo Electron Limited | Multi-layer pattern for alternate ALD processes |
| JP6008608B2 (ja) * | 2012-06-25 | 2016-10-19 | 東京エレクトロン株式会社 | レジストマスクの処理方法 |
| JP6004956B2 (ja) | 2013-01-29 | 2016-10-12 | 株式会社日立ハイテクノロジーズ | パターン評価装置、及び、パターン評価装置を備えた外観検査装置 |
| US20150001735A1 (en) | 2013-06-28 | 2015-01-01 | Stmicroelectronics, Inc. | Multipatterning via shrink method using ald spacer |
| US9786503B2 (en) * | 2015-04-08 | 2017-10-10 | Tokyo Electron Limited | Method for increasing pattern density in self-aligned patterning schemes without using hard masks |
-
2016
- 2016-08-25 US US15/247,138 patent/US9748110B2/en active Active
- 2016-09-01 TW TW105128193A patent/TWI629710B/zh active
- 2016-09-02 KR KR1020160113308A patent/KR101821056B1/ko active Active
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20070049040A1 (en) * | 2005-03-15 | 2007-03-01 | Micron Technology, Inc., A Corporation | Multiple deposition for integration of spacers in pitch multiplication process |
| US20110111596A1 (en) * | 2009-11-06 | 2011-05-12 | International Business Machine Corporation | Sidewall Image Transfer Using the Lithographic Stack as the Mandrel |
| US20120244711A1 (en) * | 2011-03-23 | 2012-09-27 | International Business Machines Corporation | Sidewall image transfer process |
| US20140057436A1 (en) * | 2012-08-23 | 2014-02-27 | International Business Machines Corporation | Three photomask sidewall image transfer method |
| TW201428824A (zh) * | 2012-12-03 | 2014-07-16 | 應用材料股份有限公司 | 半導體裝置處理工具及用於將基板型樣化的方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR101821056B1 (ko) | 2018-01-22 |
| US9748110B2 (en) | 2017-08-29 |
| TW201715574A (zh) | 2017-05-01 |
| US20170069510A1 (en) | 2017-03-09 |
| KR20170028281A (ko) | 2017-03-13 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| TWI629710B (zh) | 用於多重圖案化架構之選擇性間隔件蝕刻用方法及系統 | |
| TWI621155B (zh) | 在自對準圖案化架構中不使用硬遮罩而增加圖案密度之方法 | |
| TWI655669B (zh) | 有機芯模保護程序 | |
| JP6049871B2 (ja) | エッチング及びアッシング中での低誘電率材料の側壁保護 | |
| TWI673791B (zh) | 高深寬比結構中的接觸窗清洗 | |
| US20190311900A1 (en) | Systems and methods for material breakthrough | |
| JP2008244479A (ja) | 金属窒化物を乾式エッチングする方法及びシステム | |
| US8263496B1 (en) | Etching method for preparing a stepped structure | |
| TW201517167A (zh) | 使用同步射頻脈衝以蝕刻材料之方法 | |
| KR102328025B1 (ko) | 서브-해상도 스케일들로 상이한 임계 치수들을 패터닝하기 위한 방법 | |
| TWI681443B (zh) | 整合架構之各種階段期間用於圖案化之修整方法 | |
| US8080473B2 (en) | Method for metallizing a pattern in a dielectric film | |
| JP2004336029A (ja) | 電界効果トランジスタのゲート構造の製造方法 | |
| US9741566B2 (en) | Methods for manufacturing a spacer with desired profile in an advanced patterning process | |
| CN108885402B (zh) | 选择性SiARC去除 | |
| TW202004910A (zh) | 用於低深寬比堆疊圖案化的方法和系統 | |
| CN109478022B (zh) | 有机芯轴保护方法 | |
| US10260150B2 (en) | Method and system for sculpting spacer sidewall mask | |
| JP7467708B2 (ja) | 基板処理装置 | |
| JP6997923B6 (ja) | ラインエッジ粗さ及び他の集積化目標を満たすプラズマ処理方法 | |
| CN111952169B (zh) | 聚酰亚胺刻蚀方法 | |
| US9280051B2 (en) | Methods for reducing line width roughness and/or critical dimension nonuniformity in a patterned photoresist layer | |
| US10170336B1 (en) | Methods for anisotropic control of selective silicon removal |