TWI624882B - 具有帶有整合附接結構之嵌入式跡線層的微電子基板 - Google Patents

Abstract

一種微電子基板可被形成以具有包括一整合附接結構之一嵌入式跡線，其延伸超過該微電子基板之一介電層的第一表面用於一微電子元件的附接。在一實施例中，該嵌入式跡線可藉由形成一虛設層、形成一凹槽在該虛設層內、保形沉積表面處理層於該凹槽內、形成一嵌入式跡線層於該虛設層之上且鄰接於該表面處理層、以及移除該虛設層而被製作。

Description

具有帶有整合附接結構之嵌入式跡線層的微電子基板 發明領域

本說明書的實施例大致係有關於微電子元件製程的領域，而且，更特別地，關於具有嵌入式跡線層的微電子基板製程。

發明背景

微電子工業持續地致力於生產更快且更小的微電子元件以供在各種電子產品中使用，包括但不限於可攜帶型產器，諸如可攜帶型電腦、數位攝影機、電子平板電腦、手機等等。行動晶片級封裝即為此微電子元件的一個例子，其在本領域中是眾所周知的。非嵌入式跡線的基板可被使用於形成無芯基板對於此行動晶片級封裝。非嵌入式跡線的基板普遍以修飾過的半附加流程所形成，其會產生突出的跡線。然而，這樣的突出跡線可能受到側壁蝕刻的損害，此對於熟習此技者來說是眾所周知的。因此，嵌入式跡線基板用來製作無芯基板的晶片級封裝方式逐漸盛行。這些嵌入式跡線基板由於其嵌入式跡線不會受到側壁 蝕刻損害的事實，相較於傳統非嵌入式跡線的基板能提供非常細微的線/空間的圖案化，其可轉換出較高的輸入/輸出密度。

雖然嵌入式跡線基板有進一步的優點，諸如較高的跡線可靠度及較佳的基板表面平坦性，其於微電子元件在隨後的布局/附接上存在對位失準的關鍵性挑戰。對位失準是由於該嵌入式跡線可為凹進低於該無芯基板的介電材料的周圍之事實所導致，其可能導致之此對位失準如熟習此技者將理解的一樣。因此，有對於一種跡線結構的需要，其具有嵌入式跡線的優點，而無微電子元件在布局/附接上對位失準的風險。

依據本發明之一實施例，係特地提出一種製造微電子結構的方法，包含：形成一虛設層；形成至少一凹槽於該虛設層內；保形沉積一表面處理層於該至少一凹槽內；形成一嵌入式跡線層於該虛設層之上並鄰接該表面處理層；以及移除該虛設層。

100‧‧‧疊層結構

102₁、102₂‧‧‧虛設層

104₁、104₂‧‧‧相對側

106‧‧‧暫時核心

112₁、112₂‧‧‧蝕刻遮罩

114₁、114₂‧‧‧開口處

122‧‧‧凹槽

124‧‧‧凹槽表面

132‧‧‧表面處理層

142‧‧‧嵌入式跡線遮罩

144‧‧‧開口處

152‧‧‧嵌入式跡線層

162‧‧‧介電材料層

164‧‧‧導體層

172‧‧‧導電通孔

174‧‧‧導電跡線

182‧‧‧第一微電子板

184‧‧‧第二微電子板

190‧‧‧嵌入式跡線

192‧‧‧嵌入式跡線平面部位

194‧‧‧附接結構

196‧‧‧第一平面

198‧‧‧附接結構最遠點

200‧‧‧微電子結構

210‧‧‧微電子元件

212‧‧‧焊料互連

214‧‧‧互連襯墊

216‧‧‧主動表面

222‧‧‧電子通訊

224‧‧‧積體電路

300‧‧‧計算裝置

302‧‧‧母板

304‧‧‧處理器

306A、306B‧‧‧通訊晶片

308‧‧‧揮發性記憶體

310‧‧‧非揮發性記憶體

312‧‧‧快閃記憶體

314‧‧‧圖形或中央處理器

316‧‧‧晶片組

本揭示內容的申請標的是在說明書的結尾部份中被特別指出和被明確地請求。本揭示內容的前述和其他特徵將會由於後面配合該等附圖的描述和附上的申請專利範圍而變得更加完全清楚明白。要理解的是該等附圖僅描繪依據本揭示內容的幾個實施例且係因此，不應被認為是其之範圍的限制。本揭示內容將透過該等附圖的使用以附 加特徵和細節進行描述，以致本揭示內容的優點能夠被更容易地確定，在該等圖式中：圖1到10例示依據本揭示內容之一實施例之形成一種具有帶有整合附接結構之嵌入式跡線層的微電子基板之方法的橫截面圖。

圖11為依據本揭示內容之一實施例之一微電子元件以一焊料互連附接至該微電子基板的橫截面圖。

圖12例示依據本揭示內容之一實施方式的一種計算裝置。

較佳實施例之詳細說明

在後面的詳細說明中，是參照該等以圖解方式顯示特定實施例的附圖，所請求保護的申請標的可以被實施在其中。這些實施例是足夠詳細地被描述以使那些熟習此技者能夠實施該申請標的。應要理解的是各種實施例，雖然不同，但未必是相互排斥的。例如，與一個實施例有關之於此所述的一特定特徵、結構或特性在沒有離開所請求保護之申請標的的精神與範圍之下是能夠被實現在其他實施例之內。在這說明書之內對於“一個實施例”或“一實施例”的參照意味著與該實施例相關地作描述的一特定特徵、結構、或特性是被包括在至少一個被涵蓋在本說明書之內的實施方式。因此，片語“一個實施例”或“在一實施例中”的使用未必是指同一實施例。此外，要理解的是在每一被揭露實施例之內之個別元件的位置或配置在沒有 離開所請求保護之申請標的的精神與範圍之下是可以被修改的。因此，後面的詳細說明不應被視為具有限制意義，而且該申請標的的範圍是僅由被適當地解釋之附加的申請專利範圍連同該等附加之申請專利範圍所享有之等效物之全部範圍來被界定。在該等圖式中，相似的標號參照至相同或相似的元件或功能遍及數個視圖，並且於此中所述的元件未必是彼此具有相同比例，個別的元件可以被放大或縮小俾可更易於理解在本說明書之上下文中的元件。

如於此中所使用的詞“在...之上”、“到”、“在...之間”和“在...上”可以是指一個層相對於其他層的相對位置。一個層“在另一個層之上”或者“在另一個層上”或被結合“到”另一個層可以是與該另一個層直接接觸或者可以具有一個或多個中介層。一個層“在層之間”可以是與該等層直接接觸或者可以具有一個或多個中介層。

為達本說明書之目的，於此中所使用的詞“整合”被定義為意指一種結構的組件係由單一材料所形成而沒有結構性界面在該單一材料內及在組件之間。

本說明書的實施例包括具有一嵌入式跡線的微電子基板，其包括一整合附接結構可延伸超過該微電子基板的一介電層之第一表面用於一微電子元件的附接。在一實施例中，該嵌入式跡線可藉由形成一虛設層、在該虛設層內形成一凹槽、保形沉積表面處理層於該凹槽內、形成一嵌入式跡線層於該虛設層之上且鄰接於該表面處理層、 以及移除該虛設層而被製作。

圖1到10例示了一種具有帶有整合附接結構之嵌入式跡線的微電子基板的製作方式。雖然圖1到10的製作程序例示了可在一暫時核心的相對表面進行兩個微電子基板的同步製作，但應可理解以類似方式也可形成單一的微電子基板。再者，雖然圖1到10的製作程序例示了“2層無芯結構”的製程，但應可理解任何合適數目的層數均可如熟習此技者將可理解的以進一步附加介電層和導電通孔/導電跡線的類似方式而被製作。

如圖1所示，一疊層結構100可被形成包含虛設層102₁、102₂個別地在一暫時核心106的相對側104₁、104₂之上。該暫時核心106可為任何合適的實質鋼性材料。該等虛設層102₁、102₂可為任何合適的金屬，包括但不限於銅、銀、鎳、金等等。在特定的實施例中，該等虛設層102₁、102₂可包含銅，如一片銅箔。

如圖2所示，蝕刻遮罩112₁、112₂可被個別形成於該等虛設層102₁、102₂之上。該等蝕刻遮罩112₁、112₂可各自具有至少一個開口處114₁、114₂個別地貫穿其間，其中該開口處114₁、114₂暴露出該虛設層102₁、102₂的個別部位。該等蝕刻遮罩112₁、112₂可各自為任何合適的遮罩材料。在一實施例中，該等蝕刻遮罩112₁、112₂可各自為一乾膜光阻疊合於該等虛設層102₁、102₂之上，且該等開口處114₁、114₂可由微影程序所形成。

如圖3所示，凹槽122可透過該等蝕刻遮罩開口處 114₁、114₂被蝕刻進入該等虛設層102₁、102₂(見圖2)。被使用來形成該等凹槽122的蝕刻程序可以為任何合適的程序，包括但不限於溼式及乾式蝕刻程序。應理解的是，該等凹槽122可藉由其他程序形成，其可以或未必需要蝕刻遮罩112₁、112₂，諸如雷射剝蝕法或離子轟擊法。

如圖4所示，一表面處理層132可實質保形沉積於該等凹槽122的表面124且該等蝕刻遮罩112₁、112₂被移除。該表面處理層132可包括複數層(未顯示)，諸如一用於電子遷移阻抗的阻障層(例如，一鈀層)、韌性層(例如，一鎳層)、及/或抗氧化層/焊料潤濕層(例如，一金層)。被使用來形成表面處理層132之程序及材料對於熟習此技者來說是眾所周知的，且為了簡潔和簡明起見將不會於此被描述或例示。

如圖5所示，嵌入式跡線遮罩142可被形成於該等虛設層102₁、102₂之上。該等嵌入式跡線遮罩142包括開口處144，其可被圖案化來把嵌入式跡線放置在所欲的位置，如將被討論的一樣。在一實施例中，該等嵌入式跡線遮罩142可各自為乾膜光阻被疊合在該等虛設層102₁、102₂之上，且該等開口處144可由光微影程序所形成。

如圖6所示，嵌入式跡線層152可被形成用以鄰接該等虛設層102₁、102₂及關連的該等表面處理層132。在實施例中，該等嵌入式跡線層152可為任何合適的金屬，包括但不限於銅、銀、鎳、金等等。在一實施例中，當該嵌入式跡線層152係由一金屬所形成，其可由電鍍程序而被沉積。在一特定的實施例中，該等嵌入式跡線層152可包含銅。

如圖7所示，該等嵌入式跡線遮罩142(見圖6)可被移除且介電材料層162可被形成於該等嵌入式跡線層152及該等虛設層102₁、102₂之上，並且導體層164可被形成於該介電材料層162之上。在一實施例中，該介電材料層162可藉由任何合適的介電材料而被形成，包括但不限於二氧化矽(SiO₂)、氮氧化矽(SiO_xN_y)、氮化矽(Si₃N₄)、碳化矽(SiC)、液晶高分子、環氧樹脂、雙馬來醯亞胺三嗪樹脂(bismaleimide triazine resin)、聚醯亞胺材料等等。在另一實施例中，該導體層164可包括任何合適的金屬，例如銅。在一進一步的實施例中，該導體層164及對應的介電材料層162可包含一預浸材結構，其被疊加於該等嵌入式跡線層152及該等虛設層102₁、102₂之上，於此領域中是眾所周知的。

如圖8所示，導電通孔172可被形成穿過該等介電材料層162用以接觸該嵌入式跡線層152且該等導體層164(見圖7)可被圖案化用以形成導電跡線174，藉此形成一第一微電子板182與一第二微電子板184。在一實施例中，該等導電通孔172可藉由雷射鑽孔隨後進行一電鍍程序而被形成。在另一實施例中，該等導電跡線174可藉由光微影程序而被形成。

該第一微電子板182與該第二微電子板184可從該暫時核心106被分離，其中分離後的該第一微電子板182例示於圖9。如圖10所示，該虛設層102₁(見圖9)可被移除，諸如藉由蝕刻，用以形成一微電子基板188及至少一嵌入式 跡線190，其包含一平面部位192及與從該嵌入式跡線平面部位192之一第一平面196延伸出並整合而成的一附接結構194。在一實施例中，當一蝕刻程序被使用來移除該虛設層102₁時，該蝕刻程序應對該表面處理層132有選擇性，如對於熟習此技者來說將可理解的。

雖然一非整合附接結構可被附加於一嵌入式跡線是可想像的，帶有該整合附接結構194之該嵌入式跡線190的形成在結構性上可為優勢的，因為沒有界面被形成於該嵌入式跡線平面部位192及該附接結構194之間，且可有較為簡易的總體製程，因為在形成一嵌入式跡線之後再形成一附接結構，可能需要額外的微影、蝕刻、及電鍍程序。

在微電子結構的生產上，微電子元件通常被安裝在微電子基板上，其提供電子通訊路徑於該等微電子元件及外部組件之間。如圖11所示，一微電子元件210，如微處理器、晶片組、繪圖裝置、無線裝置、記憶裝置、特殊應用積體電路等等，透過一焊料互連212而被附接到該等嵌入式跡線190之至少一者，以普遍熟知的覆晶型態或控制塌陷高度晶片連接(controlled collapse chip connection，“C4”)型態來形成一微電子結構200。該等焊料互連212可自該微電子元件210的一主動表面216之上的互連襯墊214延伸及該第一微電子基板182的該等嵌入式跡線190。該微電子元件互連襯墊214可與在該微電子元件210內的積體電路224(以虛線定界)以電子通訊(通常如實線222所示)。如所例示的，該等焊料互連212可接觸該嵌入式跡線平面部位 192，使得該嵌入式跡線附接結構194延伸進入其各自的焊料互連212。

該等焊料互連212可由任何合適的焊接材料製成，包括但不限於，鉛/錫合金，像是63%錫/37%鉛焊料，及高錫含量合金(例如，90%或更高的錫)，像是錫/鉍、共熔錫/銀、三元錫/銀/銅、共熔錫/銅、以及類似的合金。該焊料可藉熱、壓力、及/或聲波能量而被回焊俾使該焊料牢固在該等各自的互連襯墊之間。

對於熟習此技者來說將可理解，具有該嵌入式跡線附接結構194可輔助於焊料互連212被適當地對齊的成形及較高的表面區域，其相較於無附接結構的嵌入式跡線可形成較可靠的連結。

相較於在一嵌入式跡線形成之後再形成一附接結構，在本說明書製造實施例中的進一步優點可包括對於該嵌入式跡線附接結構194增進的高度控制，因為附接結構高度H(例如，如圖10所示在該嵌入式跡線平面部位第一平面196及從該附接結構194其上之最遠點198之間的距離)係藉由使用來形成該等凹槽122的蝕刻程序而被決定(見圖3)。一般來說，蝕刻程序可提供相較於在一嵌入式跡線形成之後再形成一附接結構所使用的電解電鍍程序更加嚴密的控制。

相較於在一嵌入式跡線形成之後再形成一附接結構，在本說明書製程實施例中的額外優點可包括對於該嵌入式跡線附接結構194增進的外型控制，因為該嵌入式跡 線附接結構194在該等虛設層102₁、102₂的移除期間可藉由該表面處理層122而被保護(見圖9和圖10)，對於熟習此技者來說將可理解。

本說明書實施例可亦允許選擇性的表面處理層。如所敘述的，該表面處理層132可在該嵌入式跡線190的形成之前被形成，且可被局限於該嵌入式跡線附接結構194之上。這將允許一個或多個額外的表面處理層要在製造程序的最後被形成，其可被形成於該表面處理層之上及/或從該嵌入式跡線附接結構194分離的位置。此係與其他已知的解法形成對比，其只有單一表面處理層是可能的。

圖12例示本說明書之一實施方式的計算裝置300。該計算裝置300收容一電路板302。該電路板可包括若干微電子組件，包括但不限於處理器304、至少一個通訊晶片306A、306B、揮發性記憶體308(例如，DRAM)、非揮發性記憶體310(例如，ROM)、快閃記憶體312、圖形處理器或中央處理器314、數位訊號處理器(未顯示)、加密處理器(未顯示)、晶片組316、天線、顯示器(觸控螢幕顯示器)、觸控螢幕控制器、電池、音頻編解碼器(未顯示)、視頻編解碼器(未顯示)、功率放大器(AMP)、全球定位系統(GPS)裝置、羅盤、加速度計(未顯示)、陀螺儀(未顯示)、揚聲器(未顯示)、攝影機、及大容量儲存裝置(未顯示)(諸如硬碟機、光碟(CD)、數位多功能光碟(DVD)等等)。該等微電子組件中之任一者可以物理且電氣地耦接到該電路板302。在一些實施中，該等微電子組件中之至少一者可以是該處理器304 的一部份。

該通訊晶片致能用於傳遞資料到該計算裝置與來自該計算裝置的無線通訊。詞彙“無線”及其衍生詞可被使用來描述電路、裝置、系統、方法、技術、通訊通道等等，其可透過調變電磁輻射的使用經由非固態介質傳遞資料。該詞並非暗示相關裝置不包含任何導線，雖然在一些實施例中它們是可能的。該通訊晶片可以實行若干無線標準或協定中之任一者，包括但不限於Wi-Fi(IEEE 802.11家族)、WiMAX(IEEE 802.16家族)、IEEE 802.20、長期演進(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA、EDGE、GSM、GPRS、CDMA、TDMA、DECT、藍芽、其之衍生物、以及任何其他被定名為3G、4G、5G、與更超越之無線協定。該計算裝置可以包括數個通訊晶片。舉例來說，一第一通訊晶片可被專用於較短範圍的無線通訊，像是Wi-Fi與藍芽，而一第二通訊晶片可被專用於較長範圍的無線通訊，像是GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO、以及其他。

詞彙“處理器”可以是指任何裝置或者一裝置的部份，其處理來自暫存器及/或記憶體之電子資料用以把該電子資料轉變成其他可以被儲存於暫存器及/或記憶體內之電子資料。

如上所述，任何在該計算裝置300之內的該等微電子組件可包括一具有帶有整合附接結構之嵌入式跡線的微電子基板。

在各種實施方式中，該計算裝置可以是一膝上型電腦、小筆電、筆記型電腦、超輕薄筆電、智慧型電話、平板電腦、個人數位助理(PDA)、超級移動電腦、行動電話、桌上型電腦、伺服器、印表機、掃描器、監視器、機上盒、娛樂控制單元、數位攝影機、可攜帶型音樂播放器、或者數位錄影機。在進一步的實施方式中，該計算裝置可以是任何其他處理資料的電子裝置。

要理解的是本說明書的申請標的不必被限定為在圖1到12中所例示的特定應用。該申請標的可以被應用到其他微電子裝置和組合應用，如熟習此技者將會理解的一樣。

後面的範例有關進一步的實施例，其中範例1是一種製造微電子結構的方法，包含形成一虛設層，形成至少一凹槽於該虛設層內，保形沉積一表面處理層於該至少一凹槽內，形成一嵌入式跡線層於該虛設層上且鄰接於該表面處理層；以及移除該虛設層。

在範例2中，範例1的申請標的可選擇性地包括形成該凹槽於該虛設層內，其包含形成一蝕刻遮罩於該虛設層之上，其中該蝕刻遮罩包括開口處貫穿其間，以及蝕刻該虛設層以形成該凹槽。

在範例3中，範例2的申請標的可選擇性地包括經由該蝕刻遮罩來保形沉積該表面處理層。

在範例4中，任何範例1到3的申請標的可選擇性地包括形成該嵌入式跡線層，其包含形成一嵌入式跡線遮 罩於該虛設金屬層之上，其中該嵌入式跡線遮罩包括了開口處貫穿其間，且經由該嵌入式跡線遮罩開口處沉積一嵌入式跡線層。

在範例5中，任何範例1到4的申請標的可選擇性地包括形成一介電材料層在該嵌入式跡線層及該虛設層之上。

在範例6中，範例5的申請標的可選擇性地包括形成至少一導電通孔穿過該介電材料層用以接觸該至少一嵌入式跡線，並在移除該虛設層前形成至少一導電跡線接觸該導電通孔。

在範例7中，範例5的申請標的可選擇性地包括形成該嵌入式跡線材料層，其包含由與該虛設層相同之材料來形成該嵌入式跡線材料層。

在範例8中，任何範例1到7的申請標的可選擇性地包括形成該虛設層，其包含形成一虛設金屬層。

在範例9中，範例8的申請標的可選擇性地包括形成該虛設金屬層，其包含形成一虛設銅層。

在範例10中，任何範例1到9的申請標的可選擇性地包括形成該嵌入式跡線層，其包含形成一嵌入式金屬跡線層。

在範例11中，範例10的申請標的可選擇性地包括形成該嵌入式金屬跡線層，其包含形成一嵌入式銅跡線層。

後面的範例有關進一步的實施例，其中範例12是一種製造微電子結構的方法，其包含：形成一虛設層； 形成一蝕刻遮罩在該虛設層之上，其中該蝕刻遮罩包括開口處貫穿其間；蝕刻該虛設層來形成至少一凹槽；經由該蝕刻遮罩保形沉積一表面處理層在該至少一凹槽內；移除該蝕刻遮罩；形成一嵌入式跡線遮罩在該虛設層之上，其中該嵌入式跡線遮罩包括開口處貫穿其間；經由該嵌入式跡線遮罩開口處沉積一嵌入式跡線層，其中該嵌入式跡線層鄰接該虛設層的一部分及該表面處理層；以及移除該虛設層。

在範例13中，範例12的申請標的可選擇性地包括形成一介電材料層在該嵌入式跡線層及該虛設層之上。

在範例14中，範例13的申請標的可選擇性地包括形成至少一導電通孔穿過該介電材料層用以接觸該至少一嵌入式跡線，且在移除該虛設層之前形成至少一導電跡線接觸該導電通孔。

後面的範例有關進一步的實施例，其中範例15是一種微電子結構，其包含一介電層具有一第一表面及一嵌入式跡線在該介電層中，其中該嵌入式跡線包含一平面部位及一延伸於該介電層第一表面之上的附接結構，且其中該附接結構與該平面部位整合在一起。

在範例16中，範例15的申請標的可選擇性地包括一導電通孔穿過該介電材料層接觸該嵌入式跡線及一導電跡線接觸該導體。

在範例17中，範例15到16的申請標的可選擇性地包括一微電子元件經由一焊料互連電氣地附接至該嵌入式 跡線，其中該嵌入式跡線附接結構延伸進入該焊料互連。

在範例18中，範例15到17的申請標的可選擇性地包括該嵌入式跡線包含銅。

後面的範例有關進一步的實施例，其中範例19為一種電子系統，包含一電路板；以及一附接至該電路板的微電子結構，其包括一微電子基板包含一具有第一表面的介電層及在該介電層內的嵌入式跡線，其中該嵌入式跡線包含一平面部位和一附接結構其延伸於該介電層第一表面之上，其中該附接結構與該平面部位整合在一起；以及一微電子元件經由焊料互連電氣地附接至該嵌入式跡線，其中該嵌入式跡線附接結構延伸進入該焊料互連。

在範例20中，範例19的申請標的可選擇性地包括一導電通孔穿過該介電材料層接觸該嵌入式跡線；以及一導電跡線接觸該導電通孔。

本說明書的實施例業已詳細地作描述，要理解的是本說明書藉由後附申請專利範圍而被界定不受到在以上描述中所詳細陳述的特定細節限制，因為其之許多顯而易知的變化在沒有離開其之精神或範圍之下是有可能的。

Claims (38)

1. 一種製造微電子結構的方法，包含：形成一虛設層；形成至少一凹槽於該虛設層內；保形沉積一表面處理層於該至少一凹槽內；形成一嵌入式跡線層於該虛設層上並鄰接該表面處理層，其中形成該嵌入式跡線層包含形成一嵌入式跡線遮罩於該虛設層上，其中該嵌入式跡線遮罩包括貫穿其間的開口；以及藉由該嵌入式跡線遮罩來沉積一嵌入式跡線層；形成一介電材料層於該嵌入式跡線層以及該虛設層之上；以及移除該虛設層。
2. 如請求項1之方法，其中形成該凹槽於該虛設層內包含：形成一蝕刻遮罩在該虛設層之上，其中該蝕刻遮罩包括貫穿其間之開口；以及蝕刻該虛設層以形成該等凹槽。
3. 如請求項2之方法，其中保形沉積該表面處理層包含經由該蝕刻遮罩來保形沉積該表面處理層。
4. 如請求項1之方法，更包括形成至少一導電通孔穿過該介電材料層用以接觸該至少一嵌入式跡線，並在移除該虛設層前形成接觸該導電通孔之至少一導電跡線。
5. 如請求項1之方法，其中形成該嵌入式跡線層包含由與該虛設層相同之材料來形成該嵌入式跡線層。
6. 如請求項1之方法，其中形成該虛設層包含形成一虛設金屬層。
7. 如請求項6之方法，其中形成該虛設金屬層包含形成一虛設銅層。
8. 如請求項1之方法，其中形成該嵌入式跡線層包含形成一嵌入式金屬跡線層。
9. 如請求項8之方法，其中形成該嵌入式金屬跡線層包含形成一嵌入式銅跡線層。
10. 一種製造微電子結構的方法，包含：形成一虛設層；形成一蝕刻遮罩在該虛設層之上，其中該蝕刻遮罩包括貫穿其間之開口；蝕刻該虛設層來形成至少一凹槽；經由該蝕刻遮罩保形沉積一表面處理層在該至少一凹槽內；移除該蝕刻遮罩；形成一嵌入式跡線遮罩在該虛設層之上，其中該嵌入式跡線遮罩包括貫穿其間之開口；經由該嵌入式跡線遮罩開口沉積一嵌入式跡線層，其中該嵌入式跡線層鄰接該虛設層的一部分及該表面處理層；形成一介電材料層於該嵌入式跡線層以及該虛設層之上；以及移除該虛設層。
11. 如請求項10之方法，更包括形成至少一導電通孔穿過該介電材料層用以接觸該至少一嵌入式跡線，並在移除該虛設層之前形成接觸該導電通孔之至少一導電跡線。
12. 如請求項10之方法，其中形成該嵌入式跡線層包含由與該虛設層相同的材料來形成該嵌入式跡線層。
13. 如請求項10之方法，其中形成該虛設層包含形成一虛設金屬層。
14. 如請求項13之方法，其中形成該虛設金屬層包含形成一虛設銅層。
15. 如請求項10之方法，其中形成該嵌入式跡線層包含形成一嵌入式金屬跡線層。
16. 如請求項15之方法，其中形成該嵌入式金屬跡線層包含形成一嵌入式銅跡線層。
17. 一種微電子結構，其包含：具有一第一表面的一介電層；以及在該介電層內之一嵌入式跡線，其中該嵌入式跡線包含一平面部位及延伸於該介電層之該第一表面之上之一附接結構，其中該附接結構與該平面部位整合在一起。
18. 如請求項17之微電子結構，其更包括：一導電通孔，其穿過該介電材料層而接觸該嵌入式跡線；以及一導電跡線，其接觸該導電通孔。
19. 如請求項17之微電子結構，其更包括經由一焊料互連電氣地附接至該嵌入式跡線之一微電子元件，其中該嵌入式跡線附接結構延伸進入該焊料互連。
20. 如請求項17之微電子結構，其中該嵌入式跡線包含銅。
21. 一種電子系統，其包含：一電路板；以及附接至該電路板的一微電子結構，其包括：一微電子基板，其包含具有一第一表面之一介電層及在該介電層內之一嵌入式跡線，其中該嵌入式跡線包含一平面部位和延伸於該介電層第一表面之上的一附接結構，其中該附接結構與該平面部位整合在一起；以及一微電子元件，其經由一焊料互連電氣地附接至該嵌入式跡線，其中該嵌入式跡線附接結構延伸進入該焊料互連。
22. 如請求項19之電子系統，其更包括：一導電通孔，其穿過該介電材料層接觸該嵌入式跡線；以及一導電跡線，其接觸該導電通孔。
23. 一種製造微電子結構之方法，其包含：形成一虛設層；形成至少一凹槽於該虛設層內；保形沉積一表面處理層於該至少一凹槽內；形成一嵌入式跡線層於該虛設層上並鄰接該表面處理層；形成一介電材料層於該嵌入式跡線層以及該虛設層之上；形成至少一導電通孔穿過該介電材料層以接觸該至少一嵌入式跡線，以及形成接觸該導電通孔之至少一導電跡線；以及移除該虛設層。
24. 如請求項23之方法，其中形成該凹槽於該虛設層中包含：形成一蝕刻遮罩於該虛設層上，其中該蝕刻遮罩包括貫穿其間之開口，以及蝕刻該虛設層以形成該凹槽。
25. 如請求項24之方法，其中保形沉積該表面處理層包含經由該蝕刻遮罩來保形沉積該表面處理層。
26. 如請求項23之方法，其中形成該嵌入式跡線層包含由與該虛設層相同之材料來形成該嵌入式跡線層。
27. 如請求項23之方法，其中形成該虛設層包含形成一虛設金屬層。
28. 如請求項27之方法，其中形成該虛設金屬層包含形成一虛設銅層。
29. 如請求項23之方法，其中形成該嵌入式跡線層包含形成一嵌入式金屬跡線層。
30. 如請求項29之方法，其中形成該嵌入式金屬跡線層包含形成一嵌入式銅跡線層。
31. 一種製造微電子構造之方法，其包含：形成一虛設層；形成至少一凹槽於該虛設層中；保形沉積一表面處理層於該至少一凹槽中；形成一嵌入式跡線層於該虛設層上並鄰接該表面處理層；其中該嵌入式跡線層包含與該虛設層該相同之材料；形成一介電材料層於該嵌入式跡線層以及虛設層之上；以及移除該虛設層。
32. 如請求項31之方法，其中形成該凹槽於該虛設層包含：形成一蝕刻遮罩於該虛設層之上，其中該蝕刻遮罩包括貫穿其間之開口；以及蝕刻該虛設層以形成該等凹槽。
33. 如請求項32之方法，其中保形沉積該表面處理層包含穿過該蝕刻遮罩來保形沉積該表面處理層。
34. 如請求項31之方法，其更包括形成至少一導電通孔穿過該介電材料層用以接觸該至少一嵌入式跡線，並在移除該虛設層之前形成接觸該導電通孔之至少一導電跡線。
35. 如請求項31之方法，其中形成該虛設層包含形成一虛設金屬層。
36. 如請求項35之方法，其中形成該虛設金屬層包含形成一虛設銅層。
37. 如請求項31之方法，其中形成該嵌入式跡線層包含形成一嵌入式金屬跡線層。
38. 如請求項37之方法，其中形成該嵌入式金屬跡線層包含形成一嵌入式銅跡線層。