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TWI618216B - 在３ｄ積體電路中共享之矽穿孔 - Google Patents

在３ｄ積體電路中共享之矽穿孔 Download PDF

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TWI618216B
TWI618216B TW105126732A TW105126732A TWI618216B TW I618216 B TWI618216 B TW I618216B TW 105126732 A TW105126732 A TW 105126732A TW 105126732 A TW105126732 A TW 105126732A TW I618216 B TWI618216 B TW I618216B
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沙巴斯欽Ｔ 凡托尼
Sebastian T. Ventrone
撒帝 曼杜
Sudeep Mandal
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格羅方德半導體公司
Globalfoundries Us Inc.
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Abstract

本揭示內容大體有關於半導體結構，且更特別的是，有關於在3D-IC積體結構中共享之智慧矽穿孔及其製法。該結構包括：複數個堆疊晶粒，其各自包含至少一個巨集裝置；以及層結構，其位在該複數個堆疊晶粒之間且包含一控件，該控件經結構化成在該複數個堆疊晶粒中之第一堆疊晶粒的該至少一個巨集裝置與第二堆疊晶粒的該至少一個巨集裝置之間路由訊號。

Description

在3D積體電路中共享之矽穿孔
本揭示內容大體有關於半導體結構，且更特別的是，有關於在3D積體電路結構中共享之智慧矽穿孔及其製法。
對於提高效能改善的渴望，例如增加頻寬、減少等待時間及較低功率和其他改善，正孕育在三維積體電路(3D-IC)設計的具體實作中。在3D-IC中，矽晶圓及/或晶粒使用矽穿孔(TSV)垂直地堆疊及互連以表現得像是單一裝置以便實現所欲的效能改善。TSV使得晶粒在3D堆疊中能夠彼此通訊。不過，TSV為數有限而且會占用到晶片上的珍貴的晶片面積(real estate)。
在本揭示內容之一態樣，一種結構，其係包含：複數個晶粒，其各自包含至少一個巨集裝置；層結構，其位在該等晶粒之間；組合，在該層結構內由數個路由器組成；以及複數個矽穿孔(TSV)，彼等由該層結構伸出且連接至各個晶粒的該巨集裝置，用於該等晶粒之間經由 該等路由器的資料傳送。
在本揭示內容之一態樣，一種結構，其係包含：複數個晶粒，其各自包含至少一個巨集裝置；中介體，其在該等晶粒之間；組合，其由在該中介體內之數個多工器、數個多工解訊器(demultiplexer)及數個控制區塊組成；以及複數個矽穿孔(TSV)，彼等由該中介體伸出且連接至各個晶粒的該巨集裝置，用於該等晶粒之間藉由通過該等多工器、該等多工解訊器及該等控制區塊路由訊號的通訊。
在本揭示內容之一態樣，一種結構，其係包含：複數個晶粒，其各自包含至少一個電路及一控制邏輯；控制器，其位在該等晶粒之間且由該控制邏輯驅動；以及複數個矽穿孔(TSV)，彼等延伸成與該控制器通訊且連接至各個晶粒的該電路，用於該等晶粒之間藉由按照該控制邏輯之指示來路由訊號的通訊。
100‧‧‧三維積體電路(3D IC)結構
110‧‧‧晶粒
122‧‧‧矽穿孔(TSV)
130‧‧‧智慧層
134‧‧‧控制盒
135‧‧‧中央處理單元(CPU)
140、150、160‧‧‧巨集裝置
140‧‧‧核心
150‧‧‧快取
160‧‧‧記憶裝置
200‧‧‧3D IC結構
210‧‧‧下晶粒
211‧‧‧上晶粒
220‧‧‧銲鍵技術
224‧‧‧位址TSV匯流排
228‧‧‧資料TSV匯流排
230‧‧‧智慧層結構
232‧‧‧中介體層
234‧‧‧控制區塊
240‧‧‧核心
250A、250B‧‧‧快取
300‧‧‧3D IC結構
310‧‧‧下晶粒
311‧‧‧上晶粒
320‧‧‧銲鍵
322‧‧‧TSV
330‧‧‧智慧層
334‧‧‧控制區塊
336、338‧‧‧路由器裝置
336A、336B、336C‧‧‧多工器
338A、338B、338C‧‧‧多工解訊器
370、370A-370H‧‧‧電路
380‧‧‧控制邏輯
400‧‧‧優先化程序
421‧‧‧輸入請求
423‧‧‧內容可定址記憶體(“CAM”)裝置
425‧‧‧CAM輸出
427‧‧‧唯讀記憶體(ROM)裝置
429‧‧‧優先權控制裝置
431‧‧‧輸出
433‧‧‧操作系統
以下在【實施方式】中用本揭示內容之示範具體實施例的非限定性實施例參考多個附圖描述本揭示內容。
第1圖根據本揭示內容之數個態樣圖示使用智慧層的3D-IC結構及各個製程。
第2圖根據本揭示內容之數個其他態樣圖示使用控制區塊的3D-IC結構及各個製程。
第3圖根據本揭示內容之數個其他態樣圖示使用智慧層的3D-IC結構及各個製程。
第4圖的流程圖根據本揭示內容之數個態樣圖示共享3D-IC結構之TSV的優先化。
本揭示內容大體有關於半導體結構，且更特別的是，有關於在3D-IC積體結構中共享之智慧矽穿孔及其製法。在數個具體實施例中，智慧層位在晶粒堆疊之間，相較於習知3D-IC結構，其係提供TSV共享以確保最佳利用與晶粒之間的通訊。亦即，在數個具體實施例中，描述於本文的智慧層提供遍及用於3D-IC結構之任何數目的TSV的共享。
在數個具體實施例中，該智慧層可形成為位在兩個或更多堆疊晶粒之間的中介體層。此智慧層可包括數個多工器及數個多工解訊器和一控制區塊。該等多工器及多工解訊器可用該控制區塊選擇性地控制，這取決於控制邏輯以允許通過TSV動態重新路由訊號。這使得舊有晶片不需要有新的一層。
可用使用許多不同工具的許多方法製造本揭示內容的結構。然而，一般而言，該等方法及工具用來形成有微米及奈米級尺寸的結構。用來製造本揭示內容之結構的該等方法(亦即，技術)係選自積體電路(IC)技術。例如，該等結構係建立於晶圓上以及實現於在晶圓頂部上用光微影製程(photolithographic process)圖案化的材料膜中。特別是，該結構的製造使用以下3個基本建造區塊：(i)沉積數個材料薄膜於基板上，(ii)用光微影成像法將圖案 化遮罩鋪設於薄膜上面，以及(iii)對於該遮罩選擇性地蝕刻薄膜。
第1圖根據本揭示內容之數個態樣圖示結構及各個製程。更特別的是，該結構為包括複數個晶粒110的三維積體電路(3D IC)結構100。晶粒110可為由任何適當半導體晶圓材料(例如，矽)構成的晶片，在該晶片上製作給定的功能電路，但也可設想其他的材料。
仍請參考第1圖，複數個晶粒110在堆疊結構中用矽穿孔(TSV)122結構致能而互相通訊。在數個具體實施例中，TSV 122可為延伸穿過晶圓的垂直互連件且可連接處於上下疊在一起之垂直配置的晶粒110。熟諳此藝者應瞭解，TSV 122可由不同類型的導電材料構成，例如，銅或鎢，或其他適當材料，用習知微影技術、蝕刻及沉積製程形成。此外，例如，TSV 122可使用銲鍵(solder bond)連接至智慧層130，例如圖示於第2圖及第3圖的銲鍵220及320。用於各個TSV 122之銲鍵的各種結構及組件可包括連接盤結構(land structure)及接墊(bond pad)。
在數個具體實施例中，TSV 122可電氣連接不同晶粒110的巨集裝置(macro device)140、150、160。在數個具體實施例中，該等巨集裝置例如可為核心140、快取150及記憶裝置160、以及其他適當的巨集裝置。在數個具體實施例中，記憶裝置160可具有自己的專屬TSV結構，例如TSV結構122。熟諳此藝者應瞭解，巨集裝置的數目可根據使用者的需要做調整。例如，可增加核心140 及快取150的數目以配合3D IC 100的實作。
TSV 122由於晶片在3D IC中的面積有限而為數有限。因此，需要能夠使用TSV 122在不同巨集之間智慧共享資訊以確保最佳利用與晶粒110之間的通訊。因此，如第1圖所示，TSV 122延伸進出智慧層130。此智慧層130也可稱為智慧開關盒(ISS)，且經結構化成負責調節及控制資料在3D堆疊的晶粒之間通過TSV 122的流動。更特別的是，智慧層130考慮到TSV 122的資源分配以最佳化晶粒110之間的通訊，且更特別的是，可用於3D IC 100的不同巨集裝置140、150、160之間的通訊。在數個具體實施例中，智慧層130當作包含智慧決策階層的邏輯模組以允許資料在這些巨集裝置之間流動，例如通過3D IC堆疊100的TSV 122在核心140、快取150之間的流動。應注意，由於TSV 122為數有限，因此由TSV伸出進入巨集裝置140、150、160的插銷也為數有限。因此，TSV 122的智慧共享允許利用額外的資源。
在數個具體實施例中，智慧層130使用來自3D IC 100之中央處理單元(CPU)135的混合位址匯流排及資料流與控制盒134結合以控制共享的公共TSV 122在核心140及快取150之間的流動及存取。例如，智慧層130可使用歷史表、優先佇列及程式化優先權和其他實施例，按照操作系統或位在3D IC 100之控制盒134內之任何其他控制器應用的指示判定資源的最佳平衡以便有效地使用快取150及核心140。更特別的是，基於特定核心140使 用記憶體的即時需求，智慧層130可指示資料從該特定核心140通過TSV 122至選定快取150。這允許TSV 122在下晶粒的多個核心140與上晶粒的多個快取150之間形成功能鏈路(functional link)，如第1圖所示。
第2圖根據本揭示內容之數個其他態樣圖示使用控制區塊的3D-IC結構及各個製程。特別是，第2圖圖示3D IC結構200，且更特別的是，圖中提供使用中介體的資料匯流排及位址匯流排。類似圖示於第1圖的結構，3D IC 200包括垂直相疊的複數個晶粒，如圖中的下晶粒210與上晶粒211。TSV包括位址TSV匯流排224與資料TSV匯流排228；然而也可設想其中使用其他的TSV類型及TSV數量。
如前述，TSV 224及228為垂直互連件，彼等係電氣連接處於上下疊在一起之垂直配置的晶粒210及211。此外，TSV 224及228可由任何導電材料製成，例如，銅或鎢及其他材料，且可用銲鍵技術220連接，如第2圖所示。此外，例如，利用智慧層結構230，各個晶粒210及211的巨集裝置(例如下晶粒210的核心240與上晶粒211的快取250A及250B和記憶裝置)可共享3D IC堆疊中通過TSV 224及228在晶片之間的資料流動。
仍請參考第2圖，TSV 224及228在3D IC 200中智慧共享以確保最佳利用與晶粒210及211之間的通訊。具體言之，如第2圖所示，TSV 224及228延伸進出智慧層結構230。此智慧層230調節及控制資料在3D堆 疊的晶片之間通過TSV 224及228的流動。更特別的是，智慧層230由中介體層232形成，例如矽中介體。此外，在中介體層232內的是控制區塊234，這允許TSV 224及228的重新路由及重新分配，以優化晶粒210及211之間的通訊。更特別的是，控制區塊234控制各個晶粒210及211的巨集裝置之間的通訊，例如下晶粒210的核心240與上晶粒211的快取250A及250B。
仍請參考第2圖，控制區塊234可包括各種邏輯裝置以允許TSV 224及228的重新路由及重新分配。更特別的是，控制區塊234可包括多工器、多工解訊器及其他組合控制邏輯，它們可選擇性地重新路由不同巨集裝置(例如，核心240和快取250A及250B)之間的訊號。亦即，通過TSV 224及228在3D IC 200的晶粒210及211之間的資料傳送可使用多工器與多工解訊器的組合。
在操作期間，控制區塊234接收來自源於核心240的位址TSV 224及資料TSV 228的請求。位址TSV 224及資料TSV 228各自預留用來發送位址訊號及資料訊號。這些訊號經由控制區塊234重新路由到各自的目的地。在第2圖中，各自的目的地為快取250A及250B。作為一更特定的實施例，當核心240與第一快取250A通訊時，位址TSV 224及兩個資料TSV 228可被控制區塊234路由以與第一快取250A通訊。另一方面，如果核心240判定它需要與第二快取250B通訊，控制區塊234會重新路由訊號使得來自核心240的位址TSV 224及資料TSV 228經由控制區 塊234的重新路由而與第二快取250B通訊。因此，控制區塊234作為訊號路由器。
在數個具體實施例中，智慧層230使用歷史表、優先佇列及程式化優先權和其他實施例，以判定資源的最佳平衡以便有效地使用快取250及路由訊號。更特別的是，基於特定核心240使用記憶體的即時需求，智慧層130可指示資料從該特定核心240通過TSV 122中之任一者至選定快取250。
第3圖根據本揭示內容之數個其他態樣圖示使用智慧層的3D-IC結構及各個製程。特別是，3D IC結構300包括複數個晶粒，例如下晶粒310及上晶粒311。下晶粒310及上晶粒311以複數個TSV 322延伸進出晶粒310及311的方式彼此垂直相疊。TSV 322結合智慧層330允許晶粒310及311之間通訊，使得資料可在出現於各個晶粒310及311內的巨集之間流動。如第3圖所示，該等巨集裝置可為各種電路370A至370H及/或控制邏輯380、以及其他適當的巨集裝置。例如，電路370經抽象化成可用於核心、處理邏輯或需要與另一晶粒310及/或311之邏輯通訊的任何其他邏輯片段。電路370在各個晶粒310及311中的個數可配合使用者的需要，且可編號1到n，例如。
仍請參考第3圖，智慧層330會控制TSV 322在不同巨集裝置370A、370B、370C、370D、370E、370F、370G及370H和380之間的分配。更特別的是，控制區塊334協助訊號通過TSV 322的重新路由及重新分配。如第3 圖所示，除了控制區塊334以外，智慧層330包括複數個路由器裝置336、338以協助選擇性重新路由及重新分配訊號。更特別的是，這些路由器裝置可為複數個多工器336A、336B及336C和多工解訊器338A、338B及338C。
在數個具體實施例中，多工器336A至336C和多工解訊器338A至338C考慮到訊號通過智慧層330的方向及分布，使得某些TSV 322在某些巨集之間可提供通訊。實現該等訊號的路由可利用多工器336A至336C和多工解訊器338A至338C，這是由智慧層330判定及控制。例如，如果資料需要從第一電路370A流到第五電路370E，則致能第一多工器336A使得訊號(亦即，資料)傳送到第三多工器336C，然後它與輸出該訊號至第一多工解訊器338A的第三多工解訊器338C通訊。然後，第一多工解訊器338A會通過與第五電路370E通訊的對應TSV 322而指示該訊號至第五電路370E。
此外，取決於資源分配要求，可調整(例如，增減)多工器336A至336C及多工解訊器338A至338C的數目。熟諳此藝者應瞭解，智慧層330中可使用其他組合控制邏輯裝置以選擇性重新路由訊號，例如解碼器或由AND、OR、NOT、NAND或NOR閘製成的任何其他裝置。
除了電路裝置370以外，下晶粒310包括控制邏輯380，如第3圖所示。此控制邏輯380可包括操作系統(OS)、歷史表、優先佇列及程式化優先權和其他實施例，按照OS或任何其他控制器應用的指示以判定資源的 最佳平衡以便有效地使用電路370。更特別的是，控制邏輯380協助智慧層330針對重新路由及重新分配訊號通過TSV 322的決策過程判定資源(亦即，TSV 322)的最佳平衡。這允許TSV 322在下晶粒310的多個電路370與上晶粒311的多個電路370之間形成功能鏈路，如第3圖所示。在替代或其他具體實施例中，控制邏輯380可駐在任何晶粒中，例如，下晶粒310與上晶粒311中之任一或兩者。
仍請參考第3圖，在數個具體實施例中，多工器336A至336C和多工解訊器338A至338C致能動態訊號重新路由。例如，如第3圖所示，多工器336A至336C和多工解訊器338A至338C經連接成下晶粒310的必要電路370在動態重新路由的靈活性下連接至上晶粒311的必要邏輯。在一更複雜的架構中，在多工器336A至336C到多工解訊器338A至338C的路徑中可包括組合邏輯。再者，在數個具體實施例中，通過中介體332可由下晶粒310直接連接至上晶粒311；使用通過中介體332之“貫穿孔”的硬佈線(hard wired)。然而，大體上，取決於3D IC的設計及架構，相對更複雜的情節是有可能的。應注意，除了別的尺寸以外，多工器336A至336C和多工解訊器338A至338C的每個高度可為1毫米(mm)厚。
在一更特定的實施例中，控制區塊334包含使用組合及/或順序邏輯或彼等之組合實作於中介體332中的控制架構及橫桿結構。在數個具體實施例中，控制訊號用晶粒310或311中之一或兩者的控制邏輯380送到控制 區塊334。控制區塊334隨後選擇性致能及/或去能多工器336A至336C以重新路由訊號。控制區塊334的輸出包含可“致能”及“選擇”所有多工器336A至336C和多工解訊器338A至338C之線路的控制。為了維持資料的有效性，資料分攤於該等多工器。應注意，儘管第3圖只圖示一個控制區塊334，然而3D IC 300內可實作任意多個控制區塊。
作為TSV 322的重新分配實施例，控制區塊334按照控制邏輯380的判定可提供多工器336A至336C對於多工解訊器338A至338C的選擇性控制。這允許訊號的動態重新路由。在一更特定的實施例中，若需要，實現第一電路370A至第八電路370H的路由可藉由致能第一多工器336A的輸入(S0)，致能第三多工器336C的輸入(S0)，然後致能第三多工解訊器338C的輸入(S1)以及致能第二多工解訊器338B的輸入(S1)。另外，實現由第三電路370C至第六電路370F的資料路由可藉由致能第二多工器336B的輸入(S0)，致能第三多工器336C的輸入(S1)，致能第三多工解訊器338C的輸入(S0)以及致能第一多工解訊器338A的輸入(S1)，諸如此類。
請參考第1圖至第3圖，取決於使用者的需要，可增減第1圖至第3圖之3D IC 100、200及300的結構。例如，垂直相疊的晶粒數目可增加“n”個。此外，可增加智慧層的數目以不僅匹配增加的晶粒數而且最大化資源分配。例如，如果CPU的數目增加，則智慧層的數目可增加“n”個以匹配資源分配需求。此外，當智慧層的數目 增加時，邏輯裝置在3D IC內的數目可能增加，因為它們被包含在智慧層中。另外，TSV的數目可以增加，特別是如果有專屬且無法操縱用於資源分配之TSV的話。對於這些專屬的TSV，通過智慧層的智慧共享無法控制這些TSV。
第4圖的概圖圖示根據本揭示內容之態樣的智慧層。更特別的是，第4圖代表在3D堆疊中的晶粒之間傳送及共享遍及公共TSV結構之頻寬的方法，它可由優化匯流排協定組成以執行各種功能。這些功能包括：能夠分析來自請求來源的控制訊號，其中該來源出現於一特定晶粒層級。一附加功能是能夠判定及分配資源給請求來源，其中該資源位在另一晶粒層級。另一功能是能夠選擇及致能共享的TSV，以致能分配資源與請求來源的晶粒間通訊。一附加功能是能夠在通訊期間控制晶粒間資料在來源、目的地之間的最優傳送。該優化匯流排協定的另一功能是能夠基於來自另一請求來源的優先權呼叫來解除資源的分配。再說，利用歷史表、優先佇列及程式化優先權和其他實施例，該優化匯流排協定可執行這些各種功能，按照操作系統或任何其他控制器應用的指示，以判定資源的最佳平衡以便有效地使用資源(亦即，TSV)。
仍請參考第4圖，優先化程序400以接收輸入請求421開始，它可由晶粒中的巨集裝置送出，例如。輸入資源請求421可被內容可定址記憶體(“CAM”)裝置423接收，在數個具體實施例中，它可包含優先化協定，例如，邏輯，例如歷史表、優先佇列及程式化優先權和其 他實施例。
作為CAM裝置423如何操作的實施例，可能有兩種不同的資源請求A及B。作為一實施例，A及B請求兩者皆會進入包含例如歷史表的CAM裝置423。通過使用歷史表，CAM裝置423會記錄收到請求A及B有多少次，以及追蹤此歷史。換言之，該歷史表可判定請求的頻率。例如，該歷史表可儲存下列資訊：請求A已發送1000次以及請求B只發送100次。因此，在此實施例中，CAM裝置423會作以下判定：相較於請求B，請求“A”由於它的頻率增加而需要更多頻寬。然後，此資訊可從CAM輸出425饋入到優先權控制裝置429。優先權控制裝置429隨後會實行從CAM輸出425得到的資源分配命令。
然而，在數個具體實施例中，優先權控制裝置429不必直接接收來自CAM裝置423的優先權命令。反而，在某些情形下，輸入資源請求421可繞過CAM裝置423而直接前往優先權控制裝置429，這取決於TSV的可用率以及3D IC的當前工作量。
優先權控制裝置429實行資源分配命令藉此可利用恰當的TSV。可用預載至唯讀記憶體(ROM)裝置427上的操作系統控制優先權控制裝置429。ROM裝置427可為任何標準ROM裝置。優先權控制裝置429可實作任何組合邏輯、順序邏輯或彼等之組合。然後，操作系統433指示優先權控制裝置429通過輸出431送出命令以選擇適當的TSV以完成該等命令。可用前述各種邏輯裝置來接收 輸出431，例如多工器及多工解訊器和其他實施例。
上述該(等)方法係使用於積體電路晶片的製造。所得積體電路晶片可由製造者以原始晶圓形式(raw wafer form)(也就是具有多個未封裝晶片的單一晶圓)、作為裸晶粒(bare die)或已封裝的形式來銷售。在後一情形下，晶片裝在單晶片封裝體中(例如，塑膠載體(plastic carrier)，具有固定至主機板或其他更高層載體的引腳(lead))，或多晶片封裝體中(例如，具有表面互連件(surface interconnection)或內嵌互連件(buried interconnection)任一或兩者兼具的陶瓷載體)。然後，在任一情形下，晶片與其他晶片、離散電路元件及/或其他信號處理裝置整合成為(a)中間產品(例如，主機板)，或(b)最終產品中之任一者的一部分。該最終產品可為包括積體電路晶片的任何產品，從玩具及其他低端應用到有顯示器、鍵盤或其他輸入裝置及中央處理器的先進電腦產品不等。
已提出本揭示內容之各種具體實施例的說明是為了圖解說明而非旨在窮盡或限定所揭示的具體實施例。本技藝一般技術人員明白在不脫離所揭示具體實施例的精神及範疇下仍有許多修改及變體。選擇使用於本文的術語以最佳地解釋該等具體實施例的原理，實際應用或優於出現於市上之技術的技術改善，或致能其他本技藝一般技術人員了解揭示於本文的具體實施例。
100‧‧‧三維積體電路(3D IC)結構
110‧‧‧晶粒
122‧‧‧矽穿孔(TSV)
130‧‧‧智慧層
134‧‧‧控制盒
135‧‧‧中央處理單元(CPU)
140、150、160‧‧‧巨集裝置
140‧‧‧核心
150‧‧‧快取
160‧‧‧記憶裝置

Claims (20)

  1. 一種半導體結構，係包含：複數個堆疊晶粒，其各自包含至少一個巨集裝置；以及層結構，其位在該複數個堆疊晶粒之間且包含控件，該控件經結構化以路由訊號，用以在該等堆疊晶粒的第一堆疊晶粒之該至少一個巨集裝置及第二堆疊晶粒之該至少一個巨集裝置之間形成功能鏈路。
  2. 如申請專利範圍第1項所述之半導體結構，其中，該第一堆疊晶粒之該至少一個巨集裝置及該第二堆疊晶粒之該至少一個巨集裝置包括複數個巨集裝置，以及該控件經結構化成在該複數個堆疊晶粒的該第一堆疊晶粒之該複數個巨集裝置中之任一者與該第二堆疊晶粒之該複數個巨集裝置之間路由訊號。
  3. 如申請專利範圍第2項所述之半導體結構，其中，該複數個巨集裝置包括至少一個核心裝置與至少一個快取裝置。
  4. 如申請專利範圍第2項所述之半導體結構，其中，該第一堆疊裝置的該複數個巨集裝置與該第二堆疊裝置的該複數個巨集裝置用由該層結構伸出的複數個矽穿孔(TSV)連接。
  5. 如申請專利範圍第4項所述之半導體結構，其中，該等TSV包括至少一個資料TSV與至少一個位址TSV。
  6. 如申請專利範圍第1項所述之半導體結構，其中，該層 結構為矽中介體。
  7. 如申請專利範圍第1項所述之半導體結構，其中，該控件包含轉發在該層結構各處之訊號的至少一個多工器及至少一個多工解訊器。
  8. 如申請專利範圍第7項所述之半導體結構，其中，該控件包括控制邏輯，用以選擇性致能及去能該至少一個多工器及該至少一個多工解訊器以通過會連接至該複數個堆疊晶粒之第一晶粒及第二晶粒之該至少一個巨集裝置的TSV分配來動態路由訊號。
  9. 如申請專利範圍第1項所述之半導體結構，其中，該控件包括控制邏輯，以通過不同的TSV分配來選擇性路由該等訊號。
  10. 如申請專利範圍第9項所述之半導體結構，其中，該控制邏輯包括數個歷史表、數個優先佇列、程式化優先權及控制器應用中之至少一者。
  11. 如申請專利範圍第10項所述之半導體結構，其中，該層結構更包含儲存該等歷史表的內容可定址記憶體(CAM)。
  12. 如申請專利範圍第10項所述之半導體結構，其中，該等歷史表記錄來自該至少一個巨集裝置的請求以判定該請求的頻率。
  13. 如申請專利範圍第9項所述之半導體結構，其中，該控制邏輯為組合邏輯、順序邏輯或彼等之組合中之至少一者。
  14. 一種半導體結構，係包含：複數個晶粒，其各自包含至少一個巨集裝置；以及中介體，其位在該複數個晶粒之間，包含控制區塊及控制邏輯以路由訊號，用以在該複數個晶粒的第一晶粒之該至少一個巨集裝置及第二晶粒之該至少一個巨集裝置之間形成功能鏈路。
  15. 如申請專利範圍第14項所述之半導體結構，其中，該等巨集裝置包括至少一個核心裝置與至少一個快取裝置。
  16. 如申請專利範圍第14項所述之半導體結構，其中，該中介體更包含在該複數個晶粒之間路由訊號的至少一個多工器及至少一個多工解訊器。
  17. 如申請專利範圍第16項所述之半導體結構，其中，該控制邏輯選擇性致能及去能該至少一個多工器及該至少一個多工解訊器以通過複數個矽穿孔(TSV)在該複數個晶粒之間動態路由訊號。
  18. 如申請專利範圍第14項所述之半導體結構，其中，該控制邏輯包括數個歷史表、數個優先佇列、程式化優先權及控制器應用中之至少一者。
  19. 如申請專利範圍第18項所述之半導體結構，其中，該中介體更包含儲存該等歷史表的內容可定址記憶體(CAM)。
  20. 一種半導體結構，係包含：複數個堆疊晶粒，其各自包含至少一個電路； 層結構，其位在該複數個堆疊晶粒之間，包含控制區塊及控制邏輯以路由訊號，用以在該複數個堆疊晶粒的第一堆疊晶粒之該至少一個電路及第二堆疊晶粒之該至少一個電路之間形成功能鏈路；以及複數個矽穿孔(TSV)，彼等由該層結構伸出且連接至該第一晶粒的該至少一個電路及該第二晶粒的該至少一個電路裝置。
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