TWI618190B

TWI618190B - 形成積體電路結構的方法及積體電路結構

Info

Publication number: TWI618190B
Application number: TW105124919A
Authority: TW
Inventors: Hsiang Wei Lin; 林翔偉
Original assignee: Taiwan Semiconductor Manufacturing Co., Ltd.; 台灣積體電路製造股份有限公司
Priority date: 2015-11-16
Filing date: 2016-08-05
Publication date: 2018-03-11
Also published as: US20190139812A1; US9728447B2; US10483161B2; US11011414B2; US20200020568A1; TW201731021A; US20170140979A1; CN106711084B; CN106711084A; US10157779B2; US20170358481A1

Abstract

一種方法，其包括形成一第一導線與一第二導線於一介電層中，蝕刻介電層之一部分以在第一導線與第二導線之間形成一溝槽，與形成一第一蝕刻終止層。第一蝕刻終止層延伸進入溝槽中。一第二蝕刻終止層被形成於第一蝕刻終止層之上。第二蝕刻終止層延伸進入溝槽中，且第二蝕刻終止層相較於第一蝕刻終止層是更保角的。一介電材料被填入溝槽中並於第二蝕刻終止層之上。一空氣間隙被形成於介電材料中。

Description

形成積體電路結構的方法及積體電路結構

本發明係關於一種形成積體電路結構的方法及由此方法所形成積體電路結構。

積體電路裝置，例如電晶體，被形成於半導體晶圓上。將裝置經由金屬導線與導孔(via)內連結以形成功能電路(functional circuits)，其中於後段製程(back-end-of-line processes)中形成金屬導線與導孔。為了降低金屬導線與導孔的寄生電容(parasitic capacitance)，於低介電常數(low-k)介電層中形成金屬導線與導孔，低介電常數介電層典型地具有低於3.8，低於3.0，或低於2.5的介電常數(k)值。

在一低介電常數介電層中之金屬導線與導孔的形成中，首先將低介電常數介電層蝕刻，以形成溝槽與介層窗開口(via opening)。低介電常數介電層的蝕刻可包括形成一經圖案化之硬罩幕於低介電常數介電材料之上，並使用經圖案化之硬罩幕為一蝕刻罩幕，以形成溝槽。介層窗開口也被形成且實質上與溝槽對齊。之後以一金屬材料來填滿溝槽與介層窗開口，金屬材料可包括銅。然後執行一化學機械研磨(Chemical Mechanical Polish,CMP)，以移除金屬材料於低介電常數介電層之上的超出部分。

本發明提供一種形成積體電路結構的方法，包括：形成一第一導線與一第二導線於一介電層中；蝕刻該介電層之一部分以在該第一導線與該第二導線之間形成一溝槽；形成一第一蝕刻終止層，其中該第一蝕刻終止層延伸進入該溝槽，其中該第一蝕刻終止層包括具有一第一厚度之一第一垂直部分，與具有一第二厚度之一第一水平部分；形成一第二蝕刻終止層於該第一蝕刻終止層之上，其中該第二蝕刻終止層延伸進入該溝槽，且該第二蝕刻終止層包括具有一第三厚度之一第二垂直部分，與具有一第四厚度之一第二水平部分，且該第三厚度比該第四厚度之一第一比值大於該第一厚度比該第二厚度之一第二比值；以及將一介電材料填入該溝槽中並於該第二蝕刻終止層之上，其中一空氣間隙(air gap)被形成於該介電材料中。

本發明也提供一種形成積體電路結構的方法，包括：形成一第一蝕刻終止層於一第一導線、一第二導線與一介電層之上；蝕刻該第一蝕刻終止層與該介電層之一部分以在該第一導線與該第二導線之間形成一溝槽；形成一第二蝕刻終止層，其包括與該第一蝕刻終止層之一剩餘部分部分重疊之一第一部分，與延伸進入該溝槽之一第二部分，其中該第二蝕刻終止層具有一突出物直接突出超過該溝槽之一部分，隨著該突出物直接於該溝槽的一部分之上；形成一第三蝕刻終止層於該第二蝕刻終止層之上且延伸進入該溝槽，其中該第三蝕刻終止層包括具有一第一厚度的一第一垂直部分，與一第二厚度之一第一水平部分，隨著該第一厚度比該第二厚度之一比值大於約60%；以及將一低介電常數介電材料填入該溝槽以形成一空氣間隙(air gap)，隨著該空氣間隙的一部份於該溝槽中。

本發明還提供一種積體電路結構，包括：一介電層；一第一導線與一第二導線於該介電層中；一溝槽，介於該第一導線與該第二導線之間；一第一蝕刻終止層，其包括與該第一導線部分重疊之具有一第一厚度的一第一部分，與延伸進入該溝槽之具有一第二厚度之一第二部分；一第二蝕刻終止層，於該第一蝕刻終止層之上，且包括與該第一蝕刻終止層之該第一部分部分重疊之具有一第三厚度的一第三部分，與延伸進入該溝槽之具有一第四厚度的一第四部份，其中該第四厚度比該第三厚度的一第一比值大於該第二厚度比該第一厚度之一第二比值；一介電材料，延伸進入該溝槽且覆於該第二蝕刻終止層之上；以及一空氣間隙，於該介電材料中且於該溝槽中。

100‧‧‧晶圓

200‧‧‧製程流程

202、204、206、208、210、212、214‧‧‧步驟

20‧‧‧半導體基底

22‧‧‧積體電路裝置

24‧‧‧層間介電層(Inter-Layer Dielectric,ILD)

26‧‧‧蝕刻終止層

28‧‧‧接觸插塞(contact plugs)

30‧‧‧介電層、金屬層間介電層(Inter-Metal Dielectric,IMD)

32‧‧‧導線、金屬導線

34‧‧‧擴散阻擋層

36‧‧‧含銅材料

38‧‧‧金屬蓋

40‧‧‧蝕刻終止層

42‧‧‧金屬層間介電層

44‧‧‧介層窗開口(via openings)

46、56‧‧‧溝槽

W1‧‧‧溝槽56之寬度

48、76‧‧‧導孔

50‧‧‧導線

H1‧‧‧導線之高度

52、60、66‧‧‧蝕刻終止層

T1‧‧‧蝕刻終止層52之厚度

54‧‧‧光阻

T2‧‧‧蝕刻終止層60直接於蝕刻終止層52之上的水平部分的厚度

T3‧‧‧於溝槽56中之蝕刻終止層60之側壁部分的厚度

62‧‧‧突出物(overhangs)

W2‧‧‧突出物62之寬度

64‧‧‧箭號

T4‧‧‧蝕刻終止層66直接於蝕刻終止層60之上的水平部分的厚度

T5‧‧‧於溝槽56中之蝕刻終止層66之側壁部分的厚度

70‧‧‧介電材料/層

72‧‧‧空氣間隙

73‧‧‧空氣間隙之頂部尖端

78‧‧‧導線

第1至10圖圖解說明，根據一些實施例，在具有空氣間隙之內連線結構的形成中之中間階段的剖面圖；以及第11圖圖解說明，根據一些實施例，用來形成具有空氣間隙之一內連線結構的一製程流程。

以下的揭露內容提供許多不同的實施例或範例以實施本案的不同特徵。以下的揭露內容敘述各個構件及其排列方式的特定範例，以簡化說明。當然，這些特定的範例並非用以限定。例如，若是本揭露書敘述了一第一特徵形成於一第二特徵之上或上方，即表示其可能包含上述第一特徵與上述第二特徵是直接接觸的實施例，亦可能包含了有附加特徵形成於上述第一特徵與上述第二特徵之間，而使上述第一特徵與第二特徵可能未直接接觸的實施例。另外，以下揭露書不同範例可能重複使用相同的參考符號及/或標記。這些重複係為了簡化與清晰的目的，並非用以限定所討論的不同實施例及/或結構之間有特定的關係。

此外，其與空間相關用詞。例如“在…下方”、“下方”、“較低的”、“上方”、“較高的”及類似的用詞，係為了便於描述圖示中一個元件或特徵與另一個(些)元件或特徵之間的關係。除了在圖式中繪示的方位外，這些空間相關用詞意欲包含使用中或操作中的裝置之不同方位。裝置可能被轉向不同方位(旋轉90度或其他方位)，則在此使用的空間相關詞也可依此相同解釋。

根據各種示範實施例，提供具有空氣間隙(air gap)之一內連線結構及其形成方法。圖解說明形成空氣間隙之中間階段。一些實施例之一些變體被討論。於各種圖式與說明之實施例中，相同的參考編號被用來標明相同之元件。

第1至10圖圖解說明，根據一些實施例，在積體電路之內連線結構的形成中之中間階段的剖面圖。於第1至10圖中所顯示的步驟也被顯示於在第11圖中的製程流程200中。

第1圖圖解說明晶圓100，其包括半導體基底20與形成於半導體基底20之上的結構。根據本發明之一些實施例，半導體基底20包括結晶矽(crystalline silicon)、結晶鍺(crystalline germanium)、矽鍺(silicon germanium)、一III-V族化合物半導體(compound semiconductor)，例如GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、GaInAsP，及/或其類似物。半導體基底20也可為一塊體矽(bulk silicon)基底或一絕緣層上矽(Silicon-On-Insulator,SOI)基底。

根據本發明之一些實施例，晶圓100被用來形成一裝置晶粒(device die)。在這些實施例中，積體電路裝置22形成於半導體基底20之頂部表面上。示範之積體電路裝置22可包括互補金氧半導體(Complementary Metal-Oxide Semiconductor,CMOS)電晶體、電阻器(resistor)、電容器(capacitor)、二極體(diode)，或其類似物。積體電路裝置22的細節並未於此圖解說明。根據替代實施例，晶圓100係用來形成中介層(interposers)。在這些實施例中，並沒有主動裝置(active devices)，例如，電晶體與二極體被形成於半導體基底20上。可以有(或可以沒有)被動裝置(passive devices)，例如，電容器、電阻器，誘導器(inductor)，或其類似物被形成於晶圓100中。在晶圓100為一中介層晶圓的實施例中，半導體基底20也可為一介電(dielectric)基底。此外，穿孔(through-vias)(未顯示)可被形成來穿過半導體基底20，以內連接在半導體基底20之相對側上的構件(components)。

層間介電層(Inter-Layer Dielectric,ILD)24被形成於半導體基底20之上且填滿於積體電路裝置22中之介於電晶體之閘極堆疊(未顯示)之間的空間。在一些示範實施例，層間介電層24包括磷矽酸鹽玻璃(phosphosilicate glass,PSG)、矽硼玻璃(borosilicate glass,BSG)、硼摻雜矽玻璃(boron-doped phosphosilicate glass,BPSG)、氟摻雜矽玻璃(fluorine-doped silicate glass,FSG)、四乙基矽氧烷(tetraethyl orthosilicate,TEOS)，或其類似物。使用旋轉塗佈(spin coating)、流動式化學氣相沉積(Flowable Chemical Vapor Deposition,FCVD)，或類似方法，可形成層間介電層24。根據本發明之替代實施例，使用一沉積方法，例如電漿輔助化學沉積(Plasma Enhanced Chemical Vapor Deposition,PECVD)、低壓化學氣相沉積(Low Pressure Chemical Vapor Deposition,LPCVD)，或類似方法，可形成層間介電層24。

也如第1圖所示，蝕刻終止層26被形成於層間介電層24與積體電路裝置22之上，若有的話。蝕刻終止層26也可由碳化矽(silicon carbide)、氮化矽(silicon nitride)、氮氧化矽(silicon oxynitride)、碳氮化矽(silicon carbo-nitride)，或其類似物來形成。蝕刻終止層26係由對於覆於其上之介電層30而言具有高度蝕刻選擇性(etching selectivity)的一材料來形成，且因此蝕刻終止層26可被用來終止介電層30的蝕刻。

接觸插塞(contact plugs)28被形成於層間介電層24中，且被用來電性連接至積體電路裝置22。例如，接觸插塞28可包括閘極接觸插塞，其被連接至於積體電路裝置22中之電晶體的閘極電極(未顯示)，及源極/汲極接觸插塞，其被電性連接至電晶體之源極/汲極區。根據本發明之一些實施例，接觸插塞28係由擇自鎢、鋁、銅、鈦、鉭、氮化鈦(titanium nitride)、氮化鉭(tantalum nitride)、其合金，及/或其之多層(multi-layers)的一材料來形成。接觸插塞28的形成可包括蝕刻層間介電層24，以形成接觸開口(contact openings)，填入一導電材料於開口中，直到導電材料填滿導電接觸開口之全部，與執行一平坦化(planarization)(例如化學機械研磨(Chemical Mechanical Polish,CMP))，以使接觸插塞28之頂部表面與層間介電層24之頂部表面相平。

進一步於第1圖中圖解說明的是介電層30，其於以下替代地意指為金屬層間介電層(Inter-Metal Dielectric,IMD)30。根據本發明之一些實施例，金屬層間介電層30係由具有一介電常數(k值)低於約3.0，低於約2.5，或甚至更低的一低介電常數(low-k)介電材料來形成。金屬層間介電層30可由Black Diamond(Applied Materials的一註冊商標)、一含氧、一含碳低介電常數介電材料、氫矽鹽酸類(Hydrogen SilsesQuioxane,HSQ)、甲基矽酸鹽(MethylSilsesQuioxane,MSQ)，或其類似物來形成。

導線32形成於金屬層間介電層30中。根據本發明之一些實施例，導線32包括擴散阻擋層34與於擴散阻擋層34之上的含銅材料36。擴散阻擋層34可包括鈦、氮化鈦、鉭、氮化鉭，或其類似物，且具有避免在含銅材料36中之銅擴散進金屬層間介電層30的功能。於以下，導線32也被意指為金屬導線32。

根據本發明之一些實施例，金屬蓋38形成於金屬導線32之上。於整個說明書中，金屬蓋38也可被視為金屬導線32之部分。根據一些實施例，金屬蓋38包括鈷(Co)、CoWP、 CoB、鎢(W)、鉭(Ta)、鎳(Ni)、鉬(Mo)、鈦(Ti)、鐵(Fe)，或其合金。在晶圓100被浸入一電鍍溶液(plating solution)期間，選擇性地使用電化學電鍍(ElectroChemical Plating,ECP)或無電電鍍(electroless plating)，可形成金屬蓋38。根據替代實施例，金屬蓋38被毯覆形成於金屬導線32與金屬層間介電層30上，之後一蝕刻製程移除不需要之部分。第1圖圖解說明金屬導線32為在一底部金屬層(bottom metal layer)中，底部金屬層為緊接於接觸插塞28之上的金屬層。圖解說明之金屬導線32也代表在底部金屬層之上之任何金屬層中的金屬導線。

參見第2圖，蝕刻終止層40與金屬層間介電層42被形成。根據本發明之一些實施例，蝕刻終止層40係由碳化矽、氮化矽、氮氧化矽、碳氮化矽，或其類似物來形成。蝕刻終止層40可與金屬層間介電層30接觸。金屬層間介電層42可由擇自於用來形成金屬層間介電層30之相同候選材料的一材料來形成。例如，金屬層間介電層42可包括矽、氧、碳、氟，及/或其類似物，且可由一含氧及/或含碳之介電材料、Black Diamond(Applied Materials的一註冊商標)、氫矽鹽酸類(HSQ)、甲基矽酸鹽(MSQ)，或其類似物來形成。根據一些示範實施例，金屬層間介電層42係由SiCO來形成。金屬層間介電層42也可具有一低介電常數(low-k)值，其可為低於約3.0、2.5，或2.0。根據本發明之一些實施例，金屬層間介電層42的形成包括沉積一含成孔劑(porogen)的介電材料，且之後執行一硬化製程(curing process)以驅趕出成孔劑。剩餘之金屬層間介電層42變成為多孔的。金屬層間介電層42之厚度可在介於約500Å 與約5,000Å之間的範圍中。

第2圖也圖解說明於金屬層間介電層42中之溝槽46與介層窗開口(via openings)44的形成。根據本發明之一些實施例，形成製程包括使用一光微影製程(photo lithography)來蝕刻金屬層間介電層42，以形成起始介層窗開口(initial via opening)。起始介層窗開口從金屬層間介電層42的頂部表面延伸至介於金屬層間介電層42之頂部表面與底部表面之間的一中間層(intermediate level)。接著，一金屬硬罩幕(未顯示)被形成且被圖案化以定義溝槽46的圖案。之後執行一非等向性侵蝕(anisotropic etching)，以蝕刻金屬層間介電層42，並形成溝槽46。在溝槽46被形成的同時，起始介層窗開口向下延伸至蝕刻終止層40，因此形成介層窗開口44。根據替代實施例，介層窗開口44與溝槽46被形成於個別的光微影製程中。例如，在一第一光微影製程中，介層窗開口44被向下形成至蝕刻終止層40。在一第二光微影製程中，溝槽46被形成。之後蝕刻終止層40被蝕刻至露出下方之金屬蓋38。

根據本發明之一些實施例，使用包括氟與碳的一處理氣體(process gas)來執行金屬層間介電層42的蝕刻，其中，氟被用來蝕刻，而碳具有保護所產生之介層窗開口44與溝槽46的側壁的功效。經由一適合之氟對碳比值，介層窗開口44與溝槽46可具有想要的外觀(profiles)。

第3圖圖解說明於介層窗開口44中之導孔48(第2圖)，與於溝槽46中之導線50的形成。個別之步驟被顯示為於第11圖中所示之製程流程中的步驟202。導孔48與導線50可包括內襯(liner)(未顯示)，例如，擴散阻擋層，黏附層(adhesion layers)，或其類似物。內襯可包括鈦、氮化鈦、鉭、氮化鉭，或其他替代物。導線50之內襯材料可為一導電材料，例如銅、一銅合金、鎢、鋁，或其類似物。根據本發明之一些實施例，導孔48與導線50的形成包括執行一毯覆沉積以形成內襯、沉積銅或銅合金之一薄晶種層(seed layer)，與使用，例如電鍍、無電電鍍、沉積，或其類似方法來填滿介層窗開口44與溝槽46的其餘部分。執行一化學機械研磨(CMP)以使導線50之表面平坦，並移除導電材料之超出部分。

參見第4圖，蝕刻終止層52被形成。個別之步驟被顯示為於第11圖中所示之製程流程中的步驟204。根據本發明之一些實施例，蝕刻終止層52係由一介電材料來形成，此介電材料可包括一第一元素，例如Si及/或Al，與第二元素，其係擇自碳、氮化物、氧、氫、硼，或其類似物。根據一些示範實施例，蝕刻終止層52係由碳化矽、氮化矽、氮氧化矽、碳氮化矽，或其類似物來形成。蝕刻終止層52與導線50接觸。蝕刻終止層52之厚度T1可在介於約10Å與約500Å的範圍中。

根據本發明之一些實施例，蝕刻終止層52為具有一均勻(uniform)厚度的一平坦層。使用電漿輔助化學沉積(PECVD)，可形成蝕刻終止層52。在蝕刻終止層52之形成中，在蝕刻終止層52被沉積的整個期間，電漿可被持續開啟。

參見第5圖，光阻54被提供至蝕刻終止層52之上，且於一光微影製程中被圖案化。於光阻54中之開口垂直地對齊至金屬層間介電層42介於鄰近之導線50之間的部分。接著，使用經圖案化之光阻54為一蝕刻罩幕，來對蝕刻終止層52與金屬層間介電層42進行蝕刻，且因此溝槽56被形成，如於第6圖中所示。個別之步驟被顯示為於第11圖中所示之製程流程中的步驟206。根據本發明之一些實施例，替代使用光阻54，於金屬層間介電層42的蝕刻中，使用包括一底部層、一中間層與一上層的一個三層(tri-layer)(未顯示)。使用一時間模式(time mode)可執行蝕刻，且當溝槽56之底部實質上與導線50之底部表面相平時，終止蝕刻。可使用乾蝕刻來執行蝕刻，其中可使用一含氟氣體為蝕刻氣體。之後移除剩餘之光阻54。

由於導線50之側壁可為傾斜的，所以可存在金屬層間介電層42之一殘餘部分於導線50的側壁上，如第6圖中所圖解說明。根據替代實施例，所圖解說明之金屬層間介電層42的殘餘部分不存在，且導線50之側壁暴露於溝槽56。

在金屬層間介電層42的蝕刻中，由於蝕刻，所以可將導線50的角(corner)變圓，如第6圖中所圖解說明。根據本發明之一些實施例，溝槽56之寬度W1在介於約30nm與約50nm之間的範圍中。可以理解的是，於說明書中所記載的數值為範例，且可被改變為不同數值。

第7圖圖解說明蝕刻終止層60的形成。個別之步驟被顯示為於第11圖中所示之製程流程中的步驟208。根據本發明之一些實施例，蝕刻終止層60係由一介電材料來形成，此介電材料可包括一第一元素，例如Si及/或Al，與第二元素，其係擇自碳、氮化物、氧、氫、硼，或其類似物。根據一些示範實施例，蝕刻終止層60係由碳化矽、氮化矽、氮氧化矽、碳氮化矽、氮化矽硼(silicon boron-nitride)，或其類似物來形成。蝕刻終止層60具有與蝕刻終止層52部分重疊之一第一部分、與導線50之露出部分接觸的第二部分，及在溝槽56之底部與側壁的第三部分。

蝕刻終止層60為一非保角層(non-conformal layer)。例如，當在與介於導線50之一的相對側壁之間的一中間線(middle line)對齊的一位置測量時，蝕刻終止層60之厚度是T2，其為蝕刻終止層60直接於蝕刻終止層52之上的水平部分的厚度。當在與導線50之一之為高度H1之一半的中間高度(mid-height)對齊的一高度測量時，蝕刻終止層60的厚度為T3，其為於溝槽56中之蝕刻終止層60之側壁部分的厚度。根據一些示範實施例，蝕刻終止層60具有小於60%之厚度比值T3/T2。厚度比值T3/T2也可小於約40%。

根據一些示範實施例，使用一非保角沉積(non-conformal deposition)方法來形成蝕刻終止層60。例如，使用電漿輔助化學沉積(PECVD)可形成蝕刻終止層60，其中在蝕刻終止層60的沉積期間，電漿被持續開啟。或者陳述為，在蝕刻終止層60的沉積期間，電漿不具有開啟/關閉循環(on/off cycles)，且因此所產生之蝕刻終止層60為非保角的。

也如第7圖中所示，由於非保角沉積，因此蝕刻終止層60具有突出物(overhangs)62，其為水平地突出超出下方部分的部分。圖解說明之突出物62可以是被擴大的。隨著蝕刻終止層60之沉積的進行，突出物62以箭號64之方向成長。根據本發明之一些實施例，突出物62之寬度W2為大於約50Å。

第8圖圖解說明蝕刻終止層66的形成。個別之步驟被顯示為於第11圖中所示之製程流程中的步驟210。根據本發明之一些實施例，蝕刻終止層66係由一介電材料來形成，此介電材料可包括一第一元素，例如Si及/或Al，與第二元素，其係擇自碳、氮化物、氧、氫、硼，或其類似物。根據一些示範實施例，蝕刻終止層66也由碳化矽、氮化矽、氮氧化矽、碳氮化矽、氮化矽硼，或其類似物來形成。蝕刻終止層66具有與蝕刻終止層60部分重疊之一第一部分、及延伸進入溝槽56以覆蓋溝槽56之底部與側壁的第二部分。

蝕刻終止層66為相較於蝕刻終止層60為更保角的。此外，根據一些實施例，蝕刻終止層66為一保角層。例如，當在與介於導線50之一的相對側壁之間的一中間線對齊的一位置測量時，蝕刻終止層66之厚度是T4，其為蝕刻終止層66直接於蝕刻終止層60之上的水平部分的厚度。當在與導線50之一之為高度H1之一半的中間高度對齊的一高度測量時，蝕刻終止層66的厚度為T5，其為於溝槽56中之蝕刻終止層66之側壁部分的厚度。根據一些示範實施例，蝕刻終止層66具有大於60%之厚度比值T5/T4。厚度比值T5/T4也可為大於約70%或80%。根據一些實施例，差異(T5/T4-T3/T2)可為大於約0.2。

根據一些示範實施例，使用一保角沉積(conformal deposition)方法來形成蝕刻終止層66。例如，使用電漿輔助化學沉積(PECVD)可形成蝕刻終止層66，其中在蝕刻終止層66的沉積期間，電漿被多次地開啟與關閉。在說明書中，用語“週期(period)”被用來意指電漿完成一開啟與關閉循環 (on-and-off cycle)所需要的時間。將電漿開啟與關閉一次意指為一個工作循環(duty cycle)，而蝕刻終止層66的沉積可包括許多工作循環。不同於原子層沉積(Atomic Layer Deposition,ALD)，在電漿輔助化學沉積(PECVD)之關閉階段的期間，不將用於形成蝕刻終止層66的前驅物清除。根據本發明一些實施例，一工作循環可包括在介於約10%與約50%之間之範圍中的開啟/週期(on/period)比值，其為開啟時間之持續期間(duration)對週期之持續期間的比值。例如，根據一些示範實施例，在500Hz之一頻率之10%的一開啟/週期比值可表示，關閉電漿約18ms，且之後開啟電漿約2ms。

根據一些示範實施例，蝕刻終止層60與66為在原處(in-situ)被形成，且可將蝕刻終止層60的形成持續地轉變成蝕刻終止層66的形成，而沒有真空中斷在其之間(vacuum break)。此外，相同之前驅物可被用來形成蝕刻終止層60與66兩者，且可將前驅物之流速保持相同，除了用於形成蝕刻終止層60之被持續開啟的電漿可被轉變至關閉/開啟循環以形成蝕刻終止層66之外。根據替代實施例，使用原子層沉積(ALD)來形成蝕刻終止層66。

根據本發明一些實施例，蝕刻終止層60的形成也可為多次地被開啟與關閉。然而，形成蝕刻終止層60的開啟/週期比值為高於形成蝕刻終止層66的開啟/週期比值。因此，藉由調整蝕刻終止層60與66之關閉/開啟比值，可調整蝕刻終止層60與66之一致性(conformity)，以產生想要的結果。

於說明書中，當上述兩層被歸為具有相同之組成時，其意指上述兩層具有相同類型之元素，且於此兩層中之元素的百分比彼此相同。相反地，當上述兩層被歸為具有不同之組成時，其意指上述兩層之一不是具有至少一元素其不在另一層中，就是此兩層具有相同之元素，但於此兩層中之元素的百分比彼此不同。根據本發明之一些實施例，蝕刻終止層52、60與66之兩層或全部三層，具有以任何組合之相同組成或不同組成。不論是否蝕刻終止層52、60與66具有相同組成或不同組成，蝕刻終止層52、60與66，由於它們係由以不同之製程步驟來形成，因此為彼此可區分。例如，當使用穿透式電子顯微鏡(Transmission electron microscopy,TEM)，或能量分散X射線光譜(Energy-dispersive X-ray spectroscopy,EDX)，或X射線光電子能譜(X-ray Photoelectron Spectroscopy,XPS)來分析時，蝕刻終止層52、60與66之介面(interfaces)是可以區分的。

接著，如第9圖中所示，介電材料/層70與空氣間隙72被形成。個別之步驟被顯示為於第11圖中所示之製程流程中的步驟212。介電材料70可為一低介電常數介電材料，其可被擇自金屬層間介電層42之候選材料的相同群組。介電材料70與金屬層間介電層42也可由不同之介電材料來形成。根據本發明一些實施例，使用一非保角沉積方法，例如電漿輔助化學沉積(PECVD)來沉積介電層70。在沉積的期間，電漿可被保持於不具有關閉/開啟工作循環，或是伴隨具有一低的關閉/開啟比值的關閉/開啟工作循環。空氣間隙72被形成導線50之間。空氣間隙72之介電常數(k值)為等於1.0，且因此空氣間隙72的形成幫助降低介於導線50之間的寄生電容(parasitic capacitance)。空氣間隙72之頂部尖端(top tips)73可低於蝕刻終止層66之一水平部分的一頂部表面，並高於導線50之頂部表面。

蝕刻終止層60與蝕刻終止層66結合具有產生空氣間隙72之優點，且也維持空氣間隙之頂部尖端73越低越好。例如，蝕刻終止層60導致突出物62(第7圖)，其引起或至少幫助空氣間隙72的形成。然而，突出物62傾向於以箭號64之方向來成長(第7圖)。若不形成蝕刻終止層66，則低介電常數介電層70(其也使用一非保角沉積方法來形成)傾向延伸以箭頭64的方向之突出物62的生長(第7圖)。此意指所產生之空氣間隙72的頂部尖端會位於非常高的位置。另一方面，由於蝕刻終止層66以包括水平方向之任何方向更均勻地成長，且因此於水平方向所產生的成長更快，導致空氣間隙72的更容易關閉(closing)。因此，空氣間隙72的頂部尖端73有利地被降低。

第10圖圖解說明於低介電常數介電層70中之導線78與導孔76的形成。個別之步驟被顯示為於第11圖中所示之製程流程中的步驟214。導線78與導孔76的形成可實際上分別與導線50與導孔48的形成相同。可以理解的是，使用虛線來圖解說明導線78與導孔76，以指出它們連接至導線50，但它們並非是在其中空氣間隙72被形成的區域中。更確切的說，它們可被連接至導線50不與空氣間隙鄰接的部分。因此，導線78與導孔76並非在如所圖解說明的平面中，且使用虛線來圖解說明。在隨後之步驟中，重複於第4至9圖中所示的步驟，以形成介於鄰近的導線78之間的空氣間隙。於此處不再重複製程與材料的細節。

可以理解的是，於第4至9圖中所示的製程步驟，可也被用來形成介於導線32之間的空氣間隙。在對應之製程中，於第1圖中所顯示的結構形成之後，將於第2與3圖中所顯示的步驟略過，並執行於第4至9圖中所顯示的步驟。經由蝕刻低介電常數介電層30所形成之溝槽(對應於在第6圖中之溝槽56)，可被停止於蝕刻終止層30的頂部表面。經由第4至9圖中所顯示之實施例的教示，可以理解其餘之製程與結構。

本發明之實施例具有一些優點。藉由形成非保角蝕刻終止層與保角蝕刻終止層兩者，形成空氣間隙，且空氣間隙之頂部尖端被保持為低的。模擬結果指出，高的頂部尖端遭受到高的壓力，且頂部尖端變成所產生之結構的弱點。因此，藉由降低空氣間隙之頂部尖端，改善了所產生之結構的可信賴度(reliability)。

根據本發明之一些實施例，一種方法，其包括形成一第一導線與一第二導線於一介電層中，蝕刻介電層之一部分以在第一導線與第二導線之間形成一溝槽，與形成一第一蝕刻終止層。第一蝕刻終止層延伸進入溝槽中。一第二蝕刻終止層被形成於第一蝕刻終止層之上。第二蝕刻終止層延伸進入溝槽中，且第二蝕刻終止層相較於第一蝕刻終止層是更保角的。一介電材料被填入溝槽中並於第二蝕刻終止層之上。一空氣間隙被形成於介電材料中。

根據本發明之一些實施例，一種方法，其包括形成一第一蝕刻終止層於一第一導線、一第二導線與一介電層之上，蝕刻第一蝕刻終止層與介電層之一部分以於第一導線與第二導線之間形成一溝槽，與形成一第二蝕刻終止層，其包括第一蝕刻終止層之剩餘部分部分重疊的一第一部分，與延伸進入溝槽之一第二部分。第二蝕刻終止層具有一突出物直接突出超過溝槽之一部分，隨著突出物直接於溝槽之一部分上。一第三蝕刻終止層被形成於第二蝕刻終止層之上，且延伸進入溝槽中，其中第三蝕刻終止層為一保角層。一低介電常數介電材料被填入溝槽中以形成形成一空氣間隙，隨著於溝槽中之空氣間隙的一部份。

根據本發明之一些實施例，一積體電路結構包括一介電層，一第一導線與一第二導線於介電層中，與一溝槽介於第一導線第二導線之間。積體電路結構更包括，一第一蝕刻終止層，其具有與第一導線部分重疊之一第一部分，與延伸進入溝槽之一第二部分。一第二蝕刻終止層為於第一蝕刻終止層之上，且包括與第一蝕刻終止層之第一部分部分重疊的一第三部分，與延伸進入溝槽之一第四部分。第二蝕刻終止層相較於第一蝕刻終止層為更保角的。一介電材料延深進入溝槽並覆於第二蝕刻終止層之上。一空氣間隙為在介電材料中且在溝槽中。

前述內文概述了許多實施例的特徵，使本技術領域中具有通常知識者可以從各個方面更佳地了解本揭露。本技術領域中具有通常知識者應可理解，且可輕易地以本揭露為基礎來設計或修飾其他製程及結構，並以此達到相同的目的及/或達到與在此介紹的實施例等相同之優點。本技術領域中具有通常知識者也應了解這些相等的結構並未背離本揭露的發明精神與範圍。在不背離本揭露的發明精神與範圍之前提下，可對本揭露進行各種改變、置換或修改。

200‧‧‧製程流程

202、204、206、208、210、212、214‧‧‧步驟

Claims

一種形成積體電路結構的方法，包括：形成一第一導線與一第二導線於一介電層中；蝕刻該介電層之一部分以在該第一導線與該第二導線之間形成一溝槽；形成一第一蝕刻終止層，其中該第一蝕刻終止層延伸進入該溝槽，其中該第一蝕刻終止層包括具有一第一厚度之一第一垂直部分，與具有一第二厚度之一第一水平部分；形成一第二蝕刻終止層於該第一蝕刻終止層之上，其中該第二蝕刻終止層延伸進入該溝槽，且該第二蝕刻終止層包括具有一第三厚度之一第二垂直部分，與具有一第四厚度之一第二水平部分，且該第三厚度比該第四厚度之一第一比值大於該第一厚度比該第二厚度之一第二比值；以及將一介電材料填入該溝槽中並於該第二蝕刻終止層之上，其中一空氣間隙(air gap)被形成於該介電材料中。
如申請專利範圍第1項所述之形成積體電路結構的方法，其中該形成該第二蝕刻終止層包括複數個關閉/開啟循環(off/on cycles)，其中於該形成該第二蝕刻終止層之期間一電漿被開啟與關閉。
如申請專利範圍第2項所述之形成積體電路結構的方法，其中於該形成該第一蝕刻終止層之期間，電漿被持續開啟而不具有關閉/開啟循環。
如申請專利範圍第1項所述之形成積體電路結構的方法，其中使用電漿輔助化學氣相沉積(Plasma Enhanced Chemical Vapor Deposition,PECVD)來形成該第一蝕刻終止層與該第二蝕刻終止層兩者。
如申請專利範圍第1項所述之形成積體電路結構的方法，更包括：形成一第三蝕刻終止層位於該第一蝕刻終止層之一水平部分下方，其中該第三蝕刻終止層與該第一及該第二導線部分重疊。
一種形成積體電路結構的方法，包括：形成一第一蝕刻終止層於一第一導線、一第二導線與一介電層之上；蝕刻該第一蝕刻終止層與該介電層之一部分以在該第一導線與該第二導線之間形成一溝槽；形成一第二蝕刻終止層，其包括與該第一蝕刻終止層之一剩餘部分部分重疊之一第一部分，與延伸進入該溝槽之一第二部分，其中該第二蝕刻終止層具有一突出物直接突出超過該溝槽之一部分，隨著該突出物直接於該溝槽的一部分之上；形成一第三蝕刻終止層於該第二蝕刻終止層之上且延伸進入該溝槽，其中該第三蝕刻終止層包括具有一第一厚度的一第一垂直部分，與一第二厚度之一第一水平部分，隨著該第一厚度比該第二厚度之一比值大於約60%；以及將一低介電常數介電材料填入該溝槽並形成一空氣間隙於該溝槽中。
如申請專利範圍第6項所述之形成積體電路結構的方法，其中該空氣間隙之一頂部尖端(top tip)低於該第三蝕刻終止層之一水平部分的一頂部表面，並高於該第一導線之一頂部表面。
一種積體電路結構，包括：一介電層；一第一導線與一第二導線於該介電層中；一溝槽，介於該第一導線與該第二導線之間；一第一蝕刻終止層，其包括與該第一導線部分重疊之具有一第一厚度的一第一部分，與延伸進入該溝槽之具有一第二厚度之一第二部分；一第二蝕刻終止層，於該第一蝕刻終止層之上，且包括與該第一蝕刻終止層之該第一部分部分重疊之具有一第三厚度的一第三部分，與延伸進入該溝槽之具有一第四厚度的一第四部份，其中該第四厚度比該第三厚度的一第一比值大於該第二厚度比該第一厚度之一第二比值；一介電材料，延伸進入該溝槽且覆於該第二蝕刻終止層之上；以及一空氣間隙，於該介電材料中且於該溝槽中。
如申請專利範圍第8項所述之積體電路結構，其中該第一蝕刻終止層與該第二蝕刻終止層之各個具有在與該第一導線之相對邊緣之間的一中間線(middle line)對齊的一位置所測量的一第一厚度，與在該第一導線之一中間高度所測量的一第二厚度，該第一蝕刻終止層之該第二厚度比該第一厚度的一比值為小於60%，而該第二蝕刻終止層之該第二厚度比該第一厚度之一比值為大於60%。
如申請專利範圍第8項所述之積體電路結構，其中該第一蝕刻終止層包括一突出物，隨著該第二蝕刻終止層於該突出物之全部的表面上。