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TWI617011B - 用於形成垂直電晶體架構的技術 - Google Patents

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TWI617011B
TWI617011B TW104115590A TW104115590A TWI617011B TW I617011 B TWI617011 B TW I617011B TW 104115590 A TW104115590 A TW 104115590A TW 104115590 A TW104115590 A TW 104115590A TW I617011 B TWI617011 B TW I617011B
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layer
vertically oriented
interconnect
gate
oriented semiconductor
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TW104115590A
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English (en)
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TW201606996A (zh
Inventor
全箕玟
派翠克 摩洛
Original Assignee
英特爾股份有限公司
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Publication date
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Abstract

揭露用於形成垂直電晶體架構的技術。依照一些實施例，半導體層係設置於一下互連層上方且被圖案化成為一規則、半規則、或不規則陣列的複數個垂直半導體主體(例如，奈米線及/或其他三維半導體結構)，如對一給定目標應用或最終用途所期望。之後，依照一些實施例，在一上互連層之後形成了圍繞該些垂直半導體主體之每個(或一些子集)的主動通道部分的一閘極層。在處理期間，一給定垂直半導體主體可能可選地被移除且依照一些實施例，(1)被空白以提供一虛擬通道；或(2)被替換成一導電插件以提供一通孔或其他層間繞線。能以多個迭代來進行處理，例如，用以提供任何標準及/或定制配置的多級/堆疊垂直電晶體電路架構。

Description

用於形成垂直電晶體架構的技術
本發明係關於用於形成垂直電晶體架構的技術。
在典型的垂直電晶體架構中，每個導電通道係由矽奈米線所提供，其係定向垂直於底層半導體基板的平面。每個垂直通道在所謂的環繞式(GAA)配置中被三維金屬閘極包覆，且源極和汲極接點係與每個垂直通道的端點電性耦接。
100‧‧‧積體電路
102‧‧‧介電層
104‧‧‧互連
106‧‧‧半導體層
110‧‧‧介電層
114‧‧‧硬遮罩層
116‧‧‧開口
118‧‧‧硬遮罩層
120‧‧‧閘極溝槽
102a‧‧‧間隔件部分
122‧‧‧閘極層
124‧‧‧導電插件
128‧‧‧開口
126‧‧‧上互連
122a‧‧‧閘極層
122b‧‧‧閘極層
126a‧‧‧互連
126b‧‧‧互連
1000‧‧‧計算系統
1002‧‧‧主機板
1004‧‧‧處理器
1006‧‧‧通訊晶片
第1A圖係依照本揭露之一實施例之積體電路(IC)的剖面圖。
第1A’圖繪示第1A圖之IC的三維透視圖。
第1B圖係依照本揭露之一實施例之在轉移半導體層至第1A圖之IC之後之其剖面圖。
第1C圖係依照本揭露之一實施例之在圖案化 半導體層之後的第1B圖之IC的剖面圖。
第1C’圖繪示第1C圖之IC的三維透視圖。
第1D圖係依照本揭露之一實施例之在進一步形成介電層或所謂的層間介電質(ILD)之後的第1C圖之IC的剖面圖。
第1E圖係依照本揭露之一實施例之在形成第二介電層或所謂的閘極介電質之後的第1D圖之IC的剖面圖。
第1E’圖繪示第1E圖之IC 100的三維透視圖。
第1F圖係依照本揭露之一實施例之在進一步形成ILD和平面化之後的第1E圖之IC的剖面圖。
第1G圖係依照本揭露之一實施例之在形成和圖案化硬遮罩層且與其圖案化IC之後的第1F圖之IC的剖面圖。
第1H圖係依照本揭露之一實施例之在移除硬遮罩層，進一步形成ILD，及平面化之後的第1G圖之IC的剖面圖。
第1H’圖繪示第1H圖之IC的三維透視圖。
第1I圖係依照本揭露之一實施例之在形成和圖案化第二硬遮罩層且與其圖案化IC之後的第1H圖之IC的剖面圖。
第1J圖係依照本揭露之一實施例之在形成閘極層之後的第1I圖之IC的剖面圖。
第1K圖係依照本揭露之一實施例之在凹陷閘極層之後的第1J圖之IC的剖面圖。
第1K’圖繪示第1K圖之IC的三維透視圖。
第1L圖係依照本揭露之一實施例之在圖案化之後的第1K圖之IC的剖面圖。
第1M圖係依照本揭露之一實施例之在形成一或更多導電插件之後的第1L圖之IC的剖面圖。
第1M’圖繪示第1M圖之IC的三維透視圖。
第1N圖係依照本揭露之一實施例之在薄化，進一步形成ILD和一或更多互連，及平面化之後的第1M圖之IC的剖面圖。
第1N’圖繪示第1N圖之IC的三維透視圖。
第2圖係依照本揭露之另一實施例所配置的IC之剖面圖。
第3A圖係依照本揭露之另一實施例所配置的示範IC之剖面圖。
第3B圖係依照本揭露之另一實施例所配置的示範IC之剖面圖。
第4圖繪示依照本揭露之一實施例所配置之包括單一垂直半導體層的示範反向器之三維透視圖。
第5圖繪示依照本揭露之另一實施例所配置之包括兩個垂直半導體層的示範反向器之三維透視圖。
第6圖繪示依照本揭露之一實施例所配置之包括兩個垂直半導體層的示範NAND邏輯閘之三維透視圖。
第7圖繪示依照一示範實施例之以使用所揭露之技術所形成之積體電路結構或裝置來實作的計算系統。
將藉由閱讀下面的詳細說明連同本文所述之圖來更好地了解本實施例之這些及其他特徵。在圖中，在各圖中所示之每個相同或幾乎相同的元件可能以相同數字來表示。為了清楚起見，在每個圖中可能不會標記每個元件。再者，如所將了解的，圖不一定按比例而繪製或打算用以將所述之實施例限於所示之特定配置。例如，給定製造程序的實際限制，儘管一些圖一般指示直線、直角、及平滑表面，但所揭露之技術的實際實作可能具有並非完美的直線、直角等，且有些特徵可能具有表面形貌或以其他方式為非平滑的。簡而言之，圖僅被提供用以顯示示範結構。
【發明內容及實施方式】
揭露用於形成垂直電晶體架構的技術。依照一些實施例，半導體層係設置於一下互連層上方且接著被圖案化成為一規則、半規則、或不規則陣列的複數個垂直半導體主體(例如，奈米線及/或其他三維半導體結構)，如對一給定目標應用或最終用途所期望。之後，依照一些實施例，在一上互連層之後形成了圍繞陣列的每個(或其一些子集之)垂直半導體主體的主動通道部分的閘極層。在處理期間，一給定垂直半導體主體可能可選地被移除且依照一些實施例，(1)被空白以提供一虛擬通道；或 (2)被替換成一導電插件以提供一通孔或其他層間繞線。能以多個迭代來進行處理，例如，用以提供任何標準及/或定制配置的多級/堆疊垂直電晶體架構。依照一些實施例，本文所揭露之技術能例如用於形成單一垂直通道裝置，以及用於專用電路製造(例如，包括多級之半導體通道和繞線，如記憶體位元胞陣列或邏輯閘)。許多配置和變化將依照本揭露而顯而易見。
總體概述
平面(水平通道)電晶體裝置面臨針對尺寸縮小且針對微晶片整合的限制。垂直電晶體裝置可能提供一種期望的替代方法用於下一代微電子裝置。然而，垂直電晶體架構帶來現有之整合製造方法未適當地解決或以其他方式認可的各種處理複雜化。例如，傳統的垂直電晶體架構通常包括至少三個繞線層：(1)在垂直通道下方的下源極/汲極層；(2)與垂直通道位於相同層級的閘極；和(3)在垂直通道上方的上汲極/源極層。給定其相對於彼此的定位，通常需要在製造垂直通道之前製造在垂直電晶體架構中的下繞線層，且由此，現有的大量處理方法一般而言是不相容的。再者，由於在傳統水平通道裝置中的閘極通常係配置以當作區域互連，可能期望配置垂直通道裝置的閘極以同樣當作區域互連，例如，用以提供在水平與垂直裝置之間的設計相容性。然而，假定在垂直電晶體中的閘極係與垂直通道位於相同的層級，現有之侵入式處理 方法風險在形成期間對垂直通道裝置造成損害。
因此，且依照本揭露之一些實施例，揭露用於形成垂直電晶體架構的技術。依照一些實施例，半導體層係設置於下互連層上方且接著被圖案化成為一規則、半規則、或不規則陣列的複數個垂直半導體主體(例如，奈米線及/或其他三維半導體結構)，如對一給定目標應用或最終用途所期望。之後，依照一些實施例，在上互連層之後形成了圍繞陣列的每個(或其一些子集之)垂直半導體主體的主動通道部分的閘極層。在處理期間，一給定垂直半導體主體可能可選地被移除且依照一些實施例，(1)在此位置被空白以提供一虛擬通道；或(2)在此位置被替換成一導電插件以提供一通孔或其他層間繞線。能以多個迭代來進行處理，例如，用以提供任何標準及/或定制配置的多級/堆疊垂直電晶體架構。依照一些實施例，本文所揭露之技術能例如用於形成單一垂直通道電晶體裝置，以及用於包括多級之半導體通道和繞線的較高級電路，如所期望的。
依照一些實施例，所揭露之技術能例如用以提供具有任何期望之電連接佈置(例如，源極至閘極；汲極至閘極；源極至汲極；源極至閘極至汲極)的一給定垂直通道裝置。在一些情況中，所揭露之技術能例如用以提供包括依照一實施例所配置之閘極層的垂直通道架構，用以當作用於主機IC的區域互連。依照一些實施例，本文所揭露之技術能例如用於形成傳統以及先進的垂直金屬氧化 物半導體(MOS)裝置，如穿隧式場效電晶體(TFET)裝置、量子超晶格、及通常顯示銳利和精確構造的其他異質結構。依照一些實施例，可能例如藉由視覺或具有如本文所述地配置的一或更多垂直電晶體裝置之給定半導體架構(或其他IC)的其他檢查(例如，顯微鏡)來偵測所揭露之技術之使用。
方法和結構
第1A-1N圖繪示依照本揭露之實施例之積體電路(IC)製造程序流程。如本文所述，所揭露之程序流程能用以形成任何各種垂直通道架構，例如，位元胞元(例如，在第1N和2圖中)、CMOS狀的裝置(例如，在第3A圖中)、TFET狀的裝置(例如，在第3B圖中)、反向器(例如，在第4和5圖中)、及NAND邏輯閘(例如，在第6圖中)，每個依序於下論述。然而，應注意本揭露並非如此僅限於這些示範結構/裝置。能使用本文所揭露之技術來部分或全部形成的許多垂直半導體通道架構將依照本揭露而顯而易見。而且，如本文所論述，依照一些實施例，所揭露之程序流程能用以提供具有任何各種電連接(例如，源極至閘極；汲極至閘極；源極至汲極；源極至閘極至汲極；等等)的給定垂直半導體通道架構，如對一給定目標應用或最終用途所期望。
程序可能如在第1A圖中開始，第1A圖係依照本揭露之一實施例所配置的積體電路(IC)100之剖 面圖。第1A’圖繪示第1A圖之IC 100的三維透視圖(其中為了便於觀看而圖形上省略了介電層102)。如所能見到的，IC 100最初可能包括介電層102。依照一些實施例，介電層102能例如形成在基板、晶圓、或任何其他適當表面上，且在一些情況中可能被形成作為層間介電質(ILD)。介電層102能使用任何各種適當技術由任何適當的電絕緣或介電材料(或這類材料之組合)形成。例如，依照一些實施例，介電層102可能由下列形成：(1)氧化物，如二氧化矽(SiO2)、氧化鋁(Al2O3)、或碳(C)摻雜氧化物；(2)氮化物，例如氮化矽(Si3N4)；(3)聚合物，如全氟環丁烷或聚四氟乙烯；(4)磷矽酸鹽玻璃(PSG)；(5)氟矽酸鹽玻璃(FSG)；(6)有機矽酸鹽玻璃(OSG)，如倍半矽氧烷或矽氧烷、碳矽烷材料(例如，甲基或乙基橋連的矽酸鹽或矽烷環狀結構，如1,3,5-三聚硫代甲衍生物)；及/或(7)以上之任一或更多者之組合。然而，應注意本揭露並不限於此，如就更一般的意義而言，且依照一些實施例，介電層102可能部分或全部由任何介電材料(例如，低k介電質、高k介電質、或以其他方式)形成，如對一給定目標應用或最終用途所期望。依照一些實施例，介電層102可能例如使用下列程序來形成：(1)物理蒸氣沉積(PVD)程序；(2)化學蒸氣沉積(CVD)程序，如電漿增強CVD(PECVD)；(3)旋塗沉積(SOD)程序；及/或(4)以上之任一或更多者之組合。用於形成介 電層102的其他適當材料和技術將取決於給定應用且將依照本揭露而顯而易見。
如能從第1A圖進一步所見，介電層102可能具有形成在其中的一或更多電互連104(例如，下繞線層)。給定互連104的幾何形狀可以是定制的(例如，多邊形、曲線、或任何其他幾何形狀)，如對一給定目標應用或最終用途所期望，且依照一些示範實施例，可能是：(1)單鑲嵌互連結構(例如，溝槽；通孔)；(2)雙鑲嵌互連結構(例如，具有任何底層通孔的溝槽)；(3)各向異性互連結構；及/或(4)各向同性互連結構。用於互連104的許多適當配置將依照本揭露而顯而易見。
給定互連104可能使用任何各種適當技術由任何適當的導電材料(或這類材料之組合)形成。例如，依照一些實施例，給定互連104可能由下列形成：(1)鎢(W)；(2)銅(Cu)；(3)鈷(Co)；(4)鉬(Mo)；(5)銠(Rh)；(6)鈹(Be)；(7)鉻(Cr)；(8)錳(Mn)；(9)鋁(Al)；(10)釕(Ru)；(11)鈀(Pd)；(12)鎳(Ni)；(13)鈷鎢磷(CoWP)；(14)鈷鎢硼(CoWB)；(15)銅鍺(CuGe)；(16)矽(Si)；及/或(17)合金或以上之任一或更多者之組合。依照一些實施例，互連104可能例如使用下列程序來形成：(1)電鍍程序；(2)無電沉積程序；(3)化學蒸氣沉積(CVD)程序；及/或(4)以上之任一或更多者之組合。用於形成給定互連104的其他 適當材料和技術將取決於給定應用且將依照本揭露而顯而易見。
在形成互連104之後，在一些情況中可能期望平面化IC 100，例如，用以移除下列之任何不期望的過量(例如，過載)：(1)給定互連104；及/或(2)介電層102。為此，IC 100可能經歷化學機械平面化(CMP)程序、蝕刻和清潔程序、及/或任何其他適當的平面化/拋光程序，如將依照本揭露而顯而易見。在一些情況中，在平面化之後，介電層102和互連104可能具有例如在約10-50nm(例如，約10-30nm、約30-50nm、或在約10-50nm之範圍中的任何其他子範圍)之範圍中的厚度。然而，介電層102及/或給定互連104的尺寸並非如此僅限於此示範範圍，如就更一般的意義而言，且依照一些實施例，介電層102及互連104的尺寸可以是定制的，如對一給定目標應用或最終用途所期望。而且，如將依照本揭露所了解，介電層102及/或一或更多互連104的尺寸在處理期間可能改變(例如，可能增加及/或減少)，如本文所述。在一些情況中，介電層102及/或給定互連104在例如由IC 100之任何底層(例如，基板、晶圓、或任何其他適當的表面)所提供的形貌上方可能具有實質上均勻的厚度。然而，在一些其他情況中，介電層102及/或給定互連104可能以不均勻或不同的厚度設置於上述形貌上方。例如，在一些情況中，介電層102的第一部分可能具有在第一範圍內的厚度，而其第二部分具有在第二不同範 圍內的厚度。在一些情況中，給定互連104的第一部分可能具有在第一範圍內的厚度，而其第二部分具有在第二不同範圍內的厚度。用於介電層102和互連104的其他適當尺寸將取決於給定應用且將依照本揭露而顯而易見。
程序可能如在第1B圖中繼續，第1B圖係依照本揭露之一實施例之在轉移半導體層106至第1A圖之IC 100之後之其剖面圖。半導體層106能使用任何各種適當技術由任何適當的半導體材料(或這類材料之組合)形成。例如，依照一些實施例，半導體層106可能由下列形成：(1)矽(Si)；(2)鍺(Ge)；(3)矽化鍺(SiGe)；(4)III-V族化合物，如砷化鎵(GaAs)、砷化銦鎵(InGaAs)、氮化鎵(GaN)、或磷化銦(InP)；及/或(5)以上之任一或更多者之組合。依照一些實施例，半導體層106可能使用毯式半導體轉移程序，例如：(1)離子切割程序；(2)非晶層氣泡程序；(3)應變誘導的剝落程序；(4)背側研磨程序；及/或(5)以上之任一或更多者之組合來設置於IC 100上方。用於將半導體層106設置於IC 100上方的其他適當材料和技術將取決於給定應用且將依照本揭露而顯而易見。
再者，半導體層106的尺寸可以是定制的，如對一給定目標應用或最終用途所期望，且在一些情況中可能部分或全部基於用於IC 100的期望通道長度而選擇。依照一些實施例，半導體層106可能具有例如在約10-100nm(例如，約10-50nm、約50-100nm、或在約10- 100nm之範圍中的任何其他子範圍)之範圍中的厚度。在一些情況中，半導體層106在例如由IC 100之任何底層(例如，介電層102；給定互連104)所提供的形貌上方可能具有實質上均勻的厚度。在一些情況中，半導體層106可能被提供作為在上述形貌上方的實質上保形層。然而，在一些其他情況中，半導體層106可能以不均勻或不同的厚度設置於上述形貌上方。例如，在一些情況中，半導體層106的第一部分可能具有在第一範圍內的厚度，而其第二部分具有在第二不同範圍內的厚度。用於半導體層106的其他適當尺寸將取決於給定應用且將依照本揭露而顯而易見。
程序可能如在第1C圖中進行，第1C圖係依照本揭露之一實施例之在圖案化半導體層106之後的第1B圖之IC 100的剖面圖。第1C’圖繪示第1C圖之IC 100的三維透視圖(其中為了便於觀看而圖形上省略了介電層102)。如所能見到的，半導體層106可能被圖案化成一或更多半導體主體106(例如，奈米線及/或其他三維半導體結構)。為此，可能利用任何適當的光刻圖案化技術(或這類技術之組合)。例如，依照一些實施例，一或更多半導體主體106可能使用下列程序來圖案化：(1)浸沒光刻程序；(2)電子束(e-beam)光刻程序；(3)超紫外線(EUV)光刻程序；及/或(4)以上之任一或更多者之組合。依照一些實施例，應注意可能圖案化半導體層106以不僅形成最終將當作IC 100之一或更多半導體通道 的半導體主體106，而且也形成最終將被移除且在該位置被替換成用於IC 100的虛擬件及/或通孔(如本文所述)的半導體主體106。用於將半導體層106圖案化成一或更多半導體主體106的其他適當技術將取決於給定應用且將依照本揭露而顯而易見。
由半導體層106形成之一或更多半導體主體106(例如，奈米線及/或其他三維半導體結構)的幾何形狀、尺寸、間隔、及佈置可以是定制的，如對一給定目標應用或最終用途所期望，且在一些情況中可能部分或全部基於用於給定主機IC 100的期望半導體通道效能而選擇。在一些情況中，給定半導體主體106可能一般為圓柱形狀，具有圓形、橢圓形、或其他曲線剖面輪廓，而在一些其他情況中，給定半導體主體106可能一般為稜柱形狀，具有正方形、矩形、六邊形、或其他多邊形剖面輪廓。在一些情況中，給定半導體主體106可能具有例如在約1-20nm(例如，約1-5nm、約5-10nm、約10-15nm、約15-20nm、或在約1-20nm之範圍中的任何其他子範圍)之範圍中的寬度/直徑(D1)。在一些情況中，給定半導體主體106可能具有例如在約10-100nm(例如，約10-25nm、約25-50nm、約50-100nm、或在約10-100nm之範圍中的任何其他子範圍)之範圍中的高度/長度(D2)。在一些情況中，半導體層106可能被圖案化成半導體主體106的規則陣列(例如，奈米線及/或其他三維半導體結構)，其中所有或幾乎所有主體106係以彼 此對稱的方式排列。在一些其他情況中，半導體層106可能被圖案化成半導體主體106的半規則陣列(例如，奈米線及/或其他三維半導體結構)，其中主體106的子集係以彼此對稱的方式排列，但至少一個其他主體106並非如此排列。在一些其他情況中，半導體層106可能被圖案化成半導體主體106的不規則陣列(例如，奈米線及/或其他三維半導體結構)，其中主體106未以彼此對稱的方式排列。在一些情況中，相鄰的半導體主體106可能實質上彼此等距地隔開(例如，可能顯示實質上恆定的間隔)。然而，在一些其他情況中，一或更多半導體主體106的間隔可能改變，如所期望的。在一些示範情況中，相鄰的半導體主體106可能彼此隔開一段在約5-50nm(例如，約5-25nm、約25-50nm、或在約5-50nm之範圍中的任何其他子範圍)之範圍中的距離。用於IC 100之一或更多半導體主體106(例如，奈米線及/或其他三維半導體結構)的其他適當幾何形狀、尺寸、間隔、及佈置將依照本揭露而顯而易見。
程序可能如在第1D圖中繼續，第1D圖係依照本揭露之一實施例之在進一步形成介電層102之後的第1C圖之IC 100的剖面圖。如所能見到的，IC 100可能經歷進一步例如在一或更多半導體主體106之間的隙縫空間中形成介電層102。為此，介電層102可能進一步使用例如上面關於第1A圖所論述之那些的任何適當技術(或技術之組合)來形成。當進一步形成介電層102時，它可能 向上延伸給定半導體主體106的側壁部分一段例如在約1-10nm(例如，約1-5nm、約5-10nm、或在約1-10nm之範圍中的任何其他子範圍)之範圍中的距離(D3)。然而，應注意本揭露並非如此僅限於本示範範圍，如就更一般的意義而言，且依照一些實施例，IC 100進一步被介電層102填滿的量可能是定制的，如對一給定目標應用或最終用途所期望。
程序可能如在第1E圖中繼續，第1E圖係依照本揭露之一實施例之在形成介電層110之後的第1D圖之IC 100的剖面圖。第1E’圖繪示第1E圖之IC 100的三維透視圖(其中為了便於觀看而圖形上省略了介電層102且圖形上部分地省略了介電層110)。介電層110能使用任何各種適當技術由任何適當的介電材料(或這類材料之組合)形成。例如，依照一些實施例，介電層110可能由下列形成：(1)氧化給(HfO2)；(2)二氧化鋯(ZrO2)；(3)五氧化二鉭(Ta2O5)；(4)二氧化矽(SiO2)；(5)氧化鋁(Al2O3)；(6)二氧化鈦(TiO2)；(7)氧化鑭(La2O3)；(8)矽酸鉿(HfSiO4)；(9)矽酸鋯(ZrSiO4)；(10)鈦酸鍶(SrTiO3)；及/或(11)以上之任一或更多者之組合。然而，應注意本揭露並不限於此，如就更一般的意義而言，且依照一些實施例，介電層110可能部分或全部由任何介電材料(例如，低k介電質、高k介電質、或以其他方式)形成，如對一給定目標應用或最終用途所期望。依照 一些實施例，介電層110可能例如使用下列程序來形成：(1)化學蒸氣沉積(CVD)程序，如電漿增強CVD(PECVD)；(2)原子層沉積(ALD)程序；及/或(3)以上之任一或更多者之組合。用於形成介電層110的其他適當材料和技術將取決於給定應用且將依照本揭露而顯而易見。
再者，介電層110的尺寸可以是定制的，如對一給定目標應用或最終用途所期望。依照一些實施例，介電層110可能具有例如在約1-10nm(例如，約1-2.5nm、約2.5-5nm、約5-7.5nm、約7.5-10nm、或在約1-10nm之範圍中的任何其他子範圍)之範圍中的厚度。在一些情況中，介電層110在例如由IC 100之底層(例如，一或更多半導體主體106；介電層102)所提供的形貌上方可能具有實質上均勻的厚度。在一些情況中，介電層110可能被提供作為在上述形貌上方的實質上保形層。然而，在一些其他情況中，介電層110可能以不均勻或不同的厚度設置於上述形貌上方。例如，在一些情況中，介電層110的第一部分可能具有在第一範圍內的厚度，而其第二部分具有在第二不同範圍內的厚度。用於介電層110的其他適當尺寸將取決於給定應用且將依照本揭露而顯而易見。
程序可能如在第1F圖中繼續，第1F圖係依照本揭露之一實施例之在進一步形成介電層102和平面化之後的第1E圖之IC 100的剖面圖。如所能見到的，IC 100 可能經歷進一步例如在一或更多半導體主體106與介電層110的附屬部分之間的隙縫空間內形成介電層102。為此，介電層102可能進一步使用例如上面關於第1A圖所論述之那些的任何適當技術(或技術之組合)來形成。當進一步形成介電層102時，它可能在介電層110的上表面上方(或以其他方式在給定半導體主體106的上部分之上)延伸。在此進一步形成介電層102之後，在一些情況中可能期望平面化IC 100，例如，用以移除其任何不期望的過量(例如，過載)。為此，IC 100可能經歷任何適當的平面化/拋光程序，例如上面關於第1A圖所論述之程序。在一些情況中，透過平面化，可能減少介電層102的厚度以致使介電層102的上表面與介電層110的上表面(或給定半導體主體106的上表面)實質上齊平(例如，精確地齊平或以其在方式在給定容限內)，如一般能從第1F圖所見。然而，本揭露並不限於此，如就更一般的意義而言，且依照一些實施例，介電層102可能被減少至任何給定厚度，如對一給定目標應用或最終用途所期望。許多適當配置將依照本揭露而顯而易見。
程序可能在第1G圖中繼續，第1G圖係依照本揭露之一實施例之在形成和圖案化硬遮罩層114且與其圖案化IC 100之後的第1F圖之IC 100的剖面圖。硬遮罩層114能使用任何各種適當技術由任何適當的硬遮罩材料(或這類材料之組合)形成。例如，依照一些實施例，硬遮罩層114可能由下列形成：(1)高含碳(C)硬遮罩( 例如，具有重量大於或等於約40%的碳含量)；(2)二氧化矽(SiO2)；(3)氮化矽(Si3N4)；(4)氧氮化矽(SiOxNy)；及/或(5)以上之任一或更多者之組合。依照一些實施例，硬遮罩層114可能例如使用下列程序來形成：(1)物理蒸氣沉積(PVD)程序，如濺射沉積；(2)化學蒸氣沉積(CVD)程序，如電漿增強CVD(PECVD)；(3)旋塗沉積(SOD)程序；(4)原子層沉積(ALD)程序；及/或(5)以上之任一或更多者之組合。用於形成硬遮罩層114的其他適當材料和技術將取決於給定應用且將依照本揭露而顯而易見。
再者，硬遮罩層114的尺寸可以是定制的，如對一給定目標應用或最終用途所期望。依照一些實施例，硬遮罩層114可能具有例如在約1-30nm(例如，約1-10nm、約10-20nm、約20-30nm、或在約1-30nm之範圍中的任何其他子範圍)之範圍中的厚度。在一些情況中，硬遮罩層114在例如由IC 100之底層(例如，介電層110；給定半導體主體106；介電層102)所提供的形貌上方可能具有實質上均勻的厚度。在一些情況中，硬遮罩層114可能被提供作為在上述形貌上方的實質上保形層。然而，在一些其他情況中，硬遮罩層114可能以不均勻或不同的厚度設置於上述形貌上方。例如，在一些情況中，硬遮罩層114的第一部分可能具有在第一範圍內的厚度，而其第二部分具有在第二不同範圍內的厚度。用於硬遮罩層114的其他適當尺寸將依照本揭露而顯而易見。
在其形成之後，硬遮罩層114可能經歷使用例如上面關於形成半導體主體106所論述之那些的任何適當光刻圖案化技術(或這類技術之組合)來圖案化。依照一些實施例，例如，可能圖案化硬遮罩層114以顯示IC 100的一或更多通道，該些通道係可選地空白(例如，被選擇性地蝕刻掉或以其他方式從IC 100移除且在上述位置被替換成用於介電層102的額外材料，如下面所論述)。之後，程序可能繼續利用圖案化硬遮罩層114作為遮罩且蝕刻掉一或更多半導體主體106(及介電層110的相關部分，若存在的話)且蝕刻入介電層102，在IC 100中形成一或更多開口116，如一般能從第1G圖所見。為此，依照一些實施例，可能使用乾蝕刻程序及/或濕蝕刻程序來圖案化IC 100。在一些情況中，可能運用各向異性電漿蝕刻程序。而且，依照一些實施例，用於蝕刻IC 100的蝕刻化學可以是定制的，如所期望的，且在一些情況中對蝕刻半導體主體106及/或介電層110的材料相較於硬遮罩層114及/或介電層102的材料可能是選擇性的。又，給定開口116(及由此IC 100之給定可選空白區域)的幾何形狀和尺寸可以是定制的，如對一給定目標應用或最終用途所期望，且在一些情況中可能至少部分取決於所利用之蝕刻程序及/或蝕刻化學的類型。用於圖案化具有一或更多開口116的IC 100之其他適當技術將取決於給定應用且將依照本揭露而顯而易見。
程序可能如在第1H圖繼續，第1H圖係依照 本揭露之一實施例之在移除硬遮罩層114，進一步形成介電層102，及平面化之後的第1G圖之IC 100的剖面圖。第1H’圖繪示第1H圖之IC 100的三維透視圖(其中為了便於觀看而圖形上省略了介電層102且圖形上部分地省略了介電層110)。能使用任何適當平面化/拋光程序、清潔等從IC 100移除硬遮罩層114，如通常所做的。依照一些實施例，在硬遮罩層114係高含碳(C)硬遮罩(例如，具有大於或等於約40重量%的碳含量)的一些情況中，可能利用氧(O2)為基的電漿灰化和清潔程序。用於移除硬遮罩層114的其他適當技術將取決於給定應用且將依照本揭露而顯而易見。
依照一些實施例，在移除硬遮罩層114之後，IC 100可能經歷進一步形成介電層102，例如，用以填充給定開口116以可選地空白IC 100的給定通道。為此，介電層102可能進一步使用例如上面關於第1A圖所論述之那些的任何適當技術(或技術之組合)來形成。當進一步形成介電層102時，它可能在介電層110的上表面上方(或以其他方式在給定半導體主體106的上部分之上)延伸。在此進一步形成介電層102之後，在一些情況中可能期望平面化IC 100，例如，用以移除其任何不期望的過量(例如，過載)。為此，IC 100可能經歷任何適當的平面化/拋光程序，例如上面關於第1A圖所論述之程序。在一些情況中，透過平面化，可能減少介電層102的厚度以致使介電層102的上表面與介電層110的上表面(或給定半 導體主體106的上表面)實質上齊平(例如，精確地齊平或以其在方式在給定容限內)，如一般能從第1H圖所見。然而，本揭露並不限於此，如就更一般的意義而言，且依照一些實施例，介電層102可能被減少至任何給定厚度，如對一給定目標應用或最終用途所期望。許多適當配置將依照本揭露而顯而易見。
程序可能如在第1I圖中繼續，第1I圖係依照本揭露之一實施例之在形成和圖案化硬遮罩層118且與其圖案化IC 100之後的第1H圖之IC 100的剖面圖。硬遮罩層118能使用任何各種適當技術由任何適當的硬遮罩材料(或這類材料之組合)形成，且在一些情況中可能使用例如上面關於硬遮罩層114所論述之示範材料和示範技術之任一者來形成。再者，硬遮罩層118的尺寸可以是定制的，如對一給定目標應用或最終用途所期望，且在一些情況中可能實質上類似於例如上面關於硬遮罩層114所論述之尺寸。在一些情況中，硬遮罩層118在例如由IC 100之底層(例如，介電層102；介電層110；給定半導體主體106)所提供的形貌上方可能具有實質上均勻的厚度。在一些其他情況中，硬遮罩層118可能被提供作為在上述形貌上方的實質上保形層。然而，在一些其他情況中，硬遮罩層118可能以不均勻或不同的厚度設置於上述形貌上方。例如，在一些情況中，硬遮罩層118的第一部分可能具有在第一範圍內的厚度，而其第二部分具有在第二不同範圍內的厚度。用於形成硬遮罩層118的其他適當材料、 尺寸、和技術將取決於給定應用且將依照本揭露而顯而易見。
在其形成之後，硬遮罩層118可能經歷使用例如上面關於形成半導體主體106所論述之那些的任何適當光刻圖案化技術(或這類技術之組合)來圖案化。依照一些實施例，例如，可能圖案化硬遮罩層118以保護底層介電層102的一或更多部分(例如，IC 100的一或更多可選空白通道，如上所論述；一或更多間隔件部分102a，如一般在第1I圖中所示)。之後，程序可能繼續利用圖案化硬遮罩層118作為遮罩且蝕刻掉部分的介電層102以在IC 100中提供閘極溝槽120，如一般能從第1I圖所見。為此，依照一些實施例，可能使用乾蝕刻程序及/或濕蝕刻程序來圖案化IC 100。在一些情況中，可能運用各向異性電漿蝕刻程序。而且，依照一些實施例，用於蝕刻IC 100的蝕刻化學可以是定制的，如所期望的，且在一些情況中對蝕刻介電層102的材料相較於硬遮罩層118、介電層110、及/或半導體主體106的材料可能是選擇性的。又，閘極溝槽120的幾何形狀和尺寸可以是定制的，如對一給定目標應用或最終用途所期望，且在一些情況中可能至少部分取決於所利用之蝕刻程序及/或蝕刻化學的類型。在一些情況中，介電層102可能被蝕刻掉，直到到達底層介電層110為止。用於圖案化具有閘極溝槽120的IC 100將取決於給定應用且將依照本揭露而顯而易見。
在圖案化閘極溝槽120之後，程序可能繼續從 IC 100移除硬遮罩層118。為此，可能利用任何適當平面化/拋光程序、清潔等，如通常所做的。在一些情況中，可能利用(例如，上面關於硬遮罩層114所論述之)電漿灰化和清潔程序。用於移除硬遮罩層118的其他適當技術將取決於給定應用且將依照本揭露而顯而易見。
程序可能如在第1J圖中繼續，第1J圖係依照本揭露之一實施例之在形成閘極層122之後的第1I圖之IC 100的剖面圖。依照一些實施例，閘極層122可能配置以不僅當作用於IC 100之一或更多垂直電晶體的閘極，而且當作在IC 100內的區域互連。閘極層122能使用任何各種適當技術由任何適當的閘極材料(或這類材料之組合)形成。例如，依照一些實施例，閘極層122可能由下列形成：(1)鎢(W)；(2)鋁(Al)；(3)鈦(Ti)；(4)氮化鈦(TiN)；(5)多晶矽(摻雜或未摻雜的)；及/或(6)合金或以上之任一或更多者之其他組合。依照一些實施例，IC 100可能全域地被具有任何期望初始厚度的閘極層122填滿，且在一些情況中，閘極層122可能以足夠的初始厚度形成，例如，以致從閘極溝槽120延伸出且在介電層110及/或介電層102的上表面上方延伸(例如，能一般從第1J圖所見)。為此，依照一些實施例，可能使用下列程序來形成閘極層122：(1)物理蒸氣沉積(PVD)程序；(2)化學蒸氣沉積(CVD)程序；(3)電鍍程序；(4)無電沉積程序；及/或(5)以上之任一或更多者之組合。用於形成閘極層122的其他 適當材料和技術將取決於給定應用且將依照本揭露而顯而易見。
程序可能如在第1K圖中繼續，第1K圖係依照本揭露之一實施例之在凹陷閘極層122之後的第1J圖之IC 100的剖面圖。第1K’圖繪示第1K圖之IC 100的三維透視圖(其中為了便於觀看而圖形上省略了介電層102且圖形上部分地省略了介電層110)。依照一些實施例，可能凹陷閘極層122以從IC 100移除其過量而實現給定之期望閘極厚度。為此，閘極層122可能經歷：(1)任何適當的平面化/拋光程序，例如上面關於第1A圖所論述之程序；及/或(2)任何適當的乾蝕刻程序及/或濕蝕刻程序。閘極層122的尺寸可能是定制的，如對一給定目標應用或最終用途所期望，且在一些情況中可能至少部分基於給定主IC 100的期望主動半導體通道長度而選擇。依照一些實施例，閘極層122可能具有例如在約10-30nm(例如，約10-20nm、約20-30nm、或在約10-30nm之範圍中的任何其他子範圍)之範圍中的厚度(在凹陷之後)。在一些情況中，閘極層122在例如由IC 100之任何底層(例如，在閘極溝槽120內之介電層110的部分)所提供的形貌上方可能具有實質上均勻的厚度。然而，在一些其他實施例中，閘極層122可能以不均勻或不同的厚度而設置在上述形貌上方。例如，在一些情況中，閘極層122的第一部分可能具有在第一範圍內的厚度，而其第二部分具有在第二不同範圍內的厚度。用於閘極層122的其 他適當尺寸將取決於給定應用且將依照本揭露而顯而易見。
如所能見到的，依照一些實施例，所得之閘極層122可能配置以圍繞每個(或其一些子集之)垂直半導體主體106的主動通道部分，如所期望的。在一些情況中，存在介電層102之給定間隔件部分102a可能促進指定用於IC 100之主體106的子集。在一些情況中，閘極層122可能是一連續層，而在一些其他情況中，閘極層122可能具有不連續的一或更多區域(例如，間隙)，例如間隔件部分102a所位於及/或空白通道被可選地形成所位於的區域(例如，如一般在第1K圖中所示)。如進一步所能見到的，在凹陷閘極層122以實現給定之期望閘極厚度之後，IC 100可能經歷進一步例如在一或更多半導體主體106與附屬介電層110之間的閘極層122上方的隙縫空間中形成介電層102。為此，介電層102可能進一步使用例如上面關於第1A圖所論述之那些的任何適當技術(或技術之組合)來形成。當進一步形成介電層102時，若存在的話，它可能進一步與IC 100的給定間隔件部分102a結合。而且，當進一步形成介電層102時，它可能在給定半導體主體106之介電層110的上表面上方延伸。在此進一步形成介電層102之後，在一些情況中可能期望平面化IC 100，例如，用以移除其任何不期望的過量(例如，過載)。為此，IC 100可能經歷任何適當的平面化/拋光程序，例如上面關於第1A圖所示之程序。在一些情 況中，透過平面化，可能減少介電層102的厚度以致使介電層102的上表面與在給定半導體主體106上方之介電層110的上表面實質上齊平(例如，精確地齊平或以其在方式在給定容限內)，如一般能從第1K圖所見。然而，本揭露並不限於此，如就更一般的意義而言，且依照一些實施例，介電層102可能被減少至任何給定厚度，如對一給定目標應用或最終用途所期望。許多適當配置將依照本揭露而顯而易見。
程序可能如在第1L圖中繼續，第1L圖係依照本揭露之一實施例之在圖案化之後的第1K圖之IC 100的剖面圖。如所能見到的，IC 100的一或更多通道可能被選擇性地蝕刻掉(或以其他方式被移除)且例如被替換成一或更多導電插件124，如下面關於第1M圖所論述。尤其是，一或更多半導體主體106(及介電層110的相關部分)可能被蝕刻掉，在IC 100中形成一或更多開口128，如一般能從第1L圖所見。為此，依照一些實施例，可能使用乾蝕刻程序及/或濕蝕刻程序來圖案化IC 100。在一些情況中，可能運用各向異性電漿蝕刻程序。而且，依照一些實施例，用於蝕刻IC 100的蝕刻化學可以是定制的，如所期望的，且在一些情況中對蝕刻半導體主體106及/或介電層110的材料相較於閘極層122及/或介電層102的材料可能是選擇性的。又，給定開口128(及由此IC 100之給定導電插件124)的幾何形狀和尺寸可以是定制的，如對一給定目標應用或最終用途所期望，且在一些 情況中可能至少部分取決於所利用之蝕刻程序及/或蝕刻化學的類型。用於圖案化具有一或更多開口128的IC 100的其他適當技術將取決於給定應用且將依照本揭露而顯而易見。
程序可能如在第1M圖中繼續，第1M圖係依照本揭露之一實施例之在形成一或更多導電插件124之後的第1L圖之IC 100的剖面圖。第1M’圖繪示第1M圖之IC 100的三維透視圖(其中為了便於觀看而圖形上省略了介電層102且圖形上部分地省略了介電層110)。依照一些實施例，藉由以導電插件124填滿給定開口128，IC 100的給定通道可能被轉換成一通孔型互連。在一些情況中，給定導電插件124可能配置以至少部分當作用於主IC 100的層間繞線元件。依照一些實施例，給定導電插件124可能配置以例如在下列之間提供一電連接：(1)給定上互連126與底層閘極層122；(2)給定下互連104與上覆閘極層122；(3)給定上互連126與給定底層下互連104；及/或(4)給定上互連126、底層閘極層122、與給定底層互連104。電連接的許多配置和組合將依照本揭露而顯而易見。
IC 100的一或更多導電插件124能使用任何各種技術由任何適當的導電材料(或這類材料之組合)形成。例如，依照一些實施例，給定導電插件124可能由下列形成：(1)鎢(W)；(2)鈦(Ti)；(3)鋁(Al)；(4)銅(Cu)；及/或(5)合金(例如，Ti- W)或以上之任一或更多者之其他組合。依照一些實施例，一或更多導電插件124可能例如使用下列程序來形成：(1)物理蒸氣沉積(PVD)程序；(2)化學蒸氣沉積(CVD)程序；(3)電鍍沉積；(4)無電沉積程序；及/或(5)以上之任一或更多者之組合。用於形成導電插件124的其他適當材料和技術將取決於給定應用且將依照本揭露而顯而易見。
再者，給定導電插件124的尺寸可以是定制的，如對一給定目標應用或最終用途所期望，且在一些情況中可能至少部分取決於給定主開口128的尺寸。依照一些實施例，給定導電插件124可能具有例如約等於給定半導體主體106及用於形成給定開口128之從IC 100移除之介電層110的相關部分之寬度/直徑的寬度/直徑。依照一些實施例，給定導電插件124可能具有例如約等於給定半導體主體106及用於形成給定開口128之從IC 100移除之介電層110的相關部分之長度/高度的長度/高度。用於IC 100之導電插件124的其他適當尺寸將取決於給定應用且將依照本揭露而顯而易見。
程序可能如在第1N圖中繼續，第1N圖係依照本揭露之一實施例之在薄化，進一步形成介電層102和一或更多互連126(例如，上繞線層)，及平面化之後的第1M圖之IC 100的剖面圖。第1N’圖繪示第1N圖之IC 100的三維透視圖(其中為了便於觀看而圖形上省略了介電層102且圖形上部分地省略了介電層110)。依照一些 實施例，在形成導電插件124之後，IC 100可能經歷薄化，用以移除下列之任何不期望的部分：(1)介電層102；(2)介電層110；及/或(3)導電插件124。為此，IC 100可能經歷任何適當的平面化/拋光程序，例如上面關於第1A圖所示之程序。如從第1N圖所能見到的，透過平面化，可能移除介電層110的一或更多部分，暴露給定底層半導體主體106(例如，位於其上端)。在一些情況中，透過平面化，可能減少介電層102的厚度以致使介電層102的上表面與給定半導體主體106的上表面及/或給定導電插件124實質上齊平(例如，精確地齊平或以其在方式在給定容限內)，如一般能從第1N圖所見。然而，本揭露並不限於此，如就更一般的意義而言，且依照一些實施例，介電層102及/或介電層110可能被減少至任何給定厚度，如對一給定目標應用或最終用途所期望。許多適當配置將依照本揭露而顯而易見。
依照一些實施例，在薄化之後，一或更多電互連126可能形成於IC 100上方。為此，IC 100可能經歷使用例如上面關於第1A圖所論述之技術之任何適當技術(或技術之組合)來進一步形成介電層102。依序，可能使用例如上面關於圖案化半導體層106所論述之那些的任何適當光刻圖案化技術(或這類技術之組合)來圖案化介電層102，且一或更多電互連126(例如，上繞線層)可能形成於所得之圖案化介電層102內。依照一些實施例，給定互連126可能例如與底層導電插件124或與給定半導 體主體106(及相關介電層110)電子耦接。給定互連126的幾何形狀可以是定制的，如對一給定目標應用或最終用途所期望，且在一些情況中可能例如從上面關於互連104所論述之示範幾何形狀選擇。而且，IC 100的給定互連126能使用任何各種技術由任何適當的導電材料(或這類材料之組合)形成，且在一些情況中可能由使用例如上面關於互連104所論述之一或更多示範材料和技術來形成。用於形成互連126的其他適當材料、配置、和技術將取決於給定應用且將依照本揭露而顯而易見。
在形成互連126之後，在一些情況中可能期望平面化IC 100，例如，用以移除下列之任何不期望的過量(例如，過載)：(1)給定互連126；及/或(2)介電層102。為此，IC 100可能經歷任何適當的平面化/拋光程序，例如上面關於第1A圖所示之程序。在一些情況中，在平面化之後，給定互連126可能具有例如在約10-50nm(例如，約10-30nm、約30-50nm、或在約10-50nm之範圍中的任何其他子範圍)之範圍中的厚度。然而，互連126的尺寸並非如此僅限於此示範範圍，如就更一般的意義而言，且依照一些實施例，互連126的尺寸可以是定制的，如對一給定目標應用或最終用途所期望。在一些情況中，互連126在例如由IC 100之任何底層(例如，給定導電插件124；給定半導體主體106及相關介電層110；介電層102)所提供的形貌上方可能具有實質上均勻的厚度。然而，在一些其他情況中，給定互連126可能以不均 勻或不同的厚度設置於上述形貌上方。例如，在一些情況中，給定互連126的第一部分可能具有在第一範圍內的厚度，而其第二部分具有在第二不同範圍內的厚度。用於互連126的其他適當尺寸將取決於給定應用且將依照本揭露而顯而易見。
如關於第1N圖之示範IC 100所能見到的，層1和層3係配置作為源極/汲極，層2係配置作為閘極，且層1、2、和3之各者係配置以至少部分當作用於IC 100的區域互連。而且，在第1N圖之IC 100的示範內文內。通道1係一通孔型互連(例如，導電插件124)，其電性連接汲極/源極層3和閘極層2，且通道3係一通孔型互連(例如，導電插件124)，其電性連接源極/汲極層1和閘極層2。又，在第1N圖之示範IC 100內，通道2、4、和5係主動垂直電晶體，而通道6被蝕刻掉且閘極被切割以致可選地空白IC 100的此通道區。
在上述第1A-1N圖之程序流程上的許多變化將依照本揭露而顯而易見。例如，依照一些其他實施例，可能在蝕刻介電層102以形成閘極溝槽120(例如，關於第1I圖所述)之後且在形成閘極層122(例如，關於第1J圖所述)替代地形成介電層110，而不是如上面關於第1E圖所述地在IC 100上方形成介電層110(例如，如在第1B和1C圖中之在將半導體層106圖案化成一或更多半導體主體106之後，且如在第1E圖中之在進一步形成介電層102之後)。因此，如能藉由比較第1N圖與第2 圖之IC 100所見，第2圖係依照本揭露之另一實施例所配置的IC 101之剖面圖，由於之後在程序流程中(例如，在第1I和1J圖之間)形成介電層110所產生的IC 101可能相較於在稍早在程序流程中(例如，在第1D和1F圖之間的第1E圖)形成介電層110中的其配置中而有所不同達到較大或較小的程度。在一些情況中，介電層110可能具有不連續的一或更多區域(例如，間隙)，例如間隔件部分102a所位於及/或空白通道被可選地形成所位於的區域(例如，如一般在第2圖中所示)。在一些情況中，介電層110可能配置以僅部分地向上延伸給定半導體主體106的外部側壁以致不與上覆互連126接觸(如一般在第2圖中所示)。
然而，應注意本揭露並不僅限於關於第1N圖之IC 100和第2圖之IC 101所示之示範裝置和電連接，如就更一般的意義而言，能部分或全部利用本文所揭露之技術以形成具有任何給定數量和配置之垂直半導體裝置層和電連接的垂直半導體通道裝置，如對一給定目標應用或最終用途所期望。例如，考慮第3A圖，其係依照本揭露之另一實施例所配置的示範IC之剖面圖。如在此所能見到的，所述之示範IC包括單一垂直半導體層，具有可互換源極和汲極層(例如，互連104和126)和單一閘極(例如，閘極層122)。由此，可能考慮第3A圖之示範IC，就一般意義而言為CMOS狀的裝置。對照之下，考慮第3B圖，其係依照本揭露之另一實施例所配置的示範IC 之剖面圖。如在此所能見到的，所述之示範IC包括兩個垂直半導體層，具有固定源極和汲極層(例如，互連104、126a、和126b)，共享共同汲極層(例如，互連126a)，且具有多個閘極(例如，閘極層122a和122b)。尤其是，在第3B圖之IC中，下垂直半導體裝置層係配置作為p型裝置(例如，互連104、閘極122a、和互連126a)，且上垂直半導體裝置層係配置作為n型裝置(例如，互連126a、閘極122b、和互連126b)。由此，可能考慮第3B圖之示範IC，就一般意義而言為TFET狀的裝置。
第4圖繪示依照本揭露之一實施例所配置之包括(例如，奈米線及/或其他三維半導體結構之)單一垂直半導體層的示範反向器之三維透視圖。第5圖繪示依照本揭露之另一實施例所配置之包括(例如，奈米線及/或其他三維半導體結構之)兩個垂直半導體層的示範反向器之三維透視圖。第6圖繪示依照本揭露之一實施例所配置之包括(例如，奈米線及/或其他三維半導體結構之)兩個垂直半導體層的示範NAND邏輯閘之三維透視圖。如將依照本揭露所了解，依照一些實施例，能使用所揭露之技術以形成具有任何數量之閘極(例如，閘極層122a、122b等)、繞線層(例如，互連104、126a、126b等)、半導體通道(例如，半導體主體106)、通孔(例如，導電插件124)、及周圍的介電媒體(例如，介電層102)的IC。可能部分或全部地使用所揭露之技術來製造 的許多垂直半導體通道架構將依照本揭露而顯而易見。
示範系統
第7圖繪示依照一示範實施例之以使用所揭露之技術所形成之積體電路結構或裝置來實作的計算系統1000。如所能見到的，計算系統1000容納主機板1002。主機板1002可能包括一些元件，包括但不限於處理器1004和至少一個通訊晶片1006，其中之各者能實體且電性耦接至主機板1002，或以其他方式整合於其中。如所將了解的，主機板1002可能是例如任何印刷電路板，無論是主機板、安裝於主機板上的子板、或系統1000的唯一板、等等。依據其應用，計算系統1000可能包括可能或可能不是實體且電性耦接至主機板1002的一或更多其他元件。這些其他元件可能包括，但不限於揮發性記憶體(例如，DRAM)、非揮發性記憶體(例如，ROM)、圖形處理器、數位信號處理器、密碼處理器、晶片組、天線、顯示器、觸控螢幕顯示器、觸控螢幕控制器、電池、音頻編解碼器、視頻編解碼器、功率放大器、全球定位系統(GPS)裝置、羅盤、加速計、陀螺儀、揚聲器、照相機、及大容量儲存裝置(如硬碟機、光碟(CD)、數位化多功能光碟(DVD)、等等)。依照一示範實施例，包括在計算系統1000中的任何元件可能包括使用所揭露之技術所形成的一或更多積體電路結構或裝置。在一些實施例中，多個功能能被整合至一或更多晶片中(例如，請注 意通訊晶片1006可以是處理器1004的一部分或以其他方式被整合至處理器1004中)。
通訊晶片1006啟動無線通訊來傳輸資料至計算系統1000且從計算系統1.000傳輸資料。「無線」之詞及其衍生詞可能用以說明可能藉由使用透過非固態媒體之調變的電磁輻射來傳遞資料之電路、裝置、系統、方法、技術、通訊通道等。此詞並不意味著相關裝置不包含任何線路，雖然在一些實施例中它們可能不包含任何線路。通訊晶片1006可能實作一些無線標準或協定之任一者，包括但不限於Wi-Fi(IEEE 802.11家族)、WiMAX(IEEE 802.16家族)、IEEE 802.20、長期演進(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、藍芽、其衍生物、以及指定為3G、4G、5G以上的任何其他無線協定。計算系統1000可能包括複數個通訊晶片1006。例如，第一通訊晶片1006可能專用於如Wi-Fi和藍芽之較短範圍的無線通訊，且第二通訊晶片1006可能專用於如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO及其他之較長範圍的無線通訊。
計算系統1000的處理器1004包括封裝在處理器1004內的積體電路晶粒。在一些實施例中，處理器的積體電路晶粒包括以使用如本文各種所述之所揭露之技術所形成的一或更多積體電路結構或裝置來實作的機上電路。「處理器」之術語可能係指任何裝置或裝置的任何部 分，例如，其處理來自暫存器及/或記憶體的電子資料以將此電子資料轉換成可能儲存在暫存器及/或記憶體中的其他電子資料。
通訊晶片1006也可能包括封裝在通訊晶片1006內的積體電路晶粒。依照一些上述示範實施例，通訊晶片的積體電路晶粒包括使用如本文所述之所揭露之技術所形成的一或更多積體電路結構或裝置。如依照本揭露所將了解，請注意多標準無線能力可能被直接地整合至處理器1004中(例如，其中任何晶片1006的功能被整合至處理器1004中，而不是具有單獨的通訊晶片)。進一步注意處理器1004可能是具有上述無線能力的晶片組。總之，能使用任何數量的處理器1004及/或通訊晶片1006。同樣地，任何一個晶片或晶片組能具有整合於其中的多個功能。
在各種實作中，計算系統1000可能是膝上型電腦、小筆電、筆記型電腦、智慧型手機、平板電腦、個人數位助理(PDA)、超行動PC、行動電話、桌上型電腦、伺服器、印表機、掃描器、監視器、機上盒、娛樂控制單元、數位相機、可攜式音樂播放器、數位錄影機、或處理資料或運用使用如本文各種所述之所揭露之技術所形成的一或更多積體電路結構或裝置的任何其他電子裝置。
其他示範實施例
下面的實例關於其他實施例，從中許多排列和 配置將是顯而易見的。
實例1係一種積體電路，包括：一第一互連；至少一垂直定向的半導體主體，設置於第一互連上方，其中至少一垂直定向的半導體主體之一第一端係與第一互連電子接觸；一閘極層，圍繞至少一垂直定向的半導體主體之一主動通道部分且配置作為一第二互連；及一第三互連，設置於閘極層上方，其中至少一垂直定向的半導體主體之一第二端係與第三互連電子接觸。
實例2包括實例1和實例3-25之任一者之主題，其中至少一垂直定向的半導體主體係排成一陣列之複數個垂直定向的半導體主體，且那些垂直定向的半導體主體之至少一者已被替換成一導電通孔以提供一層間繞線。
實例3包括實例1-2和實例4-25之任一者之主題，其中至少一垂直定向的半導體主體係排成一陣列之複數個垂直定向的半導體主體，且此陣列的至少一主體位置被一導電材料填滿以提供用於一層間繞線的通孔。
實例4包括實例1-3和實例5-25之任一者之主題，其中至少一垂直定向的半導體主體係排成一陣列之複數個垂直定向的半導體主體，且那些垂直定向的半導體主體之至少一者已被替換成一絕緣材料。
實例5包括實例1-4和實例6-25之任一者之主題，其中至少一垂直定向的半導體主體係排成一陣列之複數個垂直定向的半導體主體，且此陣列的至少一主體位置被一絕緣材料填滿。
實例6包括實例1-5和實例9-25之任一者之主題，其中至少一垂直定向的半導體主體係排成一規則陣列之複數個垂直定向的奈米線。
實例7包括實例1-5和實例9-25之任一者之主題，其中至少一垂直定向的半導體主體係排成一半規則陣列之複數個垂直定向的奈米線。
實例8包括實例1-5和實例9-25之任一者之主題，其中至少一垂直定向的半導體主體係排成一不規則陣列之複數個垂直定向的奈米線。
實例9包括實例1-8和實例10-25之任一者之主題，且更包括一空白通道，相鄰於至少一垂直定向的半導體主體。
實例10包括實例1-9和實例11-25之任一者之主題，且更包括一通孔，配置以提供在第一互連與閘極層之間的一電連接。
實例11包括實例1-10和實例12-25之任一者之主題，且更包括一通孔，配置以提供在第三互連與閘極層之間的一電連接。
實例12包括實例1-11和實例13-25之任一者之主題，且更包括一通孔，配置以提供在第一互連與第三互連之間的一電連接。
實例13包括實例1-12和實例14-25之任一者之主題，且更包括一通孔，配置以提供在第一互連、閘極層、與第三互連之間的一電連接。
實例14包括實例1-13和實例15-25之任一者之主題，其中閘極層包括鎢(W)、鋁(Al)、鈦(Ti)、氮化鈦(TiN)、多晶矽之至少一者、及/或以上之任一或更多者之組合。
實例15包括實例1-14和實例16-25之任一者之主題，其中至少一垂直定向的半導體主體包括矽(Si)、鍺(Ge)、鍺化矽(SiGe)、砷化鎵(GaAs)、砷化銦鎵(InGaAs)、氮化鎵(GaN)、磷化銦(InP)、及/或以上之任一或更多者之組合之至少一者。
實例16包括實例1-15和實例17-25之任一者之主題，其中至少一垂直定向的半導體主體具有在約10-100nm之範圍中的長度。
實例17包括實例1-16和實例18-25之任一者之主題，其中至少一垂直定向的半導體主體具有在約1-20nm之範圍中的一寬度/直徑。
實例18包括實例1-17和實例20-25之任一者之主題，其中閘極層係一連續層，具有在約10-30nm之範圍中的厚度。
實例19包括實例1-17和實例20-25之任一者之主題，其中閘極層係一不連續層，具有一或更多間隙在其中且具有在約10-30nm之範圍中的厚度。
實例20包括實例1-19和實例21-25之任一者之主題，且更包括一介電層，設置於至少一垂直定向的半 導體主體上，其中介電層係夾在閘極層與至少一垂直定向的半導體主體之主動通道部分之間。
實例21包括實例20之主題，其中介電層包括氧化鉿(HfO2)、二氧化鋯(ZrO2)、五氧化二鉭(Ta2O5)、二氧化矽(SiO2)、氧化鋁(Al2O3)、二氧化鈦(TiO2)、氧化鑭(La2O3)、矽酸鉿(HfSiO4)、矽酸鋯(ZrSiO4)、鈦酸鍶(SrTiO3)、及/或以上之任一或更多者之組合之至少一者。
實例22包括實例20之主題，其中介電層具有在約1-10nm之範圍中的厚度。
實例23係包括實例1-22之任一者之主題的一記憶體。
實例24係包括實例1-22之任一者之主題的一反向器。
實例25係包括實例1-22之任一者之主題的一邏輯閘。
實例26係一種形成一積體電路的方法，方法包括：在一第一互連上方提供一半導體層；將半導體層圖案化成至少一垂直定向的半導體主體，其中至少一垂直定向的半導體主體之第一端係與第一互連電子接觸；形成一閘極層，圍繞至少一垂直定向的半導體主體之一主動通道部分，其中閘極層係配置作為一第二互連；及在閘極層上方提供一第三互連，其中至少一垂直定向的半導體主體之第二端係與第三互連電子接觸。
實例27包括實例26和實例28-48之任一者之主題，其中在第一互連上方設置半導體層包括：利用一離子切割程序、一非晶層起泡程序、一應變誘導的剝落程序、一背側研磨程序、及/或以上之任一或更多者之組合來將半導體層轉移至第一互連。
實例28包括實例26-27和實例29-48之任一者之主題，其中半導體層包括矽(Si)、鍺(Ge)、鍺化矽(SiGe)、砷化鎵(GaAs)、砷化銦鎵(InGaAs)、氮化鎵(GaN)、磷化銦(InP)、及/或以上之任一或更多者之組合之至少一者。
實例29包括實例26-28和實例30-48之任一者之主題，其中半導體層具有在約10-100nm之範圍中的厚度。
實例30包括實例26-29和實例31-48之任一者之主題，其中將半導體層圖案化成至少一垂直定向的半導體主體包含一浸沒光刻程序、一電子束(e-beam)光刻程序、一超紫外線(EUV)光刻程序、及/或以上之任一或更多者之組合之至少一者。
實例31包括實例26-30和實例34-48之任一者之主題，其中至少一垂直定向的半導體主體係排成一規則陣列之複數個垂直定向的奈米線。
實例32包括實例26-30和實例34-48之任一者之主題，其中至少一垂直定向的半導體主體係排成一半規則陣列之複數個垂直定向的奈米線。
實例33包括實例26-30和實例34-48之任一者之主題，其中至少一垂直定向的半導體主體係排成一不規則陣列之複數個垂直定向的奈米線。
實例34包括實例26-33和實例35-48之任一者之主題，其中至少一垂直定向的半導體主體係複數個垂直定向的半導體主體，且其中在形成閘極層之前，方法更包括：將複數個垂直定向的半導體主體之至少一者替換成一介電材料。
實例35包括實例34之主題，其中介電材料提供一空白通道。
實例36包括實例26-35和實例37-48之任一者之主題，其中至少一垂直定向的半導體主體係排成一陣列之複數個垂直定向的半導體主體，且其中方法更包括：移除那些垂直定向的半導體主體之至少一者以提供在陣列內的一空位置；及以一導電材料來填滿此位置以提供用於一層間繞線的通孔。
實例37包括實例26-36和實例38-48之任一者之主題，其中至少一垂直定向的半導體主體係複數個垂直定向的半導體主體，且其中在於閘極層上方提供第三互連之前，方法更包括：將複數個垂直定向的半導體主體之至少一者替換成一導電材料。
實例38包括實例37之主題，其中導電材料提供在第一互連與閘極層之間的一電連接。
實例39包括實例37之主題，其中導電材料提 供在第三互連與閘極層之間的一電連接。
實例40包括實例37之主題，其中導電材料提供在第一互連與第三互連之間的一電連接。
實例41包括實例37之主題，其中導電材料提供在第一互連、閘極層、與第三互連之間的一電連接。
實例42包括實例26-41和實例43-48之任一者之主題，其中至少一垂直定向的半導體主體係排成一陣列之複數個垂直定向的半導體主體，且其中方法更包括：移除那些垂直定向的半導體主體之至少一者以提供在陣列內的一空位置；及以一絕緣材料來填滿此位置。
實例43包括實例26-42和實例44-48之任一者之主題，其中閘極層包括鎢(W)、鋁(Al)、鈦(Ti)、氮化鈦(TiN)、多晶矽、及/或以上之任一或更多者之組合之至少一者。
實例44包括實例26-43和實例46-48之任一者之主題，其中閘極層係一連續層，具有在約10-30nm之範圍中的厚度。
實例45包括實例26-43和實例46-48之任一者之主題，其中閘極層係一不連續層，具有一或更多間隙在其中且具有在約10-30nm之範圍中的厚度。
實例46包括實例26-45和實例47-48之任一者之主題，其中在形成閘極層之前，方法更包括：在至少一垂直定向的半導體主體上方形成一介電層，其中介電層係夾在閘極層與至少一垂直定向的半導體主體之主動通道 部分之間。
實例47包括實例46之主題，其中介電層包括氧化鉿(HfO2)、二氧化鋯(ZrO2)、五氧化二鉭(Ta2O5)、二氧化矽(SiO2)、氧化鋁(Al2O3)、二氧化鈦(TiO2)、氧化鑭(La2O3)、矽酸給(HfSiO4)、矽酸鋯(ZrSiO4)、鈦酸鍶(SrTiO3)、及/或以上之任一或更多者之組合之至少一者。
實例48包括實例46之主題，其中介電層具有在約1-10nm之範圍中的厚度。
實例49係一種積體電路，包括一第一電晶體裝置層，包括：一第一繞線層；一第一複數個垂直定向的半導體奈米線，設置於第一繞線層上方，其中第一複數個垂直定向的半導體奈米線之至少一者的第一端係與第一繞線層電子接觸；一第一閘極，圍繞第一複數個垂直定向的半導體奈米線之至少一者的一主動通道部分且配置作為用於第一電晶體裝置層的一第一互連；及一第二繞線層，設置於第一閘極上方，其中第一複數個垂直定向的半導體奈米線之至少一者的第二端係與第二繞線層電子接觸。
實例50包括實例49和實例51-60之任一者之主題，其中第一電晶體裝置層更包括一空白通道，相鄰於第一複數個垂直定向的半導體奈米線。
實例51包括實例49-50和實例52-60之任一者之主題，其中第一複數個垂直定向的半導體奈米線之至少一者已被替換成一絕緣材料。
實例52包括實例49-51和實例53-60之任一者之主題，其中第一電晶體裝置層更包括一通孔，配置以提供在第一繞線層與第一閘極之間的一電連接、在第二繞線層與第一閘極之間的一電連接、在第一繞線層與第二繞線層之間的一電連接、及/或在第一繞線層、第一閘極、與第二繞線層之間的一電連接之至少一者。
實例53包括實例49-52和實例54-60之任一者之主題，其中第一複數個垂直定向的半導體奈米線之至少一者已被替換成一導電通孔以提供一層間繞線。
實例54包括實例49-53和實例55-60之任一者之主題，其中第一複數個垂直定向的半導體奈米線係排成一規則陣列。
實例55包括實例49-54和實例56-60之任一者之主題，且更包括一第二電晶體裝置層，設置於第一電晶體裝置層上方，第二電晶體裝置層包括：第二繞線層；一第二複數個垂直定向的半導體奈米線，設置於第二繞線層上方，其中第二複數個垂直定向的半導體奈米線之至少一者的第一端係與第二繞線層電子接觸；一第二閘極，圍繞第二複數個垂直定向的半導體奈米線之至少一者的一主動通道部分且配置作為用於第二電晶體裝置層的一第二互連；及一第三繞線層，設置於第二閘極上方，其中第二複數個垂直定向的半導體奈米線之至少一者的一第二端係與第三繞線層電子接觸。
實例56包括實例55之主題，其中第二電晶體 裝置層更包括一空白通道，相鄰於第二複數個垂直定向的半導體奈米線。
實例57包括實例55之主題，其中第二複數個垂直定向的半導體奈米線之至少一者已被替換成一絕緣材料。
實例58包括實例55之主題，其中第二電晶體裝置層更包括一通孔，配置以提供在第二繞線層與第二閘極之間的一電連接、在第三繞線層與第二閘極之間的一電連接、在第二繞線層與第三繞線層之間的一電連接、及/或在第二繞線層、第二閘極、與第三繞線層之間的一電連接之至少一者。
實例59包括實例55之主題，其中第二複數個垂直定向的半導體奈米線之至少一者已被替換成一導電通孔以提供一層間繞線。
實例60包括實例55-59之任一者之主題，其中第二複數個垂直定向的半導體奈米線係排成一規則陣列。
已為了說明和描述之目的而提出示範實施例的上述說明。它不預期為詳盡地或將本揭露限於所揭露之精確形式。許多修改和變化依照本揭露係可能的。預期本揭露之範圍不受此詳細說明，而是受所附之申請專利範圍所限制。對本申請書主張優先權之未來申請的申請書可能以不同方式主張所揭露之主題，且通常可能包括任何一組之如本文中各種各樣地揭露或以其他方式表明的一或更多限 制。

Claims (25)

  1. 一種積體電路，包含：一第一互連；至少一垂直定向的半導體主體，設置於該第一互連上方，其中該至少一垂直定向的半導體主體之一第一端係與該第一互連電子接觸；一閘極層，圍繞該至少一垂直定向的半導體主體之一主動通道部分且配置作為一第二互連；一第三互連，設置於該閘極層上方，其中該至少一垂直定向的半導體主體之一第二端係與該第三互連電子接觸；及一第一通孔，配置以提供下列之至少一者：在該第一互連與該閘極層之間的一電連接；在該第三互連與該閘極層之間的一電連接；在該第一互連與該第三互連之間的一電連接；及/或在該第一互連、該閘極層、與該第三互連之間的一電連接。
  2. 如申請專利範圍第1項所述之積體電路，其中該至少一垂直定向的半導體主體係排成一陣列之複數個垂直定向的半導體主體，且該些垂直定向的半導體主體之至少一者已被替換成一導電通孔以提供一層間繞線。
  3. 如申請專利範圍第1項所述之積體電路，其中該至少一垂直定向的半導體主體係排成一陣列之複數個垂直定 向的半導體主體，且該陣列的至少一主體位置被一導電材料填滿以提供用於一層間繞線的一通孔。
  4. 如申請專利範圍第1項所述之積體電路，其中該至少一垂直定向的半導體主體係排成一陣列之複數個垂直定向的半導體主體，且該些垂直定向的半導體主體之至少一者已被替換成一絕緣材料。
  5. 如申請專利範圍第1項所述之積體電路，其中該至少一垂直定向的半導體主體係排成一陣列之複數個垂直定向的半導體主體，且該陣列的至少一主體位置被一絕緣材料填滿。
  6. 如申請專利範圍第1項所述之積體電路，其中該至少一垂直定向的半導體主體係排成一規則陣列之複數個垂直定向的奈米線。
  7. 如申請專利範圍第1項所述之積體電路，更包含一空白通道，相鄰於該至少一垂直定向的半導體主體。
  8. 如申請專利範圍第1項所述之積體電路，更包含一第二通孔，與該第一通孔不同且配置以提供下列之至少一者：在該第一互連與該閘極層之間的一電連接；在該第三互連與該閘極層之間的一電連接；在該第一互連與該第三互連之間的一電連接；及/或在該第一互連、該閘極層、與該第三互連之間的一電連接。
  9. 如申請專利範圍第1項所述之積體電路，更包含一 介電層，設置於該至少一垂直定向的半導體主體上，其中該介電層係夾在該閘極層與該至少一垂直定向的半導體主體之該主動通道部分之間。
  10. 一種記憶體，包含如申請專利範圍第1項至第9項之任一項所述之積體電路。
  11. 一種反向器，包含如申請專利範圍第1項至第9項之任一項所述之積體電路。
  12. 一種邏輯閘，包含如申請專利範圍第1項至第9項之任一項所述之積體電路。
  13. 一種形成一積體電路的方法，該方法包含：在一第一互連上方提供一半導體層；將該半導體層圖案化成排成一陣列之複數個垂直定向的半導體主體，其中該些垂直定向的半導體主體之第一者的一第一端係與該第一互連電子接觸；形成一閘極層，圍繞該第一垂直定向的半導體主體之一主動通道部分，其中該閘極層係配置作為一第二互連；在該閘極層上方提供一第三互連，其中該第一垂直定向的半導體主體之一第二端係與該第三互連電子接觸；移除該些垂直定向的半導體主體之第二者以提供在該陣列內的一空位置；及以一導電材料來填滿該位置以提供用於一層間繞線的一通孔。
  14. 如申請專利範圍第13項所述之方法，其中在該第一互連上方提供該半導體層包含： 利用一離子切割程序、一非晶層起泡程序、一應變誘導的剝落程序、一背側研磨程序、及/或以上之任一或更多者之組合之其中至少一者來將該半導體層轉移至該第一互連。
  15. 如申請專利範圍第13項所述之方法，其中在形成該閘極層之前，該方法更包含：將該複數個垂直定向的半導體主體之至少一者替換成一介電材料，其中該介電材料提供一空白通道。
  16. 如申請專利範圍第13項所述之方法，更包含：移除該些垂直定向的半導體主體之第三者以提供在該陣列內的另一空位置；及以一導電材料來填滿該另一位置以提供用於一層間繞線的一通孔。
  17. 如申請專利範圍第13項所述之方法，其中在於該閘極層上方提供該第三互連之前，該方法更包含：將該複數個垂直定向的半導體主體之至少一者替換成一導電材料，其中該導電材料提供下列之至少一者：在該第一互連與該閘極層之間的一電連接；在該第三互連與該閘極層之間的一電連接；在該第一互連與該第三互連之間的一電連接；及/或在該第一互連、該閘極層、與該第三互連之間的一電連接。
  18. 如申請專利範圍第13項所述之方法，更包含：移除該些垂直定向的半導體主體之至少一者以提供在 該陣列內的一空位置；及以一絕緣材料來填滿該位置。
  19. 如申請專利範圍第13項所述之方法，其中在形成該閘極層之前，該方法更包含：在該至少一垂直定向的半導體主體上方形成一介電層，其中該介電層係夾在該閘極層與該至少一垂直定向的半導體主體之該主動通道部分之間。
  20. 一種積體電路，包含：一第一電晶體裝置層，包含：一第一繞線層；一第一複數個垂直定向的半導體奈米線，設置於該第一繞線層上方，其中該第一複數個垂直定向的半導體奈米線之至少一者的一第一端係與該第一繞線層電子接觸；一第一閘極，圍繞該第一複數個垂直定向的半導體奈米線之至少一者的一主動通道部分且配置作為用於該第一電晶體裝置層的一第一互連；及一第二繞線層，設置於該第一閘極上方，其中該第一複數個垂直定向的半導體奈米線之至少一者的一第二端係與該第二繞線層電子接觸；一通孔，配置以提供下列之至少一者：在該第一繞線層與該第一閘極之間的一電連接；在該第二繞線層與該第一閘極之間的一電連接；在該第一繞線層與該第二繞線層之間的一電連 接；及/或在該第一繞線層、該第一閘極、與該第二繞線層之間的一電連接。
  21. 如申請專利範圍第20項所述之積體電路，其中該第一電晶體裝置層更包含下列之至少一者：一空白通道，相鄰於該第一複數個垂直定向的半導體奈米線。
  22. 如申請專利範圍第20項所述之積體電路，其中該第一複數個垂直定向的半導體奈米線之至少一者已被替換成一絕緣材料或一導電通孔以提供一層間繞線。
  23. 如申請專利範圍第20項所述之積體電路，更包含：一第二電晶體裝置層，設置於該第一電晶體裝置層上方，該第二電晶體裝置層包含：該第二繞線層；一第二複數個垂直定向的半導體奈米線，設置於該第二繞線層上方，其中該第二複數個垂直定向的半導體奈米線之至少一者的一第一端係與該第二繞線層電子接觸；一第二閘極，圍繞該第二複數個垂直定向的半導體奈米線之至少一者的一主動通道部分且配置作為用於該第二電晶體裝置層的一第二互連；及一第三繞線層，設置於該第二閘極上方，其中該第二複數個垂直定向的半導體奈米線之至少一者的一第二端係與該第三繞線層電子接觸。
  24. 如申請專利範圍第20項所述之積體電路，其中該第二電晶體裝置層更包含下列之至少一者：一空白通道，相鄰於該第二複數個垂直定向的半導體奈米線；及/或一通孔，配置以提供下列之至少一者：在該第二繞線層與該第二閘極之間的一電連接；在該第三繞線層與該第二閘極之間的一電連接；在該第二繞線層與該第三繞線層之間的一電連接；及/或在該第二繞線層、該第二閘極、與該第三繞線層之間的一電連接。
  25. 如申請專利範圍第20項所述之積體電路，其中該第二複數個垂直定向的半導體奈米線之至少一者已被替換成一絕緣材料或一導電通孔以提供一層間繞線。
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