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TWI612661B - 改善臨界電壓下滑的金屬氧化物半導體元件及金屬氧化物半導體元件的臨界電壓下滑改善方法 - Google Patents

改善臨界電壓下滑的金屬氧化物半導體元件及金屬氧化物半導體元件的臨界電壓下滑改善方法 Download PDF

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TWI612661B
TWI612661B TW106100292A TW106100292A TWI612661B TW I612661 B TWI612661 B TW I612661B TW 106100292 A TW106100292 A TW 106100292A TW 106100292 A TW106100292 A TW 106100292A TW I612661 B TWI612661 B TW I612661B
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TW
Taiwan
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region
channel
insulating structure
width
along
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TW106100292A
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English (en)
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TW201826535A (zh
Inventor
Tsung-Yi Huang
黃宗義
Ying-Shiou Lin
林盈秀
Original Assignee
Richtek Technology Corporation
立錡科技股份有限公司
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Publication date
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Priority to US15/622,227 priority patent/US10355088B2/en
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Publication of TW201826535A publication Critical patent/TW201826535A/zh

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Abstract

本發明提出一種改善臨界電壓下滑的金屬氧化物半導體元件及金屬氧化物半導體元件的臨界電壓下滑改善方法，其包含: 井區、絕緣結構、閘極、二輕摻雜擴散區、源極、汲極與補償摻雜區。補償摻雜區大致上沿通道長度方向與至少部分絕緣結構凹陷區鄰接。由剖視圖視之，補償摻雜區沿通道長度方向與絕緣結構的交界處，於通道寬度方向上，於元件區內部與外部，分別具有摻雜寬度，各摻雜寬度不大於寬度的10%。由剖視圖視之，補償摻雜區於通道長度方向上，自上表面開始沿著垂直方向而向下計算的深度，不深於井區自垂直方向而向下計算的深度。

Description

改善臨界電壓下滑的金屬氧化物半導體元件及金屬氧化物半導體元件的臨界電壓下滑改善方法
本發明有關於一種改善臨界電壓下滑的金屬氧化物半導體元件及金屬氧化物半導體元件的臨界電壓下滑改善方法，特別是指一種利用沿通道長度方向而與絕緣結構凹陷區鄰接的補償摻雜區，以改善金屬氧化物半導體元件的臨界電壓下滑現象。
習知金屬氧化物半導體(metal oxide semiconductor,MOS)元件有一缺點：若是此習知金屬氧化物半導體元件為小尺寸，尤其是當此習知金屬氧化物半導體元件的通道寬度(channel width)很小時，在習知金屬氧化物半導體元件中的絕緣結構與元件區於通道寬度方向的交界處，會形成絕緣結構凹陷區，於導通操作中，相對於元件區的其他部分，電場較高，而易提早產生反轉層而導通。如此一來，造成習知金屬氧化物半導體元件產生臨界電壓下滑(threshold voltage roll-off)現象，使習知金屬氧化物半導體元件的特性不穩定，而降低元件的性能。
有鑑於此，本發明提出一種能夠改善臨界電壓下滑的金屬氧化物半導體元件及金屬氧化物半導體元件的臨界電壓下滑改善方法，藉由利用沿通 道長度方向而與絕緣結構凹陷區鄰接的補償摻雜區，以改善金屬氧化物半導體元件的臨界電壓下滑現象。
就其中一觀點言，本發明提供了一種改善臨界電壓下滑的金屬氧化物半導體(metal oxide semiconductor,MOS)元件，包含：一基板，具有一絕緣結構，以定義一元件區，且該基板具有一上表面，其中，沿著與一通道寬度方向平行之一第一剖面線而形成的第一剖視圖視之，該絕緣結構具有一絕緣結構凹陷區，該絕緣結構凹陷區位於該絕緣結構與該元件區於該通道寬度方向的交界處，其中，該元件區，於該通道寬度方向上，具有一寬度；一井區，具有第一導電型，形成於該上表面下之該基板中；一閘極，形成於該上表面上，於一垂直方向上，該閘極堆疊並連接於該上表面上，其中，沿著與一通道長度方向平行之一第二剖面線而形成的第二剖視圖視之，該閘極位於該元件區中，該通道長度方向直垂直於該通道寬度方向，該第二剖面線垂直於該第一剖面線；一源極與一汲極，各具有第二導電型，於該通道長度方向上，該源極與該汲極位於該閘極下方之外部兩側；與該源極及該汲極相同導電型之二輕摻雜擴散(lightly doped diffusion,LDD)區，分別位於該閘極下方兩側；以及一補償摻雜(compensation doped)區，具有第一導電型，形成於該上表面下之該基板中，其中，該補償摻雜區大致上沿該通道長度方向與至少部分該絕緣結構凹陷區鄰接；其中，由沿該第一剖面線而形成的該第一剖視圖視之，該補償摻雜區沿該通道長度方向與該絕緣結構的交界處，於該通道寬度方向上，於該元件區內部與外部，分別具有一摻雜寬度，各該摻雜寬度不大於該寬度的10%；其中，由沿該第二剖面線而形成的該第二剖視圖視之，該補償摻雜區於該通道長度方向上，自該上表面開始沿著該垂直方向而向下計算所具有的深度，不深於該井區自該垂直方向而向下計算所具有的深度；藉此，於與該絕緣結構凹陷區鄰接之部分該元件 區，於導通操作中，相對於其他元件區，不提早產生反轉層而導通，以改善該金屬氧化物半導體元件的臨界電壓下滑現象。
就另一觀點言，本發明提供了一種金屬氧化物半導體元件的臨界電壓下滑改善方法，包含：提供一基板，其具有一絕緣結構，以定義一元件區，且該基板具有一上表面，其中，沿著與一通道寬度方向平行之一第一剖面線而形成的第一剖視圖視之，該絕緣結構具有一絕緣結構凹陷區，該絕緣結構凹陷區位於該絕緣結構與該元件區於該通道寬度方向的交界處，其中，該元件區，於該通道寬度方向上，具有一寬度；形成一井區，其具有第一導電型，該井區位於該上表面下之該基板中；形成一閘極，其位於該上表面上，且於一垂直方向上，該閘極堆疊並連接於該上表面上，其中，沿著與一通道長度方向平行之一第二剖面線而形成的第二剖視圖視之，該閘極位於該元件區中，該通道長度方向直垂直於該通道寬度方向，該第二剖面線垂直於該第一剖面線；形成一源極與一汲極，其各具有第二導電型，且於該通道長度方向上，該源極與該汲極位於該閘極下方之外部兩側；形成與該源極及該汲極相同導電型之二輕摻雜擴散(lightly doped diffusion,LDD)區，其分別位於該閘極下方兩側；以及形成一補償摻雜(compensation doped)區，其具有第一導電型，該補償摻雜區位於該上表面下之該基板中，其中，該補償摻雜區大致上沿該通道長度方向與至少部分該絕緣結構凹陷區鄰接；其中，由沿該第一剖面線而形成的該第一剖視圖視之，該補償摻雜區沿該通道長度方向與該絕緣結構的交界處，於該通道寬度方向上，於該元件區內部與外部，分別具有一摻雜寬度，各該摻雜寬度不大於該寬度的10%；其中，由沿該第二剖面線而形成的該第二剖視圖視之，該補償摻雜區於該通道長度方向上，自該上表面開始沿著該垂直方向而向下計算所具有的深度，不深於該井區自該垂直方向而向下計算所具有的深度；藉此，於與該絕緣結構 凹陷區鄰接之部分該元件區，於導通操作中，相對於其他元件區，不提早產生反轉層而導通，以改善該金屬氧化物半導體元件的臨界電壓下滑現象。
在一種較佳的實施型態中，該補償摻雜區中之第一導電型雜質濃度大於該井區中之第一導電型雜質濃度。
在一種較佳的實施型態中，該絕緣結構包括一淺溝槽絕緣(shallow trench isolation,STI)結構。
在一種較佳的實施型態中，由上視圖視之，該補償摻雜區完全覆蓋該元件區與該絕緣結構在該通道長度方向上的接面。
底下藉由具體實施例詳加說明，當更容易瞭解本發明之目的、技術內容、特點及其所達成之功效。
200‧‧‧金屬氧化物半導體元件
21‧‧‧基板
21a‧‧‧上表面
21b‧‧‧下表面
22‧‧‧井區
23‧‧‧絕緣結構
23a‧‧‧元件區
23b‧‧‧絕緣結構凹陷區
24‧‧‧閘極
24a‧‧‧介電層
24b‧‧‧堆疊層
24c‧‧‧間隔層
25a、25b‧‧‧輕摻雜擴散區
26‧‧‧源極
27‧‧‧汲極
41‧‧‧補償摻雜區
AA’‧‧‧剖面線
BB’‧‧‧剖面線
D‧‧‧深度
H‧‧‧深度
N1、N2‧‧‧邊界
Pe、Pi‧‧‧摻雜寬度
W‧‧‧寬度
第1A與1B圖顯示本發明沿著與通道長度方向平行之剖面線而形成的剖視圖之一實施例。
第2圖顯示本發明的上視示意圖。
第3圖顯示本發明沿著與通道寬度方向平行之剖面線而形成的剖視圖之一實施例。
第4圖顯示本發明的上視示意圖。
第5圖顯示本發明的上視示意圖。
第6圖示出本發明相較於先前技術能夠改善金屬氧化物半導體元件的臨界電壓下滑(threshold voltage roll-off)的電性特徵示意圖。
第7圖顯示根據先前技術與本發明之導通操作之電性特徵示意圖。
有關本發明之前述及其他技術內容、特點與功效，在以下配合參考圖式之一較佳實施例的詳細說明中，將可清楚的呈現。本發明中的圖式均屬示意，主要意在表示元件結構以及各層之間之前後上下連接關係，至於形狀、厚度與寬度則並未依照比例繪製。
請參考第1A與1B圖並對照第2-3圖。第1A與1B圖分別顯示本發明之上視圖與沿著與通道長度方向平行之剖面線而形成的剖視圖之一實施例。第2圖顯示本發明的上視示意圖。第3圖顯示本發明沿著與通道寬度方向平行之剖面線而形成的剖視圖之一實施例。
首先，請參考第1A與1B圖並對照第2-3圖。第1A與1B圖分別顯示本發明之上視圖與沿著與通道長度方向平行之剖面線AA’而形成的剖視圖之一實施例。需說明的是，為清楚表達元件區23a範圍，第1A圖僅顯示絕緣結構23與閘極24的上視示意圖，以易於瞭解絕緣結構23所定義的元件區23a範圍。
如第1A與1B圖所示，本發明之金屬氧化物半導體(metal oxide semiconductor,MOS)元件200形成於基板21中，且基板21於一垂直方向上，具有上表面21a(如第1B圖中虛線所示意)及下表面21b。MOS元件200包含井區22、絕緣結構23、閘極24、輕摻雜擴散(lightly doped diffusion,LDD)區25a及25b、源極26、與汲極27。閘極24包含介電層24a、堆疊層24b、與間隔層24c。其中，基板21例如但不限於為P型矽基板，亦可以為其他半導體基板。井區22形成於上表面21a下。絕緣結構23形成於上表面21a上，以定義元件區23a。元件區23a作為MOS元件200操作時主要的作用區，其範圍如第1A圖及第1B圖所示意。
在一實施例中，絕緣結構23例如但不限於可為圖示之淺溝槽絕緣(shallow trench isolation,STI)結構。
井區22的導電型，例如但不限於為P型。輕摻雜擴散區25a及25b、源極26與汲極27形成於上表面21a下，其導電型例如但不限於為N型。閘極24於一垂直方向上，堆疊並連接於上表面21a上，介於源極26與汲極27之間。
由第1B圖的剖視圖視之，閘極24位於元件區23a中。其中，堆疊層24b將元件區23a分為第一側與第二側，如第1A與1B圖中粗箭號所示意。介電層24a形成於上表面21a上，並與上表面21a連接。堆疊層24b形成於介電層24a上，包含導電材質，用以作為閘極24的電性接點，亦可作為形成輕摻雜擴散區25a及25b時的自我對準遮罩。間隔層24c形成於堆疊層24b之側壁外上表面21a上，包覆堆疊層24b的側壁，包含絕緣材料，亦可作為形成源極26與汲極27時的自我對準遮罩。
於通道長度方向上，源極26與汲極27分別位於閘極24下方之外部兩側之第一側與第二側。源極26形成於第一側之上表面21a下之基板21中，且由上視圖第2圖視之，部分源極26與靠近第一側之間隔層24c重疊。汲極27形成於第二側之上表面21a下之基板21中，且由上視圖第2圖視之，部分汲極27與靠近第二側之間隔層24c重疊。
輕摻雜擴散區25a及25b分別位於閘極24下方兩側。輕摻雜擴散區25a形成於第一側之上表面21a下之基板21中，且由上視圖第2圖視之，至少部分輕摻雜擴散區25a與堆疊層24b重疊，例如本實施例中，輕摻雜擴散區25a完全與堆疊層24b重疊。輕摻雜擴散區25b形成於第二側之上表面21a下之基板21中，且由上視圖第2圖視之，至少部分輕摻雜擴散區25b與堆疊層24b重疊，例如本實施例中，輕摻雜擴散區25b完全與堆疊層24b重疊。
再來，請參考第3圖並對照第2圖。第3圖顯示本發明沿著與通道寬度方向平行之剖面線BB’而形成的剖視圖之一實施例。其中，由上視圖第2圖視之，通道長度方向直垂直於通道寬度方向，剖面線BB’垂直於剖面線AA’。
由第3圖的剖視圖視之，絕緣結構23具有一絕緣結構凹陷區23b。此絕緣結構凹陷區23b位於絕緣結構23與元件區23a於通道寬度方向的交界處(請對照上視圖第2圖，第2圖所示的虛線示意上緣邊界N1及N2即表示該交界處)。由上視圖第2圖視之，元件區23a於通道寬度方向上具有一寬度W。
本發明與先前技術最主要的不同點乃是在於：於導通操作中，為了能夠降低絕緣結構凹陷區23b電場強度，以使反轉層不於施加相對較低的閘極電壓時產生，從而改善MOS元件200的臨界電壓下滑現象，如第3圖所示，本實施例於基板21中形成一補償摻雜(compensation doped)區41。此補償摻雜區41具有例如但不限於為P型，形成於上表面21a下之基板21中。值得注意的是，在一實施例中，補償摻雜區中41之例如但不限於為P型雜質濃度大於井區22中之例如但不限於為P型雜質濃度。
請參考第5圖並對照第3圖。第5圖顯示本發明的上視示意圖。為了使圖面簡潔更清楚易懂，相較於第2圖，第5圖省略了第2圖中的部分元件，僅繪示絕緣結構23、元件區23a、補償摻雜區41及堆疊層24b。值得注意的是，在一實施例中，由剖視圖第3圖對照上視圖第5圖視之，補償摻雜區41大致上沿通道長度方向與至少部分絕緣結構凹陷區23b鄰接(亦可參考剖視圖第3圖對照上視圖第2圖)。然而，在另一實施例中，補償摻雜區41亦可完全覆蓋元件區23a與絕緣結構23在通道長度方向上的接面。
請參考第4圖並對照第3圖。第4圖顯示本發明的上視示意圖。為了使圖面簡潔更清楚易懂，相較於第2圖，第4圖省略了第2圖中的部分元件，僅繪示絕緣結構23、元件區23a、補償摻雜區41、源極26、汲極27、堆疊層24b及間隔層24c。由剖視圖第3圖對照上視圖第4圖視之，補償摻雜區41沿通道長度方向與絕緣結構23的交界處，於通道寬度方向上，於元件區23的內部具有一摻雜寬度Pi且於元件區23的外部具有一摻雜寬度Pe(亦可參考剖視圖第3圖對照上 視圖第2圖)。值得注意的是，本發明中的摻雜寬度Pi不大於元件區23a於通道寬度方向上所具有的寬度W的10%。且，本發明中的摻雜寬度Pe亦不大於元件區23a於通道寬度方向上所具有的寬度W的10%。意即，在本發明中，摻雜寬度Pi
Figure TWI612661BD00001
寬度W，且，摻雜寬度Pe
Figure TWI612661BD00002
寬度W。
請參考第1B圖並對照第2圖。由剖視圖第1B圖對照上視圖第2圖視之，井區22自上表面21a開始沿著垂直方向而向下計算具有深度D。請參考第3圖並對照第2圖。由剖視圖第3圖對照上視圖第2圖視之，補償摻雜區41，於通道長度方向上，自上表面21a開始沿著垂直方向而向下計算具有深度H。值得注意的是，本發明中之補償摻雜區41所具有的深度H不深於井區22所具有的深度D。意即，在本發明中，深度H
Figure TWI612661BD00003
深度D。
本發明與先前技術最主要的不同點乃是在於：藉由於沿通道長度方向與至少部分絕緣結構凹陷區23b的鄰接處設置補償摻雜區41(由剖視圖第3圖對照上視圖第5圖視之)，本發明於導通操作中，相對於其他元件區，將不會提早產生反轉層而導通，故此，本發明能夠改善MOS元件200的臨界電壓下滑現象。
請參考第6圖，其示出本發明相較於先前技術能夠改善金屬氧化物半導體元件的臨界電壓下滑的電性特徵示意圖。其中，先前技術MOS元件之特徵曲線為實線；而根據本發明的MOS元件200之特徵曲線為灰色虛線。首先看臨界電壓，先前技術MOS元件之臨界電壓在通道寬度降低時有明顯的臨界電壓下滑現象，而根據本發明的MOS元件200則顯著地改善了此種臨界電壓下滑現象。相同的臨界電壓元件，根據本發明，可選擇相較於先前技術通道寬度較短的MOS元件，如圖中虛線所示意。因此，根據本發明，元件所需要的尺寸較小，元件操作的速度較快，此皆為本發明優於先前技術之處。
請參考第7圖，其示出根據先前技術與本發明之次臨界(sub-threshold)導通操作之電性特徵示意圖。其中，先前技術MOS元件之特徵曲線為圓形節點所連接之實線曲線；而根據本發明的MOS元件之特徵曲線為虛線曲線。根據第7圖所示，本發明之MOS元件200，相較於先前技術，其於次臨界導通操作時的汲極電流，低於先前技術。意即，本發明之MOS元件200在次臨界導通操作時，汲極電流較低，也就是次臨界電流較低，而改善MOS元件200的次臨界導通操作的漏電情況，以改善臨界電壓下滑現象。
以上第1~5圖雖係以N型元件為例來加以說明，但相同概念當然也可適用於P型元件，只要相應改變摻雜的雜質種類與濃度即可。
以上已針對較佳實施例來說明本發明，唯以上所述者，僅係為使熟悉本技術者易於了解本發明的內容而已，並非用來限定本發明之權利範圍。在本發明之相同精神下，熟悉本技術者可以思及各種等效變化。例如，在不影響元件主要的特性下，可加入其他製程步驟或結構，如深井區等。凡此種種，皆可根據本發明的教示類推而得。此外，所說明之各個實施例，並不限於單獨應用，亦可以組合應用，例如但不限於將兩實施例併用。因此，本發明的範圍應涵蓋上述及其他所有等效變化。此外，本發明的任一實施型態不必須達成所有的目的或優點，因此，請求專利範圍任一項也不應以此為限。
21a‧‧‧上表面
23‧‧‧絕緣結構
23a‧‧‧元件區
23b‧‧‧絕緣結構凹陷區
41‧‧‧補償摻雜區
BB’‧‧‧剖面線
H‧‧‧深度
Pe、Pi‧‧‧摻雜寬度
W‧‧‧寬度

Claims (8)

  1. 一種改善臨界電壓下滑的金屬氧化物半導體(metal oxide semiconductor, MOS)元件，包含： 一基板，具有一絕緣結構，以定義一元件區，且該基板具有一上表面，其中，沿著與一通道寬度方向平行之一第一剖面線而形成的第一剖視圖視之，該絕緣結構具有一絕緣結構凹陷區，該絕緣結構凹陷區位於該絕緣結構與該元件區沿著該通道寬度方向的交界處，其中，該元件區，於該通道寬度方向上，具有一寬度； 一井區，具有第一導電型，形成於該上表面下之該基板中； 一閘極，形成於該上表面上，於一垂直方向上，該閘極堆疊並連接於該上表面上，其中，沿著與一通道長度方向平行之一第二剖面線而形成的第二剖視圖視之，該閘極位於該元件區中，該通道長度方向直垂直於該通道寬度方向，該第二剖面線垂直於該第一剖面線； 一源極與一汲極，各具有第二導電型，於該通道長度方向上，該源極與該汲極位於該閘極下方之外部兩側； 與該源極及該汲極相同導電型之二輕摻雜擴散(lightly doped diffusion, LDD)區，分別位於該閘極下方兩側；以及 一補償摻雜(compensation doped)區，具有第一導電型，形成於該上表面下之該基板中，其中，該補償摻雜區大致上沿該通道長度方向與至少部分該絕緣結構凹陷區鄰接； 其中，由沿該第一剖面線而形成的該第一剖視圖視之，該補償摻雜區沿該通道長度方向與該絕緣結構的交界處，於該通道寬度方向上，於該元件區內部與外部，分別具有一摻雜寬度，各該摻雜寬度不大於該寬度的10%； 其中，由沿該第二剖面線而形成的該第二剖視圖視之，該補償摻雜區於該通道長度方向上，自該上表面開始沿著該垂直方向而向下計算所具有的深度，不深於該井區自該垂直方向而向下計算所具有的深度； 藉此，於與該絕緣結構凹陷區鄰接之部分該元件區，於導通操作中，相對於其他元件區，不提早產生反轉層而導通，以改善該金屬氧化物半導體元件的臨界電壓下滑現象。
  2. 如申請專利範圍第1項所述之改善臨界電壓下滑的金屬氧化物半導體元件，其中，該補償摻雜區中之第一導電型雜質濃度大於該井區中之第一導電型雜質濃度。
  3. 如申請專利範圍第1項所述之改善臨界電壓下滑的金屬氧化物半導體元件，其中，該絕緣結構包括一淺溝槽絕緣(shallow trench isolation, STI)結構。
  4. 如申請專利範圍第1項所述之改善臨界電壓下滑的金屬氧化物半導體元件，其中，由一上視圖視之，該補償摻雜區完全覆蓋該元件區與該絕緣結構在該通道長度方向上的接面。
  5. 一種金屬氧化物半導體元件的臨界電壓下滑改善方法，包含： 提供一基板，其具有一絕緣結構，以定義一元件區，且該基板具有一上表面，其中，沿著與一通道寬度方向平行之一第一剖面線而形成的第一剖視圖視之，該絕緣結構具有一絕緣結構凹陷區，該絕緣結構凹陷區位於該絕緣結構與該元件區沿著該通道寬度方向的交界處，其中，該元件區，於該通道寬度方向上，具有一寬度； 形成一井區，其具有第一導電型，該井區位於該上表面下之該基板中； 形成一閘極，其位於該上表面上，且於一垂直方向上，該閘極堆疊並連接於該上表面上，其中，沿著與一通道長度方向平行之一第二剖面線而形成的第二剖視圖視之，該閘極位於該元件區中，該通道長度方向直垂直於該通道寬度方向，該第二剖面線垂直於該第一剖面線； 形成一源極與一汲極，其各具有第二導電型，且於該通道長度方向上，該源極與該汲極位於該閘極下方之外部兩側； 形成與該源極及該汲極相同導電型之二輕摻雜擴散(lightly doped diffusion, LDD)區，其分別位於該閘極下方兩側；以及 形成一補償摻雜(compensation doped)區，其具有第一導電型，該補償摻雜區位於該上表面下之該基板中，其中，該補償摻雜區大致上沿該通道長度方向與至少部分該絕緣結構凹陷區鄰接； 其中，由沿該第一剖面線而形成的該第一剖視圖視之，該補償摻雜區沿該通道長度方向與該絕緣結構的交界處，於該通道寬度方向上，於該元件區內部與外部，分別具有一摻雜寬度，各該摻雜寬度不大於該寬度的10%； 其中，由沿該第二剖面線而形成的該第二剖視圖視之，該補償摻雜區於該通道長度方向上，自該上表面開始沿著該垂直方向而向下計算所具有的深度，不深於該井區自該垂直方向而向下計算所具有的深度； 藉此，於與該絕緣結構凹陷區鄰接之部分該元件區，於導通操作中，相對於其他元件區，不提早產生反轉層而導通，以改善該金屬氧化物半導體元件的臨界電壓下滑現象。
  6. 如申請專利範圍第5項所述之金屬氧化物半導體元件的臨界電壓下滑改善方法，其中，該補償摻雜區中之第一導電型雜質濃度大於該井區中之第一導電型雜質濃度。
  7. 如申請專利範圍第5項所述之金屬氧化物半導體元件的臨界電壓下滑改善方法，其中，該絕緣結構包括一淺溝槽絕緣(shallow trench isolation, STI)結構。
  8. 如申請專利範圍第5項所述之金屬氧化物半導體元件的臨界電壓下滑改善方法，其中，由一上視圖視之，該補償摻雜區完全覆蓋該元件區與該絕緣結構在該通道長度方向上的接面。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI619248B (zh) * 2017-01-04 2018-03-21 立錡科技股份有限公司 具有凹槽結構的金屬氧化半導體元件及其製造方法
US10510855B2 (en) 2017-11-14 2019-12-17 Taiwan Semiconductor Manufacturing Co., Ltd. Transistor layout to reduce kink effect
DE102018114750A1 (de) 2017-11-14 2019-05-16 Taiwan Semiconductor Manufacturing Co., Ltd. Transistor-layout zum reduzieren des kink-effekts
US10468410B2 (en) 2017-11-15 2019-11-05 Taiwan Semiconductor Manufacturing Co., Ltd. Metal gate modulation to improve kink effect
US11239313B2 (en) * 2018-10-30 2022-02-01 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated chip and method of forming thereof

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5059550A (en) * 1988-10-25 1991-10-22 Sharp Kabushiki Kaisha Method of forming an element isolating portion in a semiconductor device
US5275965A (en) * 1992-11-25 1994-01-04 Micron Semiconductor, Inc. Trench isolation using gated sidewalls
EP0685882A1 (en) * 1994-05-31 1995-12-06 STMicroelectronics Limited Semiconductor device incorporating an isolation trench and manufacture thereof
US5994202A (en) * 1997-01-23 1999-11-30 International Business Machines Corporation Threshold voltage tailoring of the corner of a MOSFET device
TW201011859A (en) * 2008-09-08 2010-03-16 Semiconductor Components Ind Semiconductor trench structure having a sealing plug and method

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001085511A (ja) * 1999-09-14 2001-03-30 Toshiba Corp 素子分離方法
US9093517B2 (en) * 2012-05-25 2015-07-28 Microsemi SoC Corporation TID hardened and single event transient single event latchup resistant MOS transistors and fabrication process
KR102087438B1 (ko) * 2013-12-17 2020-04-16 에스케이하이닉스 주식회사 작은 옵셋을 갖는 모스 트랜지스터 및 그 제조방법과, 이를 이용한 전자소자

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5059550A (en) * 1988-10-25 1991-10-22 Sharp Kabushiki Kaisha Method of forming an element isolating portion in a semiconductor device
US5275965A (en) * 1992-11-25 1994-01-04 Micron Semiconductor, Inc. Trench isolation using gated sidewalls
EP0685882A1 (en) * 1994-05-31 1995-12-06 STMicroelectronics Limited Semiconductor device incorporating an isolation trench and manufacture thereof
US5994202A (en) * 1997-01-23 1999-11-30 International Business Machines Corporation Threshold voltage tailoring of the corner of a MOSFET device
US6084276A (en) * 1997-01-23 2000-07-04 International Business Machines Corporation Threshold voltage tailoring of corner of MOSFET device
TW201011859A (en) * 2008-09-08 2010-03-16 Semiconductor Components Ind Semiconductor trench structure having a sealing plug and method

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