[go: up one dir, main page]

TWI611471B - 半導體裝置結構及其製造方法 - Google Patents

半導體裝置結構及其製造方法 Download PDF

Info

Publication number
TWI611471B
TWI611471B TW105120134A TW105120134A TWI611471B TW I611471 B TWI611471 B TW I611471B TW 105120134 A TW105120134 A TW 105120134A TW 105120134 A TW105120134 A TW 105120134A TW I611471 B TWI611471 B TW I611471B
Authority
TW
Taiwan
Prior art keywords
layer
dielectric layer
hydrogen
gate
semiconductor device
Prior art date
Application number
TW105120134A
Other languages
English (en)
Other versions
TW201703125A (zh
Inventor
巫柏奇
張家瑋
李榮瑞
張雅嵐
趙益承
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW201703125A publication Critical patent/TW201703125A/zh
Application granted granted Critical
Publication of TWI611471B publication Critical patent/TWI611471B/zh

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/024—Manufacture or treatment of FETs having insulated gates [IGFET] of fin field-effect transistors [FinFET]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/62—Fin field-effect transistors [FinFET]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/113—Isolations within a component, i.e. internal isolations
    • H10D62/115—Dielectric isolations, e.g. air gaps
    • H10D62/116—Dielectric isolations, e.g. air gaps adjoining the input or output regions of field-effect devices, e.g. adjoining source or drain regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/01—Manufacture or treatment
    • H10D64/017—Manufacture or treatment using dummy gates in processes wherein at least parts of the final gates are self-aligned to the dummy gates, i.e. replacement gate processes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
    • H10D64/311—Gate electrodes for field-effect devices
    • H10D64/411—Gate electrodes for field-effect devices for FETs
    • H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
    • H10D64/512—Disposition of the gate electrodes, e.g. buried gates
    • H10D64/513—Disposition of the gate electrodes, e.g. buried gates within recesses in the substrate, e.g. trench gates, groove gates or buried gates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
    • H10D84/0172—Manufacturing their gate conductors
    • H10D84/0177—Manufacturing their gate conductors the gate conductors having different materials or different implants
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/02—Manufacture or treatment characterised by using material-based technologies
    • H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
    • H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe

Landscapes

  • Engineering & Computer Science (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Plasma & Fusion (AREA)
  • Inorganic Chemistry (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

本揭示提供半導體裝置結構的製造方法，其包含形成介電層於基底上，介電層具有穿過介電層的溝槽；上述方法包含形成閘極堆疊於溝槽內；上述方法包含在閘極堆疊上實施含氫電漿製程；上述方法包含移除閘極堆疊的頂部以形成被閘極堆疊和介電層圍繞的第一凹陷；上述方法包含形成覆蓋層於第一凹陷內以填充第一凹陷。

Description

半導體裝置結構及其製造方法
本發明係有關於半導體裝置結構及其製造方法，特別係有關於在閘極堆疊上實施一道含氫電漿製程的半導體裝置結構及其製造方法。
半導體積體電路(IC)歷經快速的成長，IC材料及設計上的進步製造出許多世代的積體電路。每一世代比起之前的世代具有更小及更複雜的電路。然而，這些進步使IC製程及製造日益複雜。
IC演變過程中，功能密度(即，單位晶片面積內互相連接的裝置數目)逐漸增加而幾何尺寸(即，用一製造製程能產生的最小的元件(或線))逐漸減小。此按比例縮小的製程藉由增加生產效率及降低相關的成本以提供利益。
然而，由於特徵部件尺寸持續減小，製程也持續變得更難以實施。因此，在越來越小的尺寸下形成可靠的半導體裝置是一大挑戰。
本揭露的一些實施例提供半導體裝置結構的製造方法，其包含形成介電層於基底上，其中介電層具有溝槽穿過 介電層；形成閘極堆疊於溝槽內；在閘極堆疊上實施含氫電漿製程；移除閘極堆疊的一頂部以形成被閘極堆疊和介電層圍繞的第一凹陷；以及形成覆蓋層於第一凹陷內。
本揭露的另一些實施例提供半導體裝置結構的製造方法，其包含形成介電層於基底上，其中介電層具有溝槽穿過介電層；形成閘極堆疊於溝槽內，其中閘極堆疊具有孔隙；在閘極堆疊上實施含氫電漿製程以移除位於閘極堆疊上和孔隙內的碳的餘留物；移除閘極堆疊的頂部以形成被閘極堆疊和介電層圍繞的第一凹陷；以及形成覆蓋層於第一凹陷內以填充第一凹陷和孔隙。
本揭露的另一些實施例提供半導體裝置結構，其包含基底；介電層設置於基底上，其中介電層具有溝槽穿過介電層；閘極堆疊設置於溝槽內，其中凹陷被閘極堆疊和介電層圍繞；以及覆蓋層設置於凹陷內，其中閘極堆疊具有鄰近於覆蓋層的第一含氫部分。
100‧‧‧半導體裝置結構
110‧‧‧基底
112‧‧‧鰭結構
114‧‧‧重摻雜區
120‧‧‧隔離層
130‧‧‧虛置閘極介電層
140‧‧‧虛置閘極
142、162、172、182、192、214、222‧‧‧上表面
150‧‧‧間隙物
150a‧‧‧間隙物層
152‧‧‧凹陷
154、164、174、184、194、216‧‧‧上部
160‧‧‧蝕刻停止層
170‧‧‧介電層
180‧‧‧閘極介電層
190‧‧‧功函數層
210‧‧‧閘極電極層
212‧‧‧孔隙
212a‧‧‧開口
220‧‧‧覆蓋層
B1‧‧‧底面
D1、D2、D3‧‧‧深度
G1、G2‧‧‧閘極堆疊
H‧‧‧氫原子
I-I’‧‧‧線段
L‧‧‧下部
P‧‧‧含氫電漿製程
R‧‧‧餘留物
S1‧‧‧內壁
T1、T2‧‧‧溝槽
TH1、TH2‧‧‧厚度
U‧‧‧含氫部分
W1、W2‧‧‧寬度
本揭露的各種樣態最好的理解方式為閱讀以下說明書的詳說明並配合所附圖式。應該注意的是，本揭露的各種不同特徵部件並未依據工業標準作業的尺寸而繪製。事實上，為使說明書能清楚敘述，各種不同特徵部件的尺寸可以任意放大或縮小。
第1A圖顯示根據一些實施例中，半導體裝置結構之透視圖。
第1B圖顯示根據一些實施例中，第1A圖所示的半導體裝 置結構之俯視圖。
第2A-2N圖顯示根據一些實施例中，形成半導體裝置結構之製程各種階段的剖面示意圖。
第3圖顯示根據一些實施例中，第2N圖所示的半導體裝置結構之透視圖。
第4圖顯示根據一些實施例中，半導體裝置結構之剖面示意圖。
要瞭解的是本說明書以下的揭露內容提供許多不同的實施例或範例，以實施本發明的不同特徵部件。而本說明書以下的揭露內容是敘述各個構件及其排列方式的特定範例，以求簡化發明的說明。當然，這些特定的範例並非用以限定本發明。例如，若是本說明書以下的揭露內容敘述了將一第一特徵部件形成於一第二特徵部件之上或上方，即表示其包含了所形成的上述第一特徵部件與上述第二特徵部件是直接接觸的實施例，亦包含了尚可將附加的特徵部件形成於上述第一特徵部件與上述第二特徵部件之間，而使上述第一特徵部件與上述第二特徵部件可能未直接接觸的實施例。另外，本發明的說明中不同範例可能使用重複的參考符號及/或用字。這些重複符號或用字係為了簡化與清晰的目的，並非用以限定各個實施例及/或所述外觀結構之間的關係。
再者，為了方便描述圖式中一元件或特徵部件與另一(複數)元件或(複數)特徵部件的關係，可使用空間相關用語，例如“在。。。之下”、“下方”、“下部”、“上方”、“上部” 及類似的用語。除了圖式所繪示的方位之外，空間相關用語涵蓋使用或操作中的裝置的不同方位。例如，若翻轉圖式中的裝置，描述為位於其他元件或特徵部件“下方”或“在。。。之下”的元件，將定位為位於其他元件或特徵部件“上方”。因此，範例的用語“下方”可涵蓋上方及下方的方位。所述裝置也可被另外定位(例如，旋轉90度或者位於其他方位)，並對應地解讀所使用的空間相關用語的描述。
第1A圖顯示根據一些實施例中，半導體裝置結構100之透視圖，第1B圖顯示根據一些實施例中，第1A圖所示的半導體裝置結構100之俯視圖，第2A圖顯示根據一些實施例中，第1B圖所示的半導體裝置結構100沿著線段I-I’之剖面示意圖。
在一些實施例中，如第1A、1B及2A圖所示，提供基底110，基底110包含半導體晶圓(例如矽晶圓)或半導體晶圓的一部分。在一些實施例中，基底110由元素半導體材料，包含矽或鍺的單晶、多晶或非晶結構製成。
在其他實施例中，基底110由化合物半導體製成，例如碳化矽(silicon carbide)、砷化鎵(gallium phosphide)、磷化鎵(gallium phosphide)、磷化銦(indium phosphide)、砷化銦(indium arsenide)，合金半導體，例如矽鍺(SiGe)或磷砷鎵(GaAsP)或前述之組合製成。基底110也包含多層半導體、絕緣層上覆半導體(semiconductor on insulator,SOI)(例如絕緣上覆矽或鍺)，或其組合。
此外，基底110可包含例如為摻雜區、層間介電 層(interlayer dielectric,ILD)及/或導電特徵部件之結構。再者，基底110更可包含一或多個材料層，例如，材料層包含矽層、介電層及/或摻雜的多晶矽層。
在一些實施例中，如第1A、1B及2A圖所示，基底110具有鰭結構112。在一些實施例中，鰭結構112藉由圖案化基底110來形成。例如，形成鰭結構112包含形成位於基底110上之具有開口的圖案化光阻層(未繪示)；實施蝕刻製程透過開口來移除基底110的一部分；以及移除圖案化光阻層。蝕刻製程包含活性離子蝕刻(reactive ion etch,RIE)或其他適合的製程。
在一些實施例中，如第1A、1B及2A圖所示，隔離層120形成於基底110上且鄰近於鰭結構112。在一些實施例中，隔離層120包含絕緣材料，絕緣材料包含氧化矽、氮化矽、氮氧化矽、其他適合的材料或其組合。
在一些實施例中，形成隔離層120包含形成隔離材料層(未繪示)於基底110上；以及在隔離材料層上實施回蝕刻(etching back)製程以露出鰭結構112的頂部。在一些實施例中，回蝕刻製程包含乾蝕刻製程。
在一些實施例中，如第1A、1B及2A圖所示，虛置(dummy)閘極介電層130形成於鰭結構112上。在一些實施例中，虛置閘極介電層130由氧化矽形成。在一些實施例中，虛置閘極140形成於虛置閘極介電層130上。在一些實施例中，虛置閘極140由多晶矽形成。
在一些實施例中，形成虛置閘極介電層130和虛 置閘極140包含沉積虛置閘極介電材料層(未繪示)於隔離層120和鰭結構112上；沉積虛置閘極材料層(未繪示)於虛置閘極介電材料層上；及藉由微影製程和蝕刻製程來圖案化虛置閘極材料層和虛置閘極介電材料層。
在一些實施例中，利用化學氣相沉積製程(CVD製程)沉積虛置閘極介電材料層。在一些實施例中，利用化學氣相沉積製程沉積虛置閘極材料層。
第2A-2N圖顯示根據一些實施例，形成半導體裝置結構100之製程的各種階段的剖面示意圖。第3圖顯示根據一.些實施例，第2N圖所示的半導體裝置結構100之透視圖。
在一些實施例中，如第2B圖所示，在第2A圖的階段後，間隙物層150a沉積於隔離層120上以覆蓋虛置閘極介電層130和虛置閘極140。間隙物層150a包含絕緣材料，例如氧化矽或氮化矽。在一些實施例中，間隙物層150a由化學氣相沉積製程形成。
在一些實施例中，如第2B及2C圖所示，實施非等向性蝕刻製程以移除間隙物層150a的一部分。在一些實施例中，餘留在虛置閘極140和虛置閘極介電層130的側壁上的間隙物層150a形成間隙物150。
在一些實施例中，間隙物150的設置係用來電性隔離後來形成的閘極與其他的裝置，且用來在後續的離子佈植製程中作為遮罩。在一些實施例中，非等向性蝕刻製程包含乾蝕刻製程。
在一些實施例中，如第2C圖所示，重摻雜區114 形成在鰭結構112內。在一些實施例中，重摻雜區114形成在虛置閘極140和間隙物150所露出的鰭結構112內。
在一些實施例中，重摻雜區114係使用離子佈植製程來形成。在一些實施例中，離子佈植製程利用虛置閘極140和間隙物150作為離子佈植遮罩。在一些實施例中，實施離子佈植製程以將p型摻雜質(例如，硼)或n-型摻雜質(例如，磷)植入鰭結構112。
在一些實施例，相鄰的兩個重摻雜區114係為重摻雜源極區及重摻雜汲極區。在一些實施例中，重摻雜區114位於虛置閘極140的相對兩側。
然後，根據一些實施例，一些實施例(未繪示)的應力源(stressors)藉由適合的製程形成在重摻雜區114裡。適合的製程包含例如，用來移除部分的鰭結構112的蝕刻製程及選擇性磊晶成長(selective epitaxial growth,SEG)製程。取決於最終的FinFET裝置所需的型態，形成對通道區施予壓縮應力的應力源(例如SiGe應力源)或對通道區施予伸張應力的應力源(例如SiC應力源)。
在一些實施例中，如第2C圖所示，蝕刻停止層160形成在基底110上以覆蓋重摻雜區114。在一些實施例中，蝕刻停止層160更覆蓋虛置閘極140、間隙物150及隔離層120。在一些實施例中，蝕刻停止層160包含介電材料。在一些實施例中，蝕刻停止層160包含氮化矽。
在一些實施例中，如第2D圖所示，介電層170沉積於蝕刻停止層160上。在一些實施例中，介電層170覆蓋隔 離層120、鰭結構112、虛置閘極140及間隙物150。
在一些實施例中，介電層170包含氧化矽、氮氧化矽、硼矽玻璃(borosilicate glass,BSG)、磷矽玻璃(phosphoric silicate glass,PSG)、硼磷矽玻璃(borophosphosilicate glass,BPSG)、氟矽玻璃(fluorinated silicate glass,FSG)、低介電(low-k)材料、孔洞介電材料或其組合。在一些實施例中，使用CVD製程、HDPCVD製程、旋轉塗佈(spin-on)製程、濺鍍製程或其組合來沉積介電層170。
然後，在一些實施例中，如第2E圖所示，在介電層170上實施平坦化製程直到虛置閘極140的上表面142露出。在一些實施例中，平坦化製程包含化學機械研磨(CMP)製程。實施平坦化製程後，介電層170具有大抵平坦的表面，有利於後續的製程步驟的實施。
在一些實施例中，如第2F圖所示，虛置閘極140被移除。在一些實施例中，用來移除虛置閘極140的移除製程包含濕蝕刻製程、乾蝕刻製程或其組合。在一些實施例中，虛置閘極介電層130也被移除。
在一些實施例中，虛置閘極140和虛置閘極介電層130被移除後，形成溝槽T1於間隙物150之間。在一些實施例中，溝槽T1露出部分的鰭結構112。在一些實施例中，溝槽T1具有寬度W1介於約10-35nm的範圍間。在一些實施例中，寬度W1介於約15-35nm的範圍間。
在一些實施例中，如第2G圖所示，閘極介電層180形成於溝槽T1的底面B1上。在一些實施例中，閘極介電層 180更形成在溝槽T1的內壁S1、介電層170的上表面172及間隙物150之上。
閘極介電層180包含介電材料，例如高介電常數(high-k)材料。高介電常數材料包含氧化鉿(hafnium oxide,HfO2)、氧化矽鉿(hafnium silicon oxide,HfSiO)、氮氧化矽鉿(hafnium silicon oxynitride,HfSiON)、氧化鉿鉭(hafnium tantalum oxide,HfTaO)、氧化鉿鈦(hafnium titanium oxide,HfTiO)、氧化鉿鋯(hafnium zirconium oxide,HfZrO)、其他適合的高介電常數介電材料或其組合。
在一些實施例中，高介電常數材料由金屬氧化物、金屬氮化物、金屬矽化物、過渡金屬氧化物、過渡金屬氮化物、過渡金屬矽化物、金屬的氮氧化物、氧化鋁、氧化鉿-氧化鋁(hafnium dioxide-alumina,HfO2-Al2O3)合金、其他適合的材料或其組合製成。
在一些實施例中，閘極介電層180由任意適合的製程，例如原子層沉積(ALD)、化學氣相沉積(CVD)、物理氣相沉積(PVD)、濺鍍、電鍍、其他適合的製程或其組合來沉積。在一些實施例中，閘極介電層180需要更進一步退火。
在閘極介電層180形成前，可形成中間介電層(未繪示)在鰭結構112上。中間介電層包含適合的介電材料、例如氧化矽、矽化鉿、氮氧化矽或其組合。
在一些實施例中，如第2G圖所示，功函數層190沉積於閘極介電層180上。功函數層190提供給電晶體所需的功函數以提升裝置的效能，包含改善臨界電壓(threshold voltage)。
在形成N型鰭式場效電晶體(FinFET)的實施例中，功函數層190可為能提供此裝置適合的功函數值，例如等於或小於約4.5eV的n-型金屬。在一些實施例中，n-型金屬包含金屬、金屬碳化物、金屬氮化物或其組合。例如，n-型金屬由鉭、氮化鉭(tantalum nitride)或其組合製成。
另一方面，在形成P型FinFET的實施例中，功函數層190可為能提供此裝置適合的功函數值，例如等於或大於約4.8eV的p-型金屬。在一些實施例中，p型金屬包含金屬、金屬碳化物、金屬氮化物、其他適合的材料或其組合。
例如，p型金屬由鈦、氮化鈦、其他適合的材料或其組合形成。在一些實施例中，功函數層190包含鋁、鈦或其組合。在一些實施例中，功函數層190利用PVD製程、CVD製程、ALD製程、電鍍製程、其他適合的方法或其組合來沉積。
在一些實施例中，如第2H圖所示，閘極電極層210(也稱為金屬閘極電極層)沉積於功函數層190上以填充溝槽T1。在一些實施例中，閘極電極層210在溝槽T1裡具有孔隙212。在一些實施例中，孔隙212為密閉的孔隙。在一些實施例中，閘極電極層210包含適合的金屬材料，例如鋁、鎢、金、鉑、鈷、其他適合的金屬、上述之合金或其組合。
在一些實施例中，沉積製程包含原子層沉積(ALD)製程及化學氣相沉積沉積(CVD)製程。在其他實施例中，閘極電極層210利用PVD製程、電鍍製程、類似的製程或其組合來沉積。
在一些實施例中，如第2I圖所示，位於溝槽T1外的閘極電極層210、功函數層190及閘極介電層180被移除。在一些實施例中，餘留在溝槽T1內的閘極電極層210和功函數層190一起形成閘極堆疊G1。
在一些實施例中，藉由移除製程打開孔隙212。在一些實施例中，移除製程包含實施平坦化製程。在一些實施例中，平坦化製程包含化學機械研磨(CMP)製程。
在一些實施例中，平坦化製程後，來自平坦化製程的餘留物R形成於閘極電極層210、功函數層190、閘極介電層180、蝕刻停止層160及介電層170的上表面214、192、182、162及172。在一些實施例中，餘留物R由閘極電極層210、功函數層190、閘極介電層180及用於平坦化製程中的研磨漿料形成。
在一些實施例中，餘留物R包含閘極電極層210、功函數層190、閘極介電層180及研磨漿料的材料。在一些實施例中，研磨漿料包含碳，例如聚合物材料。在一些實施例中，餘留物R包含鎢、鋁、金、鉑、鈷及/或碳(來自研磨漿料)。
在一些實施例中，一部分的餘留物R係位於孔隙212內。在一些實施例中，一部分的餘留物R擴散進入閘極電極層210和功函數層190。因為金屬與碳之間的高蝕刻選擇比，碳的餘留物R會阻礙後續對閘極電極層210和功函數層190實施的蝕刻製程。
在一些實施例中，如第2J圖所示，實施清潔製程以移除餘留物R以及閘極電極層210、功函數層190和閘極介 電層180的頂部。在一些實施例中，清潔製程後，凹陷152形成在間隙物150與閘極堆疊G1之間。在一些實施例中，凹陷152被間隙物150(或介電層170)和閘極堆疊G1圍繞。在一些實施例中，凹陷152與孔隙212連接。
在一些實施例中，清潔製程移除上表面214、192、182、162及172上的餘留物R和孔隙212內的餘留物R。因此，在一些實施例中，清潔製程有助於後續實施用來移除閘極電極層210和功函數層190內的餘留物R的移除製程。清潔製程後，餘留物R擴散至閘極電極層210及功函數層190，及/或可能殘留孔隙212內的一部分的餘留物R。
因為清潔製程移除閘極電極層210的頂部，清潔製程可擴大孔隙212的開口212a及減少孔隙212的深度D3。因此，在一些實施例中，清潔製程有助於後續實施用來移除孔隙212內的餘留物R的移除製程。
在一些實施例中，凹陷152具有深度D1介於約5-30nm的範圍間。在一些實施例中，深度D1與溝槽T1的深度D2的比值介於約0.08-0.5的範圍間。如果比值(D1/D2)小於0.08，用來移除孔隙212內的餘留物R的孔隙212的開口212a可能太小。如果比值(D1/D2)大於0.5，閘極堆疊G1的厚度可能太小而不足以實施後續製程。
在一些實施例中，清潔製程包含回蝕刻製程。在一些實施例中，回蝕刻製程包含乾蝕刻製程。在一些實施例中，乾蝕刻製程包含電漿蝕刻製程。在一些實施例中，電漿蝕刻製程利用包含氟及/或氯的製程氣體。
在一些實施例中，如第2K圖所示，對閘極電極層210、功函數層190、閘極介電層180、間隙物150、蝕刻停止層160及介電層170實施含氫電漿製程P。在一些實施例中，含氫電漿製程P利用包含H2的製程氣體。
因此，在一些實施例中，含氫電漿製程P後，閘極電極層210、功函數層190、閘極介電層180、間隙物150、蝕刻停止層160及介電層170的上部216、194、184、154、164及174被植入氫原子H。在一些實施例中，上部216、194、184、154、164及174也被稱為閘極電極層210、功函數層190、閘極介電層180、間隙物150、蝕刻停止層160及介電層170的含氫部分216、194、184、154、164及174。
在一些實施例中，製程氣體更包含N2。因此，在一些實施例中，含氫電漿製程P後，含氫部分216、194、184、154、164及174更被植入氮原子。
在一些實施例中，在含氫電漿製程P中，氫原子H滲透至閘極電極層210及功函數層190且被植入孔隙212。因此，氫原子H與閘極電極層210、功函數層190及孔隙212內碳的餘留物R反應，將碳的餘留物R揮發成氣態的碳氫化合物(例如CH4)。
結果，在一些實施例中，孔隙212、閘極電極層210及功函數層190內的碳的餘留物R藉由含氫電漿製程P而減少。因此，含氫電漿製程P有助於後續實施在閘極電極層210及功函數層190的蝕刻製程。
再者，由於第2J圖的清潔製程利用包含氯的製程 氣體，氯原子(未繪示)可在閘極電極層210及功函數層190內。氫原子H與氯原子反應，將氯原子揮發成氣態的氯化合物(例如HCl)，減少氯原子在閘極電極層210及功函數層190內造成的缺陷。因此，在一些實施例中，含氫電漿製程P改善閘極電極層210及功函數層190的電性及可靠度。
在一些實施例中，含氫電漿製程P在製程溫度介於約200℃-400℃的範圍間實施。若製程溫度範圍低於200℃，氫原子H無法將碳的餘留物R揮發成氣態的碳氫化合物。若製程溫度範圍高於400℃，製程溫度會影響(或損傷)半導體裝置結構100的層。
在一些實施例中，如第2L圖所示，溝槽T1內的閘極介電層180、功函數層190及閘極電極層210的頂部被移除。在一些實施例中，閘極堆疊G1具有厚度TH1。
在一些實施例中，閘極電極層210及功函數層190的含氫部分216及194一起形成閘極堆疊G1的含氫部分U。在一些實施例中，含氫部分U具有厚度TH2。在一些實施例中，厚度TH2與厚度TH1的比值介於約0.3-0.5的範圍間。
在一些實施例中，含氫部分U內氫原子H的第一濃度大於閘極堆疊G1下部L內氫原子H的第二濃度。在一些實施例中，第一濃度與第二濃度的比值介於約2-100的範圍間。
在一些實施例中，移除製程包含蝕刻製程。在一些實施例中，蝕刻製程包含非等向性蝕刻製程，例如乾蝕刻製程。在一些實施例中，乾蝕刻製程包含電漿蝕刻製程。在一些實施例中，電漿蝕刻製程利用包含氟及/或氯的製程氣體。
在一些實施例中，由於清潔製程移除餘留物R(如第2J圖所示)，因此清潔製程改善了第2L圖的移除製程的良率。由於閘極堆疊G1內碳的餘留物R藉由含氫電漿製程P(如第2K圖所示)來移除，含氫電漿製程P可改善閘極堆疊G1的電性及第2L圖的功函數層190及/或閘極電極層210的蝕刻。
在一些實施例中，如第2M圖所示，覆蓋層220形成在閘極堆疊G1上以填充凹陷152及孔隙212。在一些實施例中，覆蓋層220覆蓋閘極堆疊G1、間隙物150、蝕刻停止層160及介電層170。在一些實施例中，覆蓋層220包含絕緣材料。
在一些實施例中，覆蓋層220與介電層170由不同的材料形成。在一些實施例中，覆蓋層220包含氮化矽。覆蓋層220由CVD製程、PVD製程或其他適合的製程來形成。在一些實施例中，覆蓋層220的設置係用來防止接觸與閘極堆疊G1產生短路。
在一些實施例中，如第2N及3圖所示，凹陷152外的覆蓋層220被移除。在一些實施例中，移除製程包含實施平坦化製程。在一些實施例中，平坦化製程包含化學機械研磨(CMP)製程。在一些實施例中，平坦化製程後，覆蓋層220的上表面222、蝕刻停止層160的上表面162及介電層170的上表面172彼此對齊。
在一些實施例中，閘極堆疊G1的含氫部分U係在覆蓋層220下且與其相鄰。在一些實施例中，含氫部分U位於下部L與覆蓋層220間。在一些實施例中，孔隙212位於含氫 部分U內。在一些實施例中，覆蓋層220填入孔隙212。在一些實施例中，介電層170的含氫部分174圍繞覆蓋層220。在一些實施例中，含氫部分U及174兩者都含有氮原子及氫原子。
在一些實施例中，閘極堆疊G1含有的碳少於10莫爾百分比(mol%)。在一些實施例中，閘極堆疊G1含有的碳介於約0.01-9莫爾百分比。若閘極堆疊G1含有的碳大於10莫爾百分比，閘極堆疊G1的電性可能會受到負面的影響。
在一些實施例中，閘極堆疊G1含有的氯少於2莫爾百分比。在一些實施例中，閘極堆疊G1含有的氯約0.01-1.5莫爾百分比。若閘極堆疊G1含有的氯大於2莫爾百分比，閘極堆疊G1的電性可能會受到負面的影響。
第4圖顯示根據一些實施例，半導體裝置結構之剖面示意圖。第1A-3圖的方法可在基底110上形成多於一個的閘極堆疊。例如，在一些實施例中，如第4圖所示，形成閘極堆疊G2與閘極堆疊G1相鄰。
在一些實施例中，間隙物150圍繞閘極堆疊G2。在一些實施例中，閘極介電層180形成在閘極堆疊G2與基底110之間且位於閘極堆疊G2與間隙物150之間。在一些實施例中，蝕刻停止層160覆蓋間隙物150。在一些實施例中，溝槽T2形成在間隙物150之間，且閘極堆疊G2位於溝槽T2內。在一些實施例中，溝槽T2的寬度W2大於溝槽T1的寬度W1。在一些實施例中，寬度W2與寬度W1的差值範圍介於約2nm-10nm之間。
清潔製程及含氫電漿製程減少碳的餘留物，避免 碳的餘留物阻塞窄的溝槽T1且阻礙實施在閘極堆疊G1的蝕刻製程。因此，在一些實施例中，第2L圖的移除製程在第4圖的窄溝槽T1與寬溝槽T2內，移除了大抵相等的閘極介電層180、功函數層190及閘極電極層210的頂部。結果，在窄的溝槽T1裡的覆蓋層220具有足夠的厚度來防止接觸與閘極堆疊G1發生短路。
在一些實施例中，提供半導體裝置結構及其形成方法。用來形成閘極堆疊的平坦化製程後，上述方法(用來形成半導體裝置結構)實施清潔製程來移除平坦化製程造成的餘留物，且移除閘極堆疊的頂部。清潔製程可擴大形成在閘極堆疊內的孔隙的開口且減少孔隙的深度，以利於在後續製程中移除孔隙內的餘留物。
之後，上述方法實施含氫電漿製程來將碳的餘留物揮發成氣態的碳氫化合物，以減少碳的餘留物，特別是孔隙和閘極堆疊內的餘留物。因此，含氫電漿製程有助於後續實施在閘極堆疊上的蝕刻製程。
本揭露的一些實施例提供半導體裝置結構的製造方法，其包含形成介電層於基底上，其中介電層具有溝槽穿過介電層；形成閘極堆疊於溝槽內；在閘極堆疊上實施含氫電漿製程；移除閘極堆疊的一頂部以形成被閘極堆疊和介電層圍繞的第一凹陷；以及形成覆蓋層於第一凹陷內。
本揭露的另一些實施例提供半導體裝置結構的製造方法，其包含形成介電層於基底上，其中介電層具有溝槽穿過介電層；形成閘極堆疊於溝槽內，其中閘極堆疊具有孔隙； 在閘極堆疊上實施含氫電漿製程以移除位於閘極堆疊上和孔隙內的碳的餘留物；移除閘極堆疊的頂部以形成被閘極堆疊和介電層圍繞的第一凹陷；以及形成覆蓋層於第一凹陷內以填充第一凹陷和孔隙。
本揭露的另一些實施例提供半導體裝置結構，其包含基底；介電層設置於基底上，其中介電層具有溝槽穿過介電層；閘極堆疊設置於溝槽內，其中凹陷被閘極堆疊和介電層圍繞；以及覆蓋層設置於凹陷內，其中閘極堆疊具有鄰近於覆蓋層的第一含氫部分。
以上敘述許多實施例的特徵，使所屬技術領域中具有通常知識者能夠清楚理解以下的說明。所屬技術領域中具有通常知識者能夠理解其可利用本發明揭示內容作為基礎，以設計或更動其他製程及結構而完成相同於上述實施例的目的及/或達到相同於上述實施例的優點。所屬技術領域中具有通常知識者亦能夠理解不脫離本發明之精神和範圍的等效構造可在不脫離本發明之精神和範圍內作任意之更動、替代與潤飾。
100‧‧‧半導體裝置結構
110‧‧‧基底
112‧‧‧鰭結構
114‧‧‧重摻雜區
162、172、222‧‧‧上表面
150‧‧‧間隙物
152‧‧‧凹陷
174‧‧‧上部
160‧‧‧蝕刻停止層
170‧‧‧介電層
180‧‧‧閘極介電層
190‧‧‧功函數層
210‧‧‧閘極電極層
212‧‧‧孔隙
220‧‧‧覆蓋層
G1‧‧‧閘極堆疊
H‧‧‧氫原子
L‧‧‧下部
U‧‧‧含氫部分

Claims (12)

  1. 一種半導體裝置結構的製造方法，包括：形成一介電層於一基底上，其中該介電層具有一溝槽 穿過該介電層；形成一閘極堆疊於該溝槽內；在該閘極堆疊上實施一含氫電漿製程，其中該含氫電漿製程將氫原子植入該閘極堆疊的一閘極電極的一頂部；移除該閘極堆疊的一頂部以形成一被該介電層圍繞的第一凹陷；以及形成一覆蓋層於該第一凹陷內。
  2. 如申請專利範圍第1項所述之半導體裝置結構的製造方法，更包括：在該含氫電漿製程前，實施一清潔製程以移除該閘極堆疊的一部分，藉此形成一被該介電層圍繞的第二凹陷，其中該清潔製程包括一乾蝕刻製程。
  3. 如申請專利範圍第1項所述之半導體裝置結構的製造方法，其中形成該閘極堆疊包括：在該介電層上及該溝槽內形成一功函數層；在該功函數層上形成一閘極電極層；以及實施一平坦化製程以移除該溝槽外的該功函數層和該閘極電極層。
  4. 如申請專利範圍第1項所述之半導體裝置結構的製造方法，其中在該含氫電漿製程的期間，氫原子與位於該閘極堆疊上或該閘極堆疊內的碳的餘留物反應，使該餘留物揮 發成氣態的碳氫化合物。
  5. 如申請專利範圍第1項所述之半導體裝置結構的製造方法，其中該含氫電漿製程將氫原子植入該介電層的一上部。
  6. 如申請專利範圍第1項所述之半導體裝置結構的製造方法，其中該含氫電漿製程使用一製程氣體包括氮，且在該含氫電漿製程的期間，氮原子植入該閘極堆疊的一上部。
  7. 一種半導體裝置結構的製造方法，包括：形成一介電層於一基底上，其中該介電層具有一溝槽 穿過該介電層；形成一閘極堆疊於該溝槽內，其中該閘極堆疊具有一孔隙；在該閘極堆疊上實施一含氫電漿製程以移除位於該閘極堆疊上和該孔隙內的碳的餘留物；移除該閘極堆疊的一頂部以形成一被該介電層圍繞的第一凹陷；以及形成一覆蓋層於該第一凹陷內以填充該第一凹陷和該孔隙。
  8. 如申請專利範圍第7項所述之半導體裝置結構的製造方法，更包括：在該含氫電漿製程前，實施一清潔製程以移除該閘極堆疊的一部分，藉此形成一被該介電層圍繞的第二凹陷，其中該第二凹陷與該孔隙連接，且該清潔製程擴大該孔隙之一開口。
  9. 如申請專利範圍第7項所述之半導體裝置結構的製造方法，其中該含氫電漿製程將氫原子植入該閘極堆疊的一上 部，且該孔隙在該閘極堆疊的該上部內。
  10. 一種半導體裝置結構，包括：一基底；一介電層，設置於該基底上，其中該介電層具有一溝槽 穿過該介電層；一閘極堆疊，設置於該溝槽內，其中一凹陷被該介電層圍繞；以及一覆蓋層，設置於該凹陷內，其中該閘極堆疊的一閘極電極的一頂部具有一鄰近於該覆蓋層的第一含氫部分。
  11. 如申請專利範圍第10項所述之半導體裝置結構，其中該介電層具有一第二含氫部分圍繞該覆蓋層。
  12. 如申請專利範圍第10項所述之半導體裝置結構，其中該第一含氫部分具有一孔隙，且該覆蓋層填入該孔隙。
TW105120134A 2015-07-01 2016-06-27 半導體裝置結構及其製造方法 TWI611471B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201562187625P 2015-07-01 2015-07-01
US62/187,625 2015-07-01
US14/851,485 2015-09-11
US14/851,485 US9660084B2 (en) 2015-07-01 2015-09-11 Semiconductor device structure and method for forming the same

Publications (2)

Publication Number Publication Date
TW201703125A TW201703125A (zh) 2017-01-16
TWI611471B true TWI611471B (zh) 2018-01-11

Family

ID=57582422

Family Applications (1)

Application Number Title Priority Date Filing Date
TW105120134A TWI611471B (zh) 2015-07-01 2016-06-27 半導體裝置結構及其製造方法

Country Status (5)

Country Link
US (6) US9660084B2 (zh)
KR (1) KR101785807B1 (zh)
CN (1) CN106328540B (zh)
DE (1) DE102015116915B4 (zh)
TW (1) TWI611471B (zh)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9660084B2 (en) * 2015-07-01 2017-05-23 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device structure and method for forming the same
US10714621B2 (en) * 2016-12-14 2020-07-14 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method of forming doped channel thereof
US10522358B2 (en) * 2017-08-31 2019-12-31 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET device and methods of forming same
KR102295721B1 (ko) * 2017-09-08 2021-08-30 삼성전자주식회사 반도체 장치 및 그 제조 방법
US10847636B2 (en) * 2018-08-30 2020-11-24 Taiwan Semiconductor Manufacturing Company Ltd. Methods for forming semiconductor structure
US11588031B2 (en) * 2019-12-30 2023-02-21 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure for memory device and method for forming the same
US12446292B2 (en) * 2022-02-10 2025-10-14 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and methods of formation
US20240030301A1 (en) * 2022-07-21 2024-01-25 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structure and method for forming the same

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200933820A (en) * 2007-09-29 2009-08-01 Advanced Micro Devices Inc Method of forming high-k gate electrode structures after transistor fabrication
TW201413969A (zh) * 2012-09-06 2014-04-01 三星電子股份有限公司 半導體裝置及其製造方法

Family Cites Families (43)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1154451A (ja) * 1997-08-07 1999-02-26 Mitsubishi Electric Corp 半導体装置の製造方法および半導体装置
JP2002110966A (ja) * 2000-09-26 2002-04-12 Seiko Epson Corp 半導体装置の製造方法および半導体装置
US6586809B2 (en) * 2001-03-15 2003-07-01 Matsushita Electric Industrial Co., Ltd. Semiconductor device and method for fabricating the same
US6667246B2 (en) * 2001-12-04 2003-12-23 Matsushita Electric Industrial Co., Ltd. Wet-etching method and method for manufacturing semiconductor device
KR20060118620A (ko) * 2001-12-26 2006-11-23 동경 엘렉트론 주식회사 기판 처리 방법 및 반도체 장치의 제조 방법
US6677213B1 (en) * 2002-03-08 2004-01-13 Cypress Semiconductor Corp. SONOS structure including a deuterated oxide-silicon interface and method for making the same
JP2003332426A (ja) 2002-05-17 2003-11-21 Renesas Technology Corp 半導体装置の製造方法および半導体装置
JP2005093910A (ja) * 2003-09-19 2005-04-07 Toshiba Corp 半導体記憶装置とその製造方法
US7144783B2 (en) * 2004-04-30 2006-12-05 Intel Corporation Reducing gate dielectric material to form a metal gate electrode extension
US7087507B2 (en) * 2004-05-17 2006-08-08 Pdf Solutions, Inc. Implantation of deuterium in MOS and DRAM devices
JP5286664B2 (ja) * 2006-11-29 2013-09-11 富士通セミコンダクター株式会社 半導体装置の製造方法
US8394694B2 (en) * 2007-03-19 2013-03-12 Intel Corporation Reliability of high-K gate dielectric layers
US8536640B2 (en) * 2007-07-20 2013-09-17 Cypress Semiconductor Corporation Deuterated film encapsulation of nonvolatile charge trap memory device
KR101354661B1 (ko) * 2007-10-18 2014-01-24 삼성전자주식회사 반도체 소자의 제조 방법
US8088683B2 (en) * 2008-03-31 2012-01-03 Cypress Semiconductor Corporation Sequential deposition and anneal of a dielectic layer in a charge trapping memory device
US8871587B2 (en) * 2008-07-21 2014-10-28 Texas Instruments Incorporated Complementary stress memorization technique layer method
US8039381B2 (en) * 2008-09-12 2011-10-18 Taiwan Semiconductor Manufacturing Company, Ltd. Photoresist etch back method for gate last process
US7960802B2 (en) * 2008-11-21 2011-06-14 Texas Instruments Incorporated Methods to enhance effective work function of mid-gap metal by incorporating oxygen and hydrogen at a low thermal budget
US7763510B1 (en) * 2009-01-07 2010-07-27 Freescale Semiconductor, Inc. Method for PFET enhancement
US8609495B2 (en) 2010-04-08 2013-12-17 Taiwan Semiconductor Manufacturing Company, Ltd. Hybrid gate process for fabricating finfet device
CN102646590B (zh) * 2011-02-21 2015-05-13 中芯国际集成电路制造(上海)有限公司 Nmos晶体管的形成方法
US8431453B2 (en) * 2011-03-31 2013-04-30 Taiwan Semiconductor Manufacturing Company, Ltd. Plasma doping to reduce dielectric loss during removal of dummy layers in a gate structure
US9076889B2 (en) 2011-09-26 2015-07-07 Taiwan Semiconductor Manufacturing Company, Ltd. Replacement gate semiconductor device
WO2013046377A1 (ja) * 2011-09-28 2013-04-04 トヨタ自動車株式会社 半導体装置およびその製造方法
US8809139B2 (en) 2012-11-29 2014-08-19 Taiwan Semiconductor Manufacturing Company, Ltd. Fin-last FinFET and methods of forming same
US8835244B2 (en) 2013-02-21 2014-09-16 GlobalFoundries, Inc. Integrated circuits and methods for fabricating integrated circuits having metal gate electrodes
US9105497B2 (en) * 2013-09-04 2015-08-11 Globalfoundries Inc. Methods of forming gate structures for transistor devices for CMOS applications
US9059042B2 (en) * 2013-11-13 2015-06-16 Globalfoundries Inc. Methods of forming replacement gate structures and fins on FinFET devices and the resulting devices
US10854472B2 (en) * 2014-03-19 2020-12-01 Globalfoundries Inc. Method for forming a metal gate including de-oxidation of an oxidized surface of the metal gate utilizing a reducing agent
US9236258B2 (en) * 2014-04-23 2016-01-12 Globalfoundries Inc. Methods of forming gate structures for semiconductor devices using a replacement gate technique and the resulting devices
US9384985B2 (en) * 2014-07-18 2016-07-05 United Microelectronics Corp. Semiconductor structure including silicon and oxygen-containing metal layer and process thereof
KR102262887B1 (ko) * 2014-07-21 2021-06-08 삼성전자주식회사 반도체 장치 및 그 제조 방법
EP3183751A4 (en) * 2014-08-19 2018-03-28 Intel Corporation Mos antifuse with void-accelerated breakdown
KR102293862B1 (ko) * 2014-09-15 2021-08-25 삼성전자주식회사 반도체 소자의 제조 방법
US10134861B2 (en) * 2014-10-08 2018-11-20 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device structure and method for forming the same
US9502302B2 (en) * 2014-10-13 2016-11-22 Stmicroelectronics, Inc. Process for integrated circuit fabrication including a uniform depth tungsten recess technique
US9425103B2 (en) * 2014-12-04 2016-08-23 Globalfoundries Inc. Methods of using a metal protection layer to form replacement gate structures for semiconductor devices
US9379221B1 (en) * 2015-01-08 2016-06-28 International Business Machines Corporation Bottom-up metal gate formation on replacement metal gate finFET devices
US9685532B2 (en) * 2015-03-24 2017-06-20 International Business Machines Corporation Replacement metal gate structures
KR102342847B1 (ko) * 2015-04-17 2021-12-23 삼성전자주식회사 반도체 소자 및 그 제조 방법
US9660084B2 (en) * 2015-07-01 2017-05-23 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device structure and method for forming the same
US9613959B2 (en) * 2015-07-28 2017-04-04 Taiwan Semiconductor Manufacturing Co., Ltd. Method of forming metal gate to mitigate antenna defect
US20170345912A1 (en) * 2016-05-26 2017-11-30 Globalfoundries Inc. Methods of recessing a gate structure using oxidizing treatments during a recessing etch process

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200933820A (en) * 2007-09-29 2009-08-01 Advanced Micro Devices Inc Method of forming high-k gate electrode structures after transistor fabrication
TW201413969A (zh) * 2012-09-06 2014-04-01 三星電子股份有限公司 半導體裝置及其製造方法

Also Published As

Publication number Publication date
CN106328540A (zh) 2017-01-11
US20170005191A1 (en) 2017-01-05
CN106328540B (zh) 2019-09-06
US20230119022A1 (en) 2023-04-20
TW201703125A (zh) 2017-01-16
US20210013338A1 (en) 2021-01-14
US10269963B2 (en) 2019-04-23
US20170256640A1 (en) 2017-09-07
US20240372000A1 (en) 2024-11-07
US10790394B2 (en) 2020-09-29
DE102015116915B4 (de) 2022-01-20
KR101785807B1 (ko) 2017-10-16
US9660084B2 (en) 2017-05-23
US12100765B2 (en) 2024-09-24
KR20170004806A (ko) 2017-01-11
DE102015116915A1 (de) 2017-01-05
US11532748B2 (en) 2022-12-20
US20190252539A1 (en) 2019-08-15

Similar Documents

Publication Publication Date Title
TWI611471B (zh) 半導體裝置結構及其製造方法
US12136572B2 (en) Method for forming semiconductor device structure with gate and resulting structures
US20200395464A1 (en) Semiconductor device structure with work function layer and method for forming the same
US9214558B2 (en) Method of forming semiconductor device including silicide layers
TW202205449A (zh) 半導體裝置及其形成方法
US9865697B1 (en) Semiconductor device structure and method for forming the same
US11049945B2 (en) Semiconductor device structure and method for forming the same
CN106935542A (zh) 半导体元件及其制造方法
CN115863407A (zh) 形成半导体器件的方法和半导体结构
CN221668839U (zh) 半导体元件