TWI609374B - 記憶體裝置與其操作方法 - Google Patents
記憶體裝置與其操作方法 Download PDFInfo
- Publication number
- TWI609374B TWI609374B TW105107818A TW105107818A TWI609374B TW I609374 B TWI609374 B TW I609374B TW 105107818 A TW105107818 A TW 105107818A TW 105107818 A TW105107818 A TW 105107818A TW I609374 B TWI609374 B TW I609374B
- Authority
- TW
- Taiwan
- Prior art keywords
- memory cell
- programming
- memory
- current
- resistance value
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims description 18
- 230000000630 rising effect Effects 0.000 claims description 27
- 230000004044 response Effects 0.000 claims description 21
- 230000008859 change Effects 0.000 claims description 11
- 239000000463 material Substances 0.000 claims description 8
- 230000008569 process Effects 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 8
- 238000002156 mixing Methods 0.000 description 8
- 230000007704 transition Effects 0.000 description 8
- KDLHZDBZIXYQEI-UHFFFAOYSA-N Palladium Chemical compound [Pd] KDLHZDBZIXYQEI-UHFFFAOYSA-N 0.000 description 6
- 239000010949 copper Substances 0.000 description 4
- 239000010931 gold Substances 0.000 description 4
- 239000011669 selenium Substances 0.000 description 4
- 150000004770 chalcogenides Chemical class 0.000 description 3
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 2
- GYHNNYVSQQEPJS-UHFFFAOYSA-N Gallium Chemical compound [Ga] GYHNNYVSQQEPJS-UHFFFAOYSA-N 0.000 description 2
- BUGBHKTXTAQXES-UHFFFAOYSA-N Selenium Chemical compound [Se] BUGBHKTXTAQXES-UHFFFAOYSA-N 0.000 description 2
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 2
- NINIDFKCEFEMDL-UHFFFAOYSA-N Sulfur Chemical compound [S] NINIDFKCEFEMDL-UHFFFAOYSA-N 0.000 description 2
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 2
- 239000000956 alloy Substances 0.000 description 2
- 229910052787 antimony Inorganic materials 0.000 description 2
- WATWJIUSRGPENY-UHFFFAOYSA-N antimony atom Chemical compound [Sb] WATWJIUSRGPENY-UHFFFAOYSA-N 0.000 description 2
- 229910052797 bismuth Inorganic materials 0.000 description 2
- JCXGWMGPZLAOME-UHFFFAOYSA-N bismuth atom Chemical compound [Bi] JCXGWMGPZLAOME-UHFFFAOYSA-N 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 2
- 238000004891 communication Methods 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 229910052733 gallium Inorganic materials 0.000 description 2
- 229910052732 germanium Inorganic materials 0.000 description 2
- -1 germanium (Ge) Chemical class 0.000 description 2
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 2
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 2
- 229910052737 gold Inorganic materials 0.000 description 2
- 229910052738 indium Inorganic materials 0.000 description 2
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 description 2
- 238000012544 monitoring process Methods 0.000 description 2
- 229910052763 palladium Inorganic materials 0.000 description 2
- 239000012782 phase change material Substances 0.000 description 2
- 229910052711 selenium Inorganic materials 0.000 description 2
- 229910052709 silver Inorganic materials 0.000 description 2
- 239000004332 silver Substances 0.000 description 2
- 229910052717 sulfur Inorganic materials 0.000 description 2
- 239000011593 sulfur Substances 0.000 description 2
- 229910052714 tellurium Inorganic materials 0.000 description 2
- PORWMNRCUJJQNO-UHFFFAOYSA-N tellurium atom Chemical compound [Te] PORWMNRCUJJQNO-UHFFFAOYSA-N 0.000 description 2
- 238000004590 computer program Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000006698 induction Effects 0.000 description 1
- 229910052741 iridium Inorganic materials 0.000 description 1
- GKOZUEZYRPOHIO-UHFFFAOYSA-N iridium atom Chemical compound [Ir] GKOZUEZYRPOHIO-UHFFFAOYSA-N 0.000 description 1
- 230000006386 memory function Effects 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 239000003870 refractory metal Substances 0.000 description 1
- 238000012795 verification Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
- G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
- G11C13/0021—Auxiliary circuits
- G11C13/0069—Writing or programming circuits or methods
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
- G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
- G11C13/0004—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising amorphous/crystalline phase transition cells
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
- G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
- G11C13/0021—Auxiliary circuits
- G11C13/004—Reading or sensing circuits or methods
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
- G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
- G11C13/0021—Auxiliary circuits
- G11C13/0064—Verifying circuits or methods
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
- G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
- G11C13/0021—Auxiliary circuits
- G11C13/004—Reading or sensing circuits or methods
- G11C2013/0042—Read using differential sensing, e.g. bit line [BL] and bit line bar [BLB]
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
- G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
- G11C13/0021—Auxiliary circuits
- G11C13/004—Reading or sensing circuits or methods
- G11C2013/0054—Read is performed on a reference element, e.g. cell, and the reference sensed value is used to compare the sensed value of the selected cell
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
- G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
- G11C13/0021—Auxiliary circuits
- G11C13/0064—Verifying circuits or methods
- G11C2013/0066—Verify correct writing whilst writing is in progress, e.g. by detecting onset or cessation of current flow in cell and using the detector output to terminate writing
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
- G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
- G11C13/0021—Auxiliary circuits
- G11C13/0069—Writing or programming circuits or methods
- G11C2013/0071—Write using write potential applied to access device gate
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
- G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
- G11C13/0021—Auxiliary circuits
- G11C13/0069—Writing or programming circuits or methods
- G11C2013/0092—Write characterized by the shape, e.g. form, length, amplitude of the write pulse
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
- G11C2213/70—Resistive array aspects
- G11C2213/79—Array wherein the access device being a transistor
Landscapes
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Semiconductor Memories (AREA)
- Read Only Memory (AREA)
Description
本發明是有關於一種基於相轉換記憶體材料(例如硫族化合物(chalcogenide))及其他可編程電阻材料之記憶體裝置，及此種裝置之操作方法。
在可編程電阻記憶體陣列架構中，記憶胞包含串聯至可編程電阻記憶體元件之二極體或電晶體。二極體或電晶體作用如同存取裝置，使記憶胞可被選擇以進行編程或讀取操作，而未選記憶胞中的電流流動則被阻隔。
可編程電阻記憶體元件包含相轉換材料，此種材料的結晶(crystalline)相(低電阻性)及非結晶(amorphous)相(高電阻性)之間呈現電阻性高對比。相轉換材料可包含硫族化合物、及其他合金材料例如：鍺(Ge)、銻(Sb)、碲(Te)、鎵(Ga)、銦(In)、銀(Ag)、硒(Se)、鉈(TI)，鉍(Bi)、錫(Sn)、銅(Cu)、鈀(Pd)、鉛(Pb)、硫(S)、和金(Au)。在相轉換記憶體元件的正常操作中，流經相轉換記憶胞的電流脈衝可設定或重新設定相轉換記憶體元件的電阻相。為了重新設定記憶體元件為非結晶相，可使用具有高振幅
但短時間之電流脈衝。為了設定記憶體元件為結晶相，可使用具有中振幅但長時間之電流脈衝。為了讀取記憶體元件的狀態，低電壓可施加至被選記憶胞，以感測出電流。感測電流可具有至少兩電流位準，低電流位準用於高電阻值狀態，而高電流位準則用於低電阻值狀態。因此，可在設定、重新設定、或讀取被選記憶胞之電阻值狀態時，使用電流。
相轉換記憶體裝置中的記憶胞在編程操作期間經歷統計製程轉換，導致代表邏輯位準之電阻範圍的正規分布。相轉換記憶體陣列內的小部分記憶胞可落在正規分布外，且可被稱為尾位元(tail bit)。尾位元可影響相轉換記憶體裝置的可靠性，特別是多位階胞(multiple level cell,MLC)相轉換記憶體裝置，其中電阻值範圍相較於單位階胞(single-level cell,SLC)相轉換記憶體裝置有更緊密(closer)的電阻值範圍。
在設定操作期間，設定-驗證-設定操作是固定尾位元的方式，以將記憶體元件設定為結晶相。在設定-驗證-設定操作中，設定脈衝係施加至記憶體元件，接著驗證脈衝係施加至記憶體元件以驗證記憶體元件是否被設定在期望的電阻值範圍內。若否，另一設定脈衝係施加至記憶體元件，而此設定-驗證-設定操作係被重複直到記憶體元件係被設定在期望的電阻值範圍內。然而，此設定-驗證-設定操作可能影響記憶體裝置之編程效能，因為為了切換於記憶胞設定操作及驗證操作之間，必須改變記憶胞所耦接之位元線及字元線的偏壓設置。
需要能改善相轉換記憶體裝置之編程效能的技藝。
本案描述裝置及方法，以將記憶胞由第一電阻值狀態改變為第二電阻值狀態，不需要或需要較少的傳統設定-驗證-設定操作中的重複設定及驗證脈衝。在記憶胞的設定操作期間，編程電流的編程脈衝係施加至記憶胞，而送至設定操作的功率可回應於記憶胞內的監控電阻值而被控制(例如藉由調整編程電流脈衝的寬度)。
在本案中，“編程”可代表重新設定記憶胞內的記憶體元件為非結晶相的「重新設定操作」，也代表設定此記憶體元件為結晶相的「設定操作」。“編程脈衝”可代表使用於重新操作中的電性脈衝，也代表使用於設定操作中的電性脈衝。編程脈衝的特徵是電流或電壓的振幅、持續時間、上升邊緣的上升時間、下降邊緣的下降時間。“編程電流”可代表在設定操作之中提供給記憶胞的電流，或者是，在重新設定操作之中，為改變記憶胞之電阻值狀態而提供至記憶胞的電流。
本案提出一種記憶體裝置，包括：可編程電阻式記憶胞陣列；及差動放大器，耦接至該可編程電阻式記憶胞陣列。差動放大器感測位元線上之第一電壓及參考電壓之間的電壓差，並回應於該電壓差提供一回授訊號，其中位元線耦接至陣列中之記憶胞。電流電路(例如定電流源電路)係耦接至位元線，以提供編程電流至記憶胞所耦接的位元線。
記憶體裝置包括控制電路，控制電路耦接至可編程電阻式記憶胞陣列及差動放大器，執行一編程操作，以改變該記憶胞之第一電阻值狀態為第二電阻值狀態，編程操作包含：針對參考電壓選擇相關於第二電阻值狀態之電壓位準；導通電流電路以施加編程電流之一編程脈衝至記憶胞；及致能差動放大器；其中電流電路回應於回授訊號截止編程電流。第二電阻值狀態可藉由引致結晶相於記憶胞中之一相轉換記憶體元件的主動區而被建立。
記憶胞可具有對應的多個電阻值狀態，包括第一電阻值狀態及第二電阻值狀態，且該參考電壓具有相對於該些電阻值狀態之對應的多個電壓位準。記憶胞包括具有主動區的相轉換記憶體元件，此主動區因為陣列操作期間所施加的偏壓而改變其相。在相轉換記憶體之實施例中，在任何編程前，相轉換記憶體元件係在結晶相或低電阻值狀態。在操作期間，主動區可被重新設定為非結晶相或高電阻值狀態，或設定為結晶相或低電阻值狀態。記憶體元件內的主動區係接觸加熱器(heater)。為了方便說明，相轉換記憶體元件內之主動區外的區域被稱為非主動區。藉由例如用於相轉換記憶體元件的設定及重新設定操作，被提供以編程主動區的電流脈衝的振幅及時序決定主動區的尺寸及非主動區的尺寸。記憶胞的電阻值狀態(例如記憶胞之第一電阻值狀態及第二電阻值狀態)包含相轉換記憶體元件內之主動區的電阻值狀態及非主動區的電阻值狀態。再者，對應於主動區的不同尺
寸，主動區例如可被轉換為位在不同電阻值位準之一個或多個非結晶狀態。
舉例來說，主動區可位在記憶胞之第一電阻值狀態之非結晶或高電阻值狀態，編程操作係被執行以改變記憶胞之第一電阻值狀態為第二電阻值狀態，其中主動區係設定為結晶或低電阻值狀態。舉例來說，主動區可位在記憶胞之第一電阻值狀態之第一非結晶狀態，編程操作係被執行以改變該記憶胞之第一電阻值狀態為一第二電阻值狀態，其中主動區係位在第二非結晶狀態，第二非結晶狀態具有較第一非結晶狀態低之電阻值。
記憶體裝置可包含：回授路徑，位於提供回授訊號之差動放大器的一輸出至電流電路之間，其中回授訊號流經回授路徑；及開關，與回授路徑串聯連接，以控制回授訊號。舉例來說，對於不使用電流電路的操作而言，開關可被截止以禁能電流電路。
在一實作中，電流電路可包含：第一電晶體，具有一第一端連接至一電源供應節點(例如VDD)、第二端連接至位元線、及閘極端連接至控制訊號；第二電晶體，具有第一端連接至電源供應節點、第二端連接至控制訊號、及閘極端連接至控制訊號；及第三電晶體，具有第一端連接至參考節點(例如GND)、第二端連接至控制訊號、及閘極端連接至回授訊號；其中電源供應節點係位在第一電壓電位，且參考節點係位在低於第一電壓電位之第二電壓電位。記憶胞可包含記憶體元件，及串聯至該記憶體
元件之存取裝置。記憶體元件可包含可編程電阻記憶體材料，存取裝置可包含第一端連接至記憶體元件、第二端連接至參考節點、及閘極端連接至字元線。
本案也提出一種記憶體裝置之操作方法。
本案之其他觀點與優點可參照以下之圖式、詳細說明、及申請專利範圍。
為了對本發明之上述及其他方面有更佳的瞭解，下文特舉較佳實施例，並配合所附圖式，作詳細說明例如下：
100、200、600‧‧‧記憶體裝置
101、102、103、104、121、122、123、124、210‧‧‧記憶胞
111、112、113、114、131、132、133、134、211‧‧‧記憶體元件
160‧‧‧記憶體陣列
161、640‧‧‧字元線解碼器
162a、162b、162c、162d、645‧‧‧字元線
163、670‧‧‧位元線解碼器
164a、164b、165、220‧‧‧位元線
166、680‧‧‧感應電路與資料輸入結構
180‧‧‧電流路徑
195‧‧‧源極線終止電路
196a、196b‧‧‧源極線
212‧‧‧存取裝置
230‧‧‧差動放大器
235‧‧‧回授訊號
237‧‧‧開關
240‧‧‧控制訊號
250‧‧‧電流電路
310、320、330、340‧‧‧流程步驟
410、420、430、440、450、470、510、520、530、540、550、570‧‧‧方波脈衝
411、461、481、561、581‧‧‧低振幅
412、462、482、562、582‧‧‧高振幅
413、463、483、563、567、583、593‧‧‧上升邊緣
414、464、484、564、568、584、594‧‧‧下降邊緣
460、560‧‧‧三角波脈衝
480、580‧‧‧階梯波脈衝
565、590‧‧‧混合脈衝
566、592‧‧‧中振幅
610‧‧‧控制電路
620‧‧‧偏壓源電路
630‧‧‧匯流排
660‧‧‧可編程電阻式記憶胞陣列
665‧‧‧全域位元線
675‧‧‧資料匯流排
685‧‧‧線
690‧‧‧其他電路
BL‧‧‧位元線
ENABLE‧‧‧致能訊號
GND‧‧‧參考節點
I_drive‧‧‧第二電流
I_cell‧‧‧編程電流
T1、T2、T3‧‧‧電晶體
VDD‧‧‧電源供應節點
V_cell‧‧‧第一電壓
V_ref‧‧‧參考電壓
WL‧‧‧字元線
第1圖繪示包含可編程電阻式記憶胞陣列之記憶體裝置之簡易電路圖。
第2圖繪示記憶體裝置之簡易電路圖，其包含耦接至位元線之電流鏡電路。
第3圖繪示將記憶胞之第一電阻值狀態改變為第二電阻值狀態之簡易流程圖。
第4A、4B、4C、及4D圖繪示範例性編程脈衝，並表示何時差動放大器可相對於編程脈衝而被致能。
第5A、5B、5C、及5D圖繪示範例性編程脈衝，並表示何時差動放大器可相對於編程脈衝而被致能。
第6圖繪示積體電路記憶體之簡易方塊圖。
本案實施例將配合圖式提供詳細說明。要了解，並
非將本案限制在特定揭露結構實施例及方法，本案可使用其他特徵、元件、方法、及實施例而實施。較佳實施例係被描述以闡明本案，但非用以限制其範圍，本案範圍如申請專利範圍所述者。具有通常知識者在參照說明後可知悉各種均等變異。各種實施例中相仿的元件可共同參照相仿的參考數字。
第1圖繪示包含可編程電阻式記憶胞陣列(例如160)之記憶體裝置100之簡易電路圖。記憶體陣列160包含記憶胞101、102、103、104，記憶胞101、102、103、104具有對應的記憶體元件111、112、113、114，記憶體元件111、112、113、114耦接至對應的存取裝置例如電晶體。記憶體陣列160也可包含記憶胞121、122、123、及124，記憶胞121、122、123、及124具有對應的記憶體元件131、132、133、134，記憶體元件131、132、133、134耦接至對應的存取裝置例如電晶體。或者，可使用其他存取裝置例如二極體或雙極性接面電晶體。
記憶體陣列160包括複數條字元線(例如162a、162b、162c、及162d)，平行地在第一方向上延伸，並與字元線解碼器161電性通訊。記憶胞102及104之存取電晶體的閘極係連接至字元線162a，記憶胞101及103之存取電晶體的閘極係共同連接至字元線162b，記憶胞122及124之存取電晶體的閘極係共同連接至字元線162c，記憶胞121及123之存取電晶體的閘極係共同連接至字元線162d。
記憶體陣列160包含複數條位元線(例如164a、
164b)，平行地在與第一方向垂直之第二方向上延伸，並與位元線解碼器163電性通訊。如第1圖所示，各記憶體元件係設置在對應之存取裝置汲極及對應的位元線之間。或者，記憶體元件可位在對應之存取裝置之源極側。方塊166內的感測電路(感測放大器)及資料輸入結構，包含用於讀取、設定、及重新設定操作之電壓源及/或電流源，係經由位元線165耦接至位元線解碼器163。在範例實施例中，編程參考及回授電路係電性通訊於位元線165與感測電路及資料輸入結構166。
如第1圖所述之範例，記憶胞101、102、103及104內的存取裝置的源極係共同連接至終止於源極線終止電路195之源極線196a，例如參考節點。在替代實施例中，存取裝置之源極並不電性連接，而是獨立可控制的。記憶胞121、122、123及124內的存取裝置的源極係共同連接至終止於源極線終止電路195之源極線196b。在一些實施例中，源極線終止電路195可包含偏壓電路(例如電壓源及電流源)及用於施加非接地電壓的偏壓至源極線(例如196a及196b)的解碼電路。
於操作時，陣列160內之各記憶胞取決於對應之記憶體元件的電阻值而儲存資料。資料值例如可由以下方式決定：透過感測電路之感測放大器(方塊166)比較被選記憶胞之位元線上的電壓與適當的參考電壓。參考電壓的建立，使預定範圍內的電壓對應至邏輯“0”，及另一不同範圍內的電壓對應至邏輯“1”。
讀取或寫入至陣列160之記憶胞可由以下方式達
成：施加適當的電壓至一條字元線並耦接一條位元線至電壓源，以使電流流經被選記憶胞。如第1圖所示之範例，經過被選記憶胞(於此例中記憶胞121及對應的記憶體元件131)的電流路徑180係藉由施加電壓至位元線164a、字元線162d、及源極線196b而被建立，此些電壓係足以導通記憶胞121的存取電晶體並於路徑180內引致電流從位元線164a流至源極線196b，反之亦然。所施加的此些電壓的位準及持續時間係取決於所執行的操作，例如讀取操作或寫入操作。
第2圖繪示記憶體裝置之簡易電路圖，包含耦接至位元線之電流鏡電路。記憶體裝置200包含可編程電阻式記憶胞陣列、及耦接至可編程電阻式記憶胞陣列的差動放大器(例如230)。差動放大器感測此陣列內之記憶胞(例如210)所耦接位元線(例如220)上的第一電壓(例如V_cell)及參考電壓(例如V_ref)之間的電壓，並回應於此電壓差提供回授訊號(例如235)。差動放大器可經由致能訊號ENABLE而被致能，使得差動放大器可回應於在差動放大器的輸入端上所感測之第一電壓V_cell及參考電壓V_ref之間的電壓差，而提供輸出訊號。第1圖所示的感測電路/資料輸入結構166的編程參考及回授電路可分別包含如第2圖所示之參考電壓(例如V_ref)及差動放大器(例如230)。第1圖所示之記憶胞(例如101、102、103、104、121、122、123、124)可包含第2圖所示之記憶胞(例如210)。
記憶胞可包含可編程電阻記憶體材料。可編程電阻
記憶體材料可包含硫族化合物(chalcogenide)、及其他合金材料，例如：鍺(Ge)、銻(Sb)、碲(Te)、鎵(Ga)、銦(In)、銀(Ag)、硒(Se)、鉈(TI)，鉍(Bi)、錫(Sn)、銅(Cu)、鈀(Pd)、鉛(Pb)、硫(S)、和金(Au)。
電流電路(例如250)係耦接至位元線以提供編程電流(例如I_cell)至記憶胞所耦接之位元線。電流電路可包含第一電流路徑及第二電流路徑，皆位於電源供應節點(VDD)及參考節點(GND)之間，其中電源供應節點係位在第一電壓電位上，而參考節點係位在低於第一電壓電位之第二電壓電位上。第一電流路徑可提供編程電流I_cell至記憶胞所耦接的位元線。第二電流路徑可回應於回授訊號(235)控制第二電流(例如I_drive)。編程電流I_cell於振幅上鏡射第二電流I_drive。
如第2圖所示之例，電流電路可包含第一電流路徑(包含第一電晶體(T1，第2圖))及第二電流路徑(包含第二電晶體(T2)及第三電晶體(T3))。第一電晶體(例如T1)具有第一端連接至電源供應節點(例如VDD)、第二端連接至位元線(例如220)、及閘極端連接至控制訊號(例如240)。第二電晶體(例如T2)具有第一端連接至電源供應節點(例如VDD)、第二端連接至控制訊號(例如240)、及閘極端連接至控制訊號(例如240)。第三電晶體(例如T3)具有第一端連接至參考節點(例如GND)、第二端連接至控制訊號(例如240)、及閘極端連接至回授訊號(例如235)。第一電流路徑及第二電流路徑皆位於電源供應節點(VDD)及參考節點(GND)
之間，其中電源供應節點係位在第一電壓電位，且參考節點係位在低於第一電壓電位之第二電壓電位。
記憶胞(例如210)可包含記憶體元件(例如211)，及串聯連接於記憶體元件的存取裝置(例如212)。記憶體元件可包含可編程電阻記憶體材料，存取裝置可包含第一端連接至記憶體元件、第二端連接至參考節點(GND)、及閘極端連接至字元線(WL)。
記憶體裝置可包含：回授路徑，位於提供回授訊號之差動放大器的一輸出至電流電路之間，其中回授訊號流經回授路徑；及開關(例如237)，與回授路徑串聯連接，以控制回授訊號。舉例來說，例如讀取操作並不使用此電流電路，開關可被截止以禁能此電流電路。
雖然如第2圖所示之例中，電流電路(例如250)係耦接至一條位元線，此電流電路可被耦接至多條位元線(例如第1圖164a、164b)，並由多條位元線分享。在一實作中，電流電路可耦接至記憶胞之三維方塊內的多條位元線，並由此些位元線分享，其中此三維方塊包含多層記憶胞，該些多層記憶胞設置為二維記憶胞陣列。
第3圖繪示將記憶胞之第一電阻值狀態改變為第二電阻值狀態之簡易流程圖，其中第二電阻值狀態可藉由引致結晶相於記憶胞中之相轉換記憶體元件的主動區而被建立。於步驟310，針對參考電壓選擇位準相關於第二電阻值狀態的電壓。舉例來說，多階記憶胞(multiple level cell,MLC)可具有介於三個電
阻數值(例如200k歐姆、400k歐姆、600k歐姆)之間的四個電阻值範圍，其中各電阻值範圍表示一個邏輯位準。舉例來說，低於200k歐姆之電阻值範圍表示第一邏輯位準、200k歐姆及400k歐姆之間的電阻值範圍表示第二邏輯位準、400k歐姆及600k歐姆之間的電阻值範圍表示第三邏輯位準、及超過600k歐姆的電阻值範圍表示第四邏輯位準。
於步驟320，電流電路係被導通，以施加編程電流的編程脈衝至記憶胞。施加編程電流的編程脈衝的目的在於產生熱，以將記憶胞內的記憶體元件再結晶化(re-crystalize)。施加編程電流之編程脈衝可包含施加電壓脈衝至記憶胞(例如第2圖210)內之存取裝置(例如第2圖212)之控制閘極所耦接的字元線WL，並提供編程電流(例如第2圖之I_cell)至記憶胞所耦接之位元線(例如第2圖220)。電壓脈衝可包含方波形、三角波形、階梯波形、或混合波形。接續在編程電流之第一編程脈衝後，編程電流的第二編程脈衝可被施加至記憶胞。施加編程電流的第二編程脈衝可包含施加第二電壓脈衝至記憶胞。第二電壓脈衝可包含方波形、三角波形、階梯波形、或混合波形。各種波形可配合第4A、4B、4C、4D、5A、5B、5C、5D圖而被進一步說明。在此案之實作中，表示邏輯位準之電阻值範圍的分布係透過即時(real time)電阻值監控方法而被縮緊(tighten)。在替代實作中，設定脈衝的下降邊緣可被用於配合即時電阻值監控方法而縮緊分布。為了設定記憶胞於結晶相，具有相對快速上升邊緣的編程脈衝可過度設定
(over-set)記憶胞，故記憶胞被設定在所需之電阻值範圍外面。在本案中，編程脈衝(例如設定編程)可包含相對慢速上升邊緣，以限制設定電流避免過度設定記憶胞。
在步驟330，差動放大器係被致能。在編程電流之第一所述編程脈衝被施加至記憶胞後，且在編程電流之第一所述編程脈衝及編程電流之第二編程脈衝之間，差動放大器可被致能，並配合第4A、4B、4C、4D、5A、5B、5C、5D圖作進一步說明。
於步驟340，電流電路回應於來自差動放大器的回授訊號而截止編程電流。當差動放大器致能，差動放大器可回應於差動放大器之輸入處的第一電壓V_cell(第2圖)及參考電壓V_ref(第2圖)之間的電壓差而提供回授訊號。在電流電路被導通後，施加至記憶胞之編程電流之編程脈衝的寬度變大，記憶胞210(第2圖)內之記憶體元件211的電阻值變小，記憶胞所耦接之位元線220(第2圖)上的第一電壓V_cell(第2圖)變低。如此，當第一電壓V_cell到達參考電壓V_ref(第2圖)時，電流電路250(第2圖)回應於來自差動放大器之回授訊號235(第2圖)而截止編程電流。
第4A、4B、4C、及4D圖繪示當施加編程電流之編程脈衝至記憶胞，以改變記憶胞之第一電阻值狀態為第二電阻值狀態時，可被施加至記憶胞的範例性編程脈衝，其中第二電阻值狀態可為結晶狀態而編程脈衝可為電壓振幅。第4A、4B、4C、
及4D圖也表示何時差動放大器可相對於編程脈衝而被致能。
第4A圖繪示單一方波脈衝410，可經由字元線(例如第2圖WL)被施加至記憶胞(例如第2圖210)之存取裝置(例如212)。方波脈衝於上升邊緣(例如413)從低振幅(例如411)轉換至高振幅(例如412)，於下降邊緣(例如414)從高振幅轉換至低振幅，並具有上升邊緣及下降邊緣之間的脈衝寬度。下降邊緣由寫入電路(write head)的關閉電路所產生，而回授訊號(例如第2圖235)係從差動放大器(例如第2圖230)偵測。寫入電路係負責寫入資料至記憶胞。舉例來說，感測放大器可被耦接至寫入電路，而一個記憶胞庫(bank)的128個感測放大器可被耦接至128個寫入電路。下降邊緣可為相對慢速下降邊緣，雖然第4A圖繪示相對快速上升邊緣。方波脈衝的總周期包含上升邊緣的上升時間、下降邊緣的下降時間、及脈衝寬度。脈衝寬度可具有的最小時間為10ns。在如箭號所示，單一方波脈衝的起點後及終點前，差動放大器(例如第2圖230)係被致能。舉例來說，在單一方波脈衝終點前，電流電路(例如250)可回應於回授訊號(例如第2圖235)而截止編程電流(例如第2圖I_cell)。
第4B圖繪示混合方波脈衝(例如420、430、440)，可經由字元線(例如第2圖WL)被施加至記憶胞(例如第2圖210)的存取裝置(例如212)。在一範例中，第二方波脈衝430接續在第一方波脈衝420後被施加，而差動放大器(例如第2圖230)係於第一方波脈衝及第二方波脈衝之間被致能。舉例來說，在第二方波
脈衝終點前，電流電路(例如250)可回應於回授訊號(第2圖235)截止編程電流(第2圖I_cell)。在另一範例中，混合脈衝440係被施加，此脈衝在方波部分後具有階梯波部分，而差動放大器(第2圖230)係在階梯波部分終點前被致能。舉例來說，在混合脈衝終點前，電流電路(例如250)可回應於回授訊號(第2圖235)截止編程電流(第2圖I_cell)。
第4C圖繪示混合方波/三角波脈衝(例如450、460)，可經由字元線(例如第2圖WL)被施加至記憶胞(例如第2圖210)的存取裝置(例如212)。三角波脈衝於上升邊緣(例如463)從低振幅(例如461)轉換至高振幅(例如462)，並於下降邊緣(例如464)從高振幅轉換至低振幅。三角波的總周期包含上升邊緣的上升時間、及下降邊緣的下降時間。在一範例中，三角波脈衝460接續在方波脈衝450後被施加，而差動放大器(例如第2圖230)係於方波脈衝及三角波脈衝之間被致能。電流電路(例如250)在三角波脈衝終點前回應於回授訊號(第2圖235)而截止編程電流(第2圖I_cell)。在差動放大器被致能後，當編程電流為導通時，上升邊緣(例如463)的振幅(例如電壓)升高。換言之，只要來自差動放大器的回授訊號並不指示要截止編程電流，上升邊緣的振幅(例如電壓)持續升高，而編程電流(例如第2圖I_cell)持續升高並流過記憶胞(第2圖210)。
第4D圖繪示混合方波/階梯波脈衝(例如470、480)，可經由字元線(例如第2圖WL)被施加至記憶胞(例如第2
圖210)的存取裝置(例如212)。階梯波脈衝於階梯波形狀之上升邊緣(例如483)從低振幅(例如481)轉換至高振幅(例如482)，並於下降邊緣(例如484)從高振幅轉換至低振幅。在一範例中，階梯波脈衝480接續在方波脈衝470後被施加，而差動放大器(例如第2圖230)係於方波脈衝及三角波脈衝之間被致能。舉例來說，電流電路(例如250)在階梯波脈衝終點前回應於回授訊號(第2圖235)截止編程電流(第2圖I_cell)。在差動放大器被致能後，當編程電流為導通時，階梯波形狀之上升邊緣(例如483)的振幅(例如電壓)升高。換言之，只要來自差動放大器的回授訊號並不指示要截止編程電流，階梯波形狀之上升邊緣的振幅(例如電壓)持續升高，而編程電流(例如第2圖I_cell)持續升高並流過記憶胞(第2圖210)。
第5A、5B、5C、及5D圖繪示當施加編程電流之編程脈衝至記憶胞以改變記憶胞之第一電阻值狀態為第二電阻值狀態時，可被施加至記憶胞的範例性編程脈衝，其中第二電阻值狀態可為結晶狀態而編程脈衝可為電壓振幅。第5A、5B、5C、及5D圖也表示何時差動放大器可相對於編程脈衝而被致能。
第5A圖繪示單一方波脈衝510，可經由字元線(例如第2圖WL)被施加至記憶胞(例如第2圖210)之存取裝置(例如212)。如箭號所示，在單一方波脈衝終點前，差動放大器(例如第2圖230)係被致能。舉例來說，在單一方波脈衝終點前，電流電路(例如250)可回應於回授訊號(例如第2圖235)而截止編程電流
(例如第2圖I_cell)。若截止編程電流的回授訊號(第2圖235)未被偵測到，另一方波脈衝可被施加。
第5B圖繪示混合方波脈衝(例如520、530、540)，可經由字元線(例如第2圖WL)被施加至記憶胞(例如第2圖210)的存取裝置(例如212)。在一範例中，第二方波脈衝530接續在第一方波脈衝520後被施加，而差動放大器(例如第2圖230)係較早於第一方波脈衝終點被致能。舉例來說，在第二方波脈衝終點前，電流電路(例如250)可回應於回授訊號(第2圖235)截止編程電流(第2圖I_cell)。在另一範例中，混合脈衝540係被施加，此脈衝在方波部分後具有階梯波部分，而差動放大器(第2圖230)係在階梯波部分終點前被致能。舉例來說，在混合脈衝終點前，電流電路(例如250)可回應於回授訊號(第2圖235)截止編程電流(第2圖I_cell)。
第5C圖繪示混合方波/三角波脈衝(例如550、560、565)，可經由字元線(例如第2圖WL)被施加至記憶胞(例如第2圖210)的存取裝置(例如212)。三角波脈衝於上升邊緣(例如563)從低振幅(例如561)轉換至高振幅(例如562)，並於下降邊緣(例如564)從高振幅轉換至低振幅。在一範例中，三角波脈衝560接續在方波脈衝550後被施加，而差動放大器(例如第2圖230)係在方波脈衝終點前被致能。舉例來說，在三角波脈衝終點前，電流電路(例如250)可回應於回授訊號(例如第2圖235)而截止編程電流(例如第2圖I_cell)。在另一範例中，混合脈衝(例如565)可被施
加，此脈衝具有方波部分及後續之三角波部分，差動放大器(例如第2圖230)係於混合脈衝之方波部分的起點及終點之間被致能。三角波部分的上升邊緣(例如567)從中振幅(566，位於低振幅(例如561)及高振幅(例如562)之間)轉換至高振幅(例如562)，並於下降邊緣(例如568)從高振幅轉換至低振幅。舉例來說，在混合脈衝終點前，電流電路(例如250)可回應於回授訊號(例如第2圖235)而截止編程電流(例如第2圖I_cell)。在差動放大器被致能後，當編程電流為導通時上升邊緣(例如567)的振幅(例如電壓)升高。換言之，只要來自差動放大器的回授訊號並不指示要截止編程電流，上升邊緣的振幅(例如電壓)持續升高，而編程電流(例如第2圖I_cell)持續升高並流過記憶胞(第2圖210)。
第5D圖繪示混合方波/三角波脈衝(例如570、580、590)，可經由字元線(例如第2圖WL)被施加至記憶胞(例如第2圖210)的存取裝置(例如212)。階梯波脈衝於階梯波形狀之上升邊緣(例如583)從低振幅(例如581)轉換至高振幅(例如582)，並於下降邊緣(例如584)從高振幅轉換至低振幅。在一範例中，階梯波脈衝580接續在方波脈衝570後被施加，而差動放大器(例如第2圖230)係在方波脈衝終點前被致能。舉例來說，電流電路(例如250)在階梯波脈衝終點前回應於回授訊號(第2圖235)截止編程電流(第2圖I_cell)。在另一範例中，混合脈衝(例如590)可被施加，此脈衝具有方波部分及後續之階梯波部分，差動放大器(例如第2圖230)係於混合脈衝之方波部分終點前被致能。階梯波部分於階
梯波形狀之上升邊緣(例如593)從中振幅(592，介於低振幅(例如581)及高振幅(例如582)之間)轉換至高振幅(例如582)，並於下降邊緣(例如594)從高振幅轉換至低振幅。舉例來說，在混合脈衝終點前，電流電路(例如250)可回應於回授訊號(例如第2圖235)而截止編程電流(例如第2圖I_cell)。在差動放大器被致能後，當編程電流為導通時，階梯波形狀之上升邊緣(例如593)的振幅(例如電壓)升高。換言之，只要來自差動放大器的回授訊號並不指示要截止編程電流，上升邊緣的振幅(例如電壓)持續升高，而編程電流(例如第2圖I_cell)持續升高並流過記憶胞(第2圖210)。
第6圖繪示積體電路記憶體裝置600之簡易方塊圖。記憶體裝置600包含可編程電阻式記憶胞陣列(例如660)、及耦接至可編程電阻式記憶胞陣列的差動放大器(例如第2圖230)。差動放大器感測該可編程電阻式記憶胞陣列(660)之一記憶胞(例如第2圖210)所耦接之位元線(例如220)上之一第一電壓及一參考電壓之間的一電壓差，並回應於電壓差提供一回授訊號(第2圖235)。記憶體裝置600包含電流電路(第2圖250)，耦接至位元線以提供編程電流至記憶胞所耦接之位元線。
記憶體裝置600包含控制電路(例如610)，耦接至可編程電阻式記憶胞陣列及差動放大器，執行編程操作，以改變記憶胞之第一電阻值狀態為第二電阻值狀態，編程操作包含：針對參考電壓選擇相關於第二電阻值狀態之一電壓位準；導通電流電路以施加編程電流之編程脈衝至記憶胞；及致能差動放大器；其
中電流電路回應於回授訊號截止編程電流。
控制電路610例如以狀態機實現，控制電路610提供訊號以控制由偏壓源電路620中之一個或多個電壓供應器所產生或提供的偏壓，以執行各種操作，包含記憶胞之寫入、讀取、抹除操作。控制器可使用已知之特殊用途邏輯電路而實現。在替代實施例中，控制器包含一般用途處理器，可實現在相同的積體電路上，執行電腦程式以控制裝置的操作。在另替代實施例中，特殊用途邏輯電路及一般用途處理器的組合可被使用以實現控制器。
在一些實施例，記憶體陣列660可包含單一位階記憶胞(single level cell,SLC)。在另些實施例，記憶體陣列660可包含MLC。字元線解碼器640係耦接至複數條字元線645，該些字元線645沿著記憶體陣列660之多列(row)而設置。位元線解碼器670係經由全域位元線665耦接至記憶體陣列660。全域位元線665係耦接至區域位元線(未繪示)，區域位元線沿著記憶體陣列660之多行(column)而設置。位址係供應在匯流排630上並送至位元線解碼器670(行位址)及字元線解碼器640(列位址)。方塊680內的感測電路/資料輸入結構(包含電壓及/或電流源以用於寫入、讀取及抹除操作)，係經由資料匯流排675耦接至位元線解碼器670。方塊680內的感測電路/資料輸入結構可包含參考電壓(例如第2圖V_ref)、及差動放大器(例如第2圖230)。資料係經由線685被供應至積體電路上的其他電路690，或從其他電路690被
供應，此些電路690例如一般用途處理器或特殊用途應用電路，或提供積體電路記憶體600所支援系統單晶片功能之模組的組合。其他電路690可包含例如輸入/輸出埠。線685可包含輸出資料線，位於感測電路680之差動放大器的輸出及其他電路690之資料輸出多工器的輸入之間。
本案適用於需要編程驗證的記憶體，包含電感式橋接隨機存取記憶體(Conductive Bridging Random Access Memory,CBRAM)及耐火金屬氧化物RAM(Refractory metal oxide RAM,ReOXRAM)。
綜上所述，雖然本發明已以較佳實施例揭露例如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。
310、320、330、340‧‧‧流程步驟
Claims (10)
- 一種記憶體裝置，包括：一可編程電阻式記憶胞陣列；一差動放大器，耦接至該可編程電阻式記憶胞陣列，其中該差動放大器感測一位元線上之一第一電壓及一參考電壓之間的一電壓差，並回應於該電壓差而提供一回授訊號，其中該位元線耦接至該可編程電阻式記憶胞陣列中之一記憶胞，其中，該記憶胞包括一記憶體元件，及串聯至該記憶體元件之一存取裝置，且該存取裝置包含一閘極端連接至一字元線；一電流電路，耦接至該位元線，以提供一編程電流至該記憶胞所耦接的該位元線；以及一控制電路，耦接至該可編程電阻式記憶胞陣列及該差動放大器，執行一編程操作，以改變該記憶胞之一第一電阻值狀態為一第二電阻值狀態，該編程操作包含：針對該參考電壓選擇相關於該第二電阻值狀態之一電壓位準；施加具有一脈衝形狀之一字元線脈衝至該字元線；導通該電流電路以施加該編程電流之一編程脈衝至該記憶胞；及致能該差動放大器；其中該電流電路在該字元線脈衝終止前回應於該差動放大器所提供之該回授訊號而截止該編程電流。
- 如申請專利範圍第1項所述之記憶體裝置，其中：該第二電阻值狀態係藉由引致一結晶相於該記憶胞中之一相轉換記憶體元件的主動區而建立； 該記憶胞包含一可編程電阻記憶體材料；以及該記憶胞具有對應的多個電阻值狀態，包括該第一電阻值狀態及該第二電阻值狀態，且該參考電壓具有相對於該些電阻值狀態之對應多個電壓位準。
- 如申請專利範圍第1項所述之記憶體裝置，更包含：一回授路徑，位於提供該回授訊號之該差動放大器的一輸出至該電流電路之間，其中該回授訊號流經該回授路徑；及一開關，與該回授路徑串聯連接，以控制該回授訊號。
- 一種記憶體裝置，包括：一可編程電阻式記憶胞陣列；一差動放大器，耦接至該可編程電阻式記憶胞陣列，其中該差動放大器感測一位元線上之一第一電壓及一參考電壓之間的一電壓差，並回應於該電壓差而提供一回授訊號，其中該位元線耦接至該可編程電阻式記憶胞陣列中之一記憶胞；一電流電路，耦接至該位元線，以提供一編程電流至該記憶胞所耦接的該位元線，該電流電路包含：一第一電晶體，具有一第一端連接至一電源供應節點，一第二端連接至該位元線，及一閘極端連接至一控制訊號；一第二電晶體，具有一第一端連接至該電源供應節點，一第二端連接至該控制訊號，及一閘極端連接至該控制訊號；以及一第三電晶體，具有一第一端連接至一參考節點，一第 二端連接至該控制訊號，及一閘極端連接至該回授訊號；其中該電源供應節點係位在一第一電壓電位，且該參考節點係位在低於該第一電壓電位之一第二電壓電位；以及一控制電路，耦接至該可編程電阻式記憶胞陣列及該差動放大器，執行一編程操作，以改變該記憶胞之一第一電阻值狀態為一第二電阻值狀態，該編程操作包含：針對該參考電壓選擇相關於該第二電阻值狀態之一電壓位準；導通該電流電路以施加該編程電流之一編程脈衝至該記憶胞；及致能該差動放大器；其中該電流電路回應於該回授訊號而截止該編程電流。
- 如申請專利範圍第4項所述之記憶體裝置，其中該記憶胞包括：一記憶體元件，及串聯至該記憶體元件之一存取裝置；以及該第二電阻值狀態係藉由引致一結晶相於該記憶胞中之一相轉換記憶體元件的主動區而被建立。
- 如申請專利範圍第5項所述之記憶體裝置，其中該記憶體元件包含一可編程電阻記憶體材料；以及該存取裝置包含一第一端連接至該記憶體元件、一第二端連接至該參考節點、及一閘極端連接至一字元線。
- 如申請專利範圍第4項所述之記憶體裝置，其中該記憶胞具有對應的多個電阻值狀態，包括該第一電阻值狀態及該第二電阻值狀態，且該參考電壓具有相對於該些電阻值狀態之對應多個電壓位準。
- 一種記憶體裝置之操作方法，該記憶體裝置包括：一可編程電阻式記憶胞陣列；耦接至該可編程電阻式記憶胞陣列的一差動放大器，其中該差動放大器感測一位元線上之一第一電壓及一參考電壓之間的一電壓差，並回應於該電壓差提供一回授訊號，其中，該記憶胞包括一記憶體元件，及串聯至該記憶體元件之一存取裝置，且該存取裝置包含一閘極端連接至一字元線，該位元線耦接至該可編程電阻式記憶胞陣列中之一記憶胞；及一電流電路，耦接至該位元線，以提供一編程電流至該記憶胞所耦接的該位元線；該方法包括：執行一編程操作，以改變該記憶胞之一第一電阻值狀態為一第二電阻值狀態，該編程操作包含：針對該參考電壓選擇相關於該第二電阻值狀態之一電壓位準；施加具有一脈衝形狀之一字元線脈衝至該字元線；導通該電流電路以施加該編程電流之一編程脈衝至該記憶胞；致能該差動放大器；及回應於該回授訊號截止該編程電流；其中該電流電路在該字元線脈衝終止前回應於該差動放大器所提供之該回授訊號而截止該編程電流。
- 如申請專利範圍第8項所述之方法，其中致能該差動放大器之步驟係接續在導通該電流電路之步驟之後；以及接續在致能該差動放大器之步驟後，該編程電流之該編程脈衝包含一上升邊緣，在該編程電流導通時，該上升邊緣的一振幅 升高。
- 如申請專利範圍第8項所述之方法，包含在施加該編程電流之該第一編程脈衝至該記憶胞後，施加該編程電流之一第二編程脈衝至該記憶胞；其中致能該差動放大器之步驟，係執行於該編程電流之該編程脈衝及該編程電流之該第二編程脈衝之間；以及接續在致能該差動放大器後，該編程電流之該編程脈衝包含一上升邊緣，在該編程電流導通時，該上升邊緣的一振幅升高。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US14/965,670 US9646692B1 (en) | 2015-12-10 | 2015-12-10 | Programming verify for nonvolatile memory |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| TW201735037A TW201735037A (zh) | 2017-10-01 |
| TWI609374B true TWI609374B (zh) | 2017-12-21 |
Family
ID=58643958
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| TW105107818A TWI609374B (zh) | 2015-12-10 | 2016-03-14 | 記憶體裝置與其操作方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US9646692B1 (zh) |
| CN (1) | CN106875973B (zh) |
| TW (1) | TWI609374B (zh) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TWI828590B (zh) * | 2023-02-14 | 2024-01-01 | 旺宏電子股份有限公司 | 用於執行記憶體內運算的積體電路裝置及其操作方法 |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE112017006212T5 (de) | 2016-12-09 | 2019-08-29 | Microsemi Soc Corp. | Resistive Speicherzelle mit wahlfreiem Zugriff |
| US10366752B2 (en) * | 2016-12-11 | 2019-07-30 | Technion Research & Development Foundation Ltd. | Programming for electronic memories |
| CN111033624B (zh) * | 2017-08-11 | 2023-10-03 | 美高森美SoC公司 | 用于对电阻随机存取存储器设备进行编程的电路和方法 |
| US10546638B2 (en) * | 2017-09-28 | 2020-01-28 | Taiwan Semiconductor Manufacturing Co., Ltd. | Resistive random access memory device |
| US10546632B2 (en) | 2017-12-14 | 2020-01-28 | Micron Technology, Inc. | Multi-level self-selecting memory device |
| US11204835B2 (en) | 2018-10-12 | 2021-12-21 | Supermem, Inc. | Error correcting memory systems |
| US11164627B2 (en) * | 2019-01-25 | 2021-11-02 | Micron Technology, Inc. | Polarity-written cell architectures for a memory device |
| US10892010B2 (en) * | 2019-02-13 | 2021-01-12 | Macronix International Co., Ltd. | Method for controlling accumulated resistance property of ReRAM device |
| TWI809298B (zh) * | 2019-08-14 | 2023-07-21 | 美商若響半導體股份有限公司 | 啟動記憶體之方法，記憶體和記憶體控制器及其操作方法，以及計算記憶體系統 |
| US11169587B2 (en) * | 2020-01-10 | 2021-11-09 | Micron Technology, Inc. | Feedback for power management of a memory die using a dedicated pin |
| IT202000012070A1 (it) * | 2020-05-22 | 2021-11-22 | St Microelectronics Srl | Dispositivo di memoria non volatile con un circuito di pilotaggio di programmazione includente un limitatore di tensione |
| US11881274B2 (en) * | 2021-11-15 | 2024-01-23 | Ememory Technology Inc. | Program control circuit for antifuse-type one time programming memory cell array |
| EP4503439A1 (en) * | 2023-08-02 | 2025-02-05 | Infineon Technologies AG | Controller for phase change switch device, system and methods |
| US12354672B2 (en) | 2023-08-28 | 2025-07-08 | Macronix International Co., Ltd. | Memory sensing with global non-regular counter and/or global multiple reference voltages |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6522576B2 (en) * | 2000-07-18 | 2003-02-18 | Micron Technology, Inc. | Magneto-resistive memory array |
| US20060044878A1 (en) * | 2004-09-02 | 2006-03-02 | Perner Frederick A | Programming of programmable resistive memory devices |
| US7616474B2 (en) * | 2001-08-27 | 2009-11-10 | Micron Technology Inc. | Offset compensated sensing for magnetic random access memory |
| US7778065B2 (en) * | 2008-02-29 | 2010-08-17 | International Business Machines Corporation | Method and apparatus for implementing concurrent multiple level sensing operation for resistive memory devices |
| US9202561B1 (en) * | 2014-06-05 | 2015-12-01 | Integrated Silicon Solution, Inc. | Reference current generation in resistive memory device |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5335202A (en) | 1993-06-29 | 1994-08-02 | Micron Semiconductor, Inc. | Verifying dynamic memory refresh |
| JP2000260189A (ja) * | 1999-03-09 | 2000-09-22 | Toshiba Corp | 不揮発性半導体メモリ及びそのデータ消去方法 |
| KR100343285B1 (ko) * | 2000-02-11 | 2002-07-15 | 윤종용 | 프로그램 시간을 단축시킬 수 있는 플래시 메모리 장치의프로그램 방법 |
| JP4203384B2 (ja) * | 2003-09-11 | 2008-12-24 | パナソニック株式会社 | 半導体装置 |
| KR100706252B1 (ko) * | 2005-07-27 | 2007-04-12 | 삼성전자주식회사 | 노어 플래시 메모리 장치 및 그것의 프로그램 방법 |
| US7782674B2 (en) * | 2007-10-18 | 2010-08-24 | Micron Technology, Inc. | Sensing of memory cells in NAND flash |
| EP2394221A4 (en) | 2009-02-09 | 2012-11-21 | Rambus Inc | NON-VOLATILE MEMORY WITH MULTIPLE LEVELS WITH SYNCHRONIZED CONTROL |
| JP5233815B2 (ja) * | 2009-04-22 | 2013-07-10 | ソニー株式会社 | 抵抗変化型メモリデバイスおよびその動作方法 |
| KR101633018B1 (ko) * | 2009-12-28 | 2016-06-24 | 삼성전자주식회사 | 플래시 메모리 장치 및 그것의 프로그램 방법 |
| US20120225532A1 (en) * | 2011-03-03 | 2012-09-06 | Tel Epion Inc. | Method for controlling a resistive property in a resistive element using a gas cluster ion beam |
| CN103021455A (zh) * | 2012-12-04 | 2013-04-03 | 西安华芯半导体有限公司 | 一种适用于大容量静态随机存储器写操作的电路及方法 |
| US9287859B2 (en) * | 2013-04-19 | 2016-03-15 | Micron Technology, Inc. | Flexible input/output transceiver |
-
2015
- 2015-12-10 US US14/965,670 patent/US9646692B1/en active Active
-
2016
- 2016-03-14 TW TW105107818A patent/TWI609374B/zh active
- 2016-03-15 CN CN201610146048.2A patent/CN106875973B/zh active Active
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6522576B2 (en) * | 2000-07-18 | 2003-02-18 | Micron Technology, Inc. | Magneto-resistive memory array |
| US7616474B2 (en) * | 2001-08-27 | 2009-11-10 | Micron Technology Inc. | Offset compensated sensing for magnetic random access memory |
| US20060044878A1 (en) * | 2004-09-02 | 2006-03-02 | Perner Frederick A | Programming of programmable resistive memory devices |
| US7778065B2 (en) * | 2008-02-29 | 2010-08-17 | International Business Machines Corporation | Method and apparatus for implementing concurrent multiple level sensing operation for resistive memory devices |
| US9202561B1 (en) * | 2014-06-05 | 2015-12-01 | Integrated Silicon Solution, Inc. | Reference current generation in resistive memory device |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TWI828590B (zh) * | 2023-02-14 | 2024-01-01 | 旺宏電子股份有限公司 | 用於執行記憶體內運算的積體電路裝置及其操作方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US9646692B1 (en) | 2017-05-09 |
| TW201735037A (zh) | 2017-10-01 |
| CN106875973B (zh) | 2019-05-03 |
| CN106875973A (zh) | 2017-06-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| TWI609374B (zh) | 記憶體裝置與其操作方法 | |
| US8891293B2 (en) | High-endurance phase change memory devices and methods for operating the same | |
| KR101374639B1 (ko) | 비휘발성 메모리 어레이의 페이지 모드 액세스 | |
| KR101934759B1 (ko) | 크로스-포인트 메모리에서의 판독 방해의 완화 | |
| US9595325B2 (en) | Apparatus and methods for sensing hard bit and soft bits | |
| CN101199023B (zh) | 半导体存储装置 | |
| JP2020074252A (ja) | メモリおよびその動作を含む装置および方法 | |
| JP2008310960A (ja) | 相変化物質をプログラミングする方法 | |
| CN104781886B (zh) | 用于读取可变电阻存储器元件的方法和装置 | |
| JP2008218492A (ja) | 相変化メモリ装置 | |
| US9442663B2 (en) | Independent set/reset programming scheme | |
| CN109872751B (zh) | 存储器装置及其操作方法 | |
| US11626161B2 (en) | Selection scheme for crosspoint memory | |
| JP6547758B2 (ja) | 不揮発性メモリ装置、および不揮発性メモリ装置の制御方法 | |
| TWI633547B (zh) | 可變電阻元件之方法及裝置 | |
| EP3799050A1 (en) | Techniques to generate & adjust program current pulses for cross-point nonvolatile memory | |
| KR102471567B1 (ko) | 메모리 장치 및 메모리 장치의 제어 방법 | |
| JP5774154B1 (ja) | 抵抗変化型メモリ | |
| US9190117B2 (en) | Nonvolatile semiconductor memory device | |
| CN109754835B (zh) | 存储装置 | |
| CN102473448A (zh) | 具有电阻性感测元件块擦除和单向写入的非易失性存储器阵列 | |
| US11087854B1 (en) | High current fast read scheme for crosspoint memory | |
| CN201655330U (zh) | 一种相变随机存储器 | |
| CN101740121A (zh) | 一种相变随机存储器 | |
| KR20100008627A (ko) | 상 변화 메모리 장치 및 제어 방법 |