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TWI609220B - 畫素陣列 - Google Patents

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TWI609220B
TWI609220B TW106115227A TW106115227A TWI609220B TW I609220 B TWI609220 B TW I609220B TW 106115227 A TW106115227 A TW 106115227A TW 106115227 A TW106115227 A TW 106115227A TW I609220 B TWI609220 B TW I609220B
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electrically connected
switching element
pixel
electrode
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TW106115227A
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翁嘉鴻
徐雅玲
廖烝賢
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友達光電股份有限公司
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Description

畫素陣列
本發明是有關於一種畫素陣列，且特別是有關於一種包括導通結構的畫素陣列。
近年來，隨著顯示技術的不斷進步，觀賞者對於顯示器之顯示品質(如影像解析度、色彩飽和度等)的要求也越來越高。然而，為了製造高效能的顯示器，顯示器中的畫素陣列需要包括許連接不同導電層的導通結構。
在畫素陣列中，有很大的面積被這些連接不同導電層的導通結構給佔據。導致畫素陣列的開口率被限制住，影響了顯示器的品質。因此，目前亟需一種能解決上述問題並提高畫素陣列的開口率的方法。
本發明提供一種畫素陣列，能改善導通結構限制開口率的問題。
本發明的一種畫素陣列，包括第一掃描線、第一資料線、第一訊號線、第一畫素單元與第二畫素單元。第一資料線與第一掃描線交錯設置。第一訊號線位於第一資料線上。第一資料線位於第一畫素單元與第二畫素單元之間。第一畫素單元包括第一共用電極、第二共用電極、第一畫素電極以及第二畫素電極。第一共用電極與第二共用電極分別位於第一掃描線的第一側與第二側，其中第二共用電極透過第一導通結構而電性連接至第一訊號線。第一畫素電極以及第二畫素電極分別重疊於部分的第一共用電極與部分的第二共用電極。第二畫素單元包括第三共用電極、第四共用電極、第三畫素電極以及第四畫素電極。第三共用電極與第四共用電極分別位於第一掃描線的第一側與第二側，其中第一共用電極與第三共用電極電性連接，第二共用電極與第四共用電極電性連接，並且第三共用電極透過第二導通結構而電性連接至第一訊號線。第三畫素電極以及第四畫素電極分別重疊於部分的第三共用電極與部分的第四共用電極。
基於上述，本發明的畫素陣列中，第一畫素單元具有第一導通結構，且第二畫素單元具有第二導通結構，透過兩個導通結構以及第一訊號線就能使第一畫素單元的第二共用電極電性連接至第二畫素單元的第三共用電極，減少了導通共用電極所需要的導通結構的數量，因此能改善畫素陣列開口率不足的問題。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
圖1是依照本發明的一實施例的一種畫素陣列10的上視示意圖。圖1B是沿著圖1A剖線AA’的剖面示意圖。圖1C是沿著圖1A剖線BB’的剖面示意圖。
請同時參考圖1A、圖1B以及圖1C，畫素陣列10包括第一掃描線SL1、第一資料線DL1、第二資料線DL2、第一訊號線CL1、第一畫素單元PU1與第二畫素單元PU2。第一資料線DL1與第一掃描線SL1交錯設置。在一實施例中，第二資料線DL2也與第一掃描線SL1交錯設置。第一訊號線CL1位於第一資料線DL1上。在另一實施例中，畫素陣列10還包括位於第二資料線DL2上的第二訊號線CL2。第一資料線DL1位於第一畫素單元PU1與第二畫素單元PU2之間。換言之，在本實例中，第一畫素單元PU1與第二畫素單元PU2分別位於第一資料線DL1的左右兩側。在一實施例中，第二畫素單元PU2位於第二資料線DL2與第一資料線DL1之間。在一實施例中，畫素單元PU1以及畫素單元PU2形成於基板BS上。
第一畫素單元PU1包括第一共用電極CE1、第二共用電極CE2、第一畫素電極PE1以及第二畫素電極PE2。第一共用電極CE1與第二共用電極CE2分別位於第一掃描線SL1的第一側W1與第二側W2，其中第二共用電極CE2透過第一導通結構CS1而電性連接至第一訊號線CL1。第一畫素電極PE1以及第二畫素電極PE2分別重疊於部分的第一共用電極CE1與部分的第二共用電極CE2。
在一實施例中，第一畫素單元PU1還包括第一開關元件TFT1與第二開關元件TFT2。
第一開關元件TFT1包括第一汲極D1、第一源極S1、第一閘極G1與第一半導體層SM1。第一開關元件TFT1的第一閘極G1與第一掃描線SL1電性連接，第一源極S1與第一資料線DL1電性連接，第一畫素電極PE1透過第一接觸窗TH1而與第一汲極D1電性連接。至少部分第一半導體層SM1位於第一閘極G1與第一源極S1以及第一汲極D1之間。
第二開關元件TFT2包括第二汲極D2與第二源極S2、第二閘極G2與第二半導體層SM2。第二開關元件TFT2的第二閘極G2與第一掃描線SL1電性連接。在一實施例中，第二開關元件TFT2的第二源極S2可以與第一源極S1電性連接；更詳而言之，第二開關元件TFT2的第二源極S2藉由第一開關元件TFT1而電性連接至第一資料線DL1。第二畫素電極PE2透過第二接觸窗TH2而與第二汲極D2電性連接。至少部分第二半導體層SM2位於第二閘極G2與第二源極S2以及第二汲極D2之間。
在本實施例中，第一汲極D1與第二汲極D2皆朝第一畫素電極PE1的方向延伸。在一實施例中，第一源極S1與第二源極S2包括U型的開口，且第一源極S1與第二源極S2的U型開口都朝向第一畫素電極PE1的方向。
在一實施例中，第一畫素單元PU1更包括第一分享元件ST1。第一分享元件ST1包括閘極SG1、半導體層SSM1、源極SS1以及汲極SD1。第一分享元件ST1的閘極SG1電性連接至第一掃描線SL1。至少部分半導體層SSM1位於閘極SG1與源極SS1以及汲極SD1之間。源極SS1透過第二接觸窗TH2而電性連接至第二畫素電極PE2，且源極SS1電性連接至第二開關元件TFT2的第二汲極D2。第一導通結構CS1電性連接第一訊號線CL1、第一分享元件ST1的汲極SD1和第二共用電極CE2。
在一實施例中，第一訊號線CL1、第一分享元件ST1的汲極SD1以及第二共用電極CE2屬於不同的膜層，其中第一分享元件ST1的汲極SD1所在的膜層夾在第一訊號線CL1所在的膜層以及第二共用電極CE2所在的膜層之間。在本實施例中，第一導通結構CS1將第一訊號線CL1、第一分享元件ST1的汲極SD1和第二共用電極CE2電性連接。在一實施例中，第一訊號線CL1所在的膜層與第一分享元件ST1的汲極SD1所在的膜層之間夾有絕緣層PV2，且第一分享元件ST1的汲極SD1所在的膜層與第二共用電極CE2所在的膜層之間夾有絕緣層PV1。在一實施例中，開口C1貫穿了絕緣層PV1與絕緣層PV2，而第一導通結構CS1填入該開口C1中。
第二畫素單元PU2包括第三共用電極CE3、第四共用電極CE4、第三畫素電極PE3以及第四畫素電極PE4。第三共用電極CE3與第四共用電極CE4分別位於第一掃描線SL1的第一側W1與第二側W2。第三畫素電極PE3以及第四畫素電極PE4，分別重疊於部分的第三共用電極CE3與部分的第四共用電極CE4。
在一實施例中，第二畫素單元PU2還包括第三開關元件TFT3與第四開關元件TFT4。
第三開關元件TFT3包括第三汲極D3與第三源極S3、第三閘極G3與第三半導體層SM3。第三開關元件TFT3的第三閘極G3與第一掃描線SL1電性連接，第三源極S3與第二資料線DL2電性連接，第三畫素電極PE3透過第三接觸窗TH3而與第三汲極D3電性連接。至少部分第三半導體層SM3位於第三閘極G3與第三源極S3以及第三汲極D3之間。
第四開關元件TFT4包括第四汲極D4與第四源極S4、第四閘極G4與第四半導體層SM4。第四開關元件TFT4的第四閘極G4與第一掃描線SL1電性連接。在一實施例中，第四開關元件TFT4的第四源極S4可以與第三源極S3電性連接；更詳而言之，第四開關元件TFT4的第四源極S4藉由第三開關元件TFT3而電性連接至第二資料線DL2。第四畫素電極PE4透過第四接觸窗TH4而與第四汲極D4電性連接。至少部分第四半導體層SM4位於第四閘極G4與第四源極S4以及第四汲極D4之間。
在本實施例中，第三汲極D3朝第三畫素電極PE3的方向延伸且第四汲極D4朝第四畫素電極PE4的方向延伸。在一實施例中，第三源極S3與第四源極S4包括U型的開口，且第三源極S3與第四源極S4的U型開口分別朝向第三畫素電極PE3與第四畫素電極PE4的方向。
在一實施例中，第二畫素單元PU2更包括第二分享元件ST2。第二分享元件ST2包括閘極SG2、半導體層SSM2、源極SS2以及汲極SD2。第二分享元件ST2的閘極SG2電性連接至第一掃描線SL1。至少部分半導體層SSM2位於閘極SG2與源極SS2以及汲極SD2之間。源極SS2透過第四接觸窗TH4而電性連接至第四畫素電極PE4，且源極SS2電性連接至第四開關元件TFT4的第四汲極D4。第二導通結構CS2電性連接第一訊號線CL1、第二分享元件ST2的汲極SD2以及第三共用電極CE3。
在一實施例中，第一訊號線CL1、第二分享元件ST2的汲極SD2以及第三共用電極CE3屬於不同的膜層，其中第二分享元件ST2的汲極SD2所在的膜層夾在第一訊號線CL1的膜層以及第三共用電極CE3的膜層之間。在本實施例中，第二導通結構CS2將第一訊號線CL1、第二分享元件ST2的汲極SD2和第三共用電極CE3電性連接。在一實施例中，第一訊號線CL1所在的膜層與第二分享元件ST2的汲極SD2所在的膜層之間夾有絕緣層PV2，且第二分享元件ST2的汲極SD2所在的膜層與第三共用電極CE3所在的膜層之間夾有絕緣層PV1。在一實施例中，開口C2貫穿了絕緣層PV1與絕緣層PV2，而第二導通結構CS2填入該開口C2中。
在一實施例中，第一共用電極CE1與第三共用電極CE3電性連接，且第二共用電極CE2與第四共用電極CE4電性連接。在一實施例中，第一畫素單元PU1相鄰於第二畫素單元PU2，第一共用電極CE1與第三共用電極CE3結構上連接，且第二共用電極CE2與第四共用電極CE4結構上連接。
在一實施例中，第一共用電極CE1、第二共用電極CE2、第三共用電極CE3、第四共用電極CE4與第一掃描線SL1屬於同一膜層。在一實施例中，第一畫素電極PE1、第二畫素電極PE2、第三畫素電極PE3、第四畫素電極PE4、第一訊號線CL1、第一導通結構CS1與第二導通結構CS2屬於同一膜層。
基於上述，本實施例的畫素陣列10中，第一畫素單元PU1具有第一導通結構CS1，且第二畫素單元PU2具有第二導通結構CS2，透過第一導通結構CS1、第二導通結構CS2以及第一訊號線CL1就能使第一畫素單元PU1的第二共用電極CE2電性連接至第二畫素單元PU2的第三共用電極CE3，利用不同畫素單元中的導通結構使位於掃描線不同側的共用電極能電性連接，共同組成網狀結構，減少了導通共用電極所需要的導通結構的數量。在一實施例中，第一分享元件ST1藉由第一導通結構CS1而與第二共用電極CE2以及第一訊號線CL1電性連接，且第二分享元件ST2藉由第二導通結構CS2而與第三共用電極CE3以及第一訊號線CL1電性連接，因此能改善畫素陣列10開口率不足的問題。
圖2是依照本發明的一實施例的一種畫素陣列20的上視示意圖。在此必須說明的是，圖2的實施例沿用圖1的實施例的元件標號與部分內容，其中採用相同或近似的標號來表示相同或近似的元件，並且省略了相同技術內容的說明。關於省略部分的說明可參考前述實施例，下述實施例不再重複贅述。
圖2的畫素陣列20與圖1的畫素陣列10的差異在於：畫素陣列20還包括第二掃描線SL2、第三畫素單元PU3以及第四畫素單元PU4。
第二掃描線SL2與第一資料線DL1以及第二資料線DL2交錯設置。在一實施例中，第三畫素單元PU3類似於第一畫素單元PU1。第三畫素單元PU3包括五開關元件TFT5、第六開關元件TFT6、第五共用電極CE5、第六共用電極CE6、第五畫素電極PE5以及第六畫素電極PE6。
在本實施例中，第五開關元件TFT5以及第六開關元件TFT6與第二掃描線SL2電性連接。第五共用電極CE5與第六共用電極CE6分別位於第二掃描線SL2的第一側W3與第二側W4。第五畫素電極PE5以及第六畫素電極PE6分別重疊於部分的第五共用電極CE5與部分的第六共用電極CE6。
第五開關元件TFT5包括第五汲極D5、第五源極S5、第五閘極G5與第五半導體層SM5。第五開關元件TFT5的第五閘極G5與第二掃描線SL2電性連接。第五源極S5與第一資料線DL1電性連接。第五畫素電極PE5透過第五接觸窗TH5而與第五汲極D5電性連接。至少部分第五半導體層SM5位於第五閘極G5與第五源極S5以及第五汲極D5之間。
第六開關元件TFT6包括第六汲極D6與第六源極S6、第六閘極G2與第六半導體層SM6。第六開關元件TFT6的第六閘極G6與第二掃描線SL2電性連接。在一實施例中，第六開關元件TFT6的第六源極S6可以與第五源極S5電性連接；更詳而言之，第六開關元件TFT6的第六源極S6藉由第五開關元件TFT5而電性連接至第一資料線DL1。第六畫素電極PE6透過第六接觸窗TH6而與第六汲極D6電性連接。至少部分第六半導體層SM6位於第六閘極G6與第六源極S6以及第六汲極D6之間。
在一實施例中，第五汲極D5與第六汲極D2皆朝第五畫素電極PE5的方向延伸。在一實施例中，第五源極S5與第六源極S6包括U型的開口，且第五源極S5與第六源極S6的U型開口都朝向第五畫素電極PE5的方向。
在一實施例中，第三畫素單元PU3更包括第三分享元件ST3。第三分享元件ST3包括閘極SG3、半導體層SSM3、源極SS3以及汲極SD3。第三分享元件ST3的閘極SG3電性連接至第二掃描線SL2。至少部分半導體層SSM3位於閘極SG3與源極SS3以及汲極SD3之間。第三分享元件ST3的源極SS3透過第六接觸窗TH6電性連接至第六畫素電極PE6，且第三分享元件ST3的汲極SD3透過第三導通結構CS3電性連接至第六共用電極CE6。第三導通結構CS3電性連接第一訊號線CL1、第三分享元件ST3的汲極SD3以及第六共用電極CE6。
在一實施例中，第四畫素單元PU4類似於第二畫素單元PU2。第四畫素單元PU4包括第七開關元件TFT7、第八開關元件TFT8、第七共用電極CE7、第八共用電極CE8、第七畫素電極PE7、第八畫素電極PE8、第四分享元件ST4以及第四導通結構CS4。
第七開關元件TFT7與第八開關元件TFT8與第二掃描線SL2電性連接。第七共用電極CE7與第八共用電極CE8分別位於第二掃描線SL2的第一側W3與第二側W4。第五共用電極CE5與第七共用電極CE7電性連接，第六共用電極CE6與第八共用電極CE8電性連接。第七畫素電極PE7以及第八畫素電極PE8分別重疊於部分的第七共用電極CE7與部分的第八共用電極CE8。
第七開關元件TFT7包括第七汲極D7、第七源極S7、第七閘極G7與第七半導體層SM7。第七開關元件TFT7的第七閘極G7與第二掃描線SL2電性連接。第七源極S7與第二資料線DL2電性連接。第七畫素電極PE7透過第七接觸窗TH7而與第七汲極D7電性連接。至少部分第七半導體層SM7位於第七閘極G7與第七源極S7以及第七汲極D7之間。
第八開關元件TFT8包括第八汲極D8與第八源極S8、第八閘極G8與第八半導體層SM8。第八開關元件TFT8的第八閘極G8與第二掃描線SL2電性連接。在一實施例中，第八開關元件TFT8的第八源極S8可以與第七源極S7電性連接；更詳而言之，第八開關元件TFT8的第八源極S8藉由第七開關元件TFT7而電性連接至第二資料線DL2。第八畫素電極PE8透過第八接觸窗TH8而與第八汲極D8電性連接。至少部分第八半導體層SM8位於第八閘極G8與第八源極S8以及第八汲極D8之間。
在一實施例中，第四畫素單元PU4更包括第四分享元件ST4。第四分享元件ST4包括閘極SG4、半導體層SSM4、源極SS4以及汲極SD4。第四分享元件ST4的閘極SG4電性連接至第二掃描線SL2。至少部分半導體層SSM4位於閘極SG4與源極SS4以及汲極SD4之間。第四分享元件ST4的源極SS4透過第八接觸窗TH8電性連接至第八畫素電極PE8，且第四分享元件ST4的汲極SD4透過第四導通結構CS4電性連接至第一訊號線CL1。第四導通結構CS4電性連接第一訊號線CL1、第四分享元件ST4的汲極SD4以及第七共用電極CE7。
在一實施例中，第五共用電極CE5與第七共用電極CE7電性連接，且第六共用電極CE6與第八共用電極CE8電性連接。在一實施例中，第三畫素單元PU3相鄰於第四畫素單元PU4，第五共用電極CE5與第七共用電極CE7結構上連接，且第六共用電極CE6與第八共用電極CE8結構上連接。
在一實施例中，第五共用電極CE5電性連接至第二共用電極CE2。在一實施例中，第一畫素單元PU1與第三畫素單元PU3位於相鄰列，且第三畫素單元PU3的第五共用電極CE5結構上連接至第一畫素單元PU1的第二共用電極CE2。在一實施例中，第七共用電極CE7電性連接至第四共用電極CE4。在一實施例中，第二畫素單元PU2與第四畫素單元PU4位於相鄰列，且第四畫素單元PU4的第七共用電極CE7結構上連接至第二畫素單元PU2的第四共用電極CE4。
基於上述，本實施例的畫素陣列20中，第三畫素單元PU3具有第三導通結構CS3，且第四畫素單元PU4具有第四導通結構CS4，透過第三導通結構CS3、第四導通結構CS4以及第一訊號線CL1就能使第三畫素單元PU3的第六共用電極CE6電性連接至第四畫素單元PU4的第七共用電極CE7，利用不同畫素單元中的導通結構使位於掃描線不同側的共用電極能電性連接，共同組成網狀結構，減少了導通共用電極所需要的導通結構的數量。在一實施例中，第三分享元件ST3藉由第三導通結構CS3而與第六共用電極CE6以及第一訊號線CL1電性連接，且第四分享元件ST4藉由第四導通結構CS4而與第七共用電極CE7以及第一訊號線CL1電性連接，因此能改善畫素陣列20開口率不足的問題。
圖3是依照本發明的一實施例的一種畫素陣列30的上視示意圖。在此必須說明的是，圖3的實施例沿用圖1的實施例的元件標號與部分內容，其中採用相同或近似的標號來表示相同或近似的元件，並且省略了相同技術內容的說明。關於省略部分的說明可參考前述實施例，下述實施例不再重複贅述。
圖3的畫素陣列30與圖1的畫素陣列10的差異在於：畫素陣列30還包括第二掃描線SL2、第三資料線DL3、第二訊號線CL2、第三訊號線CL3、第三畫素單元PU3以及第四畫素單元PU4。
第二掃描線SL2與第一資料線DL1以及第二資料線DL2交錯設置。第三資料線DL3與第一掃描線SL1交錯設置。第一資料線DL1位於第二資料線DL2以及第三資料線DL3之間。第二訊號線CL2位於第二資料線DL2上。第三訊號線CL3位於第三資料線DL3上。
第三畫素單元PU3位於第一資料線DL1與第三資料線DL3之間。第三畫素單元PU3包括第五開關元件TFT5、第六開關元件TFT6、第五共用電極CE5、第六共用電極CE6、第五畫素電極PE5以及第六畫素電極PE6。
第五共用電極CE5、第六共用電極CE6分別位於第二掃描線SL2的第一側W3與第二側W4。第五畫素電極PE5以及第六畫素電極PE6分別重疊於部分的第五共用電極CE5與部分的第六共用電極CE6。第五共用電極CE5透過第三導通結構CS3而電性連接至第三訊號線CL3。
第五開關元件TFT5包括第五汲極D5、第五源極S5、第五閘極G5與第五半導體層SM5。第五開關元件TFT5的第五閘極G5與第二掃描線SL2電性連接，第五源極S5與第一資料線DL1電性連接，第五畫素電極PE5透過第五接觸窗TH5而與第五汲極D5電性連接。至少部分第五半導體層SM5位於第五閘極G5與第五源極S5以及第五汲極D5之間。
第六開關元件TFT6包括第六汲極D6與第六源極S6、第六閘極G2與第六半導體層SM6。第六開關元件TFT6的第六閘極G6與第二掃描線SL2電性連接。在一實施例中，第六開關元件TFT6的第六源極S6可以與第五源極S5電性連接；更詳而言之，第六開關元件TFT6的第六源極S6藉由第五開關元件TFT5而電性連接至第一資料線DL1。第六畫素電極PE6透過第六接觸窗TH6而與第六汲極D6電性連接。至少部分第六半導體層SM6位於第六閘極G6與第六源極S6以及第六汲極D6之間。
在本實施例中，第五開關元件TFT5的第五汲極D5朝第五畫素電極PE5的方向延伸且第六開關元件TFT6的第六汲極D6朝第六畫素電極PE6的方向延伸。
在一實施例中，第三畫素單元PU3更包括第三分享元件ST3。第三分享元件ST3包括閘極SG3、半導體層SSM3、源極SS3以及汲極SD3。第三分享元件ST3的閘極SG3電性連接至第二掃描線SL2。至少部分半導體層SSM3位於閘極SG3與源極SS3以及汲極SD3之間。第三分享元件ST3的源極SS3透過第六接觸窗TH6電性連接至第六畫素電極PE6，且第三導通結構CS3電性連接第三訊號線CL3、第三分享元件ST3的汲極SD3和第五共用電極CE5。
第四畫素單元PU4位於第一資料線DL1與第二資料線DL2之間。第四畫素單元PU4包括第七開關元件TFT7、第八開關元件TFT8、第七共用電極CE7、第八共用電極CE8、第七畫素電極PE7以及第八畫素電極PE8。第七共用電極CE7與第八共用電極CE8分別位於第二掃描線SL2的第一側與第二側。第五共用電極CE5與第七共用電極CE7電性連接，第六共用電極CE6與第八共用電極CE8電性連接。第七畫素電極PE7以及第八畫素電極PE8分別重疊於部分的第七共用電極CE7與部分的第八共用電極CE8。第八共用電極CE8透過第四導通結構CS4而電性連接至第二訊號線CL2。
第七開關元件TFT7包括第七汲極D7、第七源極S7、第七閘極G7與第七半導體層SM7。第七開關元件TFT7的第七閘極G7與第二掃描線SL2電性連接，第七源極S7與第二資料線DL2電性連接，第七畫素電極PE7透過第七接觸窗TH7而與第七汲極D7電性連接。至少部分第七半導體層SM7位於第七閘極G7與第七源極S7以及第七汲極D7之間。
第八開關元件TFT8包括第八汲極D8與第八源極S8、第八閘極G8與第八半導體層SM8。第八開關元件TFT8的第八閘極G8與第二掃描線SL2電性連接。在一實施例中，第八開關元件TFT8的第八源極S8可以與第七源極S7電性連接；更詳而言之，第八開關元件TFT8的第八源極S8藉由第七開關元件TFT7而電性連接至第二資料線DL2。第八畫素電極PE8透過第八接觸窗TH8而與第八汲極D8電性連接。至少部分第八半導體層SM8位於第八閘極G8與第八源極S8以及第八汲極D8之間。
在本實施例中，第七開關元件的第七汲極D7與第八開關元件TFT8的第八汲極D8皆朝第七畫素電極PE7的方向延伸。
在一實施例中，第四畫素單元PU4更包括第四分享元件ST4。第四分享元件ST4包括閘極SG4、半導體層SSM4、源極SS4以及汲極SD4。第四分享元件ST4的閘極SG4電性連接至第二掃描線SL2。至少部分半導體層SSM4位於閘極SG4與源極SS4以及汲極SD4之間。第四分享元件ST4的源極SS4透過第八接觸窗TH8電性連接至第八畫素電極PE8，且第四導通結構CS4電性連接第二訊號線CL2、第四分享元件ST4的汲極SD4和第八共用電極CE8。
在本實施例中，第一導通結構CS1相似於第四導通結構CS4，且第二導通結構CS2相似於第三導通結構CS3，藉由第一導通結構CS1/第四導通結構CS4與第二導通結構CS2/第三導通結構CS3在行的方向(資料線的延伸方向)以及列的方向(掃描線的延伸方向)交替排列，使相似的導通結構不會聚集在一起，平均分散了導通結構所造成的阻抗差值。
圖4是依照本發明的一實施例的一種畫素陣列40的上視示意圖。在此必須說明的是，圖4的實施例沿用圖1的實施例的元件標號與部分內容，其中採用相同或近似的標號來表示相同或近似的元件，並且省略了相同技術內容的說明。關於省略部分的說明可參考前述實施例，下述實施例不再重複贅述。
圖4的畫素陣列40與圖1的畫素陣列10的差異在於：畫素陣列40更包括第三資料線DL3、第三訊號線CL3以及第三畫素單元PU3。
第三資料線DL3與第一掃描線SL1交錯設置，其中第一資料線DL1位於第二資料線DL2以及第三資料線DL3之間。第三訊號線CL3位於第三資料線DL3上。
第三畫素單元PU3包括第五開關元件TFT5、第六開關元件TFT6、第五共用電極CE5、第六共用電極CE6、第五畫素電極PE5以及第六畫素電極PE6。
第五共用電極CE5與第六共用電極CE6分別位於第一掃描線SL1的第一側W1與第二側W2。第六共用電極CE6透過第三導通結構CS3而電性連接至第三訊號線CL3。第五畫素電極PE5以及第六畫素電極PE6分別重疊於部分的第五共用電極CE5與部分的第六共用電極CE6。
第五開關元件TFT5包括第五汲極D5、第五源極S5、第五閘極G5與第五半導體層SM5。第五開關元件TFT5的第五閘極G5與第一掃描線SL1電性連接，第五源極S5與第三資料線DL3電性連接，第五畫素電極PE5透過第五接觸窗TH5而與第五汲極D5電性連接。至少部分第五半導體層SM5位於第五閘極G5與第五源極S5以及第五汲極D5之間。
第六開關元件TFT6包括第六汲極D6與第六源極S6、第六閘極G2與第六半導體層SM6。第六開關元件TFT6的第六閘極G6與第一掃描線SL1電性連接。在一實施例中，第六開關元件TFT6的第六源極S6可以與第五源極S5電性連接；更詳而言之，第六開關元件TFT6的第六源極S6藉由第五開關元件TFT5而電性連接至第三資料線DL3。第六畫素電極PE6透過第六接觸窗TH6而與第六汲極D6電性連接。至少部分第六半導體層SM6位於第六閘極G6與第六源極S6以及第六汲極D6之間。
在一實施例中，第五開關元件TFT5的第五汲極D5與第六開關元件TFT6的第六汲極D6皆朝第五畫素電極PE5的方向延伸。
在一實施例中，第一共用電極CE1、第三共用電極CE3與第五共用電極CE5電性連接，並且第二共用電極CE2、第四共用電極CE4與第六共用電極CE6電性連接。在一實施例中，第三共用電極CE3、第一共用電極CE1與第五共用電極CE5在結構上依序連接，並且第四共用電極CE4、第二共用電極CE2與第六共用電極CE6在結構上依序連接。
在一實施例中，第三畫素單元PU3更包括第三分享元件ST3。第三分享元件ST3包括閘極SG3、半導體層SSM3、源極SS3以及汲極SD3。第三分享元件ST3的閘極SG3電性連接至第一掃描線SL1。至少部分半導體層SSM3位於閘極SG3與源極SS3以及汲極SD3之間。其中第三分享元件ST3的源極SS3透過第六接觸窗TH6電性連接至第六畫素電極PE6，且第三導通結構CS3電性連接第三訊號線CL3、第三分享元件ST3的汲極SD3和第六共用電極CE6。
基於上述，本實施例的畫素陣列40中，第一畫素單元PU1具有第一導通結構CS1，第二畫素單元PU2具有第二導通結構CS2，且第三畫素單元PU3具有第三導通結構CS3。透過第一導通結構CS1、第二導通結構CS2以及第一訊號線CL1就能使第一畫素單元PU1的第二共用電極CE2電性連接至第二畫素單元PU2的第三共用電極CE3，利用不同畫素單元中的導通結構使位於掃描線不同側的共用電極能電性連接，共同組成網狀結構，減少了導通共用電極所需要的導通結構的數量。在一實施例中，第一分享元件ST1藉由第一導通結構CS1而與第二共用電極CE2以及第一訊號線CL1電性連接，第二分享元件ST2藉由第二導通結構CS2而與第三共用電極CE3以及第一訊號線CL1電性連接，且第三分享元件ST3藉由第三導通結構CS3而與第六共用電極CE6以及第三訊號線CL3電性連接，因此能改善畫素陣列40開口率不足的問題。
圖5是依照本發明的一實施例的一種畫素陣列50的上視示意圖。在此必須說明的是，圖5的實施例沿用圖1的實施例的元件標號與部分內容，其中採用相同或近似的標號來表示相同或近似的元件，並且省略了相同技術內容的說明。關於省略部分的說明可參考前述實施例，下述實施例不再重複贅述。
圖5的畫素陣列50與圖1的畫素陣列10的差異在於：畫素陣列50更包括第三資料線DL3、第四資料線DL4、第三訊號線CL3、第四訊號線CL4以及第三畫素單元PU3。
第三資料線DL3以及第四資料線DL4與第一掃描線SL1交錯設置。第一資料線DL1位於第二資料線DL2以及第三資料線DL3之間，且第三資料線DL3位於第一資料線DL1以及第四資料線DL4之間。第三訊號線CL3位於第三資料線DL3上。第四訊號線CL4位於第四資料線DL4上。
第三畫素單元PU3包括第五開關元件TFT5、第六開關元件TFT6、第五共用電極CE5、第六共用電極CE6第五畫素電極PE5以及第六畫素電極PE6。
第五共用電極CE5與第六共用電極CE6分別位於第一掃描線SL1的第一側W1與第二側W2，其中第五共用電極CE5透過第三導通結構CS3而電性連接至第四訊號線CL4。第五畫素電極PE5以及第六畫素電極PE6分別重疊於部分的第五共用電極CE5與部分的第六共用電極CE6。
第五開關元件TFT5包括第五汲極D5、第五源極S5、第五閘極G5與第五半導體層SM5。第五開關元件TFT5的第五閘極G5與第一掃描線SL1電性連接，第五源極S5與第三資料線DL3電性連接，第五畫素電極PE5透過第五接觸窗TH5而與第五汲極D5電性連接。至少部分第五半導體層SM5位於第五閘極G5與第五源極S5以及第五汲極D5之間。
第六開關元件TFT6包括第六汲極D6與第六源極S6、第六閘極G2與第六半導體層SM6。第六開關元件TFT6的第六閘極G6與第一掃描線SL1電性連接。在一實施例中，第六開關元件TFT6的第六源極S6可以與第五源極S5電性連接；更詳而言之，第六開關元件TFT6的第六源極S6藉由第五開關元件TFT5而電性連接至第三資料線DL3。第六畫素電極PE6透過第六接觸窗TH6而與第六汲極D6電性連接。至少部分第六半導體層SM6位於第六閘極G6與第六源極S6以及第六汲極D6之間。
在本實施例中，第五開關元件TFT5的第五汲極D5朝第五畫素電極PE5的方向延伸，且第六開關元件TFT6的第六汲極D6朝第六畫素電極PE6的方向延伸。
在一實施例中，第一共用電極CE1、該第三共用電極CE3與第五共用電極CE5電性連接，並且第二共用電極CE2、第四共用電極CE4與第六共用電極CE6電性連接。在一實施例中，第三共用電極CE3、第一共用電極CE1與第五共用電極CE5在結構上依序連接，並且第四共用電極CE4、第二共用電極CE2與第六共用電極CE6在結構上依序連接。
在一實施例中，第三畫素單元PU3更包括第三分享元件ST3。第三分享元件ST3包括閘極SG3、半導體層SSM3、源極SS3以及汲極SD3。第三分享元件ST3的閘極SG3電性連接至第一掃描線SL1。至少部分半導體層SSM3位於閘極SG3與源極SS3以及汲極SD3之間。其中第三分享元件ST3的源極SS3透過第六接觸窗TH6電性連接至第六畫素電極PE6，且第三導通結構CS3電性連接第四訊號線CL4、第三分享元件ST3的汲極SD3和第五共用電極CE5。
基於上述，本實施例的畫素陣列50中，第一畫素單元PU1具有第一導通結構CS1，第二畫素單元PU2具有第二導通結構CS2，且第三畫素單元PU3具有第三導通結構CS3。透過第一導通結構CS1、第二導通結構CS2以及第一訊號線CL1就能使第一畫素單元PU1的第二共用電極CE2電性連接至第二畫素單元PU2的第三共用電極CE3，利用不同畫素單元中的導通結構使位於掃描線不同側的共用電極能電性連接，共同組成網狀結構，減少了導通共用電極所需要的導通結構的數量。在一實施例中，第一分享元件ST1藉由第一導通結構CS1而與第二共用電極CE2以及第一訊號線CL1電性連接，第二分享元件ST2藉由第二導通結構CS2而與第三共用電極CE3以及第一訊號線CL1電性連接，且第三分享元件ST3藉由第三導通結構CS3而與第五共用電極CE5以及第四訊號線CL4電性連接，因此能改善畫素陣列50開口率不足的問題。
綜上所述，在本發明的畫素陣列中，第一畫素單元具有第一導通結構，且第二畫素單元具有第二導通結構，透過第一導通結構、第二導通結構以及第一訊號線就能使第一畫素單元的第二共用電極電性連接至第二畫素單元的第三共用電極，利用不同畫素單元中的導通結構使位於掃描線不同側的共用電極能電性連接，共同組成網狀結構，減少了導通共用電極所需要的導通結構的數量。在一實施例中，第一分享元件藉由第一導通結構而與第二共用電極以及第一訊號線電性連接，且第二分享元件藉由第二導通結構而與第三共用電極以及第一訊號線電性連接，因此能改善畫素陣列開口率不足的問題。在一實施例中，藉由結構不相同的導通結構在行的方向以及列的方向交替排列，使得相似的導通結構不會聚集在一起，平均分散了結構不相同的導通結構所造成的阻抗差值。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
10、20、30、40、50‧‧‧畫素陣列 PU1、PU2、PU3、PU4‧‧‧畫素單元 SL1、SL2‧‧‧掃描線 DL1、DL2、DL3、DL4‧‧‧資料線 CL1、CL2、CL3、CL4‧‧‧訊號線 PE1、PE2、PE3、PE4、PE5、PE6、PE7、PE8‧‧‧畫素電極 CE1、CE2、CE3、CE4、CE5、CE6、CE7、CE8‧‧‧共用電極 TFT1、TFT2、TFT3、TFT4、TFT5、TFT6、TFT7、TFT8‧‧‧開關元件 ST1、ST2、ST3、ST4‧‧‧分享元件 G1、G2、G3、G4、G5、G6、G7、G8、SG1、SG2、SG3、SG4‧‧‧閘極 SM1、SM2、SM3、SM4、SM5、SM6、SM7、SM8、SSM1、SSM2、SSM3、SSM4‧‧‧半導體層 S1、S2、S3、S4、S5、S6、S7、S8、SS1、SS2、SS3、SS4‧‧‧源極 D1、D2、D3、D4、D5、D6、D7、D8、SD1、SD2、SD3、SD4‧‧‧汲極 TH1、TH2、TH3、TH4、TH5、TH6、TH7、TH8‧‧‧接觸窗 CS1、CS2、CS3、CS4‧‧‧導通結構 PV1、PV2‧‧‧絕緣層 BS‧‧‧基板 C1、C2‧‧‧開口 W1、W3‧‧‧第一側 W2、W4‧‧‧第二側
圖1A是依照本發明的一實施例的一種畫素陣列的上視示意圖。 圖1B是沿著圖1A剖線AA’的剖面示意圖。 圖1C是沿著圖1A剖線BB’的剖面示意圖。 圖2是依照本發明的一實施例的一種畫素陣列的上視示意圖。 圖3是依照本發明的一實施例的一種畫素陣列的上視示意圖。 圖4是依照本發明的一實施例的一種畫素陣列的上視示意圖。 圖5是依照本發明的一實施例的一種畫素陣列的上視示意圖。
10‧‧‧畫素陣列
PU1、PU2‧‧‧畫素單元
SL1‧‧‧掃描線
DL1、DL2‧‧‧資料線
CL1、CL2‧‧‧訊號線
PE1、PE2、PE3、PE4‧‧‧畫素電極
CE1、CE2、CE3、CE4‧‧‧共用電極
TFT1、TFT2、TFT3、TFT4‧‧‧開關元件
ST1、ST2‧‧‧分享元件
S1、S2、S3、S4、SS1、SS2‧‧‧源極
D1、D2、D3、D4、SD1、SD2‧‧‧汲極
G1、G2、G3、G4、SG1、SG2‧‧‧閘極
SM1、SM2、SM3、SM4、SSM1、SSM2‧‧‧半導體層
TH1、TH2、TH3、TH4‧‧‧接觸窗
CS1、CS2‧‧‧導通結構
C1、C2‧‧‧開口
W1‧‧‧第一側
W2‧‧‧第二側

Claims (18)

  1. 一種畫素陣列，包括： 一第一掃描線； 一第一資料線，與該第一掃描線交錯設置； 一第一訊號線，位於該第一資料線上； 一第一畫素單元與一第二畫素單元，該第一資料線位於該第一畫素單元與該第二畫素單元之間，其中： 該第一畫素單元包括： 一第一共用電極與一第二共用電極，分別位於該第一掃描線的一第一側與一第二側，其中該第二共用電極透過一第一導通結構而電性連接至該第一訊號線；以及 一第一畫素電極以及一第二畫素電極，分別重疊於部分的該第一共用電極與部分的該第二共用電極； 該第二畫素單元包括： 一第三共用電極與一第四共用電極，分別位於該第一掃描線的該第一側與該第二側，其中該第一共用電極與該第三共用電極電性連接，該第二共用電極與該第四共用電極電性連接，並且該第三共用電極透過一第二導通結構而電性連接至該第一訊號線；以及 一第三畫素電極以及一第四畫素電極，分別重疊於部分的該第三共用電極與部分的該第四共用電極。
  2. 如申請專利範圍第1項所述的畫素陣列，更包括： 一第二資料線，與該第一掃描線交錯設置，該第二畫素單元位於該第二資料線與該第一資料線之間；其中： 該第一畫素單元包括： 一第一開關元件，與該第一掃描線以及該第一資料線電性連接，且該第一畫素電極透過一第一接觸窗電性連接至該第一開關元件；以及 一第二開關元件，與該第一掃描線電性連接，且該第二畫素電極透過一第二接觸窗電性連接至該第二開關元件； 該第二畫素單元包括： 一第三開關元件，與該第一掃描線以及該第二資料線電性連接，且該第三畫素電極透過一第三接觸窗電性連接至該第三開關元件；以及 一第四開關元件，與該第一掃描線電性連接，且該第四畫素電極透過一第四接觸窗電性連接至該第四開關元件。
  3. 如申請專利範圍第2項所述的畫素陣列，其中： 該第一畫素單元更包括一第一分享元件，電性連接至該第二畫素電極以及該第一訊號線；且 該第二畫素單元更包括一第二分享元件，電性連接至該第四畫素電極以及該第一訊號線。
  4. 如申請專利範圍第3項所述的畫素陣列，其中該第一分享元件的一源極電性連接至該第二開關元件，且該第一導通結構電性連接該第一分享元件的一汲極、該第一訊號線和該第二共用電極。
  5. 如申請專利範圍第4項所述的畫素陣列，其中該第二分享元件的一源極電性連接至該第四開關元件，且該第二導通結構電性連接該第二分享元件的一汲極、該第一訊號線以及該第三共用電極。
  6. 如申請專利範圍第2項所述的畫素陣列，其中該第一開關元件包括一第一汲極，該第二開關元件包括一第二汲極，並且該第一汲極與該第二汲極皆朝該第一畫素電極的方向延伸。
  7. 如申請專利範圍第6項所述的畫素陣列，其中該第三開關元件包括一第三汲極，該第四開關元件包括一第四汲極，該第三汲極朝該第三畫素電極的方向延伸，並且該第四汲極朝該第四畫素電極的方向延伸。
  8. 如申請專利範圍第7項所述的畫素陣列，其中該第一開關元件包括一第一源極，該第二開關元件包括一第二源極，該第三開關元件包括一第三源極，該第四開關元件包括一第四源極，該第一源極與該第二源極電性連接，並且該第三源極與該第四源極電性連接。
  9. 如申請專利範圍第2項所述的畫素陣列，更包括： 一第二掃描線，與該第一資料線以及該第二資料線交錯設置； 一第三畫素單元，包括： 一第五開關元件與一第六開關元件，與該第二掃描線電性連接； 一第五共用電極與一第六共用電極，分別位於該第二掃描線的一第一側與一第二側； 一第五畫素電極以及一第六畫素電極，分別重疊於部分的該第五共用電極與部分的該第六共用電極，該第五畫素電極透過一第五接觸窗電性連接至該第五開關元件，以及該第六畫素電極透過一第六接觸窗電性連接至該第六開關元件； 一第一分享元件，其中該第一分享元件的一源極電性連接至該第六畫素電極，且該第一分享元件的一汲極電性連接至該第六共用電極；以及 一第三導通結構，電性連接該第一訊號線與該第一分享元件的該汲極；以及 一第四畫素單元，包括： 一第七開關元件與一第八開關元件，與該第二掃描線電性連接； 一第七共用電極與一第八共用電極，分別位於該第二掃描線的該第一側與該第二側，該第五共用電極與該第七共用電極電性連接，該第六共用電極與該第八共用電極電性連接； 一第七畫素電極以及一第八畫素電極，分別重疊於部分的該第七共用電極與部分的該第八共用電極，該第七畫素電極透過一第七接觸窗電性連接至該第七開關元件，以及該第八畫素電極透過一第八接觸窗電性連接至該第八開關元件； 一第二分享元件，其中該第二分享元件的一源極電性連接至該第八畫素電極，且該第二分享元件的一汲極電性連接至該第七共用電極；以及 一第四導通結構，電性連接該第一訊號線與該第二分享元件的該汲極。
  10. 如申請專利範圍第9項所述的畫素陣列，其中該第五共用電極電性連接至該第二共用電極；以及該第七共用電極電性連接至該第四共用電極。
  11. 如申請專利範圍第2項所述的畫素陣列，更包括： 一第二掃描線，與該第一資料線以及該第二資料線交錯設置； 一第三資料線，與該第一掃描線和該第二掃描線交錯設置，其中該第一資料線位於該第二資料線以及該第三資料線之間； 一第二訊號線，位於該第二資料線上； 一第三訊號線，位於該第三資料線上； 一第三畫素單元，包括： 一第五共用電極與一第六共用電極，分別位於該第二掃描線的一第一側與一第二側； 一第五畫素電極以及一第六畫素電極，分別重疊於部分的該第五共用電極與部分的該第六共用電極，該第五共用電極透過一第三導通結構而電性連接至該第三訊號線；以及 一第四畫素單元，位於該第一資料線與該第二資料線之間，包括： 一第七共用電極與一第八共用電極，分別位於該第二掃描線的該第一側與該第二側，該第五共用電極與該第七共用電極電性連接，該第六共用電極與該第八共用電極電性連接； 一第七畫素電極以及一第八畫素電極，分別重疊於部分的該第七共用電極與部分的該第八共用電極，該第八共用電極透過一第四導通結構而電性連接至該第二訊號線。
  12. 如申請專利範圍第11項所述的畫素陣列，其中： 該第三畫素單元更包括： 一第五開關元件與一第六開關元件，與該第二掃描線電性連接，其中該第五畫素電極透過一第五接觸窗電性連接至該第五開關元件，以及該第六畫素電極透過一第六接觸窗電性連接至該第六開關元件； 一第一分享元件，其中該第一分享元件的一源極電性連接至該第六畫素電極，且該第三導通結構電性連接該第一分享元件的一汲極、該第三訊號線和該第五共用電極；以及 該第四畫素單元更包括： 一第七開關元件與一第八開關元件，與該第二掃描線電性連接，其中該第七畫素電極透過一第七接觸窗電性連接至該第七開關元件，以及該第八畫素電極透過一第八接觸窗電性連接至該第八開關元件； 一第二分享元件，其中該第二分享元件的一源極電性連接至該第八畫素電極，且該第四導通結構電性連接該第二分享元件的一汲極、該第二訊號線和該第八共用電極。
  13. 如申請專利範圍第12項所述的畫素陣列，其中： 該第一開關元件包括一第一汲極，該第二開關元件包括一第二汲極，且該第一汲極與該第二汲極皆朝該第一畫素電極的方向延伸； 該第三開關元件包括一第三汲極，該第四開關元件包括一第四汲極，該第三汲極朝該第三畫素電極的方向延伸，且該第四汲極朝該第四畫素電極的方向延伸； 該第五開關元件包括一第五汲極，該第六開關元件包括一第六汲極，該第五汲極朝該第五畫素電極的方向延伸，且該第六汲極朝該第六畫素電極的方向延伸； 該第七開關元件包括一第七汲極，該第八開關元件包括一第八汲極，且該第七汲極與該第八汲極皆朝該第七畫素電極的方向延伸。
  14. 如申請專利範圍第2項所述的畫素陣列，更包括： 一第三資料線，與該第一掃描線交錯設置，其中該第一資料線位於該第二資料線以及該第三資料線之間； 一第三訊號線，位於該第三資料線上； 一第三畫素單元，包括： 一第五開關元件與一第六開關元件，與該第一掃描線以及該第三資料線電性連接； 一第五共用電極與一第六共用電極，分別位於該第一掃描線的該第一側與該第二側，其中該第六共用電極透過一第三導通結構而電性連接至該第三訊號線。 一第五畫素電極以及一第六畫素電極，分別重疊於部分的該第五共用電極與部分的該第六共用電極，該第五畫素電極透過一第五接觸窗電性連接至該第五開關元件，以及該第六畫素電極透過一第六接觸窗電性連接至該第六開關元件。
  15. 如申請專利範圍第14項所述的畫素陣列，其中： 該第一開關元件包括一第一汲極，該第二開關元件包括一第二汲極，且該第一汲極與該第二汲極皆朝該第一畫素電極的方向延伸； 該第三開關元件包括一第三汲極，該第四開關元件包括一第四汲極，該第三汲極朝該第三畫素電極的方向延伸，且該第四汲極朝該第四畫素電極的方向延伸； 該第五開關元件包括一第五汲極，該第六開關元件包括一第六汲極，且該第五汲極與該第六汲極皆朝該第五畫素電極的方向延伸； 該第一共用電極、該第三共用電極與該第五共用電極電性連接，並且該第二共用電極、該第四共用電極與該第六共用電極電性連接。
  16. 如申請專利範圍第2項所述的畫素陣列，更包括： 一第三資料線與一第四資料線，與該第一掃描線交錯設置，其中該第一資料線位於該第二資料線以及該第三資料線之間，且該第三資料線位於該第一資料線以及該第四資料線之間； 一第三訊號線，位於該第三資料線上； 一第四訊號線，位於該第四資料線上； 一第三畫素單元，包括： 一第五開關元件與一第六開關元件，與該第一掃描線以及該第三資料線電性連接； 一第五共用電極與一第六共用電極，分別位於該第一掃描線的該第一側與該第二側，其中該第五共用電極透過一第三導通結構而電性連接至該第四訊號線； 一第五畫素電極以及一第六畫素電極，分別重疊於部分的該第五共用電極與部分的該第六共用電極，該第五畫素電極透過一第五接觸窗電性連接至該第五開關元件，以及該第六畫素電極透過一第六接觸窗電性連接至該第六開關元件。
  17. 如申請專利範圍第16項所述的畫素陣列，其中： 該第一開關元件包括一第一汲極，該第二開關元件包括一第二汲極，且該第一汲極與該第二汲極皆朝該第一畫素電極的方向延伸； 該第三開關元件包括一第三汲極，該第四開關元件包括一第四汲極，該第三汲極朝該第三畫素電極的方向延伸，且該第四汲極朝該第四畫素電極的方向延伸； 該第五開關元件包括一第五汲極，該第六開關元件包括一第六汲極，該第五汲極朝該第五畫素電極的方向延伸，且該第六汲極朝該第六畫素電極的方向延伸； 該第一共用電極、該第三共用電極與該第五共用電極電性連接，並且該第二共用電極、該第四共用電極與該第六共用電極電性連接。
  18. 如申請專利範圍第1項所述的畫素陣列，其中該第一共用電極、該第二共用電極、該第三共用電極、該第四共用電極與該第一掃描線屬於同一膜層，該第一畫素電極、該第二畫素電極、該第三畫素電極、該第四畫素電極與該第一訊號線屬於同一膜層。
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