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TWI601145B - 非揮發性半導體記憶裝置及其抹除方法 - Google Patents

非揮發性半導體記憶裝置及其抹除方法 Download PDF

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TWI601145B
TWI601145B TW105112230A TW105112230A TWI601145B TW I601145 B TWI601145 B TW I601145B TW 105112230 A TW105112230 A TW 105112230A TW 105112230 A TW105112230 A TW 105112230A TW I601145 B TWI601145 B TW I601145B
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華邦電子股份有限公司
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Description

非揮發性半導體記憶裝置及其抹除方法
本發明是有關於NAND型及NOR型快閃記憶體等的半導體裝置的可靠性，特別是有關於即使重複地寫入抹除但可靠性劣化很少的快閃記體的抹除方法。
第1圖顯示NAND型快閃記憶體的記憶胞陣列的概要剖面圖。P型矽基板(P-Sub)10內形成有N井(N-Well)12，N井12內形成有P井(P-Well)14。P井14內形成有構成NAND串的複數電晶體。一個NAND串具有串聯連接的複數記憶胞、連接至記憶胞的一端部的源極線選擇電晶體、連接至記憶胞的另一端部的位元線選擇電晶體。第1圖中顯示串聯連接的複數記憶胞20、源極線側選擇電晶體22、位元線側選擇電晶體24。P井14內，在行方向形成有複數個此種NAND串，一個P井14內的所有NAND串構成一個區塊。
源極線SL被電性連接在源極線選擇電晶體22的n擴散區域(源極區域)23，位元線BL被電性連接在位元線選擇電晶體24的n擴散區域(汲極區域)23。又，在P井14中形成有接觸用的p+擴散區域26，N井12中形成有n+擴散區域27，此二個擴散區域26、27藉由N井/P井的共同接觸28而連接。如後所述，對選擇的區塊進行抹除時，透過共同接觸28施加P井的高電壓 的抹除脈衝。
第2圖顯示記憶胞陣列的等效電路。如圖所示，在與NAND串交錯的行方向上，形成有複數字元線WL1、WL2…WLn，各個字元線WL共同連接行方向上對應的記憶胞20的控制閘極。選擇閘極線SGS共同連接行方向的源極線選擇電晶體22的閘極，選擇閘極線SGD共同連接行方向的位元線選擇電晶體24的閘極。透過選擇閘極線SGS使源極線選擇電晶體22導通時，NAND串被電性連接至源極線SL，透過選擇閘極線SGD使位元線選擇電晶體24導通時，NAND串被電性連接至位元線BL。
第3圖顯示NAND型快閃記憶體的抹除動作時，抹除選擇區塊內的各節點的電壓波形圖。節點N1是N井/P井的共同接觸28，N2是源極線SL的接觸用擴散區域23，N3是源極線側選擇電晶體22的閘極，N4是同一區塊內記憶胞20的字元線(控制閘極)，N5是位元線側選擇電晶體24的閘極，N6是位元線BL的接觸用擴散區域23。又，非選擇區塊中，N4成為和抹除選擇區塊內的N3至N5相同波形。
NAND型快閃記憶體中，資料抹除是以區塊單位進行。此時，設定選擇區塊的字元線為0V或低於P井14的電壓，在形成記憶胞陣列的P井14，施加條狀的正電壓抹除脈衝，施加抹除脈衝Ps之後，使P井電位回到0V。此時，各節點N2、N3、N5、N6藉由和P井14的電容耦合而自動被升壓。抹除之後，藉由驗證讀出，判定選擇的區塊內記憶胞的臨界值是否小於某一值。若區塊內的全部記憶胞的臨界值小於某一值，則抹除動作 完成；若一部分記憶胞的臨界值大於某一值，則再施加抹除脈衝Ps，再執行驗證讀出(例如專利文件1)。
又，為控制被抹除記憶胞的臨界值分佈範圍的下限值，也有對被抹除的記憶胞執行軟編程(soft-program)及執行軟編程驗證的提案(例如專利文件2)。此流程如第4圖所示。如圖所示，施加抹除脈衝Ps(S10)，用以抹除被選擇記憶胞的資料；接著，執行抹除驗證(S20)，用以檢驗記憶胞的臨界值的上限值是否在一定以下；實施軟編程驗證(S40)，以在抹除驗證判定合格時，檢驗記憶胞的臨界值是下限值是否在一定以上；對在此驗證判定不合格的記憶胞執行軟編程(S30)；藉此進行使臨界值分佈範圍的下限值成為一定以上的控制。
另一方面，在寫入(編程)時，P井14設定為0V，在所選擇的字元線上施加高電壓。在位元線上施加0V至正電位，在施加0V時，所選擇的記憶胞的矽表面成為0V，有從矽基板往浮動閘極的電子隧穿電流流動。藉此，記憶胞的臨界值變得比某一規定值高。
[先前技術文件]
[專利文件]
[專利文件1]特開2012-027979號公報
[專利文件2]2007102923號號公報
習知的NAND型等的快閃記憶體中，重複寫入/抹 除(資料的改寫)引起浮動閘極下的氧化膜的膜質劣化，氧化膜的電洞/電子陷阱造成電導(Gm)劣化，且資料的保存性也劣化。處理此種問題的一個方法如專利文件2所述，在抹除時對被過度抹除的記憶胞執行軟編程，而將記憶胞的分佈範圍狹帶化。藉此，能夠抑制由於資料改寫所致的可靠性劣化。
但是，軟編程本身可能會造成次要的不良影響。第5圖顯示資料改寫的次數與記憶胞的臨界值兩者關係的實驗結果。橫軸顯示寫入(編程)/抹除的循環數，縱軸顯示記憶胞臨界值(Vth)。在某些實驗結果，係設定最初記憶胞被編程時，記憶胞的臨界值是2V，最初記憶胞被抹除時，記憶胞的臨界值變成-4V，之後以相同的條件重複寫入/抹除。
結果，被編程的記憶胞的臨界值(線MP)是隨著循環數的增加而變大，循環數達到10萬次時，臨界值從2V變化至約5V。此變化伴隨循環數增加，電子變得容易從通道區域被注入浮動閘極(電荷累積層)，亦即變得容易被過度編程，這意味編程時間變快。一方面，被抹除記憶胞的臨界值(線ME)也隨著循環數的增加而變大，循環數達到10萬次時，臨界值從-4V上昇至1.5V。此變化伴隨循環數增加，電子變得容易從浮動閘極隧穿至通道區域，亦即記憶胞的資料的抹除變得困難，這意味抹除時間變慢。
如此，當資料的改寫次數增加時，由於記憶胞的特性變化，在記憶胞的抹除之後，若一律以相同條件執行軟編程，記憶胞會被輕易地過度編程，結果是臨界值會朝正向值急速偏移，對記憶胞臨界值的分佈範圍造成不良影響。
本發明目的是要解決此種習知的問題，並提供反應資料改寫次數而補償記憶胞的特性變化之非揮發性半導體記憶裝置的抹除方法。
本發明相關的抹除方法，是非揮發性半導體記憶裝置的抹除方法，前述非揮發性半導體記憶裝置具有由包括控制閘極、電荷累積層及通道區域的記憶胞所形成的記憶體陣列。前述抹除方法，包括：從前述記憶體陣列選擇應抹除記憶胞的選擇步驟；藉由施加抹除電壓至被選擇的記憶胞的通道區域，將電荷累積層的電荷抹除的抹除步驟；施加前述抹除電壓之後，藉由在被選擇記憶胞的控制閘極上施加比編程時的電壓弱的編程電壓，而在電荷累積層對電荷進行軟編程的軟編程步驟。前述抹除步驟，在重複施加抹除電壓時，一步一步地將抹除電壓加大，前述軟編程步驟，在重複施加弱編程電壓時，一步一步地將弱編程電壓減小。
理想上，前述軟編程步驟在前述抹除步驟之後立即被執行，前述抹除步驟和前述軟編程步驟之間沒有進行抹除驗證。理想上，前述抹除電壓重複被施加的次數等於前述軟編程電壓重複被施加的次數。理想上，前述抹除方法更包括，判定記憶胞的抹除是否合格的抹除驗證步驟；其中，前述抹除驗證步驟在前述軟編程步驟之後被執行；當藉由前述抹除驗證步驟判定不合格時，前述抹除步驟及前述軟編程步驟被執行。理想上，前述抹除方法更包括，在前述抹除驗證步驟之後，判定軟編程是否合格的軟編程驗證步驟；以及，當藉由前述軟編程 驗證步驟判定不合格時，對被判定不合格的記憶胞進行軟編程的步驟。
本發明相關的非揮發性半導體記憶裝置，具有由包括控制閘極、電荷累積層及通道區域的記憶胞所形成的記憶體陣列；從前述記憶體陣列中選擇應抹除記憶胞的選擇裝置；以及，藉由前述選擇裝置將被選擇的記憶胞的資料抹除的抹除裝置。前述抹除裝置，藉由施加抹除電壓至被選擇的記憶胞的通道區域，將電荷累積層的電荷抹除。在施加前述抹除電壓之後，藉由在被選擇記憶胞的控制閘極上施加比編程時的電壓弱的編程電壓，而在電荷累積層軟編程電荷；在重複施加抹除電壓時，一步一步地將抹除電壓加大，且在重複施加弱編程電壓時，一步一步地將弱編程電壓減小。
理想上，前述抹除裝置在記憶胞抹除之後不會執行抹除驗證，而是進行軟編程。理想上，前述抹除裝置進一步在軟編程之後，執行判定記憶胞的抹除是否合格的抹除驗證，當藉由前述抹除驗證判定不合格時，對被判定不合格的記憶胞進行抹除及軟編程。理想上，前述抹除裝置在前述抹除驗證之後，更進行判定軟編程是否合格的軟編程驗證；以及，當藉由前述軟編程驗證判定不合格時，對被判定不合格的記憶胞進行軟編程。理想上，前述記憶體陣列包括NAND型串，前述選擇裝置從記憶體陣列中選擇應抹除的區塊，前述抹除裝置執行被選擇的區塊的記憶胞的抹除。
依據本發明，在抹除之後由於實施軟編程，所以 能夠對已經被補償伴隨改寫次數增加的記憶胞特性變化之記憶胞執行抹除，能夠抑制伴隨改寫次數增加的可靠性劣化。此外，在抹除之後直接進行軟編程的情形下，相較於在抹除之後進行抹除驗證的情形，能夠抑制抹除時所造成的絕緣膜中電荷的陷阱，而抑制絕緣膜劣化，結果，可增加能夠保障可靠性的資料改寫次數。
10‧‧‧P型矽基板
12‧‧‧N井
14‧‧‧P井
20‧‧‧記憶胞
22‧‧‧源極線選擇電晶體
23‧‧‧n擴散區域
24‧‧‧位元線選擇電晶體
26‧‧‧p+擴散區域
27‧‧‧n+擴散區域
28‧‧‧N井/P井的共同接觸
100‧‧‧快閃記憶體
110‧‧‧記憶體陣列
120‧‧‧輸入/輸出緩衝器
130‧‧‧位址暫存器
140‧‧‧資料存器
150‧‧‧控制器
160‧‧‧字元線選擇電路
170‧‧‧頁緩衝/感測電路
180‧‧‧列選擇電路
190‧‧‧內部電壓產生電路
200‧‧‧系統時脈產生電路
第1圖顯示NAND型快閃記憶體的記憶胞陣列結構的概要剖面圖。
第2圖顯示NAND型快閃記憶體的等效電路圖。
第3圖顯示習知NAND型快閃記憶體中，在施加抹除脈衝時，各節點的電壓波形圖。
第4圖顯示習知快閃記憶體的軟編程方法。
第5圖顯示記憶胞的寫入/抹除的循環數與記憶胞的臨界值的變化之實驗結果。
第6圖顯示本發明實施例相關的NAND型快閃記憶體的全體結構之一例的方塊圖。
第7圖顯示在快閃記憶體動作時施加於各部的電壓之一例。
第8圖顯示本發明實施例相關的快閃記憶體的抹除動作的流程圖。
第9A、9B圖顯示本發明第1實施例相關的抹除動作時的抹除電壓與軟編程電壓的施加例之時序圖。
第10圖顯示本發明第1實施例相關的軟編程時的偏壓條件的說明圖。
第11圖顯示記憶胞的I-V特性和從抹除到寫入的時間間隔的相依性。
第12A、12B圖顯示本發明第2實施例相關的抹除動作的流程圖。
以下，關於本發明的實施樣態，將參照適切的圖例作詳細說明。又，為易於了解，圖式是以強調各部的方式顯示，請留意並非與實際裝置的尺寸相同。
第6圖是本實施例相關的NAND型快閃記憶體的一結構例的方塊圖。如圖所示，快閃記憶體100包括：由設置成行列狀的複數記憶胞形成的記憶體陣列110；連接外部輸入/輸出端子I/O及保持輸出資料的輸入/輸出緩衝器120；接收來自輸入/輸出緩衝器120的位址資料的位址暫存器130；保持被輸入/輸出資料的資料暫存器140；產生基於來自輸入/輸出緩衝器120的命令資料及外部控制信號(未圖示之晶片致能和位址鎖存致能等)以控制各部的控制信號C1、C2、C3等的控制器150；解碼來自地址暫存器130的行位址資訊Ax並基於解碼結果執行區塊的選擇及字元線的選擇等之字元線選擇電路160；透過位元線保持被讀出的資料且透過位元線保持編程資料之頁緩衝器/感測電路170；解碼來自位址暫存器130的列位址資訊Ay並基於解碼結果執行位元線的選擇等之列選擇電路180；產生資料讀出、編程(寫入)及抹除等所需電壓(編程電壓Vpgm、通過 電壓Vpass、讀出電壓Vread、抹除電壓Vers、軟編程電壓Vsf_pgm等)之內部電壓產生電路190；以及，產生內部系統時脈CLK之系統時脈產生電路200。但是，在此所示的結構是一例示。
記憶體陣列110如第2圖所示，由複數記憶胞串聯連接的NAND串所構成。記憶胞具有MOS結構，包括：形成在P井內是n+擴散區域的源/汲極，形成在源/汲極間的通道區域上的隧穿氧化膜，形成在隧穿氧化膜上的浮動閘極(電荷累積層)，透過介電質膜而形成在浮動閘極上的控制閘極。典型上，當浮動閘極累積正電荷時，亦即資料「1」被寫入時，臨限值在負值狀態，控制閘極為0V會使記憶胞導通。浮動閘極累積電子時，亦即資料「0」被寫入時，臨限值向正值偏移，控制閘極0V會使記憶胞關閉。但是，記憶胞並非僅限於儲存單一位元，也可儲存多位元。
第7圖顯示快閃記憶體各動作時所施加電壓的一例示圖表。在讀出動作中，施加某正電壓至位元線，施加某電壓(例如0V)至被選擇的字元線，施加通過電壓Vpass(例如4.5V)至非選擇字元線，施加正電壓(例如4.5V)至選擇閘極線SGD、SGS，將位元線選擇電晶體、源極線選擇電晶體導通，對共同源極線施加0V。在編程(寫入)動作中，施加高電壓的編程電壓Vpgm(15~20V)至被選擇的字元線，施加中間電壓(例如10V)至非選擇字元線，施加電源電壓Vcc至選擇閘極線SGD，使位元選擇電晶體導通，施加0V至選擇閘極線SGS，使源極線選擇電晶體導通，將「0」或「1」資料的對應電位供給位元線GBL。
在抹除動作，施加電壓(例如0V)至區塊內的被選擇字元線(亦即控制閘極)，施加高電壓(例如18V~以上)的抹除脈衝至P井，藉由將閘極的電子拉出至基板，以在區塊單位抹除資料。本實施例的抹除方法，在施加抹除脈衝後實施軟編程，將於下文詳述。
接著說明第1實施例的快閃記憶體的抹除動作。本實施例的理想實施樣態中，為了更有效地執行記憶胞資料的抹除，而使用ISPE(Incremental Step Pulse Erase，增量步階脈衝抹除)方式。ISPE方式是重複施加抹除脈衝的方法，其施加抹除脈衝至被選擇區塊的記憶胞，判定被抹除的記憶胞的臨界值是否合格，當判定為不合格時，施加比前次更高的抹除脈衝，最後，直到區塊內全部的抹除記憶胞被判定為合格為止。隨著資料改寫次數增加，記憶胞資料的抹除變得困難，但是藉由ISPE方式，能夠處理此類的特性變化。
第8圖顯示本實施之抹除動作的流程。首先，控制器150接收抹除命令和應抹除記憶胞的位址等而開始抹除動作(S100)。具體而言，藉由字元線選擇電路160選擇應抹除的區塊，施加0V至被選擇區塊的字元線，且施加藉由內部電壓產生電路190產生的抹除脈衝至P井。藉此，浮動閘極下方的氧化膜變成高電場，從浮動閘極至矽基板側會流通隧穿電流，區塊內記憶胞的臨界值往負值方向偏移。
接著，控制器150對被選擇區塊的全部記憶胞執行軟編程(S110)。第10圖顯示軟編程的偏壓條件的一例示。施加比通常編程時施加的編程電壓Vpgm更低的軟編程電壓 Vsf_pgm至被選擇區塊的全部記憶胞的字元線WL1~WLn，施加電源電壓Vcc(例如5V)至選擇閘極線SGD、SGS，施加0V分別至位元線GBL、源極線SL、P井。藉此，電子輕易地從通道區域被注入到浮動閘極，記憶胞的臨界值往正值方向偏移。軟編程中，相對地，電荷容易被注入臨界值分佈範圍的下限值附近的過度抹除狀態的記憶胞，電荷難以被注入上限值附近的記憶胞。如此，對被選擇區塊內的全部記憶胞，一次全部的實施軟編程。
實施軟編程之後，執行用以檢驗記憶胞的臨界值是否變成低於抹除驗證電壓的抹除驗證(S120)。抹除驗證中，施加抹除驗證電壓至被選擇區塊的全部字元線，以與通常的讀出動作相同的偏壓條件進行讀出。當抹除驗證判定不合格時，再度對被選擇區塊的記憶胞執行抹除。此時，抹除電壓設定為比前次抹除電壓更大的電壓值，軟編程電壓設定為比前次軟編程電壓更小的電壓值。亦即，設定抹除電壓Vers為Vers+△Vers，軟編程電壓Vsf_pgm為Vsf_pgm-△Vsf(s130)。然後，對被選擇區塊的全部記憶胞進行抹除及軟編程(S100、S110)。當被選擇區塊的全部記憶胞的臨界值被檢驗為變成低於抹除驗證電壓時，結束抹除動作。應注意第1實施例的抹除方法，施加抹除脈衝和施加軟編程的脈衝是成組的被執行，結果，所施加的抹除脈衝的次數和軟編程的脈衝的次數是相等的。
第9圖顯示施加抹除脈衝和施加軟編程脈衝的時序圖。第9A圖是在寫入/抹除循環數較少階段的一例示。如第5圖所示，寫入/抹除循環數少的時候，記憶胞的臨界值變動少， 因此被選擇區塊的抹除，係藉由施加較少次數的抹除脈衝而完成。最初所施加的抹除脈衝是抹除電壓Vers1(波峰值)，第2次施加的脈衝是比抹除脈衝Vers1僅大於△Vers的Vers2。亦即，藉由ISPE方式，一步一步地加大抹除脈衝。
又，施加最初的抹除衝之後，即施加最初的軟編程脈衝。最初的軟編程脈衝具有軟編程電壓Vsf_pgm1。第2次所施加的軟編程脈衝是比軟編程電壓Vsf_pgm1僅小於△Vsf的軟編程電壓Vsf_pgm2。亦即，於本實施例中，藉由DSPSP(Decremental Step Soft Program，減量步階軟編程)方式，一步一步地減少軟編程脈衝的電壓。
第9B圖是在寫入/抹除循環數變成較多階段的一例示。寫入/抹除循環數變多時，記憶胞的臨界值的變動變大，由於從浮動閘極向通道區域的電子隧穿變得困難，抹除脈衝的施加次數會增加。在此，以施加4次抹除脈衝為例，抹除脈衝的抹除電壓的關係是Vers1<Vers2<Vers3<Vers4(差量等於△Vers)。施加抹除脈衝之後，施加和抹除脈衝次數相同次數的軟編程脈衝。軟編程衝的電壓關係是Vsf_pgm1>Vsf_pgm2>Vsf_pgm3>Vsf_pgm4(差量等於△Vsf)。
如前述的本實施例的抹除方法，藉由以ISPE方式施加抹除脈衝且以DSPSP方式施加軟編程脈衝，能夠進行已對隨寫入/抹除的循環數增加所致的記憶胞特性變化補償過的抹除。亦即，當資料的改寫次數增加時，由於記憶胞的抹除變得困難，所以藉由ISPE方式一步一步地增加抹除電壓，另一方面，由於記憶胞的編程變得容易，所以藉由DSPSP方式讓軟編 程電壓一步一步地減少，藉此，更正確地控制記憶胞臨界值的分佈範圍，抑制因絕緣膜劣化所致的可靠性劣化。
於上述實施例，藉由ISPE方式而施加的抹除脈衝的差量(△Vers)雖設為一定，但這是一例示，抹除電壓的差量並不需要一定。例如，差量(△Vers)也可以一步一步地變小，反之也可以一步一步地變大。又，DSPSP方式的軟編程脈衝的差量(△Vsf)雖設為一定，但這是一例示，軟編程電壓的差量並不需要一定。例如，差量(△Vsf)也可以一步一步地變小，反之也可以一步一步地變大。此外，抹除脈衝及軟編程脈衝的波形雖設定為矩形，但是這一例示。抹除脈衝及軟編程脈衝的波形，在脈衝期間並不需要一定的波形，也可以是變化的波形。例如，脈衝波形是包含有三角形狀部分之波形。
此外，本實施例的抹除方法，在施加抹除脈衝後進行軟編程，在此之後，由於設定要實施抹除驗證，能夠得到以下所述的次要效果。
浮動閘極和通道區域之間的絕緣膜(例如氧化矽膜)劣化的因素，其一是在施加抹除脈衝至P井後直到轉移到抹除寫入的期間確認有氧化膜劣化的情形。改變施加抹除脈衝至P井後直到施加寫入脈衝至字元線的時間間隔(interval)，重複進行資料改寫，以測定編程狀態的記憶胞的I-V特性的實驗結果顯示於第11圖。在此，將從抹除到寫入的間隔預設為0.05秒(一點鎖線)、0.5秒(破線)及5秒(點線)三種，將寫入/抹除(P/E)的循環數為1萬次時的I-V特性，比對沒有被初期編程的快閃記憶胞的I-V特性。由此實驗結果可知，時間間隔小，則接近初期的 快閃記憶胞的I-V特性。亦即，時間間隔大的記憶胞，矽界面的陷阱位準增加，I-V特性的乖離變大，電導Gm的劣化變大，降低I-V特性的控制閘極電位相依性。如此可知，對應於記憶胞的抹除脈衝施加後的放置時間，氧化膜劣化程度是變化的。
施加抹除脈衝至P井時，浮動閘極下方的隧穿氧化膜上有高電壓，藉此電子從浮動閘極至矽基板側透過FN隧穿效應而流通。到達矽基板的電子成為高能量，使高能量的電洞產生，電洞的一部分被注入氧化膜中。結果，氧化膜中被補捉的電洞形成界面電位，導致氧化膜劣化。
施加抹除電壓後，由於不進行抹除驗證改而進行軟編程，電子從矽基板的通道區域透過氧化膜被注入浮動閘極，此時，電子的一部分由於和被捕捉於氧化膜的電洞結合，能消除氧化膜中的一部分電洞或大部分的電洞。記憶胞抹除後的放置時間愈長，氧化膜劣化愈大，所以在施加抹除脈衝後，不進行抹除驗證改而實施軟編程，對於氧化膜劣化的控制是非常有助益的。
接著說明本發明的第2實施例。第12A圖顯示第2實施例的抹除動作的流程圖。圖中，步驟S100~S130的流程與第1實施相同。第2實施例中，當藉由抹除驗證判定合格時，實施軟編程的驗證(S200)。被選擇區塊內的全部字元線，被施加軟編程的SF驗證電壓，藉由感測電路判定是否合格。具體而言，記憶胞的臨界值若是SF驗證電壓以下的則不合格，若比SF驗證電壓大則合格。
軟編程的驗證被判定不合格時，執行軟編程 (S210)。此軟編程和步驟S110的軟編程係獨立地被執行，且和步驟S110的軟編程不同，當重複施加軟編程的脈衝時，設定軟編程電壓為一步一步地變大。此情形的開始軟編程電壓，是在步驟S110的軟編程最後被設定時的軟編程電壓。軟編程驗證中被判定合格的位元線被供給禁止編程的電壓(例如某正的電壓)，被判定不合格的位元線則被供給可以編程的電壓(例如0V)，被判定不合格的位元線的記憶胞的臨界值更被往正值方向偏移。此種軟編程及驗證(S200、S210)被重複直到全部位元線合格為止。
第12B圖顯示，施加4次抹除脈衝時抹除驗證被判定合格，更在之後的軟編程中施加2次軟編程脈衝的一例示。當抹除驗證(步驟120)判定合格，而軟編程驗證(S200)判定不合格時，軟編程將第4次施加抹除脈衝時的軟編程電壓Vsf_pgm4作為軟編程的開始電壓。亦即，施加軟編程電壓Vsf_pgm4。軟編程驗證中，當再度被判定不合格時，軟編程則施加比前次僅只大△Vsf的軟編程電壓Vsf_pgm3(Vsf_pgm3>Vsf_pgm4)。
考量資料改寫次數的增加及變得容易被編程，雖以DSPSP方式施加軟編程脈衝，但是記憶胞的特性有變動，全部記憶胞的臨界值的分佈範圍的下限值並非必然變成某值以上。因此，本實施例中，在抹除驗證之後執行軟編程驗證，以更正確地控制記憶胞臨界值的分佈範圍的下限值。又，軟編程驗證後的軟編程，設定軟編程電壓一步一步地變大。若是容易被編程的記憶胞，藉由步驟S110的軟編程，記憶胞的臨界值應該充分地往正值方向偏移，而由軟編程驗證判定不合格的記憶 胞不會充分地往正值方向偏移，亦即會被推定為不易編程的記憶胞。因此，以一步一步地變大的方式施加軟編程電壓。
第1實施例中，抹除脈衝的次數和軟編程的脈衝的次數通常相等，但在第2實施例中有軟編程的脈衝的次數變得比抹除脈衝的次數大的情形。第2實施例中，藉由執行軟編程的驗證，正確地控制記憶胞的臨界值分佈範圍，以補償隨資料改寫次數致使的可靠性劣化。
上述實施例是關於NAND型快閃記體的例示，但是本發明也是可以適用於記憶體具有控制閘極及浮動閘極的NOR型快閃記憶體的抹除方法。此外，上述實施例是例示在矽基板表面以二維(2-D)方式形成記憶胞等的快閃記憶體，但是本發明也可適用於在矽基板表面以三維(3-D)方式形成記憶胞等的快閃記憶體。
如上所述是詳細說明本發明的理想實施樣態，但是本發明並非限製於特定的實施樣態，於申請專利範圍所載的本發明的要點範圍內是有各種變形和更動之可能。
Vers1-Vers4‧‧‧抹除電壓
Vsf_pgm1-Vsf_pgm4‧‧‧軟編程電壓

Claims (8)

  1. 一種非揮發性半導體記憶裝置的抹除方法，前述非揮發性半導體記憶裝置具有由包括控制閘極、電荷累積層及通道區域的記憶胞所形成的記憶體陣列，前述抹除方法包括：從前述記憶體陣列選擇應抹除記憶胞的選擇步驟；藉由施加抹除電壓至被選擇的記憶胞的通道區域，將電荷累積層的電荷抹除的抹除步驟；在施加前述抹除電壓之後，藉由在被選擇記憶胞的控制閘極上施加比編程時的電壓弱的軟編程電壓，而在電荷累積層將電荷進行軟編程的軟編程步驟；以及判定記憶胞的抹除是否合格的抹除驗證步驟，其中，前述抹除驗證步驟在前述軟編程步驟之後被執行；當藉由前述抹除驗證步驟判定不合格時，將前述抹除電壓加大且將前述軟編程電壓減小，重複執行前述抹除步驟及軟編程步驟。
  2. 如申請專利範圍第1項所述的非揮發性半導體記憶裝置的抹除方法，其中，前述軟編程步驟在前述抹除步驟之後立即被執行，前述抹除步驟和前述軟編程步驟之間沒有進行抹除驗證。
  3. 如申請專利範圍第1或2項所述的非揮發性半導體記憶裝置的抹除方法，其中，前述抹除電壓重複被施加的次數等於前述軟編程電壓重複被施加的次數。
  4. 如申請專利範圍第1項所述的非揮發性半導體記憶裝置的抹除方法，更包括， 在前述抹除驗證步驟之後，判定軟編程是否合格的軟編程驗證步驟，以及當藉由前述軟編程驗證步驟判定不合格時，對被判定不合格的記憶胞進行軟編程的步驟。
  5. 一種非揮發性半導體記憶裝置，包括：由包括控制閘極、電荷累積層及通道區域的記憶胞所形成的記憶體陣列，從前述記憶體陣列中選擇應抹除記憶胞的選擇裝置，以及藉由前述選擇裝置將被選擇的記憶胞的資料抹除的抹除裝置；其中，前述抹除裝置，藉由施加抹除電壓至被選擇的記憶胞的通道區域，將電荷累積層的電荷抹除，在施加前述抹除電壓之後，藉由在被選擇記憶胞的控制閘極上施加比編程時的電壓弱的軟編程電壓，而在電荷累積層軟編程電荷，前述抹除裝置進一步在軟編程之後，執行判定記憶胞的抹除是否合格的抹除驗證，當藉由前述抹除驗證判定不合格時，將前述抹除電壓加大且將前述軟編程電壓減小，重複執行記憶胞的抹除及軟編程。
  6. 如申請專利範圍第5項所述的非揮發性半導體記憶裝置，其中，前述抹除裝置，在記憶胞抹除之後不會執行抹除驗證，而是進行軟編程。
  7. 如申請專利範圍第5項所述的非揮發性半導體記憶裝置，其 中，前述抹除裝置，在前述抹除驗證之後，更進行判定軟編程是否合格的軟編程驗證，以及當藉由前述軟編程驗證判定不合格時，對被判定不合格的記憶胞進行軟編程。
  8. 如申請專利範圍第5項所述的非揮發性半導體記憶裝置，其中，前述記憶體陣列包括NAND型串，前述選擇裝置從記憶體陣列中選擇應抹除的區塊，前述抹除裝置執行被選擇的區塊的記憶胞的抹除。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI845738B (zh) * 2018-11-29 2024-06-21 日商鎧俠股份有限公司 半導體記憶體

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107507645A (zh) * 2017-07-28 2017-12-22 东芯半导体有限公司 一种避免数据擦除出错的闪存装置
KR20190020880A (ko) * 2017-08-21 2019-03-05 에스케이하이닉스 주식회사 메모리 장치 및 그 동작 방법
CN110910939B (zh) * 2018-09-18 2022-05-31 北京兆易创新科技股份有限公司 存储单元的阈值调整方法、装置、存储设备和存储介质
KR102569820B1 (ko) * 2018-10-25 2023-08-24 에스케이하이닉스 주식회사 메모리 컨트롤러 및 그 동작 방법
JP6887044B1 (ja) * 2020-05-22 2021-06-16 ウィンボンド エレクトロニクス コーポレーション 半導体記憶装置および読出し方法

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6493266B1 (en) * 2001-04-09 2002-12-10 Advanced Micro Devices, Inc. Soft program and soft program verify of the core cells in flash memory array
US20030161187A1 (en) * 2002-01-31 2003-08-28 Yu-Shen Lin Method for erasing a flash EEPROM
US6714457B1 (en) * 2001-09-19 2004-03-30 Aplus Flash Technology, Inc. Parallel channel programming scheme for MLC flash memory
US20060023500A1 (en) * 2004-07-29 2006-02-02 Shozo Kawabata Method and apparatus for initialization control in a non-volatile memory device
JP2007102923A (ja) * 2005-10-04 2007-04-19 Toshiba Corp 不揮発性半導体記憶装置およびそのデータ消去方法
US7400537B2 (en) * 2005-03-31 2008-07-15 Sandisk Corporation Systems for erasing non-volatile memory using individual verification and additional erasing of subsets of memory cells
JP2012027979A (ja) * 2010-07-23 2012-02-09 Winbond Electronics Corp 半導体メモリ
US8797802B2 (en) * 2012-03-15 2014-08-05 Macronix International Co., Ltd. Method and apparatus for shortened erase operation
US20150169463A1 (en) * 2009-02-05 2015-06-18 Spansion Llc Fractured erase system and method

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0737395A (ja) * 1993-07-19 1995-02-07 Sony Corp 不揮発性半導体記憶装置
US5694356A (en) * 1994-11-02 1997-12-02 Invoice Technology, Inc. High resolution analog storage EPROM and flash EPROM
JP4138173B2 (ja) * 1999-08-26 2008-08-20 株式会社ルネサステクノロジ 不揮発性半導体記憶装置およびその消去方法
WO2006025089A1 (ja) * 2004-08-30 2006-03-09 Spansion Llc 不揮発性記憶装置の消去方法、および不揮発性記憶装置
JP4796125B2 (ja) * 2005-03-31 2011-10-19 サンディスク コーポレイション メモリセルの部分集合を個別に検証して追加的に消去する不揮発性メモリの消去
US7366014B2 (en) * 2005-07-28 2008-04-29 Stmicroelectronics S.R.L. Double page programming system and method
US7710787B2 (en) * 2006-04-11 2010-05-04 Analog Devices, Inc. Method of erasing an EEPROM device
US7495954B2 (en) * 2006-10-13 2009-02-24 Sandisk Corporation Method for partitioned erase and erase verification to compensate for capacitive coupling effects in non-volatile memory
US7746706B2 (en) * 2006-12-15 2010-06-29 Spansion Llc Methods and systems for memory devices
US7944746B2 (en) * 2007-11-27 2011-05-17 Spansion Llc Room temperature drift suppression via soft program after erase
US7839690B2 (en) * 2008-12-11 2010-11-23 Sandisk Corporation Adaptive erase and soft programming for memory
JP2010157277A (ja) * 2008-12-26 2010-07-15 Toshiba Corp 不揮発性半導体記憶装置
US7907449B2 (en) * 2009-04-09 2011-03-15 Sandisk Corporation Two pass erase for non-volatile storage
US8194457B2 (en) * 2010-08-26 2012-06-05 Macronix International Co., Ltd. Soft program method and computer readable medium thereof
KR101198515B1 (ko) 2010-12-15 2012-11-06 에스케이하이닉스 주식회사 반도체 메모리 소자의 동작 방법
US8345485B2 (en) * 2011-02-09 2013-01-01 Freescale Semiconductor, Inc. Erase ramp pulse width control for non-volatile memory
JP2012203943A (ja) * 2011-03-24 2012-10-22 Toshiba Corp 不揮発性半導体記憶装置
US20140108705A1 (en) * 2012-10-12 2014-04-17 Sandisk Technologies Inc. Use of High Endurance Non-Volatile Memory for Read Acceleration
US8885416B2 (en) * 2013-01-30 2014-11-11 Sandisk Technologies Inc. Bit line current trip point modulation for reading nonvolatile storage elements
CN104347117B (zh) * 2013-08-06 2018-07-06 华邦电子股份有限公司 半导体存储装置及其擦除方法

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6493266B1 (en) * 2001-04-09 2002-12-10 Advanced Micro Devices, Inc. Soft program and soft program verify of the core cells in flash memory array
US6714457B1 (en) * 2001-09-19 2004-03-30 Aplus Flash Technology, Inc. Parallel channel programming scheme for MLC flash memory
US20030161187A1 (en) * 2002-01-31 2003-08-28 Yu-Shen Lin Method for erasing a flash EEPROM
US20060023500A1 (en) * 2004-07-29 2006-02-02 Shozo Kawabata Method and apparatus for initialization control in a non-volatile memory device
US7400537B2 (en) * 2005-03-31 2008-07-15 Sandisk Corporation Systems for erasing non-volatile memory using individual verification and additional erasing of subsets of memory cells
JP2007102923A (ja) * 2005-10-04 2007-04-19 Toshiba Corp 不揮発性半導体記憶装置およびそのデータ消去方法
US20150169463A1 (en) * 2009-02-05 2015-06-18 Spansion Llc Fractured erase system and method
JP2012027979A (ja) * 2010-07-23 2012-02-09 Winbond Electronics Corp 半導体メモリ
US8797802B2 (en) * 2012-03-15 2014-08-05 Macronix International Co., Ltd. Method and apparatus for shortened erase operation

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI845738B (zh) * 2018-11-29 2024-06-21 日商鎧俠股份有限公司 半導體記憶體

Also Published As

Publication number Publication date
JP6088602B2 (ja) 2017-03-01
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