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TWI698907B - 貼合式soi晶圓的製造方法 - Google Patents

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TWI698907B
TWI698907B TW105126977A TW105126977A TWI698907B TW I698907 B TWI698907 B TW I698907B TW 105126977 A TW105126977 A TW 105126977A TW 105126977 A TW105126977 A TW 105126977A TW I698907 B TWI698907 B TW I698907B
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soi
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石塚徹
中野正剛
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日商信越半導體股份有限公司
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Abstract

一種貼合式SOI晶圓的製造方法，係將皆自矽單晶所構成的接合晶圓以及基底晶圓經由矽氧化膜貼合而製造貼合式SOI晶圓，該製造方法包含：準備電阻率為100Ω‧cm以上且初期晶格間氧濃度為10ppma以下的單晶矽晶圓而作為基底晶圓的步驟；藉由在氧化性氛圍下，對基底晶圓實施700℃以上1000℃以下的溫度且5小時以上的熱處理而於基底晶圓表面形成矽氧化膜的步驟；經由矽氧化膜將基底晶圓及接合晶圓貼合的步驟，以及將經貼合的接合晶圓薄膜化而形成SOI層的步驟。藉此能抑制SOI晶圓製造步驟中的基底晶圓的滑動差排的發生的同時，有效地進行為了抑制電阻率的變動的供體消去。

Description

貼合式SOI晶圓的製造方法
本發明係關於一種貼合式SOI晶圓的製造方法。
由於行動終端、網際網路通訊等的發達，對於藉由無線而進行資訊交流的資訊量或對於通訊速度的要求，正無限地增大。近年來，作為RF(Radio Frequency)開關等的高頻裝置，時至今日係有將SOS(Silicon On Sapphire，藍寶石上矽)或GaAs的基板所製作的單一元件予以置換成於在Si基板上積體化的裝置而成為小型化及積體化技術所廣泛地採用。特別是使用SOI(Silicon On Insulator)晶圓而製作高頻裝置的方法正日益增大其市場。
作為高頻裝置的性能，為了防止通訊的串音干擾，而有將二次諧波、三次諧波予以抑制而作為主要的要求項目。因此，基板必須為絕緣體。雖然，在SOI晶圓之中使埋置氧化膜(BOX層)的厚度增加被考慮為一種方法，但是氧化膜的熱傳導率不佳，無法去除高頻裝置作動時的發熱一事則成為問題。於此，作為SOI晶圓的支承基板(基底晶圓)，使用具有高電阻率的Si基板(高電阻基板)的方法被想到。藉此，能抑制在BOX層之下的電氣的傳導，而能抑制高頻裝置的諧波。
在此情況下，由於為了維持基底晶圓的高電阻基板的高電阻率而使由於氧供體所致的電阻率低下的影響變小之故，而使用低氧基板。在使用如 此的高電阻低氧基板的情況下，成為Si中的硼或氧為少的高純度Si結晶，反而容易發生滑動差排。
另一方面，為了使絕緣性為佳，使用於高頻裝置的SOI晶圓係被要求厚的(例如500nm以上)埋置氧化膜。在該情況下，並非使用通常的接合氧化(於接合晶圓側形成氧化膜)，而使用基底氧化(於基底晶圓側形成氧化膜)。其理由為：例如在使用離子注入剝離法而製作貼合式SOI晶圓時，通過厚氧化膜將氫打入接合晶圓側係必須有高能量，而成為SOI膜厚均一性或顆粒的增加等的問題。這些係為使用基底氧化步驟的主要的理由。此時，氧化膜厚度為厚的緣故而必須要長時間的氧化處理。
專利文獻1中記載一種氮摻雜晶圓，其作為在經過裝置製造步驟中的熱處理之後仍維持高電阻率的同時，具有高晶圓的機械強度以及吸附能力的其中一種高電阻矽晶圓，並且記載將其作為SOI晶圓的基底晶圓之使用。再者，專利文獻1的〔0032〕段落中揭示氮摻雜晶圓會受到氧氮供體(NO供體)的影響而使基板電阻率減少。
另一方面，專利文獻2的〔0038〕段落及第1圖記載，藉由進行900℃以上的熱處理而使NO供體消滅。再者，專利文獻3的〔0038〕段落、〔0039〕段落記載，藉由進行900℃以上，例如1000℃、16小時的熱處理而使NO供體消滅。
〔先前技術文獻〕 〔專利文獻〕
〔專利文獻1〕日本特開2012-76982號公報
〔專利文獻2〕日本特開2005-206391號公報
〔專利文獻3〕日本特開2012-188293號公報
如同上述，在高頻裝置用的SOI晶圓之中，為了使絕緣性為佳而形成厚氧化膜的緣故，長時間的氧化處理係為必須。再者，為了抑制電阻率變動而進行如同上述的為了使供體消滅的熱處理的情況下，而有變得花費更長時間，並且製造效率變差的問題。再者，如同上述，在使用高電阻低氧基板的情況下，也有容易發生滑動差排的問題。
鑒於如同前述的問題，本發明的目的在於提供一種貼合式SOI晶圓的製造方法，能抑制在SOI晶圓製造步驟之中基底晶圓的滑動差排的發生，同時能有效率地進行為了抑制電阻率的變動的供體的消去。
為了達成上述目的，藉由本發明而提供一種貼合式SOI晶圓的製造方法，係將皆自矽單晶所構成的接合晶圓以及基底晶圓經由矽氧化膜貼合而製造貼合式SOI晶圓，該貼合式SOI晶圓的製造方法包含：一準備步驟，作為該基底晶圓，準備電阻率為100Ω‧cm以上且初期晶格間氧濃度為10ppma以下的單晶矽晶圓；一形成步驟，藉由在氧化性氛圍下，對該基底晶圓實施700℃以上1000℃以下的溫度且5小時以上的熱處理，而於該基底晶圓表面形成矽氧化膜；一貼合步驟，經由該矽氧化膜而將該基底晶圓及該接合晶圓貼合；以及 一薄膜化步驟，將經貼合的該接合晶圓予以薄膜化而形成SOI層。
如此一來，能於基底晶圓表面形成矽氧化膜時的長時間的氧化熱處理兼進行使供體消滅的熱處理，故能抑制在SOI晶圓製造步驟(以下僅以SOI步驟稱之)之中的基底晶圓的滑動差排的發生，而有效率地製造已進行為了抑制電阻率的變動的供體的消去的貼合式SOI晶圓。
此時，作為該基底晶圓，使用氮濃度為1×1013~1×1015atoms/cm3的該單晶矽晶圓為佳。
若使用如此範圍的濃度的摻雜氮的基底晶圓，在抑制單結晶矽的提拉之中的有差排化的同時，更確實地抑制在裝置製造步驟之中的滑動差排的發生。
再者此時，在該矽氧化膜形成步驟之中，於該基底晶圓表面形成的該矽氧化膜的厚度以1μm以上為佳。
如此一來，在於埋置氧化膜(BOX膜)用形成1μm以上的厚氧化膜的情況下，雖然以習知方法容易發生滑動差排，但是在本發明之中，即使在形成1μm以上的厚氧化膜的情況下，亦能更有效果地抑制滑動的發生。
本發明的貼合式SOI晶圓的製造方法，能於基底晶圓表面形成矽氧化膜時的長時間的氧化熱處理兼進行使供體消滅的熱處理，在抑制SOI步驟之中的基底晶圓的滑動差排的發生的同時，而有效率地製造已進行為了抑制電阻率的變動的供體的消去的貼合式SOI晶圓。
1:基底晶圓
2:矽氧化膜
3:接合晶圓
4:離子注入層
5:SOI層
6:剝離晶圓
7:貼合式SOI晶圓
第1圖係顯示本發明的貼合式SOI晶圓的製造方法的一範例的步驟圖。
第2圖係顯示本發明的貼合式SOI晶圓的製造方法的步驟的一範例的說明圖。
以下，雖然對本發明的實施方式進行說明，但是本發明並非限定於此。
如同上述，在使用高電阻低氧基板的情況下，容易發生滑動差排，再者，為了抑制電阻率的變動，必須要使供體消滅的長時間的熱處理，而有製造效率差的問題。
於此，本發明人們為了解決這樣的問題而努力地進行研究。其結果找出在貼合式SOI晶圓的製造時，於晶圓表面形成矽氧化膜的步驟之中，在氧化性氛圍下，以700℃以上1000℃以下的溫度，對基底晶圓實施5小時以上的熱處理。藉此開發出，能在於基底晶圓表面形成矽氧化膜時的長時間的氧化熱處理兼進行使供體消滅的熱處理，抑制在SOI步驟之中的基底晶圓的滑動差排的發生，而有效率地製造已進行為了抑制電阻率的變動的供體的消去的貼合式SOI晶圓。之後，對於為了實施這些的最佳的方式進行精密的查驗而完成了本發明。
以下，對本發明的貼合式SOI晶圓的製造方法，參考顯示步驟的一範例的第1圖及第2圖而進行說明。再者，作為貼合式SOI晶圓的製造方法，雖然舉例使用離子注入剝離法的製造方法而進行說明，但是本發明並非限定於此。
首先，如第2圖所示，作為基底晶圓1，準備電阻率為100Ω‧cm以上，初期晶格間氧濃度為10ppma以下的單晶矽晶圓(第1圖、第2圖的SP1)。
基底晶圓1能為以例如藉由柴氏法(Czochralski method，CZ法)育成，自單晶矽晶棒切出的單晶矽晶圓。
基底晶圓1的電阻率為100Ω‧cm以上為佳，更佳能為1000Ω‧cm以上的單晶矽晶圓。由於二次諧波特性的要求，也有指定為3000Ω‧cm以上，或是7500Ω‧cm以上的情況。
再者，基底晶圓1的氧濃度的目標值，為了防止由於氧供體的電阻率的變化，以ASTM’79為10ppma以下。藉由柴式法難以製作比1ppma低的氧濃度的矽單晶的緣故，氧濃度為1ppma以上為佳。
此時，基底晶圓1為在矽單晶提拉時已摻雜氮者為佳。雖然一般在矽單晶的提拉之中也有以高電阻低氧為目標而提拉的情況，但是通常此時未進行氮摻雜。若基底晶圓1為氮摻雜者，如同後述，在基底氧化熱處理、結合安定化熱處理、表面粗糙度改善熱處理及膜厚度調整熱處理之中，能抑制滑動的發生。
氮濃度的目標值，1×1013~1×1015atoms/cm3的氮含有量為佳。特別是8×1013atoms/cm3以上為更佳。若氮濃度為1×1013atoms/cm3以上，能更確實地得到藉由氮供體的耐滑動特性的提升效果。能更進一步抑制SOI步驟中，更於裝置步驟中的滑動的發生。再者，若氮濃度為1×1015atoms/cm3以下，能抑制由於矽單晶提拉中的析出過多的有差排化等，而更確實地防止矽單晶的結晶性的劣化。
再者，準備單晶矽晶圓作為接合晶圓3。
接下來，於基底晶圓1，在氧化性氛圍下，藉由以700℃以上1000℃以下的溫度而實施5小時以上的熱處理，於晶圓1表面形成矽氧化膜2(SP2)。
如此一來，藉由使於基底晶圓1表面形成矽氧化膜2的溫度比習知更低溫化，之後的SOI晶圓製造步驟中的熱處理(例如，結合安定化熱處理、表面粗糙度改善熱處理及膜厚度調整熱處理)即使為高溫，也能抑制滑動差排的 發生。再者，在使用已氮摻雜的基底晶圓1的情況下，藉由氧化溫度的低溫化，也能同時抑制氧化時間長時間化以及伴隨氮摻雜的NO供體的發生。
例如，在將1μm以上的厚度的BOX膜用的氧化膜形成於基底晶圓表面的情況下，為了提高生產性，通常以超過1000℃的溫度進行氧化係為一般。然而，在超過1000℃的溫度，由於SOI晶圓製造步驟中的熱處理，更甚者，裝置製造步驟中的熱處理的滑動差排會更容易發生。
本發明係將基底氧化溫度以1000℃以下的低溫來進行的緣故，即使是在習知方法之中容易發生滑動差排的BOX膜厚度為例如1μm以上的如此情況(亦即，於基底晶圓表面形成的氧化膜厚度為1μm以上的情況)下，也能有效地抑制滑動差排的發生。
另一方面，於基底晶圓1表面形成矽氧化膜2的氧化溫度未達700℃，為了得到於高頻裝置用的SOI晶圓之用途所必要之較厚的氧化膜厚度，而必須要極長時間的熱處理之故，效率不佳。
再者，本發明的基底氧化時間為5小時以上的緣故，而能充分地消去供體。另一方面，在基底氧化時間未達5小時的情況下，供體的消去則不充分，會發生電阻率的變化。因此，本發明能抑制由於供體的影響所導致的電阻率變動。
另一方面，貼合的接合晶圓3能進行離子注入而成為具有離子注入層4的接合晶圓3。作為離子注入的離子種為氫離子或氦離子。劑量或加速電壓的離子注入的條件能根據被要求的最終SOI層的厚度或SOI製造步驟中的SOI膜厚加工量厚度等而合適地決定。
接下來，經由矽氧化膜2而貼合基底晶圓1與接合晶圓3(SP3)。
接下來，薄膜化經貼合的接合晶圓3而形成SOI層5(SP4)。
此時，藉由對經貼合的晶圓實施500℃程度的熱處理，藉由離子注入層4而剝離接合晶圓3，而能製作於基底晶圓1上形成矽氧化膜2與SOI層5的貼合式SOI晶圓7。另外，於此時衍生剝離晶圓6。
再者，如此製作的貼合式SOI晶圓7，更進一步使用電阻加熱式的熱處理爐等，實施900℃以上且0.5至2小時程度的結合安定化熱處理、1100℃以上且1至4小時程度的表面粗糙度改善熱處理以及為了SOI膜厚度調整的900℃以上且1至2小時程度的膜厚度調整用的犧牲氧化處理，而能得到具有最終目標厚度的貼合式SOI晶圓7。
於此，在使用氮摻雜的晶圓作為基底晶圓1的情況下，剝離接合晶圓3之後的SOI製造步驟中，雖然僅藉由這些熱處理NO供體也會有所降低，但是關於供體消去，僅藉由這些則會不充分的緣故，若受到裝置製造處理中等的低溫熱處理，則有發生NO供體所導致的基底晶圓的電阻率的變化的情況。但是本發明在進行這些熱處理之前，基底氧化兼進行5小時以上的長時間的熱處理。因此，NO供體被充分地消去，之後即使在裝置製造步驟等中進行如600℃或是450℃的NO供體會被形成的低溫熱處理，也能抑制電阻率的變化。因此，能得到能安定地維持初期的高電阻率的貼合式SOI晶圓。
另外，關於剝離接合晶圓之後的SOI製造步驟中的熱處理，上述的電阻加熱式熱處理以外，也包含進行如RTA(Rapid Thermal Anneal)的短時間的急速加熱急速冷卻熱處理的情況。
作為高頻裝置用途的貼合式SOI晶圓，若基底晶圓的電阻率高則會改善二次諧波特性。習知藉由將以GaAs等實施的RF開關置換成Si裝置，能製作具有更小更多功能的元件。
如此一來，藉由將消去供體的熱處理兼作基底氧化步驟，而能使消去供體的熱處理作為別的步驟而追加的必要消失。因此，在抑制SOI步驟中的基底晶圓的滑動差排的發生的同時，能維持初期的高電阻率而有效率地製造安定的RF取向的貼合式SOI晶圓。
另外，雖然上述的接合晶圓3的薄膜化係例舉藉由離子注入層4的形成以及藉由離子注入層4的剝離而進行，但本發明並非限定於此。例如，接合晶圓3的薄膜化亦可組合研磨、拋光以及蝕刻等而進行。
〔實施例〕
以下，表示本發明的實施例以及比較例而更具體地說明本發明，但本發明並非限定於此。
〔實施例1〕
作為基底晶圓，準備氧濃度6.8ppma(ASTM’79)、電阻率為2000Ω‧cm、直徑300mm、p型、結晶方向<100>的CZ單晶矽晶圓(無氮摻雜)。
對此基底晶圓進行氧化溫度950℃、氧化時間9.5小時的高溫氧化，而於基底晶圓表面成長1μm的矽氧化膜。
對此基底晶圓，於以650℃進行1小時的熱處理之後，測定電阻率，未發現自2000Ω‧cm的變化。
經由上述經成長的基底晶圓表面的矽氧化膜，而將基底晶圓與經注入加速電壓50keV、劑量5.0×1016atoms/cm2的氫離子的接合晶圓(p型、<100>、10Ω‧cm)予以貼合。
然後，藉由對已貼合的晶圓以500℃實施20分鐘的熱處理，藉由離子注入層而剝離接合晶圓，而製作於基底晶圓上形成有矽氧化膜與SOI層的貼合式SOI晶圓。
對製作的貼合式SOI晶圓進一步實施950℃的氧化(結合安定化熱處理)、氧化膜去除、1200℃的不活化氣體(Ar)氛圍氣退火(表面粗糙度改善熱處理)以及950℃的氧化(膜厚度調整熱處理)，而將SOI層厚度調整至150nm。
對此SOI晶圓，以650℃進行1小時的熱處理。然後，測定SOI晶圓剛完成後的基底晶圓的電阻率，並未發現自2000Ω‧cm的變化。再者，以X射線拓樸法觀察此SOI晶圓的滑動差排，並未發現滑動的發生。
於表1匯整顯示實施例1的實施結果。另外，表1也一併記載後述的實施例2、3以及比較例1至3的結果。
Figure 105126977-A0305-02-0011-1
Figure 105126977-A0305-02-0012-2
〔實施例2〕
作為基底晶圓，準備氧濃度6.8ppma(ASTM’79)、電阻率為2000Ω‧cm、氮濃度8.9×1013atoms/cm3的直徑300mm、p型、結晶方位<100>的CZ單晶矽晶圓。
之後，與實施例1相同，於基底晶圓形成氧化膜。
對此基底晶圓，以650℃進行1小時的熱處理後，測定電阻率，並未發現自2000Ω‧cm的變化。
與實施例1相同，經由上述經成長的基底晶圓表面的矽氧化膜，而貼合基底晶圓及接合晶圓並且剝離後，進行結合安定化熱處理、氧化膜除去、表面粗糙度改善熱處理及膜厚度調整熱處理，而將SOI層厚度調整至150nm。
對此SOI晶圓，以650℃進行1小時的熱處理。然後，測定SOI晶圓剛完成後的基底晶圓的電阻率，並未發現自2000Ω‧cm的變化。再者，以X射線拓樸法觀察此SOI晶圓的滑動差排，如表1所示，並未發現滑動的發生。
〔實施例3〕
作為基底晶圓，準備氧濃度6.8ppma(ASTM’79)、電阻率為2000Ω‧cm、氮濃度1.4×1014atoms/cm3的直徑300mm、p型、結晶方位<100>的CZ單晶矽晶圓。
對此基底晶圓進行氧化溫度1000℃、氧化時間5小時的高溫氧化，而成長1μm的氧化膜。
對此基底晶圓，於以650℃進行1小時的熱處理之後，測定電阻率，未發現自2000Ω‧cm的變化。
與實施例1相同，藉由上述經成長的基底晶圓表面的矽氧化膜，而貼合基底晶圓及接合晶圓並且剝離後，進行結合安定化熱處理、氧化膜除去、表面粗糙度改善熱處理及膜厚度調整熱處理，而將SOI層厚度調整至150nm。
對此SOI晶圓，以650℃進行1小時的熱處理。然後，測定SOI晶圓剛完成後的基底晶圓的電阻率，並未發現自2000Ω‧cm的變化。再者，以X射線拓樸法觀察此SOI晶圓的滑動差排，如表1所示，並未發現滑動的發生。
對於在實施例2及實施例3所製作的無滑動差排的SOI晶圓，進行將裝置製造步驟的熱處理予以假定的熱處理(最高溫度1100℃)後，再次以X射線拓樸法觀察滑動差排，在實施例2及實施例3中並未發現滑動差排的發生。再者，測定此時的基底晶圓的電阻率，並未發現自2000Ω‧cm的變化。
如此一來，使用已進行氮摻雜的基底晶圓的實施例2及實施例3，除了於SOI製造步驟，亦能防止在裝置製造步驟中的滑動差排的發生以及電阻率的變化。
〔比較例1〕
作為基底晶圓，準備與實施例1相同的CZ單晶矽晶圓。
對此基底晶圓進行氧化溫度1050℃、氧化時間4小時的高溫氧化，而成長1μm的氧化膜。
對此基底晶圓，於以650℃進行1小時的熱處理之後，測定電阻率，未發現自2000Ω‧cm的變化。
與實施例1相同，藉由上述經成長的基底晶圓表面的矽氧化膜，而貼合基底晶圓及接合晶圓並且剝離後，進行結合安定化熱處理、氧化膜除去、表面粗糙度改善熱處理及膜厚度調整熱處理，而將SOI層厚度調整至150nm。
對此SOI晶圓，以650℃進行1小時的熱處理。然後，測定SOI晶圓剛完成後的基底晶圓的電阻率，並未發現自2000Ω‧cm的變化。然而，以X射線拓樸法觀察此SOI晶圓的滑動差排，發現滑動的發生。
〔比較例2〕
作為基底晶圓，準備與實施例2相同的CZ單晶矽晶圓。然後，對此基底晶圓進行氧化溫度1100℃、氧化時間3小時的高溫氧化，而成長1μm的氧化膜。
對此基底晶圓，於以650℃進行1小時的熱處理之後，測定電阻率，未發現自2000Ω‧cm的變化。
與實施例1相同，經由上述經成長的基底晶圓表面的矽氧化膜，而貼合基底晶圓及接合晶圓並且剝離後，進行結合安定化熱處理、氧化膜除去、表面粗糙度改善熱處理及膜厚度調整熱處理，而將SOI層厚度調整至150nm。
對此SOI晶圓，以650℃進行1小時的熱處理。然後，測定SOI晶圓剛完成後的基底晶圓的電阻率，並未發現自2000Ω‧cm的變化。然而，以X射線拓樸法觀察此SOI晶圓的滑動差排，發現滑動的發生。
對在比較例1及比較例2之中所製作的發生滑動差排的SOI晶圓，進行將裝置製造步驟的熱處理予以假定的熱處理(最高溫度1100℃)後，再次以X射線拓樸法觀察滑動差排，兩者的滑動差排皆大幅度地增加。再者，測定此時的基底晶圓的電阻率，並未發現自2000Ω‧cm的變化。
如此一來，在比較例1及比較例2之中，由於在基底晶圓表面形成氧化膜時的熱處理，以比實施例更高溫短時間而進行的緣故，而能預期滑動差排的發生。
〔比較例3〕
作為基底晶圓，準備與實施例2相同的CZ單晶矽晶圓。然後，對此基底晶圓進行氧化溫度950℃、氧化時間2小時的高溫氧化，而成長0.4μm的氧化膜。
對此基底晶圓，於以650℃進行1小時的熱處理之後，測定電阻率，而得知電阻值大幅度地變化成4000Ω‧cm。如此一來，在比較例3之中，在基底晶圓表面形成氧化膜時的熱處理為低溫短時間。因此，作為供體消去的熱處理不夠充分，若進行會使NO供體發生的熱處理，則能預期到推測為起因於NO供體的電阻率的變化會發生。
另一方面，在實施例1至3之中，由於充分地進行在基底晶圓表面形成矽氧化膜時的長時間的氧化熱處理兼消滅供體的熱處理的緣故，而能想到 即使在基底氧化後，進行如以650℃且1小時的會使供體發生的熱處理，供體並未發生，電阻率的變化也未發生。
再者，使用如同比較例3的基底晶圓，在進行之後的SOI晶圓製造步驟，以及進行如同上述的裝置製造熱處理的情況下，由於無法充分地消去NO供體的緣故，而能想到電阻率的變化會發生。因此，比較例3的晶圓則不進行之後的SOI晶圓製造步驟。
此外，本發明並不限定於上述的實施例。上述實施例為舉例說明，凡具有與本發明的申請專利範圍所記載之技術思想實質上同樣之構成，產生相同的功效者，不論為何物皆包含在本發明的技術範圍內。

Claims (3)

  1. 一種貼合式SOI晶圓的製造方法，係將皆自矽單晶所構成的接合晶圓以及基底晶圓經由矽氧化膜貼合而製造貼合式SOI晶圓，該貼合式SOI晶圓的製造方法包含： 一準備步驟，作為該基底晶圓，準備電阻率為100Ω‧cm以上且初期晶格間氧濃度為10ppma以下的單晶矽晶圓； 一形成步驟，藉由在氧化性氛圍下，對該基底晶圓實施700℃以上1000℃以下的溫度且5小時以上的熱處理，而於該基底晶圓表面形成矽氧化膜； 一貼合步驟，經由該矽氧化膜而將該基底晶圓及該接合晶圓貼合；以及 一薄膜化步驟，將經貼合的該接合晶圓予以薄膜化而形成SOI層。
  2. 如請求項1所述的貼合式SOI晶圓的製造方法，其中作為該基底晶圓，使用氮濃度為1×1013 ~1×1015 atoms/cm3 的該單晶矽晶圓。
  3. 如請求項1或2所述的貼合式SOI晶圓的製造方法，其中在該形成步驟之中，於該基底晶圓表面形成的該矽氧化膜的厚度為1μm以上。
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