TWI698984B - 記憶體元件及其形成方法 - Google Patents
記憶體元件及其形成方法 Download PDFInfo
- Publication number
- TWI698984B TWI698984B TW108116796A TW108116796A TWI698984B TW I698984 B TWI698984 B TW I698984B TW 108116796 A TW108116796 A TW 108116796A TW 108116796 A TW108116796 A TW 108116796A TW I698984 B TWI698984 B TW I698984B
- Authority
- TW
- Taiwan
- Prior art keywords
- structures
- memory
- substrate
- common source
- isolation
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims description 32
- 230000015654 memory Effects 0.000 claims abstract description 145
- 238000002955 isolation Methods 0.000 claims abstract description 80
- 239000000758 substrate Substances 0.000 claims abstract description 58
- 239000000463 material Substances 0.000 claims description 39
- 238000000151 deposition Methods 0.000 claims 1
- 230000000149 penetrating effect Effects 0.000 abstract 3
- 239000003989 dielectric material Substances 0.000 description 14
- 238000010586 diagram Methods 0.000 description 11
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 9
- 239000004020 conductor Substances 0.000 description 9
- 229910052710 silicon Inorganic materials 0.000 description 8
- 239000010703 silicon Substances 0.000 description 8
- 229910052581 Si3N4 Inorganic materials 0.000 description 6
- 230000000052 comparative effect Effects 0.000 description 6
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 6
- 238000004519 manufacturing process Methods 0.000 description 4
- 239000007769 metal material Substances 0.000 description 4
- 229910004298 SiO 2 Inorganic materials 0.000 description 3
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- 235000012239 silicon dioxide Nutrition 0.000 description 3
- 239000000377 silicon dioxide Substances 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- 238000003860 storage Methods 0.000 description 3
- 101100049574 Human herpesvirus 6A (strain Uganda-1102) U5 gene Proteins 0.000 description 2
- 101150068293 SSL5 gene Proteins 0.000 description 2
- DSHPMFUQGYAMRR-UHFFFAOYSA-N [Si].[Si].O=[Si] Chemical compound [Si].[Si].O=[Si] DSHPMFUQGYAMRR-UHFFFAOYSA-N 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 2
- 239000002131 composite material Substances 0.000 description 2
- 238000006073 displacement reaction Methods 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 101150064834 ssl1 gene Proteins 0.000 description 2
- 102100031885 General transcription and DNA repair factor IIH helicase subunit XPB Human genes 0.000 description 1
- 101000920748 Homo sapiens General transcription and DNA repair factor IIH helicase subunit XPB Proteins 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 230000005764 inhibitory process Effects 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- SEOYNUHKXVGWFU-UHFFFAOYSA-N mu-oxidobis(oxidonitrogen) Chemical group O=NON=O SEOYNUHKXVGWFU-UHFFFAOYSA-N 0.000 description 1
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 101150062870 ssl3 gene Proteins 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
Images
Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
一種記憶體元件，包括一基板、一堆疊、複數個記憶體結構、複數個隔離結構以及複數個共同源極柱。堆疊包括交替堆疊於基板上的複數個導電層與複數個絕緣層。記憶體結構形成於基板上且穿過堆疊。隔離結構形成於基板上且穿過堆疊，其中隔離結構將記憶體結構分為複數個第一記憶體結構及複數個第二記憶體結構。共同源極柱形成於基板上且穿過堆疊，其中共同源極柱直接接觸於隔離結構。
Description
本發明是有關於一種記憶體元件及其形成方法，特別是有關於一種三維(Three-Dimensional，3D)記憶體元件及其形成方法。
三維記憶體元件(例如是三維非揮發性記憶體(Non-Volatile Memory，NVM))具有許多層堆疊結構，可達到更高的儲存容量，更具有優異的電子特性，例如具有良好的資料保存可靠性和操作速度，可用以提供優異之記憶體元件的需求。
然而，隨著應用的增加，目前仍需要提供效能改善的記憶體元件，並能增加記憶體的密度。
本發明係有關於一種記憶體元件及其製造方法。在本發明中，第一記憶體結構與第二記憶體結構藉由直接接觸於共同源極柱的隔離結構所分開。因此，單位面積中的記憶體密度可增加，記憶體陣列之效率可受到改善。
根據本發明之一實施例，記憶體元件包括一基板、一堆疊、複數個記憶體結構、複數個隔離結構以及複數個共同源極柱。堆疊包括交替堆疊於基板上的複數個導電層與複數個絕緣層。記憶體結構形成於基板上且穿過堆疊。隔離結構形成於基板上且穿過堆疊，其中隔離結構將記憶體結構分為複數個第一記憶體結構及複數個第二記憶體結構。共同源極柱形成於基板上且穿過堆疊，其中共同源極柱直接接觸於隔離結構。
根據本發明之一實施例，記憶體元件的形成方法包括下列步驟。形成一基板。形成一堆疊，堆疊包括交替堆疊於基板上的複數個導電層與複數個絕緣層。形成複數個記憶體結構於基板上，且記憶體結構穿過堆疊。形成複數個隔離結構於基板上，且隔離結構穿過堆疊，其中隔離結構將記憶體結構分為複數個第一記憶體結構及複數個第二記憶體結構。形成複數個共同源極柱於基板上，且共同源極柱穿過堆疊，其中共同源極柱直接接觸於隔離結構。
為了對本發明之上述及其他方面有更佳的瞭解，下文特舉實施例，並配合所附圖式詳細說明如下：
100:記憶體元件
110:基板
110a:上表面
112:磊晶結構
120:堆疊
120’:層疊本體
122:絕緣層
123:犧牲層
124:導電層
120a:第一脊狀結構
120b:第二脊狀結構
130:記憶體結構
130a:第一群記憶體結構
130b:第二群記憶體結構
130p:第一開口
132:記憶材料層
134:通道層
135:介電材料
136:介電柱
138:接觸結構
140p:第二開口
142:介電材料
143:覆蓋層
144:隔離結構
144a:第一隔離結構
144b:第二隔離結構
150:共同源極柱
150a:第一共同源極柱
150b:第二共同源極柱
151:導電材料
152:氧化物材料
154:導電柱
150a:第一共同源極柱
150b:第二共同源極柱
150p:置換孔洞
130p1:第一群第一開口
130p2:第二群第一開口
1301、1301a、1301b:第一記憶體結構
1302、1302a、1302b:第二記憶體結構
144a1、144b1:第一部分
144a2、144b2:第二部分
144a3、144b3:第三部分
150p1:第一置換孔洞
150p2:第二置換孔洞
a、a’、b、b’:剖面線端點
AR:陣列區
BL1~BL7:位元線
GSL:接地選擇線
LR:著陸區
MA、MB、MC、MD:記憶胞
PV:區域
S1:第一側
S2:第二側
SP:空間
ST:階梯結構
SSL1~SSL5:串列選擇線
VCC:電源電壓
Vpass:導通電壓
VPGM:編程電壓
第1A至9B圖繪示根據本發明的一實施例之記憶體元件的形成方法的示意圖。
第10A圖繪示根據本發明的一實施例之記憶體元件的操作方法的上視圖。
第10B圖繪示根據本發明的一實施例之記憶體元件中的記憶胞的操作方法的等效電路圖。
第10C圖繪示根據本發明的一實施例之記憶體元件中的記憶胞的操作方法的等效電路圖。
第10D圖繪示根據本發明的一實施例之記憶體元件中的記憶胞的操作方法的等效電路圖。
第10E圖繪示根據本發明的一實施例之記憶體元件中的記憶胞的操作方法的等效電路圖。
必須注意的是，下列較佳之實施例，並非用以限定本發明。本發明仍可採用其他特徵、元件、方法及參數來加以實施。較佳實施例的提出，僅係用以例示本發明的技術特徵，並非用以限定本發明的申請專利範圍。該技術領域中具有通常知識者，將可根據以下說明書的描述，在不脫離本發明的精神範圍內，作均等的修飾與變化。此外，圖式並不必需依據實際比例繪示，在不同實施例與圖式之中，相同的元件，將以相同的元件符號加以表示。
第1A至9B圖繪示根據本發明的一實施例之記憶體元件100的形成方法的示意圖。
第1A圖繪示根據本發明一實施例之記憶體元件100之形成方法的上視圖。第1B圖繪示沿著第1A圖之a-a’連線的剖面圖。
請參照第1A及1B圖，提供一基板110。爾後，在基板110的上表面110a上形成一層疊本體120’。層疊本體120’可包括交替堆疊於基板110上的複數個絕緣層122及複數個犧牲層123。接著，在基板110上形成複數個第一開口130p。每個第一開口130p沿著第一方向(例如是Z軸方向)延伸，並穿過層疊本體120’，如第1B圖所示。在本實施例中，第一開口130p穿過一部分的基板110，然本發明並不以此為限。基板110包括一陣列區AR及鄰接於陣列區AR的兩個著陸區LR，陣列區AR可配置於著陸區LR之間。第一開口130p形成於陣列區AR之中，且包括第一群第一開口130p1以及第二群第一開口130p2。第一群第一開口130p1以及第二群第一開口130p2之間是藉由一空間SP所隔開。空間SP可用於形成後續步驟之中的置換孔洞(如第6圖所示)。
例如，基板110是半導體基板，且可進行一植佈製程(implantation)(例如是n型的植入物)。在本實施例中，絕緣層122可設置於層疊本體120’的底部及頂部，然本發明並不以此為限。絕緣層122可由介電材料所形成，例如是二氧化矽(SiO2)或其他合適的材料。犧牲層123可由介電材料所形成，例如是氮化矽(SiN)或其他合適的材料。絕緣層122的材料可不同於犧牲層123的材料。每個絕緣層122的厚度以及每個犧牲層123的厚度可以是約20奈米到40奈米之間。在本發明的一些實施例中，絕緣層122及犧牲層123可藉由，例如低壓化學氣相沉積(Low Pressure Chemical Vapor Deposition，LPCVD)製程，製作而成。
第2A圖繪示複數個記憶體結構130形成於第1A圖所繪示的結構中之後的結果的上視圖。第2B圖繪示沿著第2A圖之a-a’連線的剖面圖。
請參照第2A及2B圖，複數個記憶體結構130形成於第一開口130p之中。接著，複數個接觸結構138形成於記憶體結構130上。
在本實施例中，記憶體結構130形成於基板110上，且沿著第一方向(例如是Z方向)穿過層疊本體120’，如第2B圖所示。每個記憶體結構130可包括一記憶材料層132、一通道層134以及一介電柱136。記憶材料層132形成於第一開口130p的側壁上。通道層134形成於記憶材料層132上。介電柱136形成於通道層134上。亦即，記憶材料層132可形成於絕緣層122上且接觸於絕緣層122及犧牲層123。在一實施例中，記憶材料層132可包括藉由LPCVD製程，由矽氧化物(silicon oxide)層、氮化矽(silicon nitride)層和矽氧化物層所構成的複合層(即，ONO層)。但記憶材料層132的結構並不以此為限。在一些實施例中，記憶材料層132的複合層還可以選自於由一矽氧化物-氮化矽-矽氧化物-氮化矽-矽氧化物(oxide-nitride-oxide-nitride-oxide，ONONO)結構、一矽-矽氧化物-氮化矽-矽氧化物-矽(silicon-oxide-nitride-oxide-silicon，SONOS)結構、一能隙工程矽-矽氧化物-氮化矽-矽氧化物-矽(bandgap engineered silicon-oxide-nitride-oxide-silicon，BE-SONOS)結構、一氮化鉭-氧化鋁-氮化矽-矽氧化物-矽(tantalum nitride,aluminum oxide,silicon nitride,silicon oxide,silicon，TANOS)結構以及一金屬高介電係數能隙工程矽-矽氧化物-氮化矽-矽氧化物-矽(metal-high-k
bandgap-engineered silicon-oxide-nitride-oxide-silicon，MA BE-SONOS)結構所組成之一族群。
在一些實施例中，複數個磊晶結構112可沿著第一方向(如是Z方向)形成於基板110上，如第2B圖所示。每個磊晶結構112可藉由記憶材料層132所環繞。磊晶結構112可配置於基板110與記憶體結構130之間。
第3A圖繪示第二開口140p形成於第2A圖所繪示的結構中之後的結果的上視圖。第3B圖繪示沿著第3A圖之b-b’連線的剖面圖。
請參照第3A及3B圖，第二開口140p形成於基板110上且沿著第一方向(例如是Z方向)穿過層疊本體120’。接著，介電材料142填入第二開口140p中並形成於層疊本體120’上。此後，在介電材料142上形成覆蓋層143。
在第3A圖的上視圖中，部分的第二開口140p沿著第二方向(例如是Y方向)延伸，部分的第二開口140p沿著第三方向(例如是X方向)延伸，以將層疊本體120’分為複數個第一脊狀結構120a及複數個第二脊狀結構120b。第一脊狀結構120a及第二脊狀結構120b沿著平行於基板110之上表面110a的方向(例如是第二方向(Y方向))互相交錯。在一些實施例中，介電材料142可包括任何介電材料，例如是二氧化矽(SiO2)或其他合適的材料。覆蓋層143可包括介電材料，例如是氮化矽(SiN)或其他合適的材料。介電材料142的材料可不同於覆蓋層143的材料。
第4A圖繪示形成階梯結構ST於第3A圖所示之結構中之後的結果的上視圖。第4B圖繪示沿著第4A圖的a-a’連線的剖面圖。
請參照第4A及4B圖，圖案化層疊本體120’以形成位於著陸區LR的階梯結構ST。用於串列選擇線(string select line)與字元線(word line)的著陸平台可在著陸區LR中定義。例如，一些階梯結構ST的上層是提供為串列選擇線的著陸平台。一些階梯結構ST的下層是提供為字元線的著陸平台。
第5A圖繪示對於第4A圖所示之結構進行平坦化製程之後的結果的上視圖。第5C圖繪示沿著第5A圖的a-a’連線的剖面圖。第5B圖繪示沿著第5A圖的b-b’連線的剖面圖。
請參照第5A、5B及5C圖，藉由一平坦化製程(例如是化學機械研磨(Chemical Mechanical Polishing,CMP))移除位於層疊本體120’之上的介電材料142及覆蓋層143，且介電材料142保留於第二開口140p中，以形成隔離結構144。介電材料135可例如是沉積於階梯結構ST上。介電材料135可包括二氧化矽(SiO2)或其他合適的材料。記憶體結構130可分為複數個第一記憶體結構1301以及複數個第二記憶體結構1302。在一些實施例中，第一記憶體結構1301的每個記憶材料層132具有沿著第二方向(例如是Y方向)及第三方向(例如是X方向)的一第一橫截面F1，第二記憶體結構1302的每個記憶材料層132具有沿著第二方向(例如是Y方向)及第三方向(例如是X方向)的一第二橫截面F2。第一橫截面F1互補於第二橫截面F2，例如是C型或U型。
第6圖繪示在第5A圖所示的結構中形成置換孔洞150p之後的結果的上視圖。
請參照第6圖，藉由例如是一蝕刻製程，沿著第一方向(例如是Z方向)穿過層疊本體120’形成置換孔洞150p。置換孔洞150p包括形成於陣列區AR中的一些第一置換孔洞150p1以及形成於著陸
區LR中的一些第二置換孔洞150p2。記憶體結構130包括第一群記憶體結構130a以及與第一群記憶體結構130a藉由一空間SP所分隔開的第二群記憶體結構130b，第一置換孔洞150p1設置於第一群記憶體結構130a及第二群記憶體結構130b之間的空間SP中。置換孔洞150p連接於第二開口140p，隔離結構144藉由第一置換孔洞150p1分隔為複數個第一隔離結構144a及複數個第二隔離結構144b。
隔離結構144(包括第一隔離結構144a及第二隔離結構144b)將記憶體結構130分為複數個第一記憶體結構1301以及複數個第二記憶體結構1302。亦即，每個第一群記憶體結構130a藉由其中一個第一隔離結構144a分隔為第一記憶體結構1301a以及第二記憶體結構1302a，每個第二群記憶體結構130b藉由其中一個第二隔離結構144b分隔為第一記憶體結構1301b以及第二記憶體結構1302b。每個第一隔離結構144a及每個第二隔離結構144b可具有沿著第二方向(例如是Y方向)及第三方向(例如是X方向)的U型橫截面。第一隔離結構的U型橫截面可互補於第二隔離結構1440b的U型橫截面。
第7A圖繪示移除犧牲層123並形成導電材料151於第6圖中的結構中之後的結果的上視圖。第7B圖繪示沿著第7A圖的a-a’連線的剖面圖。第7C圖繪示沿著第7A圖的b-b’連線的剖面圖。
請參照第7A~7C圖，犧牲層123可藉由，例如是蝕刻製程，透過置換孔洞150p所移除，接著透過置換孔洞150p將導電材料151填入犧牲層123所佔據的空間中。導電材料151亦形成於置換孔洞150p之中並形成於絕緣層122上。例如，導電材料151包括一金屬材料，例如是鎢(W)、鋁(Al)、氮化鈦(TiN)或其他合適的材料。如此一來，絕緣層122及導電層124便交替堆疊於基板110上以形成堆疊120。相較於
堆疊中的導電層使用多晶矽材料的比較例而言，本實施例的導電層124包括金屬材料，可具有較低的電阻，能改善電阻電容延遲(RC delay)的問題。
第8A圖繪示移除置換孔洞150p中的導電材料151並形成氧化物材料152於第7A圖所示的結構中之後的上視圖。第8B圖繪示沿著第8A圖之a-a’連線的剖面圖。
請參照第8A及8B圖，將配置於置換孔洞150p中以及位於最上層之絕緣層122之上的導電材料151移除。接著，沉積氧化物材料152於堆疊120上並填充於置換孔洞150p中。此後，藉由例如是氧化物回蝕製程，移除一部分的氧化物材料152，而配置於置換孔洞150p之側壁上的氧化物材料152係保留下來。
第9A圖繪示在形成導電柱154於第8A圖之結構中之後的結果的上視圖。第9B圖繪示沿著第9A圖之a-a’連線的剖面圖。
請參照第9A及9B圖，導電材料填充於置換孔洞150p中以形成置換孔洞150p中的導電柱154，且每個導電柱154形成於氧化物材料152上且受到氧化物材料152所環繞。在一實施例中，導電柱154的材料可相同於導電層124的材料，然本發明不以此為限。如此一來，包括氧化物材料152及導電柱154的複數個共同源極柱150是形成在基板110上。共同源極柱150之導電柱154是電性連接於基板110。在一些實施例中，在形成導電柱154之後可進行一平坦化製程。
共同源極柱150直接接觸於隔離結構144。第一隔離結構144a對應於第一群記憶體結構130a，第二隔離結構144b對應於第二群記憶體結構130b。共同源極柱150包括對應於陣列區AR的第一共同源極柱150a以及對應於著陸區LR的第二共同源極柱150b。第一共同
源極柱150a配置於第一隔離結構144a與第二隔離結構144b之間。每個第一共同源極柱150a包括第一側S1及相對於第一側S1的第二側S2。其中一個第一隔離結構144a直接接觸於第一共同源極柱150a的第一側S1，且其中一個第二隔離結構144b直接接觸於第一共同源極柱150a的第二側S2。
其中一個第一隔離結構144a可包括沿著第三方向(例如是X方向)延伸的一第一部分144a1，沿著第二方向(例如是Y方向)延伸的一第二部分144a2以及沿著第三方向(例如是X方向)延伸的第三部分144a3。第二部分144a2連接於第一部分144a1及第三部分144a3，且第二部分144a2設置於第一部分144a1與第三部分144a3之間。第一部分144a1及第三部分144a3分別直接接觸於相鄰的兩個第一共同源極柱150a，且第二部分144a2直接接觸於第二共同源極柱150b。其中一個第二隔離結構144b可包括沿著第三方向(例如是X方向)延伸的一第一部分144b1，沿著第二方向(例如是Y方向)延伸的一第二部分144b2以及沿著第三方向(例如是X方向)延伸的第三部分144b3。第二部分144b2連接於第一部分144b1及第三部分144b3，且第二部分144b2設置於第一部分144b1與第三部分144b3之間。第一部分144b1及第三部分144b3分別直接接觸於相鄰的兩個第一共同源極柱150a，且第二部分144b2直接接觸於第二共同源極柱150b。
堆疊120可包括複數個第一脊狀結構120a及複數個第二脊狀結構120b，第一脊狀結構120a及第二脊狀結構120b可藉由隔離結構144與共同源極柱150所分隔開，且第一脊狀結構120a係沿著平行於基板110之上表面110a的方向(例如是Y方向)與第二脊狀結構120b交錯。第一脊狀結構120a可包括奇數字元線，第二脊狀結構120b可包
括偶數字元線。或者，第一脊狀結構120a可包括偶數字元線，第二脊狀結構120b可包括奇數字元線。每個第一共同源極柱150a配置於第一脊狀結構120a之其中一個與相鄰的第二脊狀結構120b之其中一個之間。其中，記憶材料層132和通道層134與堆疊120的每一階層的導電層124交叉，並分別在這些交叉位置上(intersection point)形成記憶胞。
在一些實施例中，複數個位元線(未繪示)可形成於堆疊120上並電性連接於記憶體結構130。後續製程是類似或相同於一般的記憶體元件的製程，於本文將不再詳述。
在本發明中，由於多個共同源極柱之間沒有沿著平行於基板之上表面的方向直接接觸於，共同源極柱並未沿著第二方向或第三方向形成一連續延伸的結構，本發明之共同源極柱所占的空間P1是小於共同源極柱沿著第二方向或第三方向延伸的比較例中的共同源極柱的所占空間P2，即P1<P2。再者，由於本發明的隔離結構是直接接觸於共同源極柱，用於形成記憶體結構的空間相較於共同源極線與隔離結構分開的比較例而言是有所增加。因此，在本發明中，單位面積中的記憶體密度可增加，儲存空間增加，且相較於共同源極線沿著平行於基板之上表面的方向延伸及/或隔離結構與共同源極柱分開的比較例而言，本發明的陣列效率更高。
第10A圖繪示記憶體元件100之操作方法的上視圖。特別是，第10A圖繪示對應於第9A圖中之區域PV的部分示意圖。第10B圖繪示根據本發明的一實施例之記憶體元件100中的記憶胞MA的操作方法的等效電路圖。第10C圖繪示根據本發明的一實施例之記憶體元件100中的記憶胞MB的操作方法的等效電路圖。第10D圖繪示根據本
發明的一實施例之記憶體元件100中的記憶胞MC的操作方法的等效電路圖。第10E圖繪示根據本發明的一實施例之記憶體元件100中的記憶胞MD的操作方法的等效電路圖。
請參照第10A至10E圖，位元線BL1~BL7電性連接於對應的第一群記憶體結構130a中的第一記憶體結構1301a及第二記憶體結構1302a。堆疊120藉由隔離結構144與共同源極柱150分隔為第一脊狀結構120a及第二脊狀結構120b。第一記憶體結構1301a及第二記憶體結構1302a藉由第一隔離結構144a所分開，且第一共同源極柱150a直接接觸於第一隔離結構144a。
例如，第10A圖繪示對於第一群記憶體結構130a中的記憶胞MA進行編程(programming)，然本發明並不限於此。每個第一記憶體結構1301a/1301b及第二記憶體結構1302a/1302b可獨立控制，且可對於第一記憶體結構1301a/1301b及第二記憶體結構1302a/1302b中的其中一個記憶胞進行讀取(read)、抹除(erase)、編程(programming)及抑制(inhibition)。請參照第10B至10E圖，其示例性繪示一個接地選擇線GSL，形成於接地選擇線GSL上的2個字元線WL以及堆疊於字元線WL上的一個串列選擇線SSL。然而，接地選擇線GSL、字元線WL及串列選擇線SSL的數量並不限於此。
在本實施例中，施加0伏特(V)至對應於記憶胞MA的位元線BL2，施加電源電壓(VCC)至位元線BL1及BL3~BL7。施加電源電壓(VCC)至對應於記憶胞MA的串列選擇線SSL2，施加0V至其他串列選擇線SSL1及SSL3~SSL5。施加導通電壓(Vpass)至上字元線WL，施加編程電壓(VPGM)至下字元線WL。施加0V至接地選擇線GSL。如此一來，記憶胞MA可被編程，記憶胞MB、MC與MD可被抑制。
由於第一記憶體結構1301及第二記憶體結構1302是藉由隔離結構144及共同源極柱150所分開，對應於第一記憶體結構1301及第二記憶體結構1302的字元線WL及接地選擇線GSL可被獨立地控制。
在一實驗例中，記憶體元件在陣列區中不具有置換孔洞，具有100%的陣列效率。在本發明的一些實施例中，置換孔洞(用於形成共同源極柱)的面積為第一開口(用於形成記憶體結構)的面積的2倍，則第一開口的數量對應於置換孔洞的數量可為5：1或8：1，且相較於實驗例而言，記憶體元件的陣列效率可以為71%或80%。換言之，即使在陣列區中具有置換孔洞，本發明的記憶體元件仍具有良好的陣列效率。
根據上述實施例，本發明提供一種記憶體元件及其製造方法。記憶體元件包括一基板、一堆疊、複數個記憶體結構、複數個隔離結構以及複數個共同源極柱。堆疊包括交替堆疊於基板上的複數個導電層與複數個絕緣層。記憶體結構形成於基板上且穿過堆疊。隔離結構形成於基板上且穿過堆疊，其中隔離結構將記憶體結構分為複數個第一記憶體結構及複數個第二記憶體結構。共同源極柱形成於基板上且穿過堆疊，其中共同源極柱直接接觸於隔離結構。
由於記憶體元件包括隔離結構與直接接觸於隔離結構的共同源極柱，對應於第一記憶體結構與第二記憶體結構的串列選擇線、字元線及接地選擇線可被獨立地控制，例如是半圓柱型垂直通道(Hemi-cylindrical vertical channel,HCVC)記憶體元件中的每個記憶體串列可受到獨立地控制。並且，相較於共同源極柱沿著平行於基板之上
表面的方向連續性延伸及/或隔離結構與共同源極柱分開的比較例而言，根據本發明一實施例的記憶體元件包括沿著平行於基板之上表面的方向彼此分開的多個共同源極柱以及直接接觸於共同源極住的隔離結構，單位面積中的記憶體密度可增加，儲存空間可增高，且可具有較高的陣列效率。再者，堆疊中的導電層可包括金屬材料，金屬材料相較於多晶矽材料而言具有較低的電阻。相較於堆疊中的導電層使用多晶矽的比較例而言，當堆疊中的導電材料包括金屬材料時，記憶體元件中所產生的電阻可降低，電阻電容延遲(RC delay)的問題可獲得改善，故在維持小尺寸及高密度之記憶體的情況之下仍可提升記憶體元件的效能。
綜上所述，雖然本發明已以實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100:記憶體元件
120:堆疊
120a:第一脊狀結構
120b:第二脊狀結構
130:記憶體結構
130a:第一群記憶體結構
130b:第二群記憶體結構
144:隔離結構
144a:第一隔離結構
144b:第二隔離結構
150:共同源極柱
152:氧化物材料
154:導電柱
150a:第一共同源極柱
150b:第二共同源極柱
1301、1301a、1301b:第一記憶體結構
1302、1302a、1302b:第二記憶體結構
144a1、144b1:第一部分
144a2、144b2:第二部分
144a3、144b3:第三部分
a、a’:剖面線端點
AR:陣列區
LR:著陸區
S1:第一側
S2:第二側
PV:區域
Claims (10)
- 一種記憶體元件，包括：一基板；一堆疊，該堆疊包括交替堆疊於該基板上的複數個導電層及複數個絕緣層；複數個記憶體結構，形成於該基板上且穿過該堆疊；複數個隔離結構，形成於該基板上且穿過該堆疊，其中該些隔離結構將該些記憶體結構分為複數個第一記憶體結構與複數個第二記憶體結構；以及複數個共同源極柱，形成於該基板上且穿過該堆疊，其中該些共同源極柱直接接觸於該些隔離結構。
- 如申請專利範圍第1項所述之記憶體元件，其中該堆疊包括複數個第一脊狀結構及複數個第二脊狀結構，該些第一脊狀結構與該些第二脊狀結構是藉由該些隔離結構與該些共同源極柱所分開，且該些第一脊狀結構係沿著平行於該基板之一上表面的方向與該些第二脊狀結構交錯。
- 如申請專利範圍第1項所述之記憶體元件，其中該基板包括一陣列區以及一著陸區，該著陸區鄰接於該陣列區，且該些記憶體結構包括一第一群記憶體結構及一第二群記憶體結構，該第一群記憶體結構與該第二群記憶體結構分隔開，該些共同源極柱包括配置於該陣列區中的複數個第一共同源極柱與配置於該著陸區中的複數個第二共同源極柱)，且該些第一共同源極柱配置於該第一群記憶體結構以及該第二群記憶體結構之間。
- 如申請專利範圍第3項所述之記憶體元件，其中該些隔離結構包括複數個第一隔離結構與複數個第二隔離結構，該些第一隔離結構對應於該第一群記憶體結構，該些第二隔離結構對應於該第二群隔離結構，且該些第一共同源極柱配置於該些第一隔離結構與該些第二隔離結構之間。
- 如申請專利範圍第1項所述之記憶體元件，其中各該共同源極柱包括：一氧化物材料形成於該些導電層上；以及一導電柱形成於該氧化物材料上，且該導電柱電性連接於該基板。
- 一種記憶體元件的形成方法，包括：提供一基板；形成一堆疊，該堆疊包括交替堆疊於該基板上的複數個導電層及複數個絕緣層；形成複數個記憶體結構於該基板上，且該些記憶體結構穿過該堆疊；形成複數個隔離結構於該基板上，且該些隔離結構穿過該基板，其中該些隔離結構將該些記憶體結構分為複數個第一記憶體結構與複數個第二記憶體結構；以及形成複數個共同源極柱於該基板上，且該些共同源極柱穿過該堆疊，其中該些共同源極柱直接接觸於該些隔離結構。
- 如申請專利範圍第6項所述之記憶體元件的形成方法，其中形成各該共同源極柱的該步驟包括： 沉積一氧化物材料於該些導電層上；以及形成一導電柱於該氧化物材料上，其中該導電柱電性連接於該基板。
- 如申請專利範圍第6項所述之記憶體元件的形成方法，其中該堆疊包括複數個第一脊狀結構及複數個第二脊狀結構，該些第一脊狀結構與該些第二脊狀結構是藉由該些隔離結構與該些共同源極柱分開，且該些第一脊狀結構係沿著平行於該基板之一上表面的方向交錯於該些第二脊狀結構。
- 如申請專利範圍第6項所述之記憶體元件的形成方法，其中該基板包括一陣列區以及一著陸區，該著陸區鄰接於該陣列區，且其中該些記憶體結構包括第一群記憶體結構與第二群記憶體結構，該些第二群記憶體結構是與該些第一群記憶體結構分隔開，該些共同源極柱包括配置於該陣列區的複數個第一共同源極柱與配置於該著陸區的複數個第二共同源極柱，且該些第一共同源極柱配置於該第一群記憶體結構與該第二群記憶體結構之間。
- 如申請專利範圍第9項所述之記憶體元件的形成方法，其中該些隔離結構包括複數個第一隔離結構與複數個第二隔離結構，該些第一隔離結構對應於該第一群記憶體結構，該些第二隔離結構對應於該第二群記憶體結構，且該些第一共同源極柱配置於該些第一隔離結構與該些第二隔離結構之間。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| TW108116796A TWI698984B (zh) | 2019-05-15 | 2019-05-15 | 記憶體元件及其形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| TW108116796A TWI698984B (zh) | 2019-05-15 | 2019-05-15 | 記憶體元件及其形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| TWI698984B true TWI698984B (zh) | 2020-07-11 |
| TW202044555A TW202044555A (zh) | 2020-12-01 |
Family
ID=72602230
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| TW108116796A TWI698984B (zh) | 2019-05-15 | 2019-05-15 | 記憶體元件及其形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| TW (1) | TWI698984B (zh) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11917828B2 (en) | 2021-05-07 | 2024-02-27 | Macronix International Co., Ltd. | Memory devices with multiple string select line cuts |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20120068247A1 (en) * | 2010-09-17 | 2012-03-22 | Lee Changhyun | Three-dimensional semiconductor memory device |
| CN106558590A (zh) * | 2015-09-24 | 2017-04-05 | 旺宏电子股份有限公司 | 存储器元件及其制造方法 |
| TW201801294A (zh) * | 2016-03-30 | 2018-01-01 | 旺宏電子股份有限公司 | 半導體結構及其製造方法 |
| US10103167B1 (en) * | 2017-04-18 | 2018-10-16 | Macronix International Co., Ltd. | Manufacturing method of semiconductor structure |
| TW201901936A (zh) * | 2017-05-17 | 2019-01-01 | 旺宏電子股份有限公司 | 立體記憶體元件的製作方法及其結構 |
| TW201913967A (zh) * | 2017-09-11 | 2019-04-01 | 旺宏電子股份有限公司 | 製作三維記憶體元件的方法與裝置 |
-
2019
- 2019-05-15 TW TW108116796A patent/TWI698984B/zh active
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20120068247A1 (en) * | 2010-09-17 | 2012-03-22 | Lee Changhyun | Three-dimensional semiconductor memory device |
| CN106558590A (zh) * | 2015-09-24 | 2017-04-05 | 旺宏电子股份有限公司 | 存储器元件及其制造方法 |
| TW201801294A (zh) * | 2016-03-30 | 2018-01-01 | 旺宏電子股份有限公司 | 半導體結構及其製造方法 |
| US10103167B1 (en) * | 2017-04-18 | 2018-10-16 | Macronix International Co., Ltd. | Manufacturing method of semiconductor structure |
| TW201901936A (zh) * | 2017-05-17 | 2019-01-01 | 旺宏電子股份有限公司 | 立體記憶體元件的製作方法及其結構 |
| TW201913967A (zh) * | 2017-09-11 | 2019-04-01 | 旺宏電子股份有限公司 | 製作三維記憶體元件的方法與裝置 |
Also Published As
| Publication number | Publication date |
|---|---|
| TW202044555A (zh) | 2020-12-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN111952306B (zh) | 存储器元件及其形成方法 | |
| US10818728B2 (en) | Three-dimensional semiconductor device | |
| US7956408B2 (en) | Nonvolatile semiconductor memory device | |
| US9153705B2 (en) | Vertical memory devices and methods of manufacturing the same | |
| US9196627B2 (en) | Nonvolatile semiconductor memory device and method of fabricating the same | |
| US11393836B2 (en) | Three-dimensional memory device with separated source-side lines and method of making the same | |
| US20150340377A1 (en) | Vertical memory devices with vertical isolation structures and methods of fabricating the same | |
| CN112397522B (zh) | 存储器装置 | |
| US20220157841A1 (en) | Three-dimensional memory device with separated source-side lines and method of making the same | |
| CN109148459B (zh) | 3d存储器件及其制造方法 | |
| JP6613177B2 (ja) | 不揮発性半導体記憶装置及びその製造方法 | |
| US8957501B2 (en) | Non-volatile semiconductor storage device | |
| CN113224079A (zh) | 3d存储器件及其制造方法 | |
| CN109037226B (zh) | 3d存储器件及其制造方法 | |
| CN110289259A (zh) | 3d存储器件及其制造方法 | |
| CN110391174A (zh) | 制造具有含有多个沟槽的结构图案的半导体器件的方法 | |
| CN110379812B (zh) | 3d存储器件及其制造方法 | |
| US20210066339A1 (en) | Semiconductor memory device and method of manufacturing the same | |
| CN109003979A (zh) | 垂直式存储器及其制作方法 | |
| CN110808252B (zh) | 3d存储器件及其制造方法 | |
| TWI698984B (zh) | 記憶體元件及其形成方法 | |
| CN112563283A (zh) | 三维半导体存储器件 | |
| US10497714B2 (en) | Three dimensional memory device with etch-stop structure | |
| CN111180455A (zh) | 3d存储器件及其制造方法 | |
| KR102143519B1 (ko) | 후단 공정을 이용한 3차원 플래시 메모리 제조 방법 |