TWI698105B

TWI698105B - 具有降低決策回饋等化器取樣器之低功率高速接收器

Info

Publication number: TWI698105B
Application number: TW105102871A
Authority: TW
Inventors: 托菲克穆莎; 哈里波薩梵卡傳; 布萊恩賈斯伯
Original assignee: 美商英特爾股份有限公司
Priority date: 2015-03-03
Filing date: 2016-01-29
Publication date: 2020-07-01
Also published as: US20160261435A1; EP3281371A4; TW201644241A; TW202042533A; US20190312756A1; US10756931B2; DE202016008882U1; US10341145B2; TWI751625B; WO2016140743A1; EP3281371A1; CN107210982B; CN107210982A

Abstract

所述者為一種設備，其包含：可變增益放大器(VGA)；一組取樣器，用以依據時脈信號來取樣來自該VGA的資料輸出；及時脈資料回復(CDR)電路，用以調整該時脈信號的相位，使得與該取樣資料關聯的第一後標記(post-cursor)信號的大小實質為與該取樣資料關聯的基本標記分接(tap)的大小的一半。

Description

具有降低決策回饋等化器取樣器之低功率高速接收器

本發明係關於一種具有降低決策回饋等化器取樣器之低功率高速接收器。

接收器複雜度及它的生成電路頻寬限制是實現功耗及面積效率的高資料率輸入輸出(IO)鏈接的主要障礙之一。傳統的決策回饋等化器(DFE)是不適於在I/O鏈接的接收器中以高資料率移除符號間干擾(ISI)，因為傳統的DFE由具有至少加總器(或加法器)、取樣器、延遲單元、及加權乘法器的封閉迴路的傳播延遲所限制。針對每秒六十億位元(Gb/s)及更多的超高資料率，用以改善IO收發器的資料率及頻道損失容限的一個技術為一種具有分接推測(或前瞻性)的DFE。然而，DFE分接推測的指數冪及面積成本使它對目標為功耗與面積效率的鏈接而言不具吸引力。

100‧‧‧系統

101‧‧‧處理器

102‧‧‧處理器

102a‧‧‧調變Mueller-Muller

103‧‧‧頻道

104‧‧‧發送線性等化器

105‧‧‧連續時間線性等化器

106‧‧‧類比對數位轉換器

107‧‧‧DFE邏輯

108‧‧‧時脈資料回復

109‧‧‧振盪器

200‧‧‧眼圖

201‧‧‧眼

202‧‧‧眼

203‧‧‧眼

220‧‧‧表

300‧‧‧眼圖

301a-d‧‧‧眼

302a-d‧‧‧眼

303a-d‧‧‧眼

400‧‧‧四路交錯接收器

401‧‧‧可變增益放大器

402‧‧‧4-PAM決策回饋等化器

403‧‧‧時脈資料回復

404‧‧‧數位控制振盪器

421a‧‧‧比較器

421b‧‧‧比較器

422‧‧‧資料取樣器

423‧‧‧相關邏輯

423a‧‧‧溫度計對數位轉換器

423b‧‧‧邏輯

424‧‧‧相位誤差邏輯

425‧‧‧部份

500‧‧‧交錯接收器部份

501‧‧‧多位元PD

501a、501c‧‧‧關連或期望單元

501b‧‧‧延遲單元

501d‧‧‧乘法緩衝器

501e‧‧‧加總器

502‧‧‧CDR迴路濾波器

600‧‧‧交錯接收器部份

601‧‧‧加總器

602‧‧‧延遲單元

700‧‧‧電路

701‧‧‧多工器

702‧‧‧多工器

703‧‧‧多工器

704‧‧‧溫度計對二進制轉換器

705‧‧‧延遲單元

1600‧‧‧運算裝置

1610‧‧‧第一處理器

1620‧‧‧音訊子系統

1630‧‧‧顯示子系統

1632‧‧‧顯示介面

1640‧‧‧I/O控制器

1650‧‧‧電源管理

1660‧‧‧記憶體子系統

1670‧‧‧連接

1672‧‧‧蜂巢式連接

1674‧‧‧無線連接

1680‧‧‧周邊連接

1682‧‧‧進

1684‧‧‧出

1690‧‧‧處理器

本揭示的實施例將從下列所給予的實施方式及從本揭示各種實施例的隨附圖式而被更徹底理解，其然而不應被用來將本揭示限制於該特定實施例，但僅用於解說及理解。

第1圖示出一種系統，擁有具有具降低決策回饋等化器(DFE)取樣器的低功率高速接收器的設備，依據本揭示的一些實施例。

第2A圖示出三個眼，在沒有符號間干擾(ISI)存在時由三個取樣器所取樣以解析4階脈衝調幅(PAM)資料。

第2B圖示出表，指出資料臨限的數量從三個增加至十二個以及在該時脈資料回復(CDR)時序功能將PAM信號的第一後標記限制至該標記大小的一半時減少回到八個，依據本揭示的一些實施例。

第2C圖示出表，指出誤差臨限的數量四個增加至十六個以及在該CDR時序功能將PAM信號的第一後標記限制至該標記大小的一半時減少回到八個，依據本揭示的一些實施例。

第3圖示出用以產生誤差信號以供時脈回復以及資料的重疊眼，依據本揭示的一些實施例。

第4圖示出交錯接收器部份，顯示在該CDR時序功能將PAM信號的第一後標記限制至該標記大小的一半時的降低複雜度，依據本揭示的一些實施例。

第5圖示出交錯接收器部份，具有一個推測性分接及具有將PAM信號的第一後標記限制至該標記大小的一半的CDR時序功能，依據本揭示的一些實施例

第6圖示出交錯接收器部份，具有「n」個數量的分接(僅第一分接為推測性)及具有將PAM信號的第一後標記限制至該標記大小的一半的CDR時序功能，依據本揭示的一些實施例

第7圖示出一種具有具回饋的複數個多工器的電路，依據本揭示的一些實施例。

第8圖示出一種具有設備的智能裝置或電腦系統或SoC(系統晶片)，該設備具有具降低DFE取樣器的低功率高速接收器，依據一些實施例。

【發明內容及實施方式】

增加決策回饋等化器(DFE)的速率的一個方式是使用推測性DFE。在推測性DFE中，該DFE準備從輸入資料移除符號間干擾(ISI)而沒有事前知道是否正或負加權需要由該DFE的加權乘法器所添加。因此，為了從該輸入資料移除第一標記ISI，至少二個加總器、二個取樣器、一個多工器、及一個延遲單元被使用。

在此實例中，一個加總器將正加權因子添加至該輸入資料且另一加總器將負加權因子添加至該輸入資料。該加總器的輸出接著由該取樣器加以取樣(或由比較器加以比較)。繼續以推測性DFE的實例，該取樣器的輸出由多工器加以接收。控制信號選擇該多工器的哪個路徑來選擇(即，具有從該正加權所產生的取樣輸出的一個或者具有從乘上該負加權所產生的取樣輸出的一個)。該多工器的輸出被延遲單元延遲且接著被回饋至該多工器。

類似架構被使用於產生用於時脈資料回復(CDR)的誤差項。然而，傳統的推測性DFE將另一組的取樣器、加總器、及邏輯使用於產生用於CDR的誤差項。例如，針對2脈衝調幅(PAM)級方案(也稱為2-PAM)，推測性DFE使用六個取樣器-二個用於資料且四個用於誤差；針對4-PAM級方案，推測性DFE使用28個取樣器；針對8-PAM級方案，推測性DFE使用120個取樣器等等。使用該4-PAM級方案作為參考實例，用於一個I/O(輸入輸出)接收器鏈接的28個取樣器及相關邏輯導致大面積與功耗，尤其在考慮到每個處理器數百個鏈接的時候。

此處所述的各種實施例使用N-PAM發信(此處，「N」為整數)，具有調變Mueller-Muller(MMM)時脈以及使用1分接DFE接收器架構的資料回復。在一些實施例中，藉由使用該CDR時序功能來將任何位準的PAM信號的第一後標記ISI限制至該標記大小的一半，推測性DFE的取樣器臨限重疊。此重疊導致該DFE中所需要之取樣器的總數量顯著減少，依據一些實施例。在一些實施例中，該DFE取樣器被重複使用於頻道輸出量化以致能多位元適應及時序回復。

各種實施例有許多技術效果。例如，具有該實施例的4-PAM推測性DFE的接收器使用該DFE中的取樣器的傳統數量的28%，且達成具有在44GHz的50dB損失的88Gb/s資料率。在此實例中，藉由針對4-PAM方案消除71%的DFE比較器，功耗及面積降低被達成超越傳統DFE。此處，最大可達成資料率也被改善，因為垂直路由距離被縮短71%。

在一些實施例中，相同比較器被用來解析已發送的資料且用來產生用於該CDR與用於自動增益控制(AGC)的誤差信號。在一些實施例中，多位元最小均方(LMS)相位偵測被用來改善該CDR迴路增益/頻寬超越一般用於鮑率設計的增益/頻寬。在一些實施例中，沒有DFE分接適應可能被需要，因為該CDR追蹤標記及後標記分接兩者。

以下的表1總結針對傳統推測性DFE方案(即，未受限的DFE)與各種實施例(即，受限的DFE)間的各種PAM級的取樣器數量的節省。

儘管各種實施例被描述成用以使接收器能夠在高資料率(例如，60Gb/s及更多的資料率)下操作，該實施例不限於僅僅高速接收器。在一些實施例中，所討論的各種機制及實施方式是可應用至較低資料率接收器(例如，可操作以處理60Gb/s及更少的資料率的接收器)。

在下列的說明中，許多細節被討論以提供本揭示的實施例的較徹底解說。然而將對熟習本技藝之人士顯而易見的是，本揭示的實施例可在沒有這些特定細節的情況下被實行。在其他例子中，熟知的結構及裝置以方塊圖形式而非詳細地加以顯示，以便避免模糊本揭示的實施例。

注意到在該實施例的對應圖式中，信號藉由線加以表示。一些線可能是較粗，用以指出較多組成信號路徑，及/或具有箭號在一或更多端，用以指出主要資訊流方向。此種指示未意圖為限制性。反之，該線連同一或更多範例性實施例被用來促使較容易理解電路或邏輯單元。任何表示的信號如由設計需要或偏好所指定可實際上包含以任一方向行進且可能以任何合適類型的信號方案加以實施的一或更多信號。

本說明書各處及在申請專利範圍中，術語「連接」意指被連接的事物間的直接電或無線連接，而沒有任何中間裝置。術語「耦合」意指被連接的事物間的無論直接電或者無線連接或透過一或更多被動或主動中間裝置的間接電或無線連接。術語「電路」意指被配置成互相配合以提供所需功能的一或更多主動及/或被動組件。術語「信號」意指至少一個電流信號、電壓信號、磁信號、電磁信號、或資料/時脈信號。「一」、「一個」、及「該」的意義包括複數形式。「中」的意義包括「中」及「上」。

術語「實質」、「靠近」、「大約」、「接近」、及「約」通常意指是在目標值的+/- 20%內。除非另有所指，使用序數形容詞「第一」、「第二」、及「第三」等來描述通用物件，僅指出相似物件的不同例子被提及，且未意圖暗示如此所述的物件必須是在給定的順序中，無論是時間上、空間上、排序或者以任何其他方式。

為了該實施例之目的，此處所述的各種電路及邏輯區塊中的電晶體為金屬氧化物半導體(MOS)電晶體，其包括汲極、源極、閘極、及塊終端。該電晶體也包括三閘極及FinFET電晶體、環繞式閘極(Gate All Around)圓柱形電晶體、穿隧式FET(TFET)、方形線、或矩形帶電晶體或實施電晶體功能的像是碳奈米管或自旋電子裝置的其他裝置。MOSFET對稱源極及汲極終端即是相同終端且在此處被互換地使用。TFET裝置在另一方面具有不對稱源極及汲極終端。那些熟習本技藝之人士將理解的是，其他電晶體，例如雙極接面電晶體-BJT PNP/NPN、BiCMOS、CMOS、eFET等可被使用而沒有背離本揭示的範圍。術語「MN」指出n型電晶體(例如，NMOS、NPN BJT等)且術語「MP」指出p型電晶體(例如，PMOS、PNP BJT等)。

第1圖示出系統100，擁有具有具降低DFE取樣器的低功率高速接收器的設備，依據本揭示的一些實施例。在一些實施例中，系統100包含處理器101、處理器102、及頻道103。在一些實施例中，處理器102中的接收器包括調變Mueller-Mueller(MMM)時序功能h1=0.5*h0，此處「h1」為該第一後標記分接且此處「h0」為該基本標記分接。儘管該實施例藉由MMM時序功能h1=0.5*h0加以描述，對此時序功能的輕微改變可能仍在一些實施例中達成所需結果。例如，在一些實施例中，h1=0.55*h0的MMM時序功能可達成取消ISI及減少比較器數量的相同結果。在一些實施例中，處理器101包含發送線性等化器(TXLE)104，其接收作為輸入的發送(TX)資料以及產生用於經由頻道103發送的資料。在一些實施例中，TXLE 104被用來使該發送信號預失真，藉由此種找到h1=0.5*h0較為容易的取樣點的方式。

在一些實施例中，處理器102包含MMM 102a及連續時間線性等化器(CTLE)105。在一些實施例中，CTLE 105包含高頻及低頻等化器。在一些實施例中，該高頻等化器使用源極退化電流模式邏輯(CML)級。在一些實施例中，該低頻等化器包括實施低頻極點與零的回饋迴路。在其他實施例中，其他類型的CTLE可被使用於實施CTLE 105。例如，在一些實施例中，CTLE為藉由被動裝置加以實施的被動CTLE。在一些實施例中， CTLE 105提供幫助該DFE的更多的等化及增益。例如，在少數DFE分接被使用時，CTLE 105是有用於消除長尾ISI。在一些實施例中，CTLE 105被耦合至可變增益放大器(VGA)。

在一些實施例中，MMM 102a包含類比對數位(ADC)轉換器(例如，比較器/取樣器)106以依據臨限電壓將該輸入資料量化成各種位準。在一些實施例中，該臨限電壓是可程式化(即，該臨限位準可由軟體或硬體加以調整)。在一些實施例中，ADC 106具有多用途的使用。例如，ADC 106被實施作為DFE取樣器以供資料偵測(使用如參照第2-3圖所討論的各種臨限位準)及頻道輸出量化兩者而致能多位元適應及時序回復。在一些實施例中，VGA的功能藉由調整對ADC 106的參考位準加以實施。藉由相對於該輸入信號將ADC 106的參考位準放大/縮小，ADC 106的輸出將似乎表示它的輸入的較低/較高增益版本。在一些實施例中，DFE取樣器為時脈比較器。在其他實施例中，其他已知的取樣器可被使用作為DFE取樣器。

在一些實施例中，MMM 102a包含如所示耦合在一起的DFE邏輯107(例如，多工器及延遲單元)、CDR 108、及振盪器109。在一些實施例中，DFE邏輯107的輸出接收器(RX)資料接著由下游邏輯(未顯示)加以處理。在一些實施例中，振盪器109為數位控制振盪器(DCO)。在其他實施例中，其他類型的振盪器可被使用於振盪器109。例如，電感電容(LC)振盪器、電壓控制振盪器(VCO)等可被用來實施振盪器109。在一些實施例中，振盪器109產生用於各種組的ADC 106的多個相位(例如，正交相位0°、90°、180°、及270°)。在一些實施例中，振盪器109被使用而代替該CDR迴路濾波器中的累加器(此處未顯示)。

在一些實施例中，CDR 108具有CDR時序功能(即，MMM時序功能)，其將PAM信號的第一後標記限制至該基本標記大小的一半(或實質一半)(即，h1=0.5*h0)。在一些實施例中，CDR 108藉由使用調變的多位元相位偵測器(PD)來實施以上時序功能，該調變的多位元相位偵測器指示振盪器109改變它的給ADC 106的時脈信號的輸出相位直到PAM信號的第一後標記實質為該基本標記大小的實質一半(或恰好一半)。此處的術語「一半」可在一些實例中意指恰好0.50、或實質一半(或靠近一半)，使得在PAM信號的第一後標記為該基本標記大小的一半時，ISI消除的所需效果被達成。

在一些實施例中，在以上的條件被滿足時，該輸入資料中的ISI的大多數被消除，同時顯著減少資料取樣及時序回復所需要的取樣器的數量(因此降低面積及功耗)。在一些實施例中，剩餘的ISI可藉由使用在接收器端(例如，在處理器102中)的等化器CTLE 105及/或在發送器端(例如，在處理器101中)的TXLE 104而被減少或消除。

第2A圖示出顯示沒有ISI的4階PAM(4-PAM)資料的三個眼的眼圖200。指出的是，第2A圖的那些具有相同於任何其他圖的元件的元件符號(或名稱)的元件可能以類似於所述者的任何方式操作或作用，但不限於這樣。

此處，眼圖200具有三個眼201、202、及203，其表示沒有ISI的4-PAM，及將需要七個取樣器來解析適應與時脈回復的資料及誤差兩者。為了從該三個眼決定資料，三個中心臨限(即，VC_+1/-1=0；VC_+1/-3=-h0/3；及VC_+3/+2=+h0/3，此處「VC」為中心臨限，「h0」為基本標記)被使用。其他四個位準臨限(VL₊₃=+h0/2用於眼201，VL₊₁=+h0/6用於眼201/202，VL_-1=+h0/6用於眼201/203，及VL_-3=+h0/2用於眼203)被用來提取該誤差。在第一後標記ISI的存在下，所需要的資料取樣器的數量從三個增加至十二個而那些誤差提取所需要者從四個增加至十六個，使得以推測性方式消除該ISI、及回復該時脈所需的總取樣器到二十八個。

在一些實施例中，在來自振盪器109的時脈相位被對準使得PAM信號的第一後標記h1被限制至該基本標記大小的一半(即，h1=0.5*h0)時，來自該輸入資料的第一後標記ISI藉由使用八個取樣器加以推測性地消除，而不是二十八個。

第2B圖示出表220，指出資料臨限(NLUR Vths)的數量從三個增加至十二個以及在該CDR時序功能將PAM信號的第一後標記限制至該標記大小的一半時減少回到八個(1+D/2 Vths)，依據本揭示的一些實施例。指出的是，第2B圖的那些具有相同於任何其他圖的元件的元件符號(或名稱)的元件可能以類似於所述者的任何方式操作或作用，但不限於這樣。

表220從左的第一行(標記為「NLUR Vths」)顯示在沒有ISI存在時該PAM眼的原始資料臨限。在大小H1(與h1相同)的第一後標記ISI的存在下被添加至各個資料臨限的ISI成分被顯示於從左的第二行(標記為「LUR tap loci」)中。在該第一後標記被限制至該基本標記大小的一半時的ISI大小的結果被顯示於從左的第三行(標記為「1+D/2 tap loci」)中。該第一與第三行的內容的加總(其指出新的推測性DFE取樣器臨限)被包括於第四行(標記為「1+D/2 Vths」)中。從左的第五行列出該第四行的對應獨特元素。

第2C圖示出表230，其顯示提取時脈及資料回復所需的時序誤差所需之臨限的降低，依據本揭示的一些實施例。指出的是，第2C圖的那些具有相同於任何其他圖的元件的元件符號(或名稱)的元件可能以類似於所述者的任何方式操作或作用，但不限於這樣。

沒有ISI的原始臨限被包括於該第一行中。這些四個臨限在第一後標記ISI、H1的存在下長到十六個，而該ISI成分列於該第二行中。一旦CDR 108被用來將H1限制至0.5*H0，該ISI成分被減少至該第三行中所列出的值，依據一些實施例。此處，「H0」與「h0」相同。被用來提取該時序的臨限為該第一與第三行中的內容的加總，且被包括於該第四行中。

相較於第2B圖，第2C圖具有10個獨特臨限。最高及最低臨限為二個連續取樣間未改變的資料的結果，且因此實質上沒有攜載相位資訊。因此，中間八個臨限被使用，依據一些實施例。顯然的是，使用於表220中的資料的臨限為使用於表240中的時序誤差提取的相同臨限。因此，在一些實施例中，所需的比較器的總數量從二十八個減少至僅八個。

第3圖示出具有用以產生誤差信號以供時脈回復以及資料的重疊眼之眼圖300，依據本揭示的一些實施例。指出的是，第3圖的那些具有相同於任何其他圖的元件的元件符號(或名稱)的元件可能以類似於所述者的任何方式操作或作用，但不限於這樣。

此處，眼圖300具有十二個重疊眼301a-d、302a-d、及303a-d，其由ADC 106加以量化以供相位誤差決定(即，用於時序回復)及1分接推測性DFE實現。眼圖300為表220及表240中所得到的資料與誤差臨限的圖形表示。視覺上，眼中心與其他眼的水平線的相交(藉由使用CDR 108來設定h1=0.5*h0所產生)可依據一些實施例加以觀察到。

第4圖示出四路交錯接收器400(例如，102a的一部份)，顯示在該CDR時序功能將PAM信號的第一後標記限制至該標記大小的一半時的降低複雜度，依據本揭示的一些實施例。指出的是，第4圖的那些具有相同於任何其他圖的元件的元件符號(或名稱)的元件可能以類似於所述者的任何方式操作或作用，但不限於這樣。

在一些實施例中，接收器400包含VGA 401、4-PAM DFE 402(例如，ADC 106的一部份)、CDR 403(例如，108)、及DCO 404(例如，振盪器109)。在一些實施例中，頻道103的輸出由VGA 401所接收，該VGA放大該輸入信號及產生輸入資料Vin。輸入資料Vin具有ISI。在一些實施例中，DFE 402包含取樣器或時脈比較器421a及421b。此處，灰色及黑色陰影組件(例如，資料取樣器422、及具有四組取樣器的相位誤差邏輯424，此處各組具有藉由它的相關邏輯耦合至多工器的四個取樣器)為傳統未限制DFE的一部份而僅黑色陰影組件(例如，取樣器421a與421b，以及多工器與相關邏輯423)為各種實施例的限制DFE的一部份。

在一些實施例中，限制該DFE的ISI導致多個資料位準彼此合併，因此使用較少數量的取樣器來解析輸入資料Vin。在一些實施例中，迫使該第一後標記為該基本標記的一半的ISI限制導致無論PAM級的取樣器數量的顯著減少。例如，取樣器422及傳統推測性或前瞻性DFE的邏輯424中的那些是藉由依據各種實施例所實施的ISI限制(h1=0.5*h0)加以移除。

在一些實施例中，輸入資料Vin(即，VGA 401的輸出)由該推測性DFE的四個部份425所接收，此處各個部份具有八個取樣器(即，421a[3：0]及421b[3：0])。425的四個部份被標記為[3：0]。在一些實施例中，各個部份425接收來自DCO 404的正交時脈。例如，部份425[0]接收0°相位的正交時脈相位，部份425[1]接收90°相位的正交時脈相位，部份425[2]接收180°相位的正交時脈相位，且部份425[3]接收270°相位的正交時脈相位。

在一些實施例中，組421a的各個取樣器接收上臨限電壓V₊₂[3：0]。例如，取樣器421a[0]接收上臨限V₊₂[0]，取樣器421a[1]接收上臨限V₊₂[1]，取樣器421a[2]接收上臨限V₊₂[2]，且取樣器421a[3]接收上臨限V₊₂[3]。在一些實施例中，取樣器421a組的輸出由多工器及相關邏輯(MUX & LOGIC)423所接收以供解析各種眼的輸入資料Vin。

在一些實施例中，組421b的各個取樣器接收下臨限電壓V_-2[3：0]。例如，取樣器421b[0]接收下臨限V_-2[0]，取樣器421b[1]接收下臨限V_-2[1]，取樣器421b[2]接收下臨限V_-2[2]，且取樣器421b[3]接收下臨限V_-2[3]。

在一些實施例中，取樣器421b組的輸出由MUX & LOGIC 423所接收，其與取樣器421a的輸出一起提供輸出作為快閃ADC。此處，取樣器422被移除，因為對取樣器421a及421b的臨限涵蓋用以偵測各種眼的資料Vin的所有組合。移除取樣器422節省功耗及面積。在此種實施例中，中心臨限V₀[3：0]是不需要的。

在一些實施例中，MUX & LOGIC 423的輸出「out」包括二個位元的Data[1：0]及四個二進制位元的ADC[3：0]，此處ADC[3：0]位元被使用於決定該相位誤差。在一些實施例中，ADC[3：0]位元從八個位元的溫度計碼所產生。此處，該溫度計碼為在與四個位元的來自取樣器組421b的輸出結合時的四個位元的來自取樣器組421a的輸出。在一些實施例中，取樣器組421a及421b一起接收有效地實現快閃ADC的均勻分佈的臨限V₊₂[3：0]及V_-2[3：0]。因此，邏輯424的取樣器是不需要的，因為取樣器421a及421b的輸出可被使用於誤差計算。移除邏輯424的取樣器節省用於該接收器的功耗及面積。

第5圖示出交錯接收器部份500(例如，102a)，具有一個推測性分接及具有將PAM信號的第一後標記限制至該標記大小的一半的CDR時序功能，依據本揭示的一些實施例。指出的是，第5圖的那些具有相同於任何其他圖的元件的元件符號(或名稱)的元件可能以類似於所述者的任何方式操作或作用，但不限於這樣。為了不模糊該各種實施例，以前所述的組件未被再次詳細地討論。

在一些實施例中，取樣器421a及421b組的輸出被合併以形成由MUX & LOGIC 423所接收的8位元匯流排。在一些實施例中，MUX & LOGIC 423包含溫度計對數位轉換器423a以將該8位元溫度計碼(即，由取樣器421a及421b組的結合所形成之快閃ADC的輸出)轉換至4位元二進制輸出ADC。在一些實施例中，該4位元輸出ADC由多位元PD 501所接收。

在一些實施例中，MUX & LOGIC 423包含邏輯423b，其包括以回饋配置將延遲單元耦合至它的一或更多個多工器。例如，來自取樣器421a及421b的八個位元由423b的一或更多個多工器所接收。在一些實施例中，423b的一或更多個多工器的輸出由產生2位元輸出DFE的一或更多延遲單元(Z^-1)所接收。在一些實施例中，該一或更多延遲單元的輸出被回饋至該一或更多個多工器以選擇對該多工器的適當輸入。一或更多個多工器423b的一個實例參照第7圖加以顯示。

參照回到第5圖，在一些實施例中，CDR 403包含多位元PD 501及CDR迴路濾波器502。在一些實施例中，PD 501包含關連或期望單元501a與501c、延遲單元(Z^-1)501b、乘法緩衝器501d、及加總器501e。在一些實施例中，該ADC輸出由關連或期望單元501a與501c所接收。任何合適的關連或期望單元可被用來實施關連或期望單元501a與501c。

在一些實施例中，該DFE輸出由關連或期望單元501a及延遲單元(Z^-1)501b所接收。在一些實施例中，關連或期望單元501a的輸出為h0，其由加總器501e所接收。在一些實施例中，關連或期望單元501c的輸出由數位乘法器501d(其將該輸入乘以二)所接收。在一些實施例中，501e信號PD的輸出指出是否DCO 404應從它的先前位置向前或向後移動該時脈的相位。

在一些實施例中，該多位元PD信號也指出該時脈的該相位應從它的先前位置向前或向後移動的量。在一些實施例中，信號PD(此處顯示為6位元信號)的輸出由CDR迴路濾波器502所濾波。CDR迴路濾波器502可能以任何合適的迴路濾波器設計加以實施。CDR迴路濾波器502的輸出接著由DCO 404所接收，其產生用於該組取樣器421a及421b的正交時脈。在一些實施例中，PD 501繼續造成DCO 404調整它的輸出時脈相位直到該CDR時序條件h1=0.5*h0被滿足。在一些實施例中，在此條件被滿足時，DCO 404停止調整該時脈相位。在該CDR時序條件h1=0.5*h0被滿足時，該ISI的大多數從該信號DFE(423b的輸出)被消除。

第6圖示出交錯接收器部份600，具有「n」個數量的分接(第一分接為推測性)及具有將PAM信號的第一後標記限制至該標記大小的一半的CDR時序功能，依據本揭示的一些實施例。指出的是，第6圖的那些具有相同於任何其他圖的元件的元件符號(或名稱)的元件可能以類似於所述者的任何方式操作或作用，但不限於這樣。為了不模糊該各種實施例，以前所述的組件未被再次詳細地討論。

第6圖實質類似於第5圖，除了「n」個數量的分接被實施，此處「n」為大於1的整數。在一些實施例中，來自四個部份(針對該4-PAM架構)各者的MUX & LOGIC 423的DFE信號(即，每個部份二個位元導致總共八個位元)由延遲單元602所延遲且接著在加總器601被加總。在一些實施例中，各個接收器部份具有接收延遲602的輸出(即，ntaps-1)的加總器601。在一些實施例中，各個接收器部份加總器接收來自延遲602的輸出的ntap-1信號，而該回饋信號每接收器部份偏移一個取樣。例如，slice[0]接收回饋信號2：ntap，slice[1]接收3：ntap+1，slice[2]接收4：ntap+2，且slice[3]接收5：ntap+3。在一些實施例中，VGA 401的輸出驅動各個接收器部份中的加總器601的輸入。

第7圖示出具有具回饋的複數個多工器的電路700(例如，423b)，依據本揭示的一些實施例。指出的是，第7圖的那些具有相同於任何其他圖的元件的元件符號(或名稱)的元件可能以類似於所述者的任何方式操作或作用，但不限於這樣。

在此實例中，三個多工器701、702、及703接收來自取樣器421a及421b的八個位元。在一些實施例中，多工器701、702、及703的輸出被串接以形成3位元匯流排。在一些實施例中，該3位元匯流排形成溫度計碼，其由溫度計對二進制轉換器704轉換至二進制碼。在一些實施例中，轉換器704的2位元輸出由產生2位元輸出DFE的延遲單元705(Z^-1)所接收。在一些實施例中，延遲單元705的輸出被回饋至該一或更多個多工器以選擇對多工器的適當輸入。

第8圖示出一種具有設備的智能裝置或電腦系統或SoC(系統晶片)，該設備具有具降低DFE取樣器的低功率高速接收器，依據一些實施例。指出的是，第8圖的那些具有相同於任何其他圖的元件的元件符號(或名稱)的元件可能以類似於所述者的任何方式操作或作用，但不限於這樣。

第8圖示出在其中平坦表面介面連接器可被使用的行動裝置的實施例之方塊圖。在一些實施例中，運算裝置1600表示行動運算裝置，諸如運算平板、行動電話或智慧型手機、有無線能力的電子閱讀器、或其他無線行動裝置。將被理解的是，某些組件被大致地顯示，且非此種裝置的所有組件被顯示於運算裝置1600中。

在一些實施例中，運算裝置1600包括具有設備的第一處理器1610，該設備具有具降低DFE取樣器的低功率高速接收器，依據所討論的一些實施例。運算裝置1600的其他區塊也可包括具有具降低DFE取樣器的低功率高速接收器的設備，依據一些實施例。本揭示的各種實施例也可包含1670內的網路介面，諸如無線介面，使得系統實施例可被併入無線裝置中，例如，蜂巢式電話或個人數位助理。

在一些實施例中，處理器1610(及/或處理器1690)可包括一或更多實體裝置，諸如微處理器、應用處理器、微控制器、可程式化邏輯裝置、或其他處理手段。由處理器1610所施行的處理操作包括執行在其上執行應用及/或裝置功能的作業平台或作業系統。該處理操作包括關於與人類使用者或與其他裝置的I/O(輸入/輸出)的操作、關於電源管理的操作、及/或關於將運算裝置1600連接至另一裝置的操作。該處理操作也可包括關於音訊I/O及/或顯示I/O的操作。

在一些實施例中，運算裝置1600包括音訊子系統1620，其表示關聯於提供音訊功能給該運算裝置的硬體(例如，音訊硬體及音訊電路)及軟體(例如，驅動程式、編解碼程式)組件。音訊功能可包括揚聲器及/或耳機輸出、以及麥克風輸入。用於此種功能的裝置可被整合至運算裝置1600中、或連接至運算裝置1600。在一個實施例中，使用者藉由提供由處理器1610所接收及處理的音訊命令而與運算裝置1600互動。

在一些實施例中，運算裝置1600包含顯示子系統1630。顯示子系統1630表示提供視覺及/或觸覺顯示給使用者與運算裝置1600互動的硬體(例如，顯示裝置)及軟體(例如，驅動程式)組件。顯示子系統包括顯示介面1632，其包括被用來提供顯示給使用者的特定螢幕或硬體。在一個實施例中，顯示介面1632包括與處理器1610分開的邏輯以施行關於該顯示的至少一些處理。在一個實施例中，顯示子系統1630包括提供輸出及輸入兩者給使用者的觸控螢幕(或觸控墊)裝置。

在一些實施例中，運算裝置1600包含I/O控制器1640。I/O控制器1640表示關於與使用者互動的硬體裝置及軟體組件。I/O控制器1640是可操作以管理音訊子系統1620及/或顯示子系統1630的一部份的硬體。額外地，I/O控制器1640示出一種用於額外裝置的連接點，該額外裝置連接至運算裝置1600、使用者透過其可與該系統互動。例如，可被附接至運算裝置1600的裝置可包括麥克風裝置、揚聲器或立體音響系統、視訊系統或其他顯示裝置、鍵盤或小鍵盤裝置、或藉由特定應用(諸如讀卡機或其他裝置)使用的其他I/O裝置。

如以上所提到，I/O控制器1640可與音訊子系統1620及/或顯示子系統1630互動。例如，透過麥克風或其他音訊裝置的輸入可提供輸入或命令給一或更多運算裝置1600的應用程式或功能。額外地，音訊輸出可被提供而代替顯示輸出、或在顯示輸出以外。在另一實例中，若顯示子系統1630包括觸控螢幕，該顯示裝置也當作輸入裝置，其可至少部份由I/O控制器1640所管理。也可有額外的鈕或開關在運算裝置1600上以提供由I/O控制器1640所管理的I/O功能。

在一些實施例中，I/O控制器1640管理裝置，諸如加速計、相機、光感測器或其他環境感測器、或可被包括於運算裝置1600中的其他硬體。該輸入可為直接使用者互動的一部份、以及提供環境輸入給該系統以影響它的操作(諸如噪音的過濾、調整用於亮度偵測的顯示、施加用於相機的閃光燈、或其他特徵)。

在一些實施例中，運算裝置1600包括電源管理1650，其管理電池電力使用、充電該電池、及關於省電操作的特徵。記憶體子系統1660包括用以儲存資訊於運算裝置1600中的記憶體裝置。記憶體可包括非揮發性(若對該記憶體裝置的電源被中斷，狀態不改變)及/或揮發性(若對該記憶體裝置的電源被中斷，狀態不確定)記憶體裝置。記憶體子系統1660可儲存應用資料、使用者資料、音樂、照片、文件、或其他資料、以及關於執行運算裝置1600的應用程式與功能的系統資料(無論長期或暫時)。

實施例的元件也被提供作為用以儲存該電腦可執行指令(例如，用以實施此處所討論之任何其他程序的指令)的機器可讀取媒體(例如，記憶體1660)。該機器可讀取媒體(例如，記憶體1660)可包括但不限於快閃記憶體、光碟、CD-ROM、DVD ROM、RAM、EPROM、EEPROM、磁性或光學卡、相變記憶體(PCM)、或其他類型的適於儲存電子或電腦可執行指令的機器可讀取媒體。例如，本揭示的實施例可被下載作為電腦程式(例如，BIOS)，其可藉由經由通訊鏈接(例如，數據機或網路連接)的資料信號從遠端電腦(例如，伺服器)轉移至請求電腦(例如，用戶端)。

在一些實施例中，運算裝置1600包含連接1670。連接1670包括用以使運算裝置1600能夠與外部裝置通訊的硬體裝置(例如，無線及/或有線連接器及通訊硬體)及軟體組件(例如，驅動程式、協定堆疊)。運算裝置1600可為分開的裝置，諸如其他運算裝置、無線存取點或基地台、以及諸如頭戴耳機、印表機、或其他裝置的周邊裝置。

連接1670可包括多個不同類型的連接。概括而言，運算裝置1600被示出具有蜂巢式連接1672及無線連接1674。蜂巢式連接1672通常意指由無線載波所提供的蜂巢式網路連接，諸如經由GSM(全球行動通訊系統)或變化或衍生物、CDMA(分碼多工存取)或變化或衍生物、TDM(分時多工)或變化或衍生物、或其他蜂巢式服務標準所提供。無線連接(或無線介面)1674意指不是蜂巢式的無線連接，且可包括個人區域網路(諸如藍芽、近場等等)、區域網路(諸如Wi-Fi)、及/或廣域網路(諸如WiMax)、或其他無線通訊。

在一些實施例中，運算裝置1600包含周邊連接1680。周邊連接1680包括用以產生周邊連接的硬體介面與連接器、以及軟體組件(例如，驅動程式、協定堆疊)。將被理解的是，運算裝置1600可皆為對其他運算裝置的周邊裝置(「進」1682)、以及具有被連接至它的周邊裝置(「出」1684)。運算裝置1600通常具有對其他運算裝置的「對接」連接器以供諸如管理(例如，下載及/或上傳、改變、同步化)運算裝置1600上的內容之目的。額外地，對接連接器可容許運算裝置1600連接至容許運算裝置1600控制被輸出至例如視聽或其他系統的內容的某些周邊裝置。

除了周邊對接連接器或其他周邊連接硬體以外，運算裝置1600可經由共用或基於標準的連接器產生周邊連接1680。共用類型可包括通用串列匯流排(USB)連接器(其可包括數個不同硬體介面的任一者)、包括MiniDisplayPort(MDP)的DisplayPort、高解析度多媒體介面(HDMI)、火線、或其他類型。

說明書中對「實施例」、「一個實施例」、「一些實施例」、或「其他實施例」的提及意指針對該實施例所述的特定特徵、結構、或特性被包括於至少一些實施例中，但不必然所有的實施例。「實施例」、「一個實施例」、或「一些實施例」的各種出現不必然皆意指相同實施例。若說明書陳述組件、特徵、結構、或特性「可」、「可能」、或「可以」被包括，該特定組件、特徵、結構、或特性不必然被包括。若說明書或申請專利範圍提到「一」元件，那未意指僅有一個該元件。若說明書或申請專利範圍提到「額外的」元件，那未排除有超過一個該額外的元件。

此外，該特定特徵、結構、功能、或特性可能以任何合適方式在一或更多實施例中被結合。例如，第一實施例可與第二實施例結合，在與該二個實施例關聯的該特定特徵、結構、功能、或特性未互相排除的任何地方。

儘管本揭示已經配合其特定實施例加以描述，此種實施例的許多替代物、修改及變化將對按照前述說明的熟習本技藝之人士而言顯而易見。例如，其他記憶體架構，例如動態RAM(DRAM)可使用所討論的實施例。本揭示的實施例意圖包含所有此種替代物、修改、及變化而落在所附申請專利範圍的廣義範圍內。

此外，對積體電路(IC)晶片及其他組件的熟知電源/接地連接可能或未能被顯示於所呈現的圖內，為了例示與討論的簡單，及以免模糊本揭示。進一步而言，配置可能以方塊圖形式加以顯示以便避免模糊本揭示，並且也有鑑於事實上對於此種方塊圖配置的實施例的細節是高度依賴於在其內實施本揭示的平台(即，此種細節應徹底在熟習本技藝之人士的權限內)。此處特定細節被陳述以便描述本揭示的範例實施例，應對熟習本技藝之人士顯而易見的是，本揭示可在沒有這些特定細節或有這些特定細節的變化下被實行。該說明因此被視為例示性而不是限制性。

下列的實例關於另外的實施例。該實例中的細節可被使用於一或更多實施例中的任何地方。此處所述之設備的所有任選特徵也可針對方法或程序加以實施。

例如，一種設備被提供，其包含：可變增益放大器(VGA)；一組取樣器，用以依據時脈信號來取樣來自該VGA的資料輸出；及時脈資料回復(CDR)電路，用以調整該時脈信號的相位，使得與該取樣資料關聯的第一後標記信號的大小實質為與該取樣資料關聯的基本標記分接的大小的一半。在一些實施例中，該組取樣器施行取樣該資料輸出及用於產生用於該CDR的誤差信號的雙操作。

在一些實施例中，該設備包含被耦合至該VGA的輸入的連續時間線性等化器(CTLE)。在一些實施例中，該組取樣器用以提供量化資料給該CDR的相位偵測器。在一些實施例中，溫度計對二進制轉換器，用以將該量化資料從溫度計碼轉換至二進制碼。在一些實施例中，該設備包含：多工器，用於接收由第一加權所調整的取樣資料及用於接收由第二加權所調整的取樣資料；及延遲單元，用以接收多工器的輸出及產生用於該CDR的延遲輸出。

在一些實施例中，該第一及第二加權具有實質相等的大小但不同的正負號。在一些實施例中，該CDR包含相位偵測器，用以接收該二進制碼及來自該延遲單元的該延遲輸出、以及用以產生指出對該時脈信號的該相位的調整之輸出。在一些實施例中，該相位偵測器為多位元相位偵測器，且其中該相位偵測器的該輸出指出對該時脈信號的相位調整的方向及量。

在一些實施例中，該CDR包含被耦合至該相位偵測器的該輸出的迴路濾波器。在一些實施例中，該CDR包含數位控制振盪器(DCO)，用以接收該迴路濾波器的輸出及用以提供該時脈信號至該組取樣器。在一些實施例中，該組取樣器具有可程式化臨限。在一些實施例中，該設備包含發送線性等化器(TXLE)，提供資料給該VGA。

在另一實例中，一種系統被提供，其包含：記憶體；耦合至該記憶體的處理器，該處理器具有包括依據以上所述設備的設備的接收器；及無線介面，用於容許該處理器與另一裝置通訊。

在另一實例中，一種方法被提供，其包含：依據時脈信號由一組取樣器取樣來自VGA的資料輸出；及由時脈資料回復(CDR)電路調整該時脈信號的相位，使得與該取樣資料關聯的第一後標記信號的大小實質為與該取樣資料關聯的基本標記分接的大小的一半。在一些實施例中，該方法包含由該組取樣器施行取樣該資料輸出及用於產生用於該CDR的誤差信號的雙操作。

在一些實施例中，該方法包含提供量化資料給該CDR的相位偵測器。在一些實施例中，該方法包含將該量化資料從溫度計碼轉換至二進制碼。在一些實施例中，該方法包含：由多工器接收由第一加權所調整的取樣資料；由該多工器接收由第二加權所調整的取樣資料；由延遲單元接收該多工器的輸出；及產生用於該CDR的延遲輸出。

在一些實施例中，該第一及第二加權具有實質相等的大小但不同的正負號。在一些實施例中，該方法包含：接收該二進制碼及來自該延遲單元的該延遲輸出；及產生指出對該時脈信號的該相位的調整之輸出。在一些實施例中，該方法包含：接收迴路濾波器的輸出；及藉由使用該迴路濾波器的該輸出來產生該時脈信號。

在另一實例中，一種設備被提供，其包含：用以依據時脈信號取樣來自VGA的資料輸出之手段；及用以調整該時脈信號的相位，使得與該取樣資料關聯的第一後標記信號的大小實質為與該取樣資料關聯的基本標記分接的大小的一半之手段。在一些實施例中，用以取樣資料的該手段包含用以施行取樣該資料輸出及用於產生誤差信號的雙操作之手段。

在一些實施例中，該設備包含用以提供量化資料給相位偵測器之手段。在一些實施例中，該設備包含將該量化資料從溫度計碼轉換至二進制碼之手段。在一些實施例中，該設備包含：用以接收由第一加權所調整的取樣資料之手段；及用以接收由第二加權所調整的取樣資料之手段。

在一些實施例中，該第一及第二加權具有實質相等的大小但不同的正負號。在一些實施例中，該設備包含：用以接收迴路濾波器的輸出之手段；及用以藉由使用該迴路濾波器的該輸出來產生該時脈信號之手段。

摘要被提供，其將容許讀者確定本技術性揭示的本質和要點。該摘要被提交而理解的是，它將不會被用來限制申請專利範圍的範圍或涵義。下列的申請專利範圍藉此被併入實施方式中，而各個獨立項本身作為單獨的實施例。