TWI698086B - 多級之開關電容電路及其操作方法 - Google Patents

Abstract

本案揭露多級之開關電容電路及其操作方法。多級開關電容電路包含依序串接之第一運算級、第二運算級及第三運算級，每一運算級操作於取樣階段或保持階段，並且產生指示保持階段是否結束之偵測訊號。多級之開關電容電路的操作方法包含：當第一運算級之偵測訊號指示第一運算級的保持階段已結束，且第三運算級之偵測訊號指示第三運算級的保持階段已結束時，控制第二運算級操作於保持階段。

Description

多級之開關電容電路及其操作方法

本案是關於開關電容（switched capacitor）電路，尤其是關於基於零交越（zero crossing）或基於比較器的開關電容電路。

習知的基於零交越或比較器的開關電容電路包含多個串接的運算級，該些運算級根據系統時脈操作於取樣階段（sample phase）或保持階段（hold phase）。當該些運算級的其中一個運算級（以下簡稱目標運算級）操作於取樣階段時，電連接該目標運算級的運算級操作於保持階段，而當該目標運算級操作於保持階段時，電連接該目標運算級的運算級操作於取樣階段。然而，因為此類的開關電容電路是根據系統時脈操作，所以缺乏操作彈性。舉例來說，受限於固定時間長度的取樣階段及保持階段，目標運算級的輸出電壓可能無法在保持階段結束前到達穩定狀態，導致下一運算級的取樣電壓錯誤。此類的錯誤可能起因於製程、電壓及溫度的變化，造成原本所設計的取樣階段及/或保持階段的長度較實際所需的取樣階段及/或保持階段的長度短。

鑑於先前技術之不足，本案之一目的在於提供一種高準確性的開關電容電路。

本案揭露一種開關電容電路，包含依序串接之第一運算級、第二運算級及第三運算級，每一運算級產生偵測訊號。第一運算級、第二運算級及第三運算級各包含輸入端、輸出端、第一電容、第二電容、電壓準位偵測電路、複數個開關、電流源以及控制電路。第一電容具有第一端及第二端。第二電容具有第三端及第四端。電壓準位偵測電路用來偵測第一電容的第二端的電壓及第二電容的第四端的電壓，以產生電流源控制訊號及偵測訊號，且偵測訊號指示第一電容的第二端的電壓及第二電容的第四端的電壓與參考電壓實質上相等。複數個開關耦接第一電容、第二電容、輸入端、輸出端及電壓準位偵測電路。電流源耦接輸出端，用來根據電流源控制訊號提供電流至輸出端，或從輸出端抽取電流。控制電路耦接該些開關，用來根據第一運算級之偵測訊號、第二運算級之偵測訊號，及/或第三運算級之偵測訊號控制該些開關。

本案另揭露一種開關電容電路的操作方法，開關電容電路包含依序串接之第一運算級、第二運算級及第三運算級，每一運算級操作於取樣階段或保持階段，並且產生指示保持階段是否結束之偵測訊號。第一運算級、第二運算級及第三運算級各包含輸入端、輸出端、第一電容、第二電容、電壓準位偵測電路、複數個開關以及電流源。第一電容具有第一端及第二端。第二電容具有第三端及第四端。電壓準位偵測電路用來偵測第一電容的第二端的電壓及第二電容的第四端的電壓，以產生電流源控制訊號及偵測訊號，且偵測訊號指示第一電容的第二端的電壓及第二電容的第四端的電壓與參考電壓實質上相等。複數個開關耦接第一電容、第二電容、輸入端、輸出端及電壓準位偵測電路。電流源耦接輸出端，用來根據電流源控制訊號提供電流至輸出端，或從輸出端抽取電流。開關電容電路的操作方法包含：當第一運算級之偵測訊號指示第一運算級的保持階段已結束，且第三運算級之偵測訊號指示第三運算級的保持階段已結束時，控制第二運算級操作於保持階段。

本案之開關電容電路根據運算級是否已完成某一階段進行操作，而非根據固定的系統時脈進行操作。相較於傳統技術，本案之開關電容電路具有操作彈性，有效地避免製程、電壓及溫度的變化所引起之錯誤。

有關本案的特徵、實作與功效，茲配合圖式作實施例詳細說明如下。

以下說明內容之技術用語係參照本技術領域之習慣用語，如本說明書對部分用語有加以說明或定義，該部分用語之解釋係以本說明書之說明或定義為準。

本案之揭露內容包含多級之開關電容電路及其操作方法。由於本案之開關電容電路所包含之部分元件單獨而言可能為已知元件，因此在不影響該裝置實施例之充分揭露及可實施性的前提下，以下說明對於已知元件的細節將予以節略。此外，本案之開關電容電路的操作方法可藉由本案之開關電容電路或其等效裝置來執行，在不影響該方法實施例之充分揭露及可實施性的前提下，以下方法實施例之說明將著重於步驟內容而非硬體。

圖1A及1B為本案一實施例之開關電容電路的電路圖。開關電容電路10包含多個串接的運算級（至少包含如圖所示的第第n-1運算級100_n-1、第n運算級100_n、第n+1運算級100_n+1及第n+2運算級100_n+2，n為大於等於2之整數），每一運算級包含實質上相同的電路。以下以第n運算級100_n及第n+1運算級100_n+1為例說明各運算級的操作細節。

第n運算級100_n包含電容C1_n、電容C2_n、開關SWa_n、開關SWb_n、開關SWc_n、開關SWd_n、開關SWe_n、開關SWf_n、開關SWp_n、電流源110a_n、電流源110b_n、電壓準位偵測電路120_n、邏輯電路130_n、控制電路140_n、輸入端Ni_n，以及輸出端No_n。輸入端Ni_n電連接第n-1運算級100_n-1的輸出端No_n-1（圖未示），且第n-1運算級100_n-1的輸出電壓V_n-1即是第n運算級100_n的輸入電壓。類似地，輸出端No_n電連接第n+1運算級100_n+1的輸入端Ni_n+1，且第n運算級100_n的輸出電壓V_n即是第n+1運算級100_n+1的輸入電壓。

第n+1運算級100_n+1包含電容C1_n+1、電容C2_n+1、開關SWa_n+1、開關SWb_n+1、開關SWc_n+1、開關SWd_n+1、開關SWe_n+1、開關SWf_n+1、開關SWp_n+1、電流源110a_n+1、電流源110b_n+1、電壓準位偵測電路120_n+1、邏輯電路130_n+1、控制電路140_n+1、輸入端Ni_n+1，以及輸出端No_n+1。輸出端No_n+1電連接第n+2運算級100_n+2的輸入端Ni_n+2（圖未示），且第n+1運算級100_n+1的輸出電壓V_n+1即是第n+2運算級100_n+2的輸入電壓。

電容C1_n的第一端透過開關SWa_n耦接輸入端Ni_n，或是透過開關SWf_n耦接輸出端No_n；電容C1_n的第二端透過開關SWc_n耦接參考電壓Vcm，或是透過開關SWe_n耦接電壓準位偵測電路120_n。電容C2_n的第一端透過開關SWb_n耦接輸入端Ni_n，或是透過開關SWd_n耦接參考電壓V_DAC；電容C2_n的第二端透過開關SWc_n耦接參考電壓Vcm，或是透過開關SWe_n耦接電壓準位偵測電路120_n。在一些實施例中，參考電壓Vcm可以是開關電容電路10的共模電壓。

控制電路140_n是根據偵測訊號F_n-1、偵測訊號F_n及偵測訊號F_n+1產生控制訊號 CS，控制訊號 CS可以控制第n運算級100_n的開關及第n+1運算級100_n+1的開關。偵測訊號F_n-1是由第n-1運算級100_n-1的電壓準位偵測電路 (圖未示)產生，偵測訊號F_n是由第n運算級100_n的電壓準位偵測電路120_n產生，偵測訊號F_n+1是由第n+1運算級100_n+1的電壓準位偵測電路120_n+1產生，以及偵測訊號F_n+2是由第n+2運算級100_n+2的電壓準位偵測電路 (圖未示)產生。偵測訊號F_n-1、偵測訊號F_n、偵測訊號F_n+1及偵測訊號F_n+2可以分別用來指示第n-1運算級100_n-1、第n運算級100_n、第n+1運算級100_n+1及第n+2運算級100_n+2的保持階段是否結束。圖2A~2D為根據本案一實施例的開關電容電路的操作方法的流程圖。以下的說明參閱圖1A~1B以及圖2A~2D。

在第n運算級100_n的取樣階段中，開關SWa_n、開關SWb_n及開關SWc_n導通，且開關SWd_n、開關SWe_n及開關SWf_n不導通，因此電容C1_n及電容C2_n取樣第n-1運算級100_n-1的輸出電壓V_n-1。當控制電路140_n根據偵測訊號F_n-1得知第n-1運算級100_n-1的保持階段結束時（代表輸出電壓V_n-1已達穩定且電容C1_n及電容C2_n完成取樣），控制電路140_n控制開關SWa_n、開關SWb_n及開關SWc_n不導通，以結束第n運算級100_n的取樣階段。

當控制電路140_n根據偵測訊號F_n-1及偵測訊號F_n+1得知第n-1運算級100_n-1的保持階段及第n+1運算級100_n+1的保持階段都結束時，控制電路140_n同時根據偵測訊號F_n-1及偵測訊號F_n+1控制開關SWd_n、開關SWe_n及開關SWf_n導通，以使得第n運算級100_n進入保持階段（圖2A的步驟S210及其子步驟S212），並且控制第n+1運算級100_n+1的開關SWa_n+1、開關SWb_n+1及開關SWc_n+1導通，以使得第n+1運算級100_n+1進入取樣階段（圖2B的步驟S220）。

在第n運算級100_n的保持階段中，控制電路140_n先控制開關SWp_n導通一段預設時間（以下稱為預充電階段），以清除第n+1運算級100_n+1的電容C1_n+1及電容C2_n+1的電荷。電壓準位偵測電路120_n的功能在於將電容C1_n的第二端的電壓（即電壓V'）及電容C2_n的第二端的電壓（即電壓V'）與參考電壓Vcm做比較。當電壓V'與參考電壓Vcm交叉（即電壓V'由大於等於參考電壓Vcm變為小於參考電壓Vcm時，或是電壓V'由小於參考電壓Vcm變為大於等於參考電壓Vcm）時，電壓準位偵測電路120_n切換電流源控制訊號CC_n的電壓準位。

預充電階段結束後（即開關SWp_n變為不導通），邏輯電路130_n根據電流源控制訊號CC_n控制電流源110a_n及電流源110b_n開啟或關閉。因為電源電壓VDD大於參考電壓Vcm，所以當預充電階段剛結束時，電壓V'大於參考電壓Vcm，使得電流源控制訊號CC_n為第一準位；此時邏輯電路130_n產生控制訊號開啟電流源110b_n以及關閉電流源110a_n，以降低輸出電壓V_n。電壓V'將隨著輸出電壓V_n降低，直到電壓V'變為小於參考電壓Vcm，此時電流源控制訊號CC_n由第一準位切換為第二準位（第二準位不等於第一準位），且邏輯電路130_n產生控制訊號開啟電流源110a_n以及關閉電流源110b_n，以增加輸出電壓V_n（電壓V'將順應地增加）。在一些實施例中，電流源110a_n所提供的電流小於電流源110b_n所提供的電流，使得當電壓V'再次變為大於等於參考電壓Vcm時（即電流源控制訊號CC_n由第二準位切換回第一準位），電壓V'與參考電壓Vcm相當接近或實質上相等。當電流源控制訊號CC_n由第二準位切換回第一準位時，邏輯電路130_n關閉電流源110a_n及電流源110b_n。

當電壓準位偵測電路120_n偵測到電壓V'與參考電壓Vcm相當接近或實質上相等時（即輸出電壓V_n實質上已達穩定，而電流源控制訊號CC_n在保持階段中已經過兩次準位轉換），電壓準位偵測電路120_n改變偵測訊號F_n的電壓準位以指示第n運算級100_n的保持階段已結束。控制電路140_n根據偵測訊號F_n的準位控制開關SWd_n、開關SWe_n及開關SWf_n不導通，以結束第n運算級100_n的保持階段（圖2C的步驟S230）。當第n運算級100_n的保持階段結束時，第n+1運算級100_n+1的控制電路140_n+1根據偵測訊號F_n控制開關SWa_n+1、開關SWb_n+1及開關SWc_n+1不導通，以結束第n+1運算級100_n+1的取樣階段（圖2D的步驟S240）。在一些實施例中，第n+1運算級100_n+1的控制電路140_n+1根據偵測訊號F_n控制開關SWc_n+1不導通，再根據延遲過的偵測訊號F_n控制開關SWa_n+1及開關SWb_n+1不導通，以進一步確保電容C1_n+1及電容C2_n+1的取樣值為正確。

圖3為根據本案一實施例的時序圖。在此範例中，當偵測訊號F_n由高準位轉換至低準位時，代表第n運算級100_n的保持階段開始；當偵測訊號F_n由低準位轉換至高準位時，代表第n運算級100_n的保持階段結束。

在時間點T1時，第n-1運算級100_n-1的保持階段結束，此時輸出電壓V_n-1已實質上穩定。

在時間點T2時，第n+1運算級100_n+1的保持階段結束。由於在時間點T2時第n-1運算級100_n-1及第n+1運算級100_n+1的保持階段皆已結束，所以控制電路140_n根據同為高準位的偵測訊號F_n-1及偵測訊號F_n+1來控制開關SWd_n、開關SWe_n及開關SWf_n導通，以使得第n運算級100_n進入保持階段（圖2A的步驟S210及其子步驟S212），並且控制開關SWa_n+1、開關SWb_n+1及開關SWc_n+1導通，以使得第n+1運算級100_n+1進入取樣階段（圖2B的步驟S220）。在時間點T2時，控制電路140_n也控制電壓準位偵測電路120_n將偵測訊號F_n重置為預設值（此例中為低準位）。

在時間點T3時，偵測訊號F_n由低準位轉換為高準位，代表第n運算級100_n的保持階段結束（輸出電壓V_n已實質上穩定）。因此，控制電路140_n根據高準位的偵測訊號F_n控制開關SWd_n、開關SWe_n及開關SWf_n不導通（圖2C的步驟S230）。控制電路140_n+1在時間點T3控制開關SWa_n+1、開關SWb_n+1及開關SWc_n+1不導通（圖2D的步驟S240）。

圖4為根據本案另一實施例的時序圖。與圖3之範例相同，當偵測訊號F_n由高準位轉換至低準位時，代表第n運算級100_n的保持階段開始；當偵測訊號F_n由低準位轉換至高準位時，代表第n運算級100_n的保持階段結束。

在時間點T1時，第n+1運算級100_n+1的保持階段結束，此時輸出電壓V_n+1已實質上穩定。

在時間點T2時，第n-1運算級100_n-1的保持階段結束。由於在時間點T2時第n-1運算級100_n-1及第n+1運算級100_n+1的保持階段皆已結束，所以控制電路140_n根據同為高準位的偵測訊號F_n-1及偵測訊號F_n+1來控制開關SWd_n、開關SWe_n及開關SWf_n導通，以使得第n運算級100_n進入保持階段（圖2A的步驟S210及其子步驟S212），並且控制開關SWa_n+1、開關SWb_n+1及開關SWc_n+1導通，以使得第n+1運算級100_n+1進入取樣階段（圖2B的步驟S220）。在時間點T2時，控制電路140_n也控制電壓準位偵測電路120_n將偵測訊號F_n重置為預設值（此例中為低準位）。

需注意的是，雖然第n+1運算級100_n+1的保持階段在時間點T1就已結束，但第n+1運算級100_n+1的取樣階段卻沒有在時間點T1立即開始，而是到時間點T2才開始。

在時間點T3時，偵測訊號F_n由低準位轉換為高準位，代表第n運算級100_n的保持階段結束（輸出電壓V_n已實質上穩定）。因此，控制電路140_n根據高準位的偵測訊號F_n控制開關SWd_n、開關SWe_n及開關SWf_n不導通（圖2C的步驟S230）。控制電路140_n+1在時間點T3控制開關SWa_n+1、開關SWb_n+1及開關SWc_n+1不導通（圖2D的步驟S240）。

由圖3及圖4可知，第n運算級100_n的取樣階段及保持階段不是由系統時脈控制，換句話說，第n運算級100_n的開關不是根據系統時脈導通或不導通。第n運算級100_n的保持階段是在相鄰的運算級的保持階段都結束後才開始，且第n運算級100_n的保持階段是在本身的輸出電壓V_n實質上達到穩定後（由偵測訊號F_n指示）才結束。在此設計下，因為每一級的保持階段及取樣階段的時間長度不是由系統時脈的固定週期所控制，所以每一級的保持階段及取樣階段的時間長度是非固定的，以確保每一級皆有足夠的時間來完成保持階段及取樣階段。

圖5為根據本案一實施例的保持階段的細部時序。保持階段包含三個子階段：P階段、E1階段及E2階段。當保持階段開始時，控制電路140_n先控制開關SWp_n在P階段導通預設時間（T2-T1），接著邏輯電路130_n在E1階段（時間T2至T3之間）控制電流源110b_n開啟且電流源110a_n關閉，並且在接下來的E2階段（時間T3至T4之間）控制電流源110a_n開啟且電流源110b_n關閉。E2階段結束後，電流源110a_n及電流源110b_n皆關閉。E2階段結束的時間點（T4）即偵測訊號F_n轉換準位的時間點，亦是保持階段結束的時間點。

上述的預設時間（T2-T1）與開關電容電路10中所使用的電容及電晶體的大小有關，舉例來說，預設時間（T2-T1）可以設計為時間長度（T4-T1）的5%至20%。在一些實施例中，可以使用邏輯閘的延遲來製造出預設時間（T2-T1）。

在一些實施例中，電壓準位偵測電路120_n可以是零交越偵測器與準位切換電路（準位切換電路可以由邏輯閘實作且可能包含記憶體電路，例如暫存器）的組合。零交越偵測器根據電壓V'及參考電壓Vcm是否交叉來產生電流源控制訊號CC_n，而準位切換電路根據電流源控制訊號CC_n控制偵測訊號F_n切換準位。在其他實施例中，電壓準位偵測電路120_n可以是比較器與準位切換電路的組合。比較器的其中一輸入端接收電壓V'，另一輸入端接收參考電壓Vcm，而輸出端輸出電流源控制訊號CC_n。準位切換電路根據電流源控制訊號CC_n控制偵測訊號F_n切換準位。

邏輯電路130_n及控制電路140_n可以由邏輯閘實作，在一些實施例中邏輯電路130_n及控制電路140_n可能包含由邏輯閘所構成的記憶體電路（例如暫存器）。控制電路140_n可能包含計數器，並且參考系統時脈以決定P階段的預設時間。本技術領域具有通常知識者可以根據前揭的內容來完成邏輯電路130_n及控制電路140_n。

在一些實施例中，圖1A及圖1B所示的電路適用於差動訊號的其中一端，然而，只要把開關SWp_n所耦接的參考電壓由電源電壓VDD改為接地，圖1A及圖1B的電路就可應用於差動訊號的另一端。在一些實施例中，差動訊號的兩端可以共用電壓準位偵測電路120_n、邏輯電路130_n以及控制電路140_n。在一些實施例中，預充電階段結束後，邏輯電路130_n根據電流源控制訊號CC_n一併控制差動訊號一端對應的電流源110a_n及差動訊號另一端對應的電流源110b_n；相應地，邏輯電路130_n根據電流源控制訊號CC_n控制差動訊號一端對應的電流源110b_n及差動訊號另一端對應的電流源110a_n。

本案之開關電容電路10可以確保取樣電壓正確。當本案之開關電容電路10應用於類比數位轉換器（analog-to-digital converter, ADC）時，可以降低ADC的位元錯誤率。可採用本案之開關電容電路10的ADC例如是管線化類比數位轉換器（pipelined ADC，亦作pipeline ADC），或是基於三角積分調變器（sigma-delta modulator, SDM）的ADC。

由於本技術領域具有通常知識者可藉由本案之裝置實施例的揭露內容來瞭解本案之方法實施例的實施細節與變化，因此，為避免贅文，在不影響該方法實施例之揭露要求及可實施性的前提下，重複之說明在此予以節略。請注意，前揭圖示中，元件之形狀、尺寸、比例以及步驟之順序等僅為示意，係供本技術領域具有通常知識者瞭解本案之用，非用以限制本案。

雖然本案之實施例如上所述，然而該些實施例並非用來限定本案，本技術領域具有通常知識者可依據本案之明示或隱含之內容對本案之技術特徵施以變化，凡此種種變化均可能屬於本案所尋求之專利保護範疇，換言之，本案之專利保護範圍須視本說明書之申請專利範圍所界定者為準。

10:開關電容電路 100_n-1、100_n、100_n+1、100_n+2:運算級 C1_n、C2_n、C1_n+1、C2_n+1:電容 SWa_n、SWb_n、SWc_n、SWd_n、SWe_n、SWf_n、SWp_n、SWa_n+1、SWb_n+1、SWc_n+1、SWd_n+1、SWe_n+1、SWf_n+1、SWp_n+1:開關 110a_n、110b_n、110a_n+1、110b_n+1:電流源 120_n、120_n+1:電壓準位偵測電路 130_n、130_n+1:邏輯電路 140_n、140_n+1:控制電路 Ni_n、Ni_n+1:輸入端 No_n、No_n+1:輸出端 V_n-1、V_n、V_n+1:輸出電壓 Vcm、V_DAC:參考電壓 F_n-1、F_n、F_n+1、F_n+2:偵測訊號CS:控制訊號 V':電壓 CC_n:電流源控制訊號 VDD:電源電壓 P、E1、E2:操作階段 S210～S240:步驟

圖1A及1B為本案一實施例之開關電容電路的電路圖； 圖2A~2D為根據本案一實施例的開關電容電路的操作方法的流程圖； 圖3為根據本案一實施例的時序圖； 圖4為根據本案另一實施例的時序圖；以及 圖5為根據本案一實施例的保持階段的細部時序。

10:開關電容電路

100_n-1、100_n、100_n+1、100_n+2:運算級

C1_n、C2_n、C1_n+1、C2_n+1:電容

SWa_n、SWb_n、SWc_n、SWd_n、SWe_n、SWf_n、SWp_n、SWa_n+1、SWb_n+1、SWc_n+1、SWd_n+1、SWe_n+1、SWf_n+1、SWp_n+1:開關

110a_n、110b_n、110a_n+1、110b_n+1:電流源

120_n、120_n+1:電壓準位偵測電路

130_n、130_n+1:邏輯電路

140_n、140_n+1:控制電路

Ni_n、Ni_n+1:輸入端

No_n、No_n+1:輸出端

V_n-1、V_n、V_n+1:輸出電壓

Vcm、V_DAC:參考電壓

F_n-1、F_n、F_n+1、F_n+2:偵測訊號

CS:控制訊號

V':電壓

CC_n:電流源控制訊號

VDD:電源電壓

Claims (10)

1. 一種開關電容電路，包含依序串接之一第一運算級、一第二運算級及一第三運算級，每一運算級產生一偵測訊號，該第一運算級、該第二運算級及該第三運算級各包含： 一輸入端； 一輸出端； 一第一電容，具有一第一端及一第二端； 一第二電容，具有一第三端及一第四端； 一電壓準位偵測電路，用來偵測該第一電容的該第二端的電壓及該第二電容的該第四端的電壓，以產生一電流源控制訊號及該偵測訊號，其中該偵測訊號指示該第一電容的該第二端的電壓及該第二電容的該第四端的電壓與一參考電壓實質上相等； 複數個開關，耦接該第一電容、該第二電容、該輸入端、該輸出端及該電壓準位偵測電路； 一電流源，耦接該輸出端，用來根據該電流源控制訊號提供電流至該輸出端，或從該輸出端抽取電流；以及 一控制電路，耦接該些開關，用來根據該第一運算級之該偵測訊號、該第二運算級之該偵測訊號，及/或該第三運算級之該偵測訊號控制該些開關。
2. 如申請專利範圍第1項所述之開關電容電路，其中該參考電壓係一第一參考電壓，該第二運算級之該控制電路同時根據該第一運算級之該偵測訊號以及該第三運算級之該偵測訊號控制該第二運算級之該第一電容的該第一端電連接該第二運算級之該輸出端、控制該第二運算級之該第二電容的該第三端接收一第二參考電壓，以及控制該第二運算級之該第一電容的該第二端及該第二運算級之該第二電容的該第四端電連接該第二運算級之該電壓準位偵測電路。
3. 如申請專利範圍第1項所述之開關電容電路，其中該參考電壓係一第一參考電壓，該第二運算級之該控制電路根據該第二運算級之該偵測訊號控制該第二運算級之該第一電容的該第一端不與該第二運算級之該輸出端電連接、控制該第二運算級之該第二電容的該第三端不接收一第二參考電壓，以及控制該第二運算級之該第一電容的該第二端及該第二運算級之該第二電容的該第四端不與該第二運算級之該電壓準位偵測電路電連接。
4. 如申請專利範圍第1項所述之開關電容電路，其中該第二運算級之該控制電路同時根據該第一運算級之該偵測訊號以及該第三運算級之該偵測訊號控制該第三運算級之該第一電容的該第一端及該第三運算級之該第二電容的該第三端電連接該第三運算級之該輸入端，以及控制該第三運算級之該第一電容的該第二端及該第三運算級之該第二電容的該第四端接收該參考電壓。
5. 如申請專利範圍第1項所述之開關電容電路，其中該第二運算級之該控制電路更依據該第一運算級之該偵測訊號控制該第二運算級之該第一電容的該第一端及該第二運算級之該第二電容的該第三端不電連接該第二運算級之該輸入端，以及控制該第二運算級之該第一電容的該第二端及該第二運算級之該第二電容的該第四端不接收該參考電壓。
6. 一種開關電容電路的操作方法，該開關電容電路包含依序串接之一第一運算級、一第二運算級及一第三運算級，每一運算級操作於一取樣階段或一保持階段，並且產生指示該保持階段是否結束之一偵測訊號，該操作方法包含： 當該第一運算級之該偵測訊號指示該第一運算級的該保持階段已結束，且該第三運算級之該偵測訊號指示該第三運算級的該保持階段已結束時，控制該第二運算級操作於該保持階段； 其中，該第一運算級、該第二運算級及該第三運算級各包含： 一輸入端； 一輸出端； 一第一電容，具有一第一端及一第二端； 一第二電容，具有一第三端及一第四端； 一電壓準位偵測電路，用來偵測該第一電容的該第二端的電壓及該第二電容的該第四端的電壓，以產生一電流源控制訊號及該偵測訊號，其中該偵測訊號指示該第一電容的該第二端的電壓及該第二電容的該第四端的電壓與一參考電壓實質上相等； 複數個開關，耦接該第一電容、該第二電容、該輸入端、該輸出端及該電壓準位偵測電路；以及 一電流源，耦接該輸出端，用來根據該電流源控制訊號提供電流至該輸出端，或從該輸出端抽取電流。
7. 如申請專利範圍第6項所述之操作方法，其中該參考電壓係一第一參考電壓，該操作方法更包含： 同時根據該第一運算級之該偵測訊號以及該第三運算級之該偵測訊號控制該第二運算級之該第一電容的該第一端電連接該第二運算級之該輸出端、控制該第二運算級之該第二電容的該第三端接收一第二參考電壓，以及控制該第二運算級之該第一電容的該第二端及該第二運算級之該第二電容的該第四端電連接該第二運算級之該電壓準位偵測電路。
8. 如申請專利範圍第6項所述之操作方法，其中該參考電壓係一第一參考電壓，該操作方法更包含： 根據該第二運算級之該偵測訊號控制該第二運算級之該第一電容的該第一端不與該第二運算級之該輸出端電連接、控制該第二運算級之該第二電容的該第三端不接收一第二參考電壓，以及控制該第二運算級之該第一電容的該第二端及該第二運算級之該第二電容的該第四端不與該第二運算級之該電壓準位偵測電路電連接。
9. 如申請專利範圍第6項所述之操作方法，更包含： 同時根據該第一運算級之該偵測訊號以及該第三運算級之該偵測訊號控制該第三運算級之該第一電容的該第一端及該第三運算級之該第二電容的該第三端電連接該第三運算級之該輸入端，以及控制該第三運算級之該第一電容的該第二端及該第三運算級之該第二電容的該第四端接收該參考電壓。
10. 如申請專利範圍第6項所述之操作方法，更包含： 依據該第一運算級之該偵測訊號控制該第二運算級之該第一電容的該第一端及該第二運算級之該第二電容的該第三端不電連接該第二運算級之該輸入端，以及控制該第二運算級之該第一電容的該第二端及該第二運算級之該第二電容的該第四端不接收該參考電壓。

Images