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TWI696285B - 記憶體結構 - Google Patents

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TWI696285B
TWI696285B TW108115229A TW108115229A TWI696285B TW I696285 B TWI696285 B TW I696285B TW 108115229 A TW108115229 A TW 108115229A TW 108115229 A TW108115229 A TW 108115229A TW I696285 B TWI696285 B TW I696285B
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transistor
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趙舜昊
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力晶積成電子製造股份有限公司
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Priority to US16/944,162 priority patent/US11145662B2/en
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Abstract

一種記憶體結構，包括基底、第一電晶體、第二電晶體與溝渠式電容器。溝渠式電容器設置在基底中，且連接於第一電晶體與第二電晶體之間。

Description

記憶體結構
本發明是有關於一種半導體結構，且特別是有關於一種記憶體結構。
目前發展出一種記憶體結構，其包括彼此耦接電晶體與電容器。在此種記憶體結構中，使用電容器作為儲存組件。因此，如何增加電容器的電容以提升記憶體元件的電性效能為目前業界持續努力的目標。
本發明提供一種記憶體結構，其可有效地增加電容器的電容(capacitance)，進而可提升記憶體元件的電性效能。
本發明提出一種記憶體結構，包括基底、第一電晶體、第二電晶體與溝渠式電容器。溝渠式電容器設置在基底中，且連接於第一電晶體與第二電晶體之間。
依照本發明的一實施例所述，在上述記憶體結構中，溝渠式電容器可完全位在基底中。
依照本發明的一實施例所述，在上述記憶體結構中，第一電晶體與第二電晶體可分別為P型金氧半導體電晶體與N型金氧半導體電晶體中的一者與另一者。
依照本發明的一實施例所述，在上述記憶體結構中，更可包括電容器。電容器位在溝渠式電容器上方，且電性連接於第一電晶體與第二電晶體之間。電容器與溝渠式電容器並聯。
依照本發明的一實施例所述，在上述記憶體結構中，基底可具有溝渠。溝渠式電容器可包括第一電極、第二電極、第一介電層與第二介電層。第一電極設置在溝渠中。第二電極設置在溝渠中，且位在第一電極上。第一介電層位在第一電極與基底之間。第二介電層位在第二電極與第一電極之間以及第二電極與基底之間。
依照本發明的一實施例所述，在上述記憶體結構中，在第一電極的上部與基底之間可不具有第一介電層。
依照本發明的一實施例所述，在上述記憶體結構中，更可包括第一摻雜區與第二摻雜區。第一摻雜區位在溝渠的一側的基底中，且連接於第一電極的上部。第二摻雜區位在溝渠的另一側的基底中，且連接於第一電極的上部。
依照本發明的一實施例所述，在上述記憶體結構中，第一電晶體可包括第一閘極、第三摻雜區與第四摻雜區。第一閘極設置在基底上，且絕緣於基底。第三摻雜區與第四摻雜區位在第一閘極的兩側的基底中。第四摻雜區連接於第一摻雜區。第二電 晶體可包括第二閘極、第五摻雜區與第六摻雜區。第二閘極設置在基底上，且絕緣於基底。第五摻雜區與第六摻雜區位在第二閘極的兩側的基底中。第五摻雜區連接於第二摻雜區。
依照本發明的一實施例所述，在上述記憶體結構中，第一電晶體更可包括第一井區。第一井區位在基底中。第三摻雜區與第四摻雜區位在第一井區中。第二電晶體更可包括第二井區。第二井區位在基底中。第五摻雜區與第六摻雜區位在第二井區中。
依照本發明的一實施例所述，在上述記憶體結構中，更可包括電容器。電容器位在溝渠式電容器上方。電容器可包括第三電極、第四電極與絕緣層。第三電極電性連接至第四摻雜區與第五摻雜區。第四電極設置在第三電極上。絕緣層設置在第三電極與第四電極之間。
依照本發明的一實施例所述，在上述記憶體結構中，第一摻雜區與第四摻雜區可為不同導電型。第三電極可同時電性連接於第一摻雜區與第四摻雜區。
依照本發明的一實施例所述，在上述記憶體結構中，基底可具有溝渠。溝渠式電容器可包括第一電極、第二電極與介電結構。第一電極設置在溝渠周圍的基底中。第二電極設置在溝渠中。介電結構位在第二電極與第一電極之間以及第二電極與基底之間。
依照本發明的一實施例所述，在上述記憶體結構中，第一電極例如是摻雜區。
依照本發明的一實施例所述，在上述記憶體結構中，第二電極的上部與基底之間可不具有介電結構。
依照本發明的一實施例所述，在上述記憶體結構中，更可包括第一摻雜區與第二摻雜區。第一摻雜區位在溝渠的一側的基底中，且連接於第二電極的上部。第二摻雜區位在溝渠的另一側的基底中，且連接於第二電極的上部。
依照本發明的一實施例所述，在上述記憶體結構中，第一電晶體可包括第一閘極、第三摻雜區與第四摻雜區。第一閘極設置在基底上，且絕緣於基底。第三摻雜區與第四摻雜區位在第一閘極的兩側的基底中。第四摻雜區連接於第一摻雜區。第二電晶體可包括第二閘極、第五摻雜區與第六摻雜區。第二閘極設置在基底上，且絕緣於基底。第五摻雜區與第六摻雜區位在第二閘極的兩側的基底中。第五摻雜區連接於第二摻雜區。
依照本發明的一實施例所述，在上述記憶體結構中，第一電晶體更可包括第一井區。第一井區位在基底中。第三摻雜區與第四摻雜區位在第一井區中。第二電晶體更可包括第二井區。第二井區位在基底中。第五摻雜區與第六摻雜區位在第二井區中。
依照本發明的一實施例所述，在上述記憶體結構中，更可包括埋入層。埋入層電性連接於第一電極。埋入層與第一井區可彼此分離，且埋入層與第二井區可彼此分離。
依照本發明的一實施例所述，在上述記憶體結構中，更可包括電容器。電容器位在溝渠式電容器上方。電容器可包括第 三電極、第四電極與絕緣層。第三電極電性連接至第四摻雜區與第五摻雜區。第四電極設置在第三電極上。絕緣層設置在第三電極與第四電極之間。
依照本發明的一實施例所述，在上述記憶體結構中，第一摻雜區與第四摻雜區可為不同導電型。第三電極可同時電性連接於第一摻雜區與第四摻雜區。
基於上述，在本發明所提出的記憶體結構中，由於以連接於第一電晶體與第二電晶體之間的溝渠式電容器作為記憶體的電容器，因此記憶體結構可具有較小的尺寸，且可有效地提升電容器的電容，進而可提升記憶體元件的電性效能與積集度。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
100、200:記憶體結構
102:基底
102a:溝渠
104、106:電晶體
108、208:溝渠式電容器
110、126:閘極
112、114、128、130、152、154:摻雜區
116、132:井區
118、134、146、148、150、156、248a、248b、250、256:介電層
120、136:間隙壁
122、124、138、140:輕摻雜汲極
142、144、162、164、242、244、262、264:電極
156a、156b、256a:開口
158:內連線結構
158a、204、206:導體層
158b:接觸窗
160、260:電容器
166、266:絕緣層
202:埋入層
248:介電結構
圖1為本發明一實施例的記憶體結構的剖面圖。
圖2為本發明另一實施例的記憶體結構的剖面圖。
圖1為本發明一實施例的記憶體結構的剖面圖。
請參照圖1，記憶體結構100包括基底102、電晶體104、電晶體106與溝渠式電容器108。記憶體結構100例如是二電晶體靜 態隨機存取記憶體(two-transistor static random access memory，2T SRAM)，但本發明並不以此為限。
以下，所記載的第一導電型與第二導電型分別可為P型導電型與N型導電型中的一者與另一者。在本實施例中，第一導電型是以P型導電型為例，且第二導電型是以N型導電型為例，但本發明並不以此為限。在另一實施例中，第一導電型可為N型導電型，且第二導電型可為P型導電型。
基底102可具有溝渠102a。基底102可為半導體基底，如矽基底。在本實施例中，基底102可具有第一導電型(如，P型)。
電晶體104與電晶體106可分別為P型金氧半導體電晶體與N型金氧半導體電晶體中的一者與另一者。在本實施例中，電晶體104可具有第一導電型(如，P型)，且電晶體106可具有第二導電型(如，N型)。亦即，電晶體104是以P型金氧半導體電晶體為例，且電晶體106是以N型金氧半導體電晶體為例，但本發明並不以此為限。
電晶體104包括閘極110、摻雜區112與摻雜區114。閘極110設置在基底102上，且絕緣於基底102。閘極110的材料例如是摻雜多晶矽。摻雜區112與摻雜區114位在閘極110的兩側的基底102中。摻雜區112與摻雜區114分別可作為源極或汲極。摻雜區112與摻雜區114可具有第一導電型(如，P型)。
此外，電晶體104更可包括井區116、介電層118、間隙壁120、輕摻雜汲極(lightly doped drain，LDD)122與輕摻雜汲極 124中的至少一者。井區116位在基底102中。井區116可具有第二導電型(如，N型)。摻雜區112與摻雜區114位在井區116中。介電層118設置在閘極110與基底102之間，藉此閘極110與基底102可彼此絕緣。介電層118的材料例如是氧化矽。間隙壁120設置在閘極110的側壁上。間隙壁120可為單層結構或多層結構。間隙壁120的材料例如是氧化矽、氮化矽或其組合。
輕摻雜汲極122位在閘極110與摻雜區112之間的基底102中。輕摻雜汲極124位在閘極110與摻雜區114之間的基底102中。此外，輕摻雜汲極122與輕摻雜汲極124可位在井區116中。輕摻雜汲極122與輕摻雜汲極124可具有第一導電型(如，P型)。在一些實施例中，「輕摻雜汲極(LDD)」亦可稱為「源極/汲極延伸區(source/drain extension，SDE)」)。
此外，電晶體104更可包括所屬技術領域具有通常知識者所週知的其他構件，如設置在閘極110上的金屬矽化物層(未示出)，於此不再說明。
電晶體106可包括閘極126、摻雜區128與摻雜區130。閘極126設置在基底102上，且絕緣於基底102。閘極126的材料例如是摻雜多晶矽。摻雜區128與摻雜區130位在閘極126的兩側的基底102中。摻雜區128與摻雜區130分別可作為源極或汲極。摻雜區128與摻雜區130可具有第二導電型(如，N型)。
此外，電晶體106更可包括井區132、介電層134、間隙壁136、輕摻雜汲極138與輕摻雜汲極140中的至少一者。井區 132位在基底102中。井區132可具有第一導電型(如，P型)。摻雜區128與摻雜區130位在井區132中。介電層134設置在閘極126與基底102之間，藉此閘極126與基底102可彼此絕緣。介電層134的材料例如是氧化矽。間隙壁136設置在閘極126的側壁上。間隙壁136可為單層結構或多層結構。間隙壁136的材料例如是氧化矽、氮化矽或其組合。
輕摻雜汲極138位在閘極126與摻雜區128之間的基底102中。輕摻雜汲極140位在閘極126與摻雜區130之間的基底102中。此外，輕摻雜汲極138與輕摻雜汲極140可位在井區132中。輕摻雜汲極138與輕摻雜汲極140可具有第二導電型(如，N型)。
此外，電晶體106更可包括所屬技術領域具有通常知識者所週知的其他構件，如設置在閘極126上的金屬矽化物層(未示出)，於此不再說明。
溝渠式電容器108設置在基底102中，且連接於電晶體104與電晶體106之間。在本實施例中，溝渠式電容器108可完全位在基底102中。
溝渠式電容器108可包括電極142、電極144、介電層146與介電層148，且更可包括介電層150。電極142設置在溝渠102a中。電極142的材料例如是摻雜多晶矽，且摻雜多晶矽可具有第二導電型(如，N型)。電極144設置在溝渠102a中，且位在電極142上。電極144的材料例如是摻雜多晶矽。介電層146位在電極 142與基底102之間。在電極142的上部與基底102之間可不具有介電層146。介電層146的材料例如是氧化矽。介電層148位在電極144與電極142之間以及電極144與基底102之間。介電層148的材料例如是氧化矽、氮化矽、氧化矽/氮化矽/氧化矽(oxide-nitride-oxide，ONO)、氮化矽/氧化矽(nitride-oxide，NO)或其組合。介電層150設置在電極144上。介電層150的材料例如是氧化矽。
記憶體結構100更可包括摻雜區152與摻雜區154。摻雜區152位在溝渠102a的一側的基底102中，且連接於電極142的上部。摻雜區114連接於摻雜區152。摻雜區154位在溝渠102a的另一側的基底102中，且連接於電極142的上部。摻雜區128連接於摻雜區154。摻雜區152與摻雜區154分別可具有第二導電型(如，N型)。此外，摻雜區152與摻雜區114可為不同導電型。
此外，記憶體結構100更可包括介電層156、內連線結構158與電容器160中的至少一者。介電層156可具有開口156a與開口156b。介電層156覆蓋電晶體104、電晶體106與溝渠式電容器108。介電層156可為單層結構或多層結構。介電層156的材料可為氧化矽、氮化矽或其組合。
內連線結構158設置在介電層156中，且電性連接至電極144。內連線結構158包括導體層158a與接觸窗158b。接觸窗158b電性連接於導體層158a與電極144之間。導體層158a的材料例如是銅、鋁、鎢或其組合。接觸窗158b的材料例如是鎢。
電容器160位在溝渠式電容器108上方，且電性連接於電晶體104與電晶體106之間。電容器160與溝渠式電容器108並聯，藉此可進一步提升電容。
在本實施例中，電容器160可包括電極162、電極164與絕緣層166，但本發明並不以此為限。電極162可共形地設置在開口156a與開口156b中，且可在開口156a與開口156b之間延伸。電極162電性連接至摻雜區114與摻雜區128。電極162可同時電性連接於摻雜區152與摻雜區114。此外，電極162亦可同時電性連接於摻雜區154與摻雜區128。電極164設置在電極162上。電極162與電極164的材料例如是Ti、TiN、Ta、TaN、Al、In、Nb、Hf、Sn、Zn、Zr、Cu、Y、W、Pt或其組合。絕緣層166設置在電極162與電極164之間。此外，絕緣層166可填入開口156a與開口156b中。絕緣層166的材料例如是高介電常數材料(high-k material)、氧化矽、氮化矽、氧化矽/氮化矽/氧化矽(oxide-nitride-oxide，ONO)或其組合。高介電常數材料例如是氧化鉭(Ta2O5)、氧化鋁(Al2O3)、氧化鉿(HfO2)、氧化鈦(TiO2)、氧化鋯(ZrO2)或其組合。在電容器160中，由於絕緣層166設置在電極162與電極164之間，藉此可形成金屬-絕緣體-金屬(metal-insulator-metal，MIM)電容器。
在一些實施例中，在電極162與摻雜區152之間、在電極162與摻雜區114之間、在電極162與摻雜區154之間以及在電極162與摻雜區128之間可分別形成金屬矽化物(未示出)。
在本實施例中，記憶體結構100同時包括溝渠式電容器108與電容器160，但本發明並不以此為限。只要記憶體結構100包括溝渠式電容器108即屬於本發明所涵蓋的範圍。
在一些實施例中，記憶體結構100可不包括電容器160，在此情況下，一接觸窗(未示出)可同時電性連接於摻雜區152與摻雜區114，且另一接觸窗(未示出)可同時電性連接於摻雜區154與摻雜區128。
此外，記憶體結構100更可包括所屬技術領域具有通常知識者所週知的其他構件，如電性連接於摻雜區112的內連線結構(未示出)以及電性連接於摻雜區130的內連線結構(未示出)，於此不再說明。
基於上述實施例可知，在記憶體結構100中，由於以連接於電晶體104與電晶體106之間的溝渠式電容器108作為記憶體的電容器，因此記憶體結構100可具有較小的尺寸，且可有效地提升電容器的電容，進而可提升記憶體元件的電性效能與積集度。
圖2為本發明另一實施例的記憶體結構的剖面圖。
請參照圖1與圖2，圖2的記憶體結構200與圖1的記憶體結構100的差異如下。溝渠式電容器208可包括電極242、電極244與介電結構248。電極242設置在溝渠102a周圍的基底102中。電極242例如是摻雜區。在本實施例中，電極242可為第二導電型(如，N型)的摻雜區。電極244設置在溝渠102a中。電極 244可為單層結構或多層結構。電極244的材料例如是摻雜多晶矽，且摻雜多晶矽可具有第二導電型(如，N型)。介電結構248位在電極244與電極242之間以及電極244與基底102之間。介電結構248可為單層結構或多層結構。在本實施例中，介電結構248是以多層結構為例來進行說明。舉例來說，介電結構248可包括介電層248a與介電層248b。介電層248a位在電極244與電極242之間。介電層248b位在電極244與基底102之間。電極244的上部與基底102之間可不具有介電結構248。摻雜區152連接於電極244的上部。摻雜區154連接於電極244的上部。介電層250設置在電極244上。
記憶體結構200更可包括埋入層202。埋入層202電性連接於電極242。埋入層202與井區116可彼此分離，且埋入層202與井區132可彼此分離。
電容器260位在溝渠式電容器208上方，且電性連接於電晶體104與電晶體106之間。電容器260與溝渠式電容器208並聯，藉此可進一步提升電容。電容器260可包括電極262、電極264與絕緣層266，但本發明並不以此為限。電極262可共形地設置在介電層256的開口256a中。電極262電性連接至摻雜區114與摻雜區128。電極262可同時電性連接於摻雜區152與摻雜區114。此外，電極262亦可同時電性連接於摻雜區154與摻雜區128。電極264設置在電極262上。絕緣層266設置在電極262與電極264之間，藉此可形成金屬-絕緣體-金屬(MIM)電容器。在一 些實施例中，在電極262與摻雜區152之間、在電極262與摻雜區114之間、在電極262與摻雜區154之間以及在電極262與摻雜區128之間可分別形成金屬矽化物(未示出)。
記憶體結構200更可包括導體層204與導體層206。導體層204填入開口256a中，且電性連接於電極264。導體層204的材料例如是鎢。導體層206設置在導體層204上，且電性連接於導體層204與電極264。導體層206的材料例如是銅、鋁、鎢或其組合。此外，記憶體結構200可不包括記憶體結構100中的內連線結構158。
在一些實施例中，記憶體結構200可不包括電容器260，在此情況下，一接觸窗(未示出)可同時電性連接於摻雜區152與摻雜區114，且另一接觸窗(未示出)可同時電性連接於摻雜區154與摻雜區128。
另外，在記憶體結構200與記憶體結構100中，相同或相似的構件以相同或相似的符號表示並省略其說明。
基於上述實施例可知，在記憶體結構200中，由於以連接於電晶體104與電晶體106之間的溝渠式電容器208作為記憶體的電容器，因此記憶體結構200可具有較小的尺寸，且可有效地提升電容器的電容，進而可提升記憶體元件的電性效能與積集度。
綜上所述，在上述實施例的記憶體結構中，由於採用溝渠式電容器作為記憶體的電容器，因此可提升記憶體元件的電性 效能與積集度。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
100:記憶體結構
102:基底
102a:溝渠
104、106:電晶體
108:溝渠式電容器
110、126:閘極
112、114、128、130、152、154:摻雜區
116、132:井區
118、134、146、148、150、156:介電層
120、136:間隙壁
122、124、138、140:輕摻雜汲極
142、144、162、164:電極
156a、156b:開口
158:內連線結構
158a:導體層
158b:接觸窗
160:電容器
166:絕緣層

Claims (17)

  1. 一種記憶體結構，包括：基底，所述基底具有溝渠；第一電晶體與第二電晶體；以及溝渠式電容器，設置在所述基底中，且連接於所述第一電晶體與所述第二電晶體之間，所述溝渠式電容器包括：第一電極，設置在所述溝渠中；第二電極，設置在所述溝渠中，且位在所述第一電極上，其中在所述第一電極的上部與所述基底之間不具有所述第一介電層；第一介電層，位在所述第一電極與所述基底之間；第二介電層，位在所述第二電極與所述第一電極之間以及所述第二電極與所述基底之間；第一摻雜區，位在所述溝渠的一側的所述基底中，且連接於所述第一電極的上部；以及第二摻雜區，位在所述溝渠的另一側的所述基底中，且連接於所述第一電極的上部。
  2. 如申請專利範圍第1項所述的記憶體結構，其中所述溝渠式電容器完全位在所述基底中。
  3. 如申請專利範圍第1項所述的記憶體結構，其中所述第一電晶體與所述第二電晶體分別為P型金氧半導體電晶體與N型金氧半導體電晶體中的一者與另一者。
  4. 如申請專利範圍第1項所述的記憶體結構，更包括：電容器，位在所述溝渠式電容器上方，且電性連接於所述第一電晶體與所述第二電晶體之間，其中所述電容器與所述溝渠式電容器並聯。
  5. 如申請專利範圍第1項所述的記憶體結構，其中所述第一電晶體，包括：第一閘極，設置在所述基底上，且絕緣於所述基底；以及第三摻雜區與第四摻雜區，位在所述第一閘極的兩側的所述基底中，其中所述第四摻雜區連接於所述第一摻雜區，且所述第二電晶體，包括：第二閘極，設置在所述基底上，且絕緣於所述基底；以及第五摻雜區與第六摻雜區，位在所述第二閘極的兩側的所述基底中，其中所述第五摻雜區連接於所述第二摻雜區。
  6. 如申請專利範圍第5項所述的記憶體結構，其中所述第一電晶體更包括：第一井區，位在所述基底中，其中所述第三摻雜區與所述第四摻雜區位在所述第一井區中，且所述第二電晶體更包括： 第二井區，位在所述基底中，其中所述第五摻雜區與所述第六摻雜區位在所述第二井區中。
  7. 如申請專利範圍第5項所述的記憶體結構，更包括：電容器，位在所述溝渠式電容器上方，且包括：第三電極，電性連接至所述第四摻雜區與所述第五摻雜區；第四電極，設置在所述第三電極上；以及絕緣層，設置在所述第三電極與所述第四電極之間。
  8. 如申請專利範圍第7項所述的記憶體結構，其中所述第一摻雜區與所述第四摻雜區為不同導電型，且所述第三電極同時電性連接於所述第一摻雜區與所述第四摻雜區。
  9. 如申請專利範圍第1項所述的記憶體結構，其中所述基底具有溝渠，且所述溝渠式電容器包括：第一電極，設置在所述溝渠周圍的所述基底中；第二電極，設置在所述溝渠中；以及介電結構，位在所述第二電極與所述第一電極之間以及所述第二電極與所述基底之間。
  10. 如申請專利範圍第9項所述的記憶體結構，其中所述第一電極包括摻雜區。
  11. 如申請專利範圍第9項所述的記憶體結構，其中在所述第二電極的上部與所述基底之間不具有所述介電結構。
  12. 如申請專利範圍第11項所述的記憶體結構，更包括： 第一摻雜區，位在所述溝渠的一側的所述基底中，且連接於所述第二電極的上部；以及第二摻雜區，位在所述溝渠的另一側的所述基底中，且連接於所述第二電極的上部。
  13. 如申請專利範圍第12項所述的記憶體結構，其中所述第一電晶體，包括：第一閘極，設置在所述基底上，且絕緣於所述基底；以及第三摻雜區與第四摻雜區，位在所述第一閘極的兩側的所述基底中，其中所述第四摻雜區連接於所述第一摻雜區，且所述第二電晶體，包括：第二閘極，設置在所述基底上，且絕緣於所述基底；以及第五摻雜區與第六摻雜區，位在所述第二閘極的兩側的所述基底中，其中所述第五摻雜區連接於所述第二摻雜區。
  14. 如申請專利範圍第13項所述的記憶體結構，其中所述第一電晶體更包括：第一井區，位在所述基底中，其中所述第三摻雜區與所述第四摻雜區位在所述第一井區中，且所述第二電晶體更包括： 第二井區，位在所述基底中，其中所述第五摻雜區與所述第六摻雜區位在所述第二井區中。
  15. 如申請專利範圍第14項所述的記憶體結構，更包括：埋入層，電性連接於所述第一電極，其中所述埋入層與所述第一井區彼此分離，且所述埋入層與所述第二井區彼此分離。
  16. 如申請專利範圍第13項所述的記憶體結構，更包括：電容器，位在所述溝渠式電容器上方，且包括：第三電極，電性連接至所述第四摻雜區與所述第五摻雜區；第四電極，設置在所述第三電極上；以及絕緣層，設置在所述第三電極與所述第四電極之間。
  17. 如申請專利範圍第16項所述的記憶體結構，其中所述第一摻雜區與所述第四摻雜區為不同導電型，且所述第三電極同時電性連接於所述第一摻雜區與所述第四摻雜區。
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