[go: up one dir, main page]

TWI696175B - 包括絕緣材料及記憶體單元的垂直交替層的記憶體陣列及形成記憶體陣列的方法，記憶體陣列包含個別包含電晶體及電容器的記憶體單元 - Google Patents

包括絕緣材料及記憶體單元的垂直交替層的記憶體陣列及形成記憶體陣列的方法，記憶體陣列包含個別包含電晶體及電容器的記憶體單元 Download PDF

Info

Publication number
TWI696175B
TWI696175B TW107122392A TW107122392A TWI696175B TW I696175 B TWI696175 B TW I696175B TW 107122392 A TW107122392 A TW 107122392A TW 107122392 A TW107122392 A TW 107122392A TW I696175 B TWI696175 B TW I696175B
Authority
TW
Taiwan
Prior art keywords
source
individual
capacitor
electrode
drain region
Prior art date
Application number
TW107122392A
Other languages
English (en)
Other versions
TW201905916A (zh
Inventor
杜拉 西沙 尼爾摩 拉瑪斯瓦米
Original Assignee
美商美光科技公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 美商美光科技公司 filed Critical 美商美光科技公司
Publication of TW201905916A publication Critical patent/TW201905916A/zh
Application granted granted Critical
Publication of TWI696175B publication Critical patent/TWI696175B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
    • H10B53/20—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors characterised by the three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/41—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region of a memory region comprising a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B51/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors
    • H10B51/20—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors characterised by the three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D1/00—Resistors, capacitors or inductors
    • H10D1/60—Capacitors
    • H10D1/68—Capacitors having no potential barriers
    • H10D1/692—Electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D1/00—Resistors, capacitors or inductors
    • H10D1/60—Capacitors
    • H10D1/68—Capacitors having no potential barriers
    • H10D1/692—Electrodes
    • H10D1/711—Electrodes having non-planar surfaces, e.g. formed by texturisation
    • H10D1/716—Electrodes having non-planar surfaces, e.g. formed by texturisation having vertical extensions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
    • H10D62/149—Source or drain regions of field-effect devices
    • H10D62/151—Source or drain regions of field-effect devices of IGFETs 
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
    • H10D62/213—Channel regions of field-effect devices
    • H10D62/221—Channel regions of field-effect devices of FETs
    • H10D62/235—Channel regions of field-effect devices of FETs of IGFETs
    • H10D62/292—Non-planar channels of IGFETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D88/00—Three-dimensional [3D] integrated devices
    • H10W20/43—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B51/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors
    • H10B51/10—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B51/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors
    • H10B51/30—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
    • H10B53/10—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
    • H10B53/30—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors characterised by the memory core region
    • H10P14/69215—
    • H10P50/283—
    • H10W20/056—
    • H10W20/081—

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Physics & Mathematics (AREA)
  • Geometry (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)

Abstract

本發明揭示一種記憶體陣列，其包括絕緣材料及記憶體單元之垂直交替層，其中該等記憶體單元個別包括一電晶體，該電晶體包括第一源極/汲極區域及第二源極/汲極區域及一閘極，該第一源極/汲極區域及該第二源極/汲極區域具有介於其等之間的一通道區域，該閘極操作性地接近該通道區域。該通道區域之至少一部分針對該部分中之水平電流來水平定向於該第一源極/汲極區域與該第二源極/汲極區域之間。該記憶體單元之一電容器包括第一電極及第二電極，其等具有介於其等之間的一電容器絕緣體。該第一電極電耦合至該第一源極/汲極區域。一水平縱向伸長感測線係位於該等記憶體單元層之個別者中。相同記憶體單元層中之該等電晶體之個別者之該等第二源極/汲極區域之個別者電耦合至記憶體單元之該個別層中之該水平縱向伸長感測線。一電容器-電極結構豎向延伸穿過該等垂直交替層。該等電容器之個別者之該等第二電極之個別者電耦合至該豎向延伸電容器-電極結構。一存取線柱豎向延伸穿過該等垂直交替層。該等記憶體單元層之不同者中之該等電晶體之個別者之該閘極包括該豎向延伸存取線柱之一部分。本發明揭示包含方法之其他實施例。

Description

包括絕緣材料及記憶體單元的垂直交替層的記憶體陣列及形成記憶體陣列的方法，記憶體陣列包含個別包含電晶體及電容器的記憶體單元
本文所揭示之實施例係關於包括絕緣材料及記憶體單元之垂直交替層之記憶體陣列及形成一記憶體陣列之方法，該記憶體陣列包括個別包括一電晶體及一電容器之記憶體單元。
記憶體係一積體電路類型且在電腦系統中用於儲存資料。記憶體可製造成個別記憶體單元之一或多個陣列。可使用數位線(其亦可指稱位元線、資料線或感測線)及存取線(其亦可指稱字線)來對記憶體單元寫入或自記憶體單元讀取。感測線可使沿陣列之行之記憶體單元導電互連，而存取線可使沿陣列之列之記憶體單元導電互連。各記憶體單元可透過一感測線及一存取線之組合來唯一定址。
記憶體單元可為揮發性、半揮發性或非揮發性的。非揮發性記憶體單元可在無電力之情況下長時間儲存資料。習知地，將非揮發性記憶體單元指定為具有至少約10年之一保存時間之記憶體。揮發性記憶體消耗資料且因此經再新/或重寫以維持資料儲存。揮發性記憶體可具有數毫秒或更少之一保存時間。無論如何，記憶體單元經組態以將記憶保存或儲存於至少兩種不同可選狀態中。在二進位系統中，狀態被視為「0」或「1」。在其他系統中，至少一些個別記憶體單元可經組態以儲存兩個以上資訊位準或狀態。
一電容器係可用於一記憶體單元中之一電子組件類型。一電容器具有由電絕緣材料分離之兩個電導體。能量可以一電場形式靜電儲存於此材料內。取決於絕緣體材料之組成，儲存電場將為揮發性或非揮發性的。例如，僅包含SiO2 之一電容器絕緣體材料將為揮發性的。一非揮發性電容器類型係具有鐵電材料作為絕緣材料之至少部分之一鐵電電容器。鐵電材料以具有兩種穩定極化狀態為特徵且藉此可包括一電容器及/或記憶體單元之可程式化材料。鐵電材料之極化狀態可因施加適合程式化電壓而改變，且在移除程式化電壓之後保持(至少一段時間)。各極化狀態具有彼此不同之一電荷儲存電容，且其理論上可用於在不使極化狀態相反之情況下寫入(即，儲存)及讀取一記憶狀態，直至期望使此極化狀態相反。不夠理想的是，在具有鐵電電容器之一些記憶體中，讀取記憶狀態之動作會使極化反向。因此，在判定極化狀態之後，進行記憶體單元之重寫以使記憶體單元在其判定之後即時進入預讀取狀態。無論如何，併入一鐵電電容器之一記憶體單元歸因於形成電容器之一部分之鐵電材料之雙穩態特性而理論上為非揮發性的。除鐵電材料之外之可程式化材料可用作為一電容器絕緣體以使電容器呈現非揮發性。
一場效電晶體係可用於一記憶體單元中之一電子組件類型。此等電晶體包括一對導電源極/汲極區域，其等具有介於其等之間的一半導電通道區域。一導電閘極相鄰於通道區域且藉由一薄閘極絕緣體來與通道區域分離。將一適合電壓施加於閘極允許電流自一源極/汲極區域通過通道區域而流動至另一源極/汲極區域。當自閘極移除電壓時，很大程度上防止電流流動通過通道區域。場效電晶體亦可包含額外結構(例如可逆程式化電荷儲存/捕捉區域)作為閘極絕緣體與導電閘極之間的閘極構造之部分。
一電晶體類型係一鐵電場效電晶體(FeFET)，其中閘極構造之至少一些部分(例如閘極絕緣體)包括鐵電材料。場效電晶體中之鐵電材料之兩種不同極化狀態可以電晶體之不同臨限電壓(Vt )或一選定操作電壓之不同通道導電率為特徵。此外，鐵電材料之極化狀態可因施加適合程式化電壓而改變，且其導致高通道電導或低通道電導之一者。由鐵電極化狀態引起之高電導及低電導在移除閘極程式化電壓之後保持(至少一段時間)。可藉由施加不干擾鐵電極化之一小汲極電壓來讀取通道之狀態。除鐵電材料之外之可程式化材料可用作為一閘極絕緣體以使一電晶體呈現非揮發性。
在一些實施例中，一種記憶體陣列包括絕緣材料及記憶體單元之垂直交替層，其中該等記憶體單元個別包括一電晶體，該電晶體包括第一源極/汲極區域及第二源極/汲極區域及一閘極，該第一源極/汲極區域及該第二源極/汲極區域具有介於其等之間的一通道區域，該閘極操作性地接近該通道區域。該通道區域之至少一部分針對該部分中之水平電流來水平定向於該第一源極/汲極區域與第二源極/汲極區域之間。該記憶體單元之一電容器包括第一電極及第二電極，其等具有介於其等之間的一電容器絕緣體。該第一電極電耦合至該第一源極/汲極區域。該陣列中之該等電容器之多者之該等第二電容器電極彼此電耦合。一感測線電耦合至該等第二源極/汲極區域之多者。一存取線柱豎向延伸穿過該等垂直交替層。該等記憶體單元層之不同者中之該等電晶體之個別者之該閘極包括該豎向延伸存取線柱之一部分。
在一些實施例中，一種記憶體陣列包括絕緣材料及記憶體單元之垂直交替層，其中該等記憶體單元個別包括一電晶體，該電晶體包括第一源極/汲極區域及第二源極/汲極區域及一閘極，該第一源極/汲極區域及該第二源極/汲極區域具有介於其等之間的一通道區域，該閘極操作性地接近該通道區域。該通道區域之至少一部分針對部分中之水平電流來水平定向於該第一源極/汲極區域與該第二源極/汲極區域之間。該記憶體單元之一電容器包括第一電極及第二電極，其等具有介於其等之間的一電容器絕緣體。該第一電極電耦合至該第一源極/汲極區域。該陣列中之該等電容器之多者之該等第二電容器電極彼此電耦合。一水平縱向伸長感測線係位於該等記憶體單元層之個別者中。相同記憶體單元層中之該等電晶體之個別者之該等第二源極/汲極區域之個別者電耦合至記憶體單元之該個別層中之該水平縱向伸長感測線。
在一些實施例中，一種記憶體陣列包括絕緣材料及記憶體單元之垂直交替層，其中該等記憶體單元個別包括一電晶體，該電晶體包括第一源極/汲極區域及第二源極/汲極區域及一閘極，該第一源極/汲極區域及該第二源極/汲極區域具有介於其等之間的一通道區域，該閘極操作性地接近該通道區域。該通道區域之至少一部分針對該部分中之水平電流來水平定向於該第一源極/汲極區域與該第二源極/汲極區域之間。該記憶體單元之一電容器包括第一電極及第二電極，其等具有介於其等之間的一電容器絕緣體。該第一電極電耦合至該第一源極/汲極區域。一水平縱向伸長感測線係位於該等記憶體單元層之個別者中。相同記憶體單元層中之該等電晶體之個別者之該等第二源極/汲極區域之個別者電耦合至記憶體單元之該個別層中之該水平縱向伸長感測線。一電容器-電極結構豎向延伸穿過該等垂直交替層。該等電容器之個別者之該等第二電極之個別者電耦合至該豎向延伸電容器-電極結構。一存取線柱豎向延伸穿過該等垂直交替層。該等記憶體單元層之不同者中之該等電晶體之個別者之該閘極包括該豎向延伸存取線柱之一部分。
在一些實施例中，一種記憶體陣列包括絕緣材料及記憶體單元之垂直交替層，其中該等記憶體單元個別包括一電晶體，該電晶體包括第一源極/汲極區域及第二源極/汲極區域，該第一源極/汲極區域及該第二源極/汲極區域具有介於其等之間的一通道區域。該通道區域之至少一部分針對該部分中之水平電流來水平定向於該第一源極/汲極區域與該第二源極/汲極區域之間。該記憶體單元之一電容器包括第一電極及第二電極，其等具有介於其等之間的一電容器絕緣體。該第一電極電耦合至該第一源極/汲極區域。該陣列中之該等電容器之多者之該等第二電容器電極彼此電耦合。一對橫向間隔之存取線柱在該等記憶體單元層之不同者中之該等通道區域之個別者之對置側上豎向延伸穿過該等垂直交替層。該等不同記憶體單元層中之該等存取線柱之部分在該等不同記憶體單元層中之該等電晶體之個別者之該等個別通道區域之對置側上包括一對閘極。一感測線電耦合至該等第二源極/汲極區域之多者。
在一些實施例中，一種形成一記憶體陣列之方法包括：形成絕緣材料及電晶體材料之垂直交替層，該記憶體陣列包括個別包括一電晶體及一電容器之記憶體單元。該等電晶體材料層個別包括一第一源極/汲極區域及一第二源極/汲極區域及一閘極，該第一源極/汲極區域及該第二源極/汲極區域具有水平介於其等之間的一通道區域，該閘極操作性地接近該通道區域。一存取線柱豎向延伸穿過該等垂直交替層。該等電晶體材料層之不同者中之該等電晶體之個別者之該閘極包括該豎向延伸存取線柱之一部分。絕緣材料豎向延伸穿過該等垂直交替層之多者。形成豎向穿過該多個垂直交替層之該電晶體材料及該絕緣材料且豎向進入該絕緣材料中之一水平伸長溝渠。在該溝渠內，使該電晶體材料及該絕緣材料相對於該絕緣材料橫向凹入以在該等個別電晶體材料層中形成一水平伸長感測線溝渠。使一水平伸長感測線形成於該等個別電晶體材料層中之該等感測線溝渠之個別者中。該等水平伸長感測線之個別者將該電晶體材料層中之多個個別電晶體之該等第二源極/汲極區域之多者電耦合在一起。形成個別包括第一電極及第二電極之電容器，該第一電極及該第二電極具有介於其等之間的一電容器絕緣體。該第一電極電耦合至該電晶體材料層中之該多個個別電晶體之個別者之該等第一源極/汲極區域之個別者。該陣列中之該等電容器之多者之該等第二電容器電極彼此電耦合。
在一些實施例中，一種形成一記憶體陣列之方法包括：形成絕緣材料及電晶體材料之垂直交替層，該記憶體陣列包括個別包括一電晶體及一電容器之記憶體單元。該等電晶體材料層個別包括一第一源極/汲極區域、一第二源極/汲極區域及水平介於該第一源極/汲極區域與該第二源極/汲極區域之間的一通道區域。形成豎向延伸穿過該等層之多者之絕緣材料。形成豎向延伸穿過該多個垂直交替層之該電晶體材料及該絕緣材料之一閘極開口。在該閘極開口內，形成一閘極-絕緣體圓環且使導電閘極材料形成於該閘極-絕緣體圓環之徑向內。該導電閘極材料豎向延伸穿過該多個垂直交替層，包括該等電晶體材料層之不同者中之該等電晶體之個別者之一閘極，且包括一存取線，該存取線使沿該存取線之該等不同電晶體材料層中之該等個別電晶體之該等閘極互連。該等個別電晶體材料層中之該通道區域橫向接近該個別電晶體材料層中之該閘極絕緣體圓環及該閘極。形成豎向穿過該多個層之該電晶體材料及該絕緣材料且豎向進入該絕緣材料中之一水平伸長溝渠。在該溝渠內，使該電晶體材料及該絕緣材料相對於該絕緣材料橫向凹入以在該等個別電晶體材料層中形成一水平伸長感測線溝渠。使一水平伸長感測線形成於該等個別電晶體材料層中之該等感測線溝渠之個別者中。該等水平伸長感測線之個別者將該電晶體材料層中之多個個別電晶體之該等第二源極/汲極區域之多者電耦合在一起。形成個別包括第一電極及第二電極之電容器，該第一電極及該第二電極具有介於其等之間的一電容器絕緣體。該第一電極電耦合至該電晶體材料層中之該多個個別電晶體之個別者之該等第一源極/汲極區域之個別者。該陣列中之該等電容器之多者之該等第二電容器電極彼此電耦合。
在一些實施例中，一種形成一記憶體陣列之方法包括：形成絕緣材料及電晶體材料之垂直交替層，該記憶體陣列包括個別包括一電晶體及一電容器之記憶體單元。該等電晶體材料層個別包括一第一源極/汲極區域及一第二源極/汲極區域，其等具有水平介於其等之間的一通道區域。一對存取線柱在該等電晶體材料層之不同者中之該等通道區域之個別者之對置側上豎向延伸穿過該等垂直交替層。該等不同電晶體材料層中之該等存取線柱之部分在該等不同電晶體材料層中之該等電晶體之個別者之該等個別通道區域之該等對置側上包括一對閘極。形成電耦合至該等第二源極/汲極區域之多者之一感測線。電容器個別包括第一電極及第二電極，其等具有介於其等之間的一電容器絕緣體。該第一電極電耦合至該等第一源極/汲極區域之個別者。該陣列中之該等電容器之多者之該等第二電容器電極彼此電耦合。
本發明之實施例涵蓋記憶體陣列及形成記憶體陣列之方法。圖1至圖3中展示且參考圖1至圖3描述一實例性記憶體陣列之一第一實例性結構實施例。此包含一基板結構或構造8，其包括相對於一基底基板11 (僅圖3中展示)所製造之一記憶體陣列10。實例性基底基板11可包括導電/導體/傳導(即，本文中之電傳導)材料、半導電/半導體/半傳導材料及絕緣/絕緣體(即，本文中之電絕緣)材料之任何一或多者。各種材料已豎向形成於基底基板11上方。材料可在圖1至圖3所描繪之材料旁邊，在圖1至圖3所描繪之材料之豎向內，或在圖1至圖3所描繪之材料之豎向外。例如，積體電路之其他部分或完全製造組件可提供於基底基板11上方、基底基板11周圍或基底基板11內之一些位置處。亦可製造用於操作一記憶體陣列內之組件之控制及/或其他周邊電路，且其可或可不完全或部分位於一記憶體陣列或子陣列內。此外，亦可製造且獨立地、一前一後地或否則相對於彼此地操作多個子陣列。如本發明中所使用，一「子陣列」亦可被視為一陣列。
構造8分別包含絕緣材料16 (例如，其包括以下各者，基本上由以下各者組成，或由以下各者組成：200埃至1,000埃之一厚度之氮化矽及/或摻雜或非摻雜二氧化矽)及記憶體單元19之垂直交替層12及14。為清楚起見，圖2及圖3中僅展示4個記憶體單元輪廓19，但圖2及圖3中可看到8個記憶體單元且圖1中可看到4個記憶體單元。圖1中僅展示記憶體單元之兩個z軸行，且未展示隔離絕緣材料以協助讀者且使特定操作性組件之水平及垂直佈局更清晰可見。在一些實施例中，層14可被視為電晶體材料層14。記憶體單元層14可具有相同或不同於絕緣材料層12之厚度的厚度，且圖中展示相同厚度。構造8被展示為具有4個垂直交替層12及14 (圖3)，但可形成更少或可能更多(例如數十個、數百個等等)。因此，更多層12及14可位於所描繪之層下方及基底基板11上方或更多層12及14可位於所描繪之層上方。絕緣材料13 (例如，當絕緣材料16係氮化矽或二氧化矽之一者時，其係氮化矽或二氧化矽之另一者)水平介於記憶體單元19之間且豎向延伸穿過所描繪之材料堆疊。
記憶體單元19個別包括一電晶體25及一電容器34。電晶體25包括一第一源極/汲極區域20及一第二源極/汲極區域22 (例如，各為導電摻雜半導體材料(諸如多晶矽)或半導電摻雜半導體材料(諸如多晶矽))，其等具有介於其等之間的一通道區域24 (例如摻雜半導體材料(諸如多晶矽)，但非為本質導電的)。在一些實施例(但圖中未展示)中，一導電摻雜半導體區域及/或另一半導電區域(例如LDD及/或光暈區域)可介於通道區域24與源極/汲極區域20及22之一或兩者之間。
一閘極26 (例如以下之一或多者：元素金屬、兩種或兩種以上元素之混合物或合金、導電金屬化合物及導電摻雜半導電材料)操作性地接近通道區域24。具體而言，在所描繪之實例中，一閘極絕緣體材料28 (例如二氧化矽、氮化矽、氧化鉿、其他高k絕緣體材料及/或鐵電材料)係介於閘極26與通道區域24之間。在一實施例中且如圖中所展示，通道區域24在一直線水平橫截面(例如由圖2展示之橫截面)中之閘極之對置側(例如y方向側)上包括兩個通道區域段「s」及「t」。替代地，在另一實施例中，通道區域在一直線水平橫截面中可僅位於閘極26之一側上(圖1至圖3中未展示)。無論如何，通道區域24之至少一部分針對部分中之水平電流來水平定向於第一源極/汲極區域20與第二源極/汲極區域22之間。在所描繪之實例性實施例中，整個通道區域24針對通過其之水平電流來水平定向。無論如何，當將適合電壓施加於閘極26時，一導電通道可形成於通道區域24內之閘極絕緣體材料28接近處，使得電流能夠在源極/汲極區域20與22之間流動。
第一源極/汲極區域20及第二源極/汲極區域22各被展示為在x軸方向上直接緊鄰所有閘極絕緣體材料28 (圖2)。替代地，一或兩者可在x軸方向上與所有或部分閘極絕緣體材料28間隔(圖中未展示)且通道區域24之材料可在x軸方向上沿所有或部分閘極絕緣體材料28延伸(圖中未展示兩者)。無論如何，在一實施例中，通道區域24完全環繞(圖中未展示)閘極26且可在x方向及y方向上具有相同或不同水平厚度。
在一實施例中且如圖中所展示，一存取線柱27豎向延伸穿過垂直交替層12及14 (例如，在z軸方向上)，且不同記憶體單元層14中之個別電晶體25之閘極26包括豎向延伸存取線柱27之一部分。存取線柱27可使沿該存取線柱之多個閘極26互連。在一實施例中且如圖中所展示，存取線柱27垂直或在垂直之10°內延伸。無論如何，在一實施例中且如圖中所展示，個別存取線柱27直接電耦合至垂直交替層12及14上方或垂直交替層12及14下方(圖中展示下方)之一水平縱向伸長存取線63。
電容器34包括一對電極(例如一第一電極46及一第二電極48 (例如，各為導電摻雜半導電材料及/或金屬材料)，其等具有介於其等之間的一電容器絕緣體50 (例如二氧化矽、氮化矽、氧化鉿、其他高k絕緣體材料及/或鐵電材料)。第一電極46電耦合(在一實施例中，直接電耦合)至電晶體25之第一源極/汲極區域20。另外，在一實施例中，第一電極46在一直線水平橫截面(例如由圖2展示之橫截面)中包括一圓環41。無論如何，第一電極46及第一源極/汲極區域20可整合(即，具於相同材料，結構上彼此難以區分，且圖中未展示)。電容器絕緣體50係在第一電極圓環41之徑向內，在一實施例中豎向延伸穿過垂直交替層12及14，且無論如何，在一實施例中，在一直線水平橫截面(例如由圖2展示之橫截面)中包括一圓環43。第二電極48係在電容器絕緣體50之徑向內，且在所展示之一實施例中，在任何直線水平橫截面中非呈環形。
一電容器-電極結構52 (例如一實心或中空柱、一實心或中空壁等等)豎向延伸穿過垂直交替層12及14，其中不同記憶體單元層14中之個別電容器34之個別第二電極48電耦合(在一實施例中，直接電耦合)至豎向延伸電容器-電極結構52。在一實施例中且如圖中所展示，個別電容器34之第二電極48包括豎向延伸電容器-電極結構52之一部分。在一實施例中且如圖中所展示，電容器-電極結構52在任何直線水平橫截面中非呈環形，且在一實施例中垂直或在垂直之10°內延伸。電容器-電極結構52之實例性材料係金屬材料及導電摻雜半導體材料。在一實施例中且如圖中所展示，電容器-電極結構52包括一柱55，其中圍繞結構52/柱55周向接收電容器絕緣體50。在一實施例中，僅舉實例而言，此係陣列中之不同記憶體單元層14中之多個電容器34之第二電容器電極48可如何彼此電耦合之一實例。在一實施例中且如圖中所展示，電容器-電極結構52直接電耦合至垂直交替層12及14上方或垂直交替層12及14下方(圖中展示上方)之一水平伸長電容器-電極結構29 (例如一線或一板，例如圖1及圖3中所展示)。在一實施例中，(若干)構造29可將陣列內之所有第二電極48直接電耦合在一起。為清楚起見，構造29在圖1中被展示為一單一線。構造29及線63 (例如全域存取線)相對於層12及14之上方及下方位置可顛倒，或兩者可位於層12及14上方，或兩者可位於層12及14下方。
一感測線電耦合(在一實施例中，直接電耦合)至多個源極/汲極區域。在一實施例中，電耦合至感測線之多個第二源極/汲極區域係位於相同記憶體單元層中。在一實例性此實施例中，一水平縱向伸長感測線57係位於個別記憶體單元層14中，其中相同記憶體單元層中之個別電晶體25之個別第二源極/汲極區域22電耦合(在一實施例中，直接電耦合)至該個別記憶體單元層14中之感測線57。在一實施例中，感測線57包括一周邊導電摻雜半導電材料(例如多晶矽，且圖中未展示)及一中心金屬材料心(例如TiN及/或W，且圖中未展示)。
圖1至圖3展示包括橫向緊鄰之不同電晶體25之兩個閘極26之間的一對橫向間隔之感測線57之一實例性實施例。此可根據下文將描述之一實例性方法實施例來形成。無論如何，在一此結構實施例中，感測線57之此等個別對中之感測線57可電耦合在一起(在一實施例中，直接電耦合)，如由一互連線61 (圖2)所示意性展示。替代地，此等感測線可不如此電耦合在一起(圖中未展示)，而是被單獨控制。換言之，僅一單一感測線(圖中未展示)可替代感測線57之描繪個別對。
在上述實施例中，電耦合至感測線之多個第二源極/汲極區域22係位於相同記憶體單元層中。替代地，電耦合至一特定感測線之多個第二源極/汲極區域可位於不同(圖中未展示)記憶體單元層14中。例如且僅舉實例而言，一感測線結構(例如一實心或中空柱、一實心或中空壁等等，且圖中未展示)可豎向延伸穿過垂直交替層12及14，其中不同記憶體單元層14中之個別電晶體25之個別第二源極/汲極區域22電耦合(在一實施例中，直接電耦合)至感測線結構。
接著，參考圖4至圖9描述包括一記憶體陣列10a之一替代實施例構造8a。已適當使用來自上述實施例之相同元件符號，其中一些構造差異由後綴「a」或由不同元件符號指示。圖4至圖9之實施例與上文相對於圖1至圖3所描述之實施例之部分差異在於：具有豎向延伸穿過垂直交替層之另一存取線柱，其中另一存取線柱包括不同記憶體單元層中之個別電晶體之另一閘極。例如，構造8a之電晶體25a包括在不同記憶體單元層14中之個別通道區域24a之對置側上(例如，在y方向上)豎向延伸穿過垂直交替層12及14之一對存取線柱27a。不同記憶體單元層14中之存取線柱27a之部分在不同記憶體單元層14中之個別電晶體25a之個別通道區域24a之對置側上(例如，在y方向上)包括一對閘極26a。在一實施例中且如圖中所展示，構造8a與構造8之部分差異在於：在一直線水平橫截面中，一單一閘極之對置側上(例如，在y方向上)不具有兩個通道區域段。
在一實施例中且如圖中所展示，構造8a在一單一電晶體25a中包括將存取線柱對27a直接電耦合在一起之一水平延伸導電帶33 (圖5至圖7)。在一此實施例中，導電帶33係位於存取線柱對27a上方，而在另一實施例中，係位於存取線柱對27a下方(圖中未展示)。在一實施例中且如圖中所展示，實例性構造8a包括直接電耦合至多對存取線柱27a之導電帶33之一水平縱向伸長導線77。圖中展示兩個導線77，其等之各者將各自交替導電帶33電耦合在一起(例如，在x方向上)以單獨存取/控制交替存取線柱27a。構造29及線63 (例如全域存取線)相對於層12及14之上方及下方位置可顛倒，或兩者可位於層12及14上方，或兩者可位於層12及14下方。
僅舉實例而言，構造8a展示實例性替代構造電容器34a。此等電容器構造34a可用於本文所揭示之任何其他實施例中，且可另外或替代地使用相對於圖1至圖3之實施例中所展示及所描述之電容器構造34。實例性電容器構造34a被展示為在水平橫截面中大體上呈矩形。另外，相對於圖1至圖3所展示之電容器構造34不在任何位置橫向或徑向延伸至周邊絕緣材料13中，而電容器構造34a被展示為橫向或徑向突出至絕緣材料13中。另外，構造/線29及線77被展示為兩者係位於層12及14上方，但此可顛倒或一者可位於層12及14上方而另一者可位於層12及14下方。為清楚起見，未在圖1中展示關於描繪組件之特定絕緣材料、結構52a及27a之上延伸部分及線29及77。
圖4至圖9之實施例中可使用本文相對於其他實施例所展示及/或所描述之任何其他(若干)屬性或態樣。
圖10至圖12展示包括一記憶體陣列10b之一替代實施例構造8b。已適當使用來自上述實施例之相同元件符號，其中一些構造差異由後綴「b」指示。實例性構造8b與圖1至圖3中所展示之實例性實施例之差異在於：具有包括與一柱對置之一水平伸長壁或板55b之一電容器-電極結構52b。圖10至圖12之實施例中可使用本文相對於其他實施例所展示及/或所描述之任何其他(若干)屬性或態樣。
上述實例性結構可由任何既有或尚待開發技術製造。此外，本發明之實施例涵蓋形成一記憶體陣列之方法，記憶體陣列包括個別包括一電晶體及一電容器之記憶體單元。此等方法可或可不具有或使用上文所描述且展示為圖1至圖12之大體完成電路構造之任何結構屬性。另外，本發明之態樣包含一記憶體陣列，其包括本文所揭示及獨立於製造方法所描述之絕緣材料及記憶體單元之垂直交替層。無論如何，參考圖13至圖34描述製造由圖1至圖3展示之實施例之一實例性技術及本發明之一方法實施例。來自上述實施例之相同元件符號已用於(若干)前導構造、區域及其相同/前導材料。
參考圖13及圖14，已使絕緣材料16及電晶體材料20/22/24之垂直交替層12及14形成於基板11及上述先前形成之絕緣材料13及線63上方。電晶體材料層14個別包括個別電晶體25 (圖13及圖14中未以元件符號標示)之各自第一源極/汲極區域20、第二源極/汲極區域22及第一源極/汲極區域20與第二源極/汲極區域22之間的通道區域24。在程序之此點處，此等區域可或可不具有(若干)所要完成摻雜濃度(若摻雜半導電材料)。
參考圖15及圖16，已穿過圖13及圖14之堆疊而圖案化電晶體材料層14之電晶體材料20/22/24及絕緣材料層12之絕緣材料16。接著，在一實施例中，使用豎向延伸穿過多個層12及14之絕緣材料13來填充由此留下之一空隙空間，接著使絕緣材料13平坦化回縮以使其頂面與豎向最外電晶體材料層14之頂面共面(圖中未展示)。接著，相對於電晶體材料20/22/24選擇性地蝕刻絕緣材料13 (例如，當材料13係二氧化矽且材料20/22/24主要為元素矽時，使用HF)。此後，沈積絕緣材料16以填充因蝕刻絕緣材料13所形成之空隙空間，接著使絕緣材料16平坦化回縮以形成所描繪之構造。
參考圖17，已形成豎向延伸穿過多個層12及14之電晶體材料20/22/24及絕緣材料16之閘極開口93。作為一實例，此可使用一適合遮罩步驟來形成且具有或不具有節距倍增。儘管圖中展示多個開口93，但討論主要相對於與一單一開口93及一單一電晶體及存取線(圖17中未以元件符號標示兩者)相關聯之製造進行。此外，可在形成閘極開口93之後對圍繞閘極開口93之電晶體材料20/22/24適當摻雜。例如，可將(若干)氣相摻雜施加於圖17之構造以形成達到其各自(若干)所要最終摻雜濃度之區域/材料20、22及24之一或多者。替代地且僅舉實例而言，一或多個摻雜劑源犧牲插塞可填充閘極開口93且摻雜劑自此(等)插塞擴散至周圍電晶體材料20、22及/或24中以達成(若干)所要最終摻雜濃度。
參考圖18，已在閘極開口93內形成閘極絕緣體28 (例如，作為一圓環)及閘極絕緣體圓環28徑向內之導電閘極材料26。導電閘極材料26豎向延伸穿過多個層12及14 (例如圖3中所展示)且包括形成於不同電晶體材料層14中之個別電晶體之一閘極26。此外，此導電閘極材料包括一存取線柱27，其使沿該存取線之不同電晶體材料層14中之該等個別電晶體之閘極26互連。個別電晶體材料層14中之通道區域24橫向接近該個別電晶體材料層14中之閘極絕緣體28及閘極26。因此，在一實施例中，不同記憶體單元層14中之個別電晶體之閘極26包括豎向延伸存取線柱27之一部分。
參考圖19及圖20，已形成豎向穿過多個層12及14之電晶體材料22及絕緣材料16且豎向進入絕緣材料13中之一水平伸長溝渠73。
參考圖21至圖23，在個別溝渠73內，已使電晶體材料22及絕緣材料13相對於絕緣材料16選擇性地橫向凹入以在個別電晶體材料層14中形成一水平伸長感測線溝渠71。可在絕緣材料13係二氧化矽時使用之一實例性蝕刻化學物係稀釋HF且可在區域20之材料主要包括元素形式矽時使用之一實例性蝕刻化學物係氫氧化四甲基銨(TMAH)。
參考圖24，已將導電感測線材料57沈積於個別電晶體材料層14中之個別感測線溝渠71中。
參考圖25及圖26，已回蝕此導電材料以在個別感測線溝渠71中形成一水平伸長感測線57，其藉此依一自對準方式形成感測線57。接著，已沈積實例性絕緣材料13以填充溝渠73之剩餘容積且使絕緣材料13平坦化回縮，如圖中所展示。個別水平伸長感測線57將該電晶體材料層14中之多個個別電晶體25之多個第二源極/汲極區域22電耦合在一起。
參考圖27及圖28，已形成豎向延伸穿過多個層12及14之電晶體材料20及絕緣材料16之電容器開口91。作為一實例，此可使用一適合遮罩步驟來形成且具有或不具有節距倍增。儘管圖中展示多個開口91，但討論主要相對於與一單一開口91及一單一電容器34及一單一電容器-電極結構52 (圖27及圖28中未形成且未以元件符號標示兩者)相關聯之製造進行。
參考圖29及圖30且在個別電容器開口91內，已使電晶體材料20橫向(例如徑向)凹入(例如，使用TMAH)以在個別電晶體材料層14中形成一第一電容器電極腔95。
參考圖31及圖32，已使一第一電容器電極46形成於個別電晶體材料層14中之個別第一電容器電極腔95中。
參考圖33及圖34，已使電容器絕緣體50形成於電容器開口91中，接著沈積導電材料以在電容器絕緣體50之徑向內形成第二電容器電極48及電容器-電極結構52。此豎向延伸穿過多個垂直交替層12及14，且其中豎向延伸電容器-電極結構52包括個別電容器34之第二電極48。陣列10中之多個電容器34之第二電極48可(例如)藉由製造圖3中之(若干)組件29來彼此電耦合。
上述實例性方法在形成感測線57之後形成電容器34。替代地，可在形成感測線57之前形成電容器34 (圖中未展示)。無論如何，可使用本文相對於其他實施例所展示及/或所描述之任何其他(若干)屬性或態樣。
類比處理可用於製造本文所展示之任何其他結構，例如上文參考圖4至圖12所描述之實施例。
本發明之一額外實施例涵蓋形成一記憶體陣列(例如且僅舉實例而言，上文相對於圖4至圖9所描述之記憶體陣列)之一方法。此一方法包含：形成絕緣材料(例如16)及電晶體材料(例如20/22/24)之垂直交替層(例如12、14)。電晶體材料層個別包括一第一源極/汲極區域(例如20)及一第二源極/汲極區域(例如22)，其等具有水平介於其等之間的一通道區域(例如24)。一對存取線柱(例如27a)在電晶體材料層之不同者中之通道區域之個別者之對置側上豎向延伸穿過垂直交替層。不同電晶體材料層中之存取線柱之部分在不同電晶體材料層中之電晶體(例如25a)之個別者之個別通道區域之對置側上包括一對閘極(例如26a)。形成電耦合至多個第二源極/汲極區域之一感測線(例如57)。形成個別包括第一電極及第二電極(例如分別為46及48)(其等具有介於其等之間的一電容器絕緣體(例如50))之電容器(例如34a)。第一電極電耦合至個別第一源極/汲極區域。陣列中之多個電容器之第二電容器電極彼此電耦合。
在一此實施例中，形成以將存取線柱對直接電耦合在一起之導體材料(例如33)。在後一此實施例中，使一水平縱向伸長導線(例如77)形成於且直接電耦合至多對存取線柱之導體材料上方。
在本發明中，除非另有指示，否則「豎向」、「較高」、「上」、「下」、「頂部」、「頂上」、「底部」、「上方」、「下方」、「在…下」、「下面」、「向上」及「向下」一般參考垂直方向。「水平」係指沿一主基板表面之一大體方向(即，在10度內)且可在製造期間相對於其處理基板，而垂直係大體上正交於水平之一方向。參考「完全水平」係沿主基板表面之方向(即，與主基板表面成0度)且可在製造期間相對於其處理基板。此外，本文所使用之「垂直」及「水平」係大體上彼此垂直之方向且無關於基板在三維空間中之定向。另外，「豎向延伸」係指與完全水平成至少45°角之一方向。此外，相對於一場效電晶體「豎向延伸」係參考電晶體之通道長度之定向，電流在操作中沿電晶體之通道長度流動於源極/汲極區域之間。就雙極接面電晶體而言，「豎向延伸」係參考基底長度之定向，電流在操作中沿基底長度流動於射極與集極之間。
此外，「直接在…上方」及「直接在…下方」要求兩個所述區域/材料/組件相對於彼此至少部分橫向重疊(即，水平)。另外，使用前面無「直接」之「上方」僅要求另一所述區域/材料/組件上方之所述區域/材料/組件之一些部分係位於另一所述區域/材料/組件之豎向外(即，不管兩個所述區域/材料/組件是否存在任何橫向重疊)。類比地，使用前面無「直接」之「下方」僅要求另一所述區域/材料/組件下方之所述區域/材料/組件之一些部分係位於另一所述區域/材料/組件之豎向內(即，不管兩個所述區域/材料/組件是否存在任何橫向重疊)。
本文所描述之任何材料、區域及結構可為均質或非均質的，且無論如何，可在此所上覆之任何材料上方連續或不連續。此外，除非另有說明，否則各材料可使用任何適合或尚待開發技術來形成，例如原子層沈積、化學氣相沈積、物理氣相沈積、磊晶生長、擴散摻雜及離子植入。
另外，「厚度」本身(先前無方向形容詞)界定為自不同組成之一緊鄰材料或一緊鄰區域之一最近表面垂直穿過一給定材料或區域之平均直線距離。另外，本文所描述之各種材料或區域可具有實質上恆定厚度或可變厚度。若具有可變厚度，則除非另有指示，否則厚度係指平均厚度，且此材料或區域將歸因於厚度可變而具有某一最小厚度及某一最大厚度。如本文所使用，「不同組成」僅要求可彼此直接抵靠之兩個所述材料或區域之部分化學及/或物理不同，例如，此等材料或區域係非均質的。若兩個所述材料或區域彼此不直接抵靠，則「不同組成」僅要求：若此等材料或區域係非均質的，則彼此最接近之兩個所述材料或區域之部分化學及/或物理不同。在本發明中，當所述材料、區域或結構彼此至少部分實體接觸時，材料、區域或結構彼此「直接抵靠」、區域或結構。相比而言，前面無「直接」之「上方」、「上」、「相鄰」、「沿」及「抵靠」涵蓋「直接抵靠」以及其中(若干)介入材料、區域或結構導致所述材料、區域或結構彼此不實體接觸之構造。
在本文中，若在正常操作中電流能夠自一區域-材料-組件連續流動至另一區域-材料-組件，則區域-材料-組件彼此「電耦合」，且當產生足夠次原子正及/或負電荷時，主要藉由移動次原子正及/或負電荷來實現「電耦合」。另一電子組件可介於區域-材料-組件之間且電耦合至區域-材料-組件。相比而言，當區域-材料-組件被認為是「直接電耦合」時，直接電耦合之區域-材料-組件之間無介入電子組件(例如，無二極體、電晶體、電阻器、傳感器、開關、熔斷器等等)。
另外，「金屬材料」係以下之任何者或組合：一元素金屬、兩種或兩種以上元素金屬之一混合物或一合金及任何導電金屬化合物。
在本發明中，一選擇性蝕刻或移除係其中依至少2.0:1之一比率相對於另一(些)所述材料移除一材料之一蝕刻或移除。此外，選擇性生長或選擇性形成係在至少前100埃之生長或形成中依至少2.0:1之一比率相對於另一(些)所述材料生長或形成一材料。
此外，一「自對準方式」意謂其中藉由緊挨一先前圖案化結構之一側壁沈積材料來界定一結構之至少一橫向表面之一技術。 結論
按照法規，已以大體上針對結構及方法特徵之語言描述本文所揭示之標的。然而，應瞭解，由於本文所揭示之構件包括實例性實施例，所以申請專利範圍不受限於所展示及所描述之具體特徵。因此，申請專利範圍應在字面措辭上被給予全範疇，且應根據均等論來適當解譯。
8‧‧‧構造8a‧‧‧構造8b‧‧‧構造10‧‧‧記憶體陣列10a‧‧‧記憶體陣列10b‧‧‧記憶體陣列11‧‧‧基底基板12‧‧‧絕緣材料層13‧‧‧絕緣材料14‧‧‧記憶體單元層/電晶體材料層16‧‧‧絕緣材料19‧‧‧記憶體單元20‧‧‧第一源極/汲極區域22‧‧‧第二源極/汲極區域24‧‧‧通道區域24a‧‧‧通道區域25‧‧‧電晶體25a‧‧‧電晶體26‧‧‧閘極26a‧‧‧閘極27‧‧‧存取線柱27a‧‧‧存取線柱/結構28‧‧‧閘極絕緣體材料29‧‧‧電容器-電極結構33‧‧‧導電帶34‧‧‧電容器34a‧‧‧電容器41‧‧‧圓環43‧‧‧圓環46‧‧‧第一電極48‧‧‧第二電極50‧‧‧電容器絕緣體52‧‧‧電容器-電極結構52a‧‧‧結構52b‧‧‧電容器-電極結構55‧‧‧柱55b‧‧‧壁/板57‧‧‧感測線61‧‧‧互連線63‧‧‧存取線71‧‧‧感測線溝渠73‧‧‧溝渠77‧‧‧導線91‧‧‧電容器開口93‧‧‧閘極開口95‧‧‧第一電容器-電極腔s‧‧‧通道區域段t‧‧‧通道區域段
圖1係根據本發明之一實施例之包括一記憶體陣列之一基板片段之一部分之一圖解透視圖。
圖2係圖1基板片段之一更詳盡截面圖且係穿過圖3中之線2-2取得。
圖3係穿過圖2中之線3-3取得之一截面圖。
圖4係根據本發明之一實施例之包括一記憶體陣列之一基板片段之一部分之一圖解透視圖。
圖5係圖4基板片段之一更詳盡截面圖且係穿過圖6、圖7及圖8中之線5-5取得。
圖6係穿過圖5及圖9中之線6-6取得之一截面圖。
圖7係穿過圖5及圖9中之線7-7取得之一截面圖。
圖8係穿過圖5及圖9中之線8-8取得之一截面圖。
圖9係穿過圖6、圖7及圖8中之線9-9取得之一截面圖。
圖10係根據本發明之一實施例之包括一記憶體陣列之一基板片段之一部分之一圖解透視圖。
圖11係圖10基板片段之一更詳盡截面圖且係穿過圖12中之線11-11取得。
圖12係穿過圖11中之線12-12取得之一截面圖。
圖13係至由圖1至圖3展示之部分之一前導基板之一圖解截面圖且係穿過圖14中之線13-13取得。
圖14係穿過圖13中之線14-14取得之一截面圖。
圖15係由圖13及圖14展示之前道基板之後之一處理步驟中之圖13及圖14基板之一水平截面圖。
圖16係穿過圖15中之線16-16取得之一截面圖。
圖17係由圖15展示之基板之後之一處理步驟中之圖15基板之一截面圖。
圖18係由圖17展示之基板之後之一處理步驟中之圖17基板之一截面圖。
圖19係由圖18展示之基板之後之一處理步驟中之圖18基板之一截面圖且係穿過圖20中之線19-19取得。
圖20係穿過圖19中之線20-20取得之一截面圖。
圖21係由圖19展示之基板之後之一處理步驟中之圖19基板之一截面圖且係穿過圖23中之線21-21取得。
圖22係穿過圖23中之線22-22取得之一截面圖。
圖23係穿過圖21及圖22中之線23-23取得之一截面圖。
圖24係由圖23展示之基板之後之一處理步驟中之圖23基板之一截面圖。
圖25係由圖24展示之基板之後之一處理步驟中之圖21基板之一截面圖且係穿過圖26中之線25-25取得。
圖26係穿過圖25中之線26-26取得之一截面圖。
圖27係由圖25展示之基板之後之一處理步驟中之圖25基板之一截面圖且係穿過圖28中之線27-27取得。
圖28係穿過圖27中之線28-28取得之一截面圖。
圖29係由圖27展示之基板之後之一處理步驟中之圖27基板之一截面圖且係穿過圖30中之線29-29取得。
圖30係穿過圖29中之線30-30取得之一截面圖。
圖31係由圖29展示之基板之後之一處理步驟中之圖29基板之一截面圖且係穿過圖32中之線31-31取得。
圖32係穿過圖31中之線32-32取得之一截面圖。
圖33係由圖31展示之基板之後之一處理步驟中之圖31基板之一截面圖且係穿過圖34中之線33-33取得。
圖34係穿過圖33中之線34-34取得之一截面圖。
8‧‧‧構造
10‧‧‧記憶體陣列
20‧‧‧第一源極/汲極區域
22‧‧‧第二源極/汲極區域
24‧‧‧通道區域
25‧‧‧電晶體
26‧‧‧閘極
27‧‧‧存取線柱
28‧‧‧閘極絕緣體材料
29‧‧‧電容器-電極結構
34‧‧‧電容器
41‧‧‧圓環
43‧‧‧圓環
46‧‧‧第一電極
48‧‧‧第二電極
50‧‧‧電容器絕緣體
52‧‧‧電容器-電極結構
55‧‧‧柱
57‧‧‧感測線
63‧‧‧存取線
s‧‧‧通道區域段
t‧‧‧通道區域段

Claims (16)

  1. 一種記憶體陣列，其包括絕緣材料及記憶體單元之垂直交替層，該等記憶體單元個別包括：一電晶體，其包括第一源極/汲極區域及第二源極/汲極區域及一閘極，該第一源極/汲極區域及該第二源極/汲極區域具有介於其等之間的一通道區域，該閘極操作性地接近該通道區域，該通道區域之至少一部分針對該部分中之水平電流來水平定向於該第一源極/汲極區域與該第二源極/汲極區域之間；一電容器，其包括第一電極及第二電極，該第一電極及該第二電極具有介於其等之間的一電容器絕緣體，該第一電極電耦合至該第一源極/汲極區域，該陣列中之該等電容器之多者之該等第二電容器電極彼此電耦合；一感測線電耦合至該等第二源極/汲極區域之多者；一存取線柱豎向延伸穿過該等垂直交替層，該等記憶體單元層之不同者中之該等電晶體之個別者之該閘極包括該豎向延伸存取線柱之一部分；及一電容器-電極結構，其豎向延伸穿過該等垂直交替層，該等電容器之個別者之該等第二電極之個別者電耦合至豎向延伸之該電容器-電極結構，該電容器-電極結構包括垂直伸長及水平伸長之一壁。
  2. 如請求項1之陣列，其中該通道區域在一直線水平橫截面中之該閘極之對置側上包括兩個通道區域段。
  3. 如請求項2之陣列，其中該通道區域在該直線水平橫截面中完全環繞該閘極。
  4. 如請求項1之陣列，其中該通道區域在一直線水平橫截面中僅位於該閘極之一側上。
  5. 如請求項1之陣列，其中電耦合至該感測線之該多個第二源極/汲極區域係位於相同記憶體單元層中。
  6. 如請求項5之陣列，其中該感測線係在該相同記憶體單元層中水平縱向伸長。
  7. 如請求項1之陣列，其包括豎向延伸穿過該等垂直交替層之另一存取線柱，該另一存取線柱包括該等不同記憶體單元層中之該等個別電晶體之另一閘極。
  8. 如請求項1之陣列，其中該存取線柱垂直或在垂直之10°內延伸。
  9. 如請求項1之陣列，其中整個該通道區域針對通過其之水平電流來水平定向。
  10. 如請求項1之陣列，其中該第一電極直接電耦合至該第一源極/汲極區 域。
  11. 如請求項1之陣列，其中該多個第二源極/汲極區域之個別者直接電耦合至該感測線。
  12. 一種記憶體陣列，其包括絕緣材料及記憶體單元之垂直交替層，該等記憶體單元個別包括：一電晶體，其包括第一源極/汲極區域及第二源極/汲極區域及一閘極，該第一源極/汲極區域及該第二源極/汲極區域具有介於其等之間的一通道區域，該閘極操作性地接近該通道區域，該通道區域之至少一部分針對該部分中之水平電流來水平定向於該第一源極/汲極區域與該第二源極/汲極區域之間；及一電容器，其包括第一電極及第二電極，該第一電極及該第二電極具有介於其等之間的一電容器絕緣體，該第一電極電耦合至該第一源極/汲極區域；一水平縱向伸長感測線位於該等記憶體單元層之個別者中，相同記憶體單元層中之該等電晶體之個別者之該等第二源極/汲極區域之個別者電耦合至記憶體單元之該個別層中之該水平縱向伸長感測線；一電容器-電極結構豎向延伸穿過該等垂直交替層，該等電容器之個別者之該等第二電極之個別者電耦合至該豎向延伸電容器-電極結構，該電容器-電極結構包括垂直伸長及水平伸長之一壁；及一存取線柱豎向延伸穿過該等垂直交替層，該等記憶體單元層之不同者中之該等電晶體之個別者之該閘極包括該豎向延伸存取線柱之一部 分。
  13. 一種記憶體陣列，其包括絕緣材料及記憶體單元之垂直交替層，該等記憶體單元個別包括：一電晶體，其包括第一源極/汲極區域及第二源極/汲極區域，該第一源極/汲極區域及該第二源極/汲極區域具有介於其等之間的一通道區域，該通道區域之至少一部分針對該部分中之水平電流來水平定向於該第一源極/汲極區域與該第二源極/汲極區域之間；及一電容器，其包括第一電極及第二電極，該第一電極及該第二電極具有介於其等之間的一電容器絕緣體，該第一電極電耦合至該第一源極/汲極區域，該陣列中之該等電容器之多者之該等第二電容器電極彼此電耦合；一對橫向間隔之存取線柱在該等記憶體單元層之不同者中之該等通道區域之個別者之對置側上豎向延伸穿過該等垂直交替層，該等不同記憶體單元層中之該等存取線柱之部分在該等不同記憶體單元層中之該等電晶體之個別者之該等個別通道區域之該等對置側上包括一對閘極；及一感測線電耦合至該等第二源極/汲極區域之多者。
  14. 一種形成一記憶體陣列之方法，該記憶體陣列包括個別包括一電晶體及一電容器之記憶體單元，該方法包括：形成絕緣材料及電晶體材料之垂直交替層，該等電晶體材料層個別包括一第一源極/汲極區域及一第二源極/汲極區域及一閘極，該第一源極/汲極區域及該第二源極/汲極區域具有水平介於其等之間的一通道區域， 該閘極操作性地接近該通道區域，一存取線柱豎向延伸穿過該等垂直交替層，該等電晶體材料層之不同者中之該等電晶體之個別者之該閘極包括該豎向延伸存取線柱之一部分，絕緣材料豎向延伸穿過該等垂直交替層之多者；形成豎向穿過該多個垂直交替層之該電晶體材料及該絕緣材料且豎向進入該絕緣材料中之一水平伸長溝渠；在該溝渠內，使該電晶體材料及該絕緣材料相對於該絕緣材料橫向凹入以在該等個別電晶體材料層中形成一水平伸長感測線溝渠；使一水平伸長感測線形成於該等個別電晶體材料層中之該等感測線溝渠之個別者中，該等水平伸長感測線之個別者將該電晶體材料層中之多個個別電晶體之該等第二源極/汲極區域之多者電耦合在一起；及形成個別包括第一電極及第二電極之電容器，該第一電極及該第二電極具有介於其等之間的一電容器絕緣體，該第一電極電耦合至該電晶體材料層中之該多個個別電晶體之個別者之該等第一源極/汲極區域之個別者，該陣列中之該等電容器之多者之該等第二電容器電極彼此電耦合。
  15. 一種形成一記憶體陣列之方法，該記憶體陣列包括個別包括一電晶體及一電容器之記憶體單元，該方法包括：形成絕緣材料及電晶體材料之垂直交替層，該等電晶體材料層個別包括一第一源極/汲極區域、一第二源極/汲極區域及水平介於該第一源極/汲極區域與該第二源極/汲極區域之間的一通道區域；形成豎向延伸穿過該等層之多者之絕緣材料；形成豎向延伸穿過該多個垂直交替層之該電晶體材料及該絕緣材料 之一閘極開口；在該閘極開口內，形成一閘極-絕緣體圓環及該閘極-絕緣體圓環徑向內之導電閘極材料；該導電閘極材料豎向延伸穿過該多個垂直交替層，包括該等電晶體材料層之不同者中之該等電晶體之個別者之一閘極，且包括一存取線，該存取線使沿該存取線之該等不同電晶體材料層中之該等個別電晶體之該等閘極互連；該等個別電晶體材料層中之該通道區域橫向接近該個別電晶體材料層中之該閘極絕緣體圓環及該閘極；形成豎向穿過該多個層之該電晶體材料及該絕緣材料且豎向進入該絕緣材料中之一水平伸長溝渠；在該溝渠內，使該電晶體材料及該絕緣材料相對於該絕緣材料橫向凹入以在該等個別電晶體材料層中形成一水平伸長感測線溝渠；使一水平伸長感測線形成於該等個別電晶體材料層中之該等感測線溝渠之個別者中，該等水平伸長感測線之個別者將該電晶體材料層中之多個個別電晶體之該等第二源極/汲極區域之多者電耦合在一起；及形成個別包括第一電極及第二電極之多個電容器，該第一電極及該第二電極具有介於其等之間的一電容器絕緣體，該第一電極電耦合至該電晶體材料層中之該多個個別電晶體之個別者之該等第一源極/汲極區域之個別者，該陣列中之該等電容器之多者之該等第二電容器電極彼此電耦合。
  16. 如請求項15之方法，其中形成該等電容器包括：形成一電容器開口，其豎向延伸穿過該多個垂直交替層之該電晶體材料及該絕緣材料； 在該電容器開口內，使該電晶體材料橫向凹入以在該等個別電晶體材料層中形成一第一電容器電極腔；在該等個別電晶體材料層中之該等第一電容器電極腔之個別者中形成該第一電極；在形成該第一電極之後，在該電容器開口中形成該電容器絕緣體；及該形成該等第二電容器電極包括在該電容器開口內形成一電容器-電極結構，其係在電容器絕緣體之徑向內且豎向延伸穿過該多個垂直交替層，豎向延伸之該電容器-電極結構包括該等個別電容器之該第二電極。
TW107122392A 2017-06-29 2018-06-28 包括絕緣材料及記憶體單元的垂直交替層的記憶體陣列及形成記憶體陣列的方法，記憶體陣列包含個別包含電晶體及電容器的記憶體單元 TWI696175B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US201762526843P 2017-06-29 2017-06-29
US62/526,843 2017-06-29

Publications (2)

Publication Number Publication Date
TW201905916A TW201905916A (zh) 2019-02-01
TWI696175B true TWI696175B (zh) 2020-06-11

Family

ID=64734922

Family Applications (3)

Application Number Title Priority Date Filing Date
TW107122392A TWI696175B (zh) 2017-06-29 2018-06-28 包括絕緣材料及記憶體單元的垂直交替層的記憶體陣列及形成記憶體陣列的方法，記憶體陣列包含個別包含電晶體及電容器的記憶體單元
TW109115880A TWI742657B (zh) 2017-06-29 2018-06-28 包括絕緣材料及記憶體單元的垂直交替層的記憶體陣列
TW110132753A TWI774549B (zh) 2017-06-29 2018-06-28 包括絕緣材料及記憶體單元的垂直交替層的記憶體陣列

Family Applications After (2)

Application Number Title Priority Date Filing Date
TW109115880A TWI742657B (zh) 2017-06-29 2018-06-28 包括絕緣材料及記憶體單元的垂直交替層的記憶體陣列
TW110132753A TWI774549B (zh) 2017-06-29 2018-06-28 包括絕緣材料及記憶體單元的垂直交替層的記憶體陣列

Country Status (6)

Country Link
US (4) US11011529B2 (zh)
EP (1) EP3646379A4 (zh)
KR (1) KR102401865B1 (zh)
CN (2) CN116963506A (zh)
TW (3) TWI696175B (zh)
WO (1) WO2019005651A1 (zh)

Families Citing this family (55)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111052377B (zh) 2017-09-06 2023-09-22 美光科技公司 包括绝缘材料和存储器单元的垂直交替层的存储器阵列以及形成存储器阵列的方法
US11849572B2 (en) * 2019-01-14 2023-12-19 Intel Corporation 3D 1T1C stacked DRAM structure and method to fabricate
US11515330B2 (en) 2019-05-10 2022-11-29 Yung-Tin Chen Three-dimensional ferroelectric random-access memory (FeRAM)
US10825834B1 (en) * 2019-05-10 2020-11-03 Yung-Tin Chen Three-dimensional ferroelectric random-access memory (FeRAM)
US12389604B2 (en) 2019-05-10 2025-08-12 Samsung Electronics Co., Ltd. Three-dimensional ferroelectric random-access memory (FeRAM)
KR102683677B1 (ko) * 2019-07-12 2024-07-11 에스케이하이닉스 주식회사 수직형 메모리 장치
US11239238B2 (en) 2019-10-29 2022-02-01 Intel Corporation Thin film transistor based memory cells on both sides of a layer of logic devices
KR102801636B1 (ko) 2019-10-29 2025-05-02 삼성전자주식회사 3차원 반도체 메모리 소자
US11257822B2 (en) * 2019-11-21 2022-02-22 Intel Corporation Three-dimensional nanoribbon-based dynamic random-access memory
KR102741107B1 (ko) 2019-11-22 2024-12-10 삼성전자주식회사 반도체 메모리 소자 및 그 제조 방법
KR102856776B1 (ko) 2019-12-12 2025-09-09 삼성전자주식회사 3차원 반도체 소자
KR102760058B1 (ko) * 2019-12-30 2025-01-24 에스케이하이닉스 주식회사 메모리 장치 및 그 제조 방법
CN115088073A (zh) * 2020-02-10 2022-09-20 应用材料公司 3d dram结构和制造方法
KR102753706B1 (ko) 2020-02-13 2025-01-10 삼성전자주식회사 반도체 메모리 장치 및 이의 제조 방법
KR102729847B1 (ko) * 2020-02-17 2024-11-12 삼성전자주식회사 반도체 메모리 장치 및 이의 제조 방법
US11355554B2 (en) * 2020-05-08 2022-06-07 Micron Technology, Inc. Sense lines in three-dimensional memory arrays, and methods of forming the same
US11532640B2 (en) 2020-05-29 2022-12-20 Taiwan Semiconductor Manufacturing Co., Ltd. Method for manufacturing a three-dimensional memory
DE102020123746B4 (de) * 2020-05-29 2023-02-16 Taiwan Semiconductor Manufacturing Co., Ltd. Dreidimensionale nichtflüchtige Speichervorrichtung und Verfahren zu deren Herstellung
US11502128B2 (en) 2020-06-18 2022-11-15 Taiwan Semiconductor Manufacturing Company, Ltd. Memory device and method of forming the same
US11404091B2 (en) 2020-06-19 2022-08-02 Taiwan Semiconductor Manufacturing Co., Ltd. Memory array word line routing
US11653500B2 (en) 2020-06-25 2023-05-16 Taiwan Semiconductor Manufacturing Co., Ltd. Memory array contact structures
US11985825B2 (en) 2020-06-25 2024-05-14 Taiwan Semiconductor Manufacturing Co., Ltd. 3D memory array contact structures
US11600520B2 (en) 2020-06-26 2023-03-07 Taiwan Semiconductor Manufacturing Co., Ltd. Air gaps in memory array structures
US11532343B2 (en) 2020-06-26 2022-12-20 Taiwan Semiconductor Manufacturing Co., Ltd. Memory array including dummy regions
US12048165B2 (en) * 2020-06-26 2024-07-23 Intel Corporation Ferroelectric capacitors and methods of fabrication
US11552103B2 (en) 2020-06-26 2023-01-10 Taiwan Semiconductor Manufacturing Company, Ltd. Three-dimensional stackable ferroelectric random access memory devices and methods of forming
US11640974B2 (en) 2020-06-30 2023-05-02 Taiwan Semiconductor Manufacturing Co., Ltd. Memory array isolation structures
US11647634B2 (en) 2020-07-16 2023-05-09 Taiwan Semiconductor Manufacturing Co., Ltd. Three-dimensional memory device and method
US11355516B2 (en) 2020-07-16 2022-06-07 Taiwan Semiconductor Manufacturing Co., Ltd. Three-dimensional memory device and method
US11495618B2 (en) 2020-07-30 2022-11-08 Taiwan Semiconductor Manufacturing Co., Ltd. Three-dimensional memory device and method
US11495604B2 (en) * 2020-07-30 2022-11-08 Micron Technology, Inc. Channel and body region formation for semiconductor devices
US11423966B2 (en) 2020-07-30 2022-08-23 Taiwan Semiconductor Manufacturing Co., Ltd. Memory array staircase structure
KR102702990B1 (ko) 2020-08-04 2024-09-04 삼성전자주식회사 반도체 메모리 소자
US20220045069A1 (en) * 2020-08-06 2022-02-10 Micron Technology, Inc. Source/drain integration in a three-node access device for vertical three dimensional (3d) memory
US20220045061A1 (en) * 2020-08-06 2022-02-10 Micron Technology, Inc. Three-node access device for vertical three dimensional (3d) memory
KR102784573B1 (ko) 2020-09-25 2025-03-19 삼성전자주식회사 반도체 메모리 장치
KR20220050615A (ko) * 2020-10-16 2022-04-25 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
KR102840953B1 (ko) * 2020-10-29 2025-07-31 에스케이하이닉스 주식회사 반도체 장치
US12041793B2 (en) * 2021-01-21 2024-07-16 Taiwan Semiconductor Manufacturing Co., Ltd. Hybrid memory device and method of forming the same
US11443780B2 (en) * 2021-02-10 2022-09-13 Micron Technology, Inc. Vertical access line multiplexor
US11469230B2 (en) * 2021-03-01 2022-10-11 Micron Technology, Inc. Vertically separated storage nodes and access devices for semiconductor devices
US11716856B2 (en) 2021-03-05 2023-08-01 Taiwan Semiconductor Manufacturing Co., Ltd. Three-dimensional memory device and method
JP7638768B2 (ja) * 2021-04-05 2025-03-04 キオクシア株式会社 半導体記憶装置
CN115274667A (zh) * 2021-04-29 2022-11-01 三星电子株式会社 半导体存储器件
US12127412B2 (en) * 2021-08-13 2024-10-22 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor memory devices with common source lines and methods of manufacturing the same
JP7706012B2 (ja) * 2021-09-03 2025-07-10 サンライズ メモリー コーポレイション 薄膜強誘電体トランジスタの３次元ｎｏｒメモリストリングアレイ
KR20230068091A (ko) * 2021-11-10 2023-05-17 한양대학교 산학협력단 3차원 메모리 어레이 및 그 제조 방법
US12471288B2 (en) 2021-12-07 2025-11-11 Intel Corporation Three-dimensional nanoribbon-based hysteretic memory
CN116963505A (zh) * 2022-04-11 2023-10-27 华为技术有限公司 存储器及其制作方法、电子设备
US12200925B2 (en) * 2022-04-19 2025-01-14 Macronix International Co., Ltd. Capacitors in memory devices
US12424542B2 (en) * 2022-05-31 2025-09-23 Changxin Memory Technologies, Inc. Semiconductor structure and method for manufacturing same
CN115020376A (zh) 2022-05-31 2022-09-06 长鑫存储技术有限公司 半导体结构及其制作方法
KR20240024440A (ko) 2022-08-17 2024-02-26 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
EP4380329A4 (en) * 2022-10-18 2025-07-30 Beijing Superstring Academy Of Memory Tech TRANSISTOR, 3D MEMORY AND ITS MANUFACTURING METHOD, ELECTRONIC DEVICE
CN120018487A (zh) * 2023-11-15 2025-05-16 北京超弦存储器研究院 半导体器件及其制造方法、电子设备

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130070506A1 (en) * 2011-09-15 2013-03-21 Elpida Memory Inc. Semiconductor device having stacked layers
US20130153851A1 (en) * 2011-12-15 2013-06-20 Nam Kyun PARK Stack type semiconductor memory device

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6744087B2 (en) * 2002-09-27 2004-06-01 International Business Machines Corporation Non-volatile memory using ferroelectric gate field-effect transistors
US7679118B2 (en) * 2005-06-13 2010-03-16 Micron Technology, Inc. Vertical transistor, memory cell, device, system and method of forming same
US7427547B2 (en) * 2005-07-13 2008-09-23 Magnachip Semiconductor, Ltd. Three-dimensional high voltage transistor and method for manufacturing the same
JP2008066562A (ja) * 2006-09-08 2008-03-21 Toshiba Corp 半導体装置およびその製造方法
KR20090037690A (ko) * 2007-10-12 2009-04-16 삼성전자주식회사 비휘발성 메모리 소자, 그 동작 방법 및 그 제조 방법
KR20100031401A (ko) * 2008-09-12 2010-03-22 삼성전자주식회사 반도체 장치와 반도체 장치 제조 방법
KR20140026894A (ko) * 2012-08-23 2014-03-06 에스케이하이닉스 주식회사 3차원 적층형 메모리 장치
KR102193685B1 (ko) * 2014-05-02 2020-12-21 삼성전자주식회사 수직 구조의 비휘발성 메모리 소자
US9236128B1 (en) * 2015-02-02 2016-01-12 Sandisk Technologies Inc. Voltage kick to non-selected word line during programming
US11956952B2 (en) 2015-08-23 2024-04-09 Monolithic 3D Inc. Semiconductor memory device and structure
KR20190060769A (ko) 2016-08-22 2019-06-03 브루커 나노, 아이엔씨. 피크 포스 탭핑을 이용한 샘플의 적외선 특성
US9837420B1 (en) * 2017-01-10 2017-12-05 Micron Technology, Inc. Arrays of memory cells individually comprising a capacitor and an elevationally-extending transistor, methods of forming a tier of an array of memory cells, and methods of forming an array of memory cells individually comprising a capacitor and an elevationally-extending transistor

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130070506A1 (en) * 2011-09-15 2013-03-21 Elpida Memory Inc. Semiconductor device having stacked layers
US20130153851A1 (en) * 2011-12-15 2013-06-20 Nam Kyun PARK Stack type semiconductor memory device

Also Published As

Publication number Publication date
US20210242226A1 (en) 2021-08-05
EP3646379A4 (en) 2020-07-01
EP3646379A1 (en) 2020-05-06
US20240298451A1 (en) 2024-09-05
CN110800107B (zh) 2023-09-22
TWI774549B (zh) 2022-08-11
KR102401865B1 (ko) 2022-05-25
US20250151284A1 (en) 2025-05-08
US20190006376A1 (en) 2019-01-03
US11011529B2 (en) 2021-05-18
TWI742657B (zh) 2021-10-11
TW202040572A (zh) 2020-11-01
KR20200014442A (ko) 2020-02-10
US12004354B2 (en) 2024-06-04
CN116963506A (zh) 2023-10-27
CN110800107A (zh) 2020-02-14
WO2019005651A1 (en) 2019-01-03
TW201905916A (zh) 2019-02-01
TW202147316A (zh) 2021-12-16

Similar Documents

Publication Publication Date Title
TWI696175B (zh) 包括絕緣材料及記憶體單元的垂直交替層的記憶體陣列及形成記憶體陣列的方法，記憶體陣列包含個別包含電晶體及電容器的記憶體單元
US11778838B2 (en) Memory arrays comprising vertically-alternating tiers of insulative material and memory cells and methods of forming a memory array
TWI748457B (zh) 電晶體及電晶體陣列
TWI659416B (zh) 個別地包含一電容器及一垂直延伸電晶體之記憶體單元陣列，形成記憶體單元陣列之一層之方法及形成個別地包含一電容器及一垂直延伸電晶體之記憶體單元陣列之方法
US20200203357A1 (en) Array Of Capacitors, Array Of Memory Cells, Methods Of Forming An Array Of Capacitors, And Methods Of Forming An Array Of Memory Cells
KR20190137945A (ko) 메모리 어레이
TWI710111B (zh) 積體電路架構
US10886285B2 (en) Memory circuitry and methods of forming memory circuitry
CN110299325A (zh) 包括存储器的集成电路构造及用于形成其的方法
US11925031B2 (en) Arrays of capacitors and arrays of memory cells
US10978554B2 (en) Elevationally-elongated conductive structure of integrated circuitry, method of forming an array of capacitors, method of forming DRAM circuitry, and method of forming an elevationally-elongated conductive structure of integrated circuitry
CN111164755B (zh) 形成晶体管的方法及形成存储器单元阵列的方法