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TWI695499B - 記憶體元件 - Google Patents

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TWI695499B
TWI695499B TW108122699A TW108122699A TWI695499B TW I695499 B TWI695499 B TW I695499B TW 108122699 A TW108122699 A TW 108122699A TW 108122699 A TW108122699 A TW 108122699A TW I695499 B TWI695499 B TW I695499B
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rram
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variable resistance
bit cell
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江政鴻
鄭忠
劉家瑋
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台灣積體電路製造股份有限公司
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Abstract

一種記憶元件包括：第一導體，與第一軸平行地延伸；第一選擇器材料，包含沿著第一導體的第一側壁延伸的第一部分；第二選擇器材料，包含沿著第一導體的第一側壁延伸的第一部分；第一可變電阻材料，包含沿著第一導體的第一側壁延伸的一部分；以及第二導體，與實質上垂直於第一軸的第二軸平行地延伸，其中第一選擇器材料的第一部分、第二選擇器材料的第一部分、以及第一可變電阻材料的部分沿著與實質上垂直於第一軸及第二軸的第三軸平行的第一方向佈置。

Description

記憶體元件
本揭露內容是有關於一種記憶體元件。
近年來，已經出現非習知的非揮發性記憶體(NVM)元件，諸如鐵電隨機存取記憶體(FRAM)元件、相變隨機存取記憶體(PRAM)元件、及電阻式隨機存取記憶體(RRAM)元件。特定而言，在高電阻狀態(HRS)與低電阻狀態(LRS)之間呈現切換行為的RRAM元件具有優於習知NVM元件的各個優點。例如，此種優點包括與當前的互補金屬氧化物半導體(CMOS)技術的相容製造步驟、低成本製造、緊密結構、撓性可縮放、快速切換、高整合密度等等。
通常，RRAM元件的RRAM位元單元包括下部電極(例如，陽極)及上部電極(例如，陰極)，其間插入可變電阻材料層以形成RRAM電阻器、以及串聯耦合到RRAM電阻器的電晶體(例如，金屬氧化物半導體場效電晶體(MOSFET)、雙極接面電晶體(BJT)等等)，這通常被稱為「一個電晶體一個電阻器(1T1R)」構造。為了進一步增加RRAM元件中的RRAM位元單元的整合密度，提出了將RRAM位元單元形成為交叉點陣列，其中RRAM位元單元各者設置在沿著第一水平方向(例如，字線(WL))延伸 的複數個導體的一個與沿著第二水平方向(例如，位元線(BL))延伸的複數個導體的一個的交叉處。
然而，部分歸因於容納電晶體所需的額外面積，使用1T1R構造不能有效地將RRAM位元單元整合到高密度交叉點陣列中。在此方面，提出各種其他元件來替代電晶體，例如，單極或雙極選擇器元件(例如，二極體)。藉由將選擇器元件耦合到對應的RRAM電阻器來形成RRAM位元單元通常被稱為「一個選擇器一個電阻器(1S1R)」構造。然而，部分因為BL及WL仍受限於水平延伸(亦即，在平面中)及/或選擇器元件的相應層僅可以沿著實質上與BL及WL分別延伸的方向垂直的方向形成，藉由整合各者使用1S1R構造形成的RRAM位元單元來形成交叉點陣列可遇到對進一步增加整合密度的限制。
因此，現有的RRAM元件及其製造方法不完全令人滿意。
一種記憶體元件，包含：第一導體，實質上沿著第一軸延伸；第一選擇器材料，包含沿著第一導體的第一側壁延伸的第一部分；第二選擇器材料，包含沿著第一導體的第一側壁延伸的第一部分；第一可變電阻材料，包含沿著第一導體的第一側壁延伸的一部分；以及第二導體，與實質上垂直於第一軸的第二軸平行地延伸，其中第一選擇器材料的第一部分、第二選擇器材料的第一部分、以及第一可變電 阻材料的部分沿著與實質上垂直於第一軸及第二軸的第三軸平行的第一方向堆疊。
一種記憶體元件，包含：在基板上形成的第一選擇器材料，呈現第一U形輪廓；在第一選擇器材料上形成的第二選擇器材料，呈現第二U形輪廓；第一導體，與第一水平軸平行地延伸，其中第一導體的側壁及下部邊界部分嵌入第二U形輪廓；第一可變電阻材料，包含沿著第一選擇器材料的第一側壁部分設置的一部分；第二可變電阻材料，包含沿著第一選擇器材料的第二側壁部分設置的一部分；第二導體，沿著第一可變電阻材料的部分設置，第二導體與垂直軸平行地延伸；以及第三導體，沿著第二可變電阻材料的部分設置，第三導體亦與垂直軸平行地延伸。
一種記憶體元件，包含：第一導體，與第一軸平行地延伸；第一選擇器材料，部分圍繞第一導體；第二選擇器材料，部分圍繞第一選擇器材料；第一可變電阻材料，包含沿著第一及第二選擇器材料的相應第一側壁部分延伸的一部分；第二可變電阻材料，包含沿著第一及第二選擇器材料的相應第二側壁部分延伸的一部分；第二導體，與實質上垂直於第一軸的第二軸平行地延伸；以及第三導體，亦與第二軸平行地延伸，其中第一選擇器材料的第一及第二側壁部分、第二選擇器材料的第一及第二部分、以及第一及第二可變電阻材料的等部分分別在第一導體上方鏡像對稱。
100:方法
102:操作
104:操作
106:操作
108:操作
110:操作
112:操作
114:操作
116:操作
118:操作
120:操作
122:操作
200:半導體元件
202:基板
202U:上部邊界
204-1:虛擬圖案
204-1S1:側壁
204-1S2:側壁
204-2:虛擬圖案
204-2S1:側壁
204-2S2:側壁
204-3:虛擬圖案
204-3S1:側壁
205:開口
206-1:硬遮罩層
206-2:硬遮罩層
206-3:硬遮罩層
208:第一覆蓋材料
210:可變電阻材料
212:第二覆蓋材料
214-1:電阻器膜區段
214-2:電阻器膜區段
214-3:電阻器膜區段
214-4:堆疊的電阻器膜
214-5:電阻器膜區段
214-6:電阻器膜區段
215:各向異性蝕刻製程
216:絕緣層
217:各向異性蝕刻製程
218:WL金屬材料
219:拋光製程
220-1:WL
220-2:WL
220-3:WL
220-4:WL
221:開口
224-1:第一選擇器材料
224-1B1:底部部分
224-1B2:底部部分
224-1B3:底部部分
224-1S1:側壁部分
224-1S2:側壁部分
224-1S3:側壁部分
224-2:第二選擇器材料
224-2B1:底部部分
224-2B2:底部部分
224-2B3:底部部分
224-2S1:側壁部分
224-2S2:側壁部分
224-2S3:側壁部分
224U:上部邊界
226:BL金屬材料
228-1:BL
228-2:BL
228-3:BL
229:拋光製程
241-1:RRAM位元單元
241-2:RRAM位元單元
241-3:RRAM位元單元
241-4:RRAM位元單元
241-5:RRAM位元單元
241-6:RRAM位元單元
250-1:WL
250-2:WL
250-3:WL
250-4:WL
251-1:RRAM位元單元
251-2:RRAM位元單元
251-5:RRAM位元單元
251-6:RRAM位元單元
258-1:BL
258-3:BL
280-1:WL
280-2:WL
280-3:WL
280-4:WL
281-1:RRAM位元單元
281-2:RRAM位元單元
281-3:RRAM位元單元
281-4:RRAM位元單元
281-5:RRAM位元單元
281-6:RRAM位元單元
291:絕緣層
300:RRAM元件
300-1:RRAM位元單元
300-2:RRAM位元單元
300-3:RRAM位元單元
300-4:RRAM位元單元
300-5:RRAM位元單元
300-6:RRAM位元單元
302-1:BL
302-2:BL
302-3:BL
310:條帶
320:條帶
340-1:RRAM位元單元
340-2:RRAM位元單元
340-3:RRAM位元單元
340-4:RRAM位元單元
340-5:RRAM位元單元
340-6:RRAM位元單元
342-1:BL
342-2:BL
342-3:BL
400:方法
402:操作
404:操作
406:操作
408:操作
410:操作
412:操作
414:操作
416:操作
418:操作
420:操作
422:操作
500:半導體元件
502:基板
502U:上部邊界
504:介電層
506-1:第一凹陷區域
506-2:第一凹陷區域
506-3:第一凹陷區域
506-4:第一凹陷區域
508:第一覆蓋材料
510:可變電阻材料
512:第二覆蓋材料
514-1:堆疊的電阻器膜
514-2:堆疊的電阻器膜
514-3:堆疊的電阻器膜
514-4:堆疊的電阻器膜
515:各向異性蝕刻製程
517:各向異性蝕刻製程
518:WL金屬材料
520-1:WL
520-2:WL
520-3:WL
520-4:WL
521:拋光製程
524:第二凹陷區域
524-1:垂直部分
524-2:水平部分
524-3:水平部分
528-1:第一選擇器材料
528-1B:底部部分
528-1S:側壁部分
528-2:第二選擇器材料
528-2B:底部部分
528-2S:側壁部分
528U:上部邊界
530:BL金屬材料
541-1:RRAM位元單元
541-2:RRAM位元單元
541-3:RRAM位元單元
541-4:RRAM位元單元
700:方法
702:操作
704:操作
706:操作
800:三維RRAM陣列
802-1:BL
802-2:BL
802-3:BL
802-4:BL
802-5:BL
802-6:BL
804-1:WL
804-2:WL
804-3:WL
806-1:RRAM位元單元
806-2:RRAM位元單元
806-3:RRAM位元單元
806-4:RRAM位元單元
806-5:RRAM位元單元
806-6:RRAM位元單元
806-7:RRAM位元單元
806-8:RRAM位元單元
806-9:RRAM位元單元
806-10:RRAM位元單元
806-11:RRAM位元單元
806-12:RRAM位元單元
當結合隨附圖式閱讀時，自以下詳細描述將很好地理解本揭示的態樣。注意到，各個特徵並非必須按比例繪製。事實上，出於論述清晰之目的，可任意增加或減小各個特徵之尺寸及幾何形狀。
第1A圖及第1B圖繪示根據一些實施例的用於形成半導體元件的示例性方法的流程圖。
第2A圖、第2B圖、第2C圖、第2D圖、第2E圖、第2F圖、第2G圖、第2H圖、第2I圖、第2J圖、第2K圖、第2L圖及第2M圖繪示根據一些實施例的由第1A圖至第1B圖的方法製成的示例性半導體元件在各個製造階段期間的相應橫截面圖。
第3圖繪示根據一些實施例的包括複數個層的示例性半導體元件的透視圖。
第4A圖及第4B圖繪示根據一些實施例的用於形成半導體元件的另一種示例性方法的流程圖。
第5A圖、第5B圖、第5C圖、第5D圖、第5E圖、第5F圖、第5G圖、第5H圖、第5I圖、及第5J圖繪示根據一些實施例的由第4A圖至第4B圖的方法製成的示例性半導體元件在各個製造階段的相應上視圖。
第6A、第6B圖、第6C圖、第6D圖、第6E圖、第6F圖、第6G圖、第6H圖、第6I圖、第6J圖、第6K圖及第6L圖分別繪示根據一些實施例的沿著線A-A截取的第5A圖、第5B圖、第5C圖、第5D圖、第5E圖、第5F圖、第5G圖、第5H圖、第5I圖、及第5J圖的對應橫截面圖。
第7圖繪示根據一些實施例的操作藉由第1A圖至第1B圖或第4A圖至第4B圖的方法製成的半導體元件的示例性方法的流程圖。
第8圖繪示根據一些實施例的藉由第1A圖至第1B圖或第4A圖至第4B圖的方法製成的半導體元件的示意圖。
以下揭示內容描述了各個示例性實施例，以便實施標的之不同特徵。下文描述部件及佈置的具體實例以簡化本揭示。當然，此等僅為實例且並不意欲為限制性。例如，以下描述中在第二特徵上方或第二特徵上形成第一特徵可包括以直接接觸形成第一特徵及第二特徵的實施例，且亦可包括在第一特徵與第二特徵之間形成額外特徵以使得第一特徵及第二特徵可不處於直接接觸的實施例。另外，本揭示可在各個實例中重複元件符號及/或字母。此重複係出於簡便性及清晰的目的且本身並不指示所論述之各個實施例及/或構造之間的關係。
另外，為了便於描述，本文可使用空間相對性術語(諸如「在……之下」、「在……下方」、「下部」、「在……之上」、「上部」及類似術語)來描述諸圖中所示出之一個元件或特徵與另一元件(或多個元件)或特徵(或多個特徵)之關係。除了附圖所描繪之定向外，空間相對性術語意欲包含使用或操作中元件之不同定向。設備可經其他方式定向(旋轉90度或處於其他定向)且由此可類似解讀本文所使用之空間相對性描述詞。
本揭示提供了新型電阻式隨機存取記憶體(RRAM)元件及其形成方法的各個實施例。在一些實施例中，所揭示的RRAM元件包括藉由水平延伸的複數個位元線(BL)及垂直延伸的複數個字線(WL)整合的RRAM位元單元的陣列。更具體而言，將陣列的RRAM位元單元(其中每一者包括RRAM電阻器及串聯耦合的選擇器元件)形成為沿著第一水平方向延伸的複數個條帶。沿著第二水平方向延伸的BL穿過相應條帶以在其相應的第一端處插入於兩個相鄰的RRAM位元單元之間；以及沿著垂直方向延伸(例如，超出由第一及第二水平方向界定的平面)的WL亦穿過相應條帶以形成在其相應第二端處夾住兩個相鄰的RRAM位元單元(其中一個BL插入其間)的複數對。因此，部分因為RRAM位元單元可以在平面中水平地形成，並且BL及WL可以在不同平面中延伸，當與現有RRAM元件相比時，所揭示的RRAM元件的RRAM位元單元可以更緊密地整合(亦即，高度增加的整合密度)。
第1A圖及第1B圖繪示根據本揭示的一或多個實施例的用於形成半導體元件的方法100的流程圖。注意到，方法100僅係實例，並且不意欲限制本揭示。在一些實施例中，半導體元件係RRAM元件的至少部分。如本揭示所採用，RRAM元件指包括可變電阻材料層的任何元件。注意到，第1A圖及第1B圖的方法100不產生完整的RRAM元件。完整的RRAM元件可使用互補金屬氧化物半導體(CMOS)技術處理來製造。由此，將理解，額外操作可在第 1A圖及第1B圖的方法100之前、期間、及之後提供，並且一些其他操作僅可在本文中簡單描述。在一些其他實施例中，方法可用於形成各種非揮發性記憶體(NVM)元件中的任一種，諸如鐵電隨機存取記憶體(FRAM)元件、相變隨機存取記憶體(PRAM)元件、磁阻隨機存取記憶體(MRAM)元件等等，同時保持在本揭示的範疇內。
首先參見第1A圖，在一些實施例中，方法100開始於操作102，其中提供基板。方法100繼續到操作104，其中複數個虛擬圖案在基板上方形成。在一些實施例中，複數個虛擬圖案彼此橫向間隔開，並且各者形成為穿過由與虛擬圖案相同的材料形成的介電層延伸的凹陷區域。方法100繼續到操作106，其中第一覆蓋材料、可變電阻材料、及第二覆蓋材料分別在複數個虛擬圖案上方形成。方法100繼續到操作108，其中第一覆蓋材料、可變電阻材料、及第二覆蓋材料經蝕刻以形成複數個堆疊的電阻器膜，各個電阻器膜沿著複數個虛擬圖案的每個的側壁延伸。每個堆疊的電阻器膜藉由第一覆蓋材料、可變電阻材料、及第二覆蓋材料的相應剩餘部分(在蝕刻之後)來形成。在一些實施例中，在形成堆疊的電阻器膜之後，將在下文論述的複數個字線(WL)開口在橫向間隔開的複數個虛擬圖案之間形成。方法100繼續到操作110，其中字線(WL)金屬材料在複數個虛擬圖案上方形成。在一些實施例中，WL金屬材料可填充複數個WL開口。方法100繼續到操作112，其中執行第一拋光製 程。在一些實施例中，第一拋光製程至少在WL金屬材料上執行以暴露複數個虛擬圖案並且形成複數個WL。
隨後參見第1B圖，方法100繼續到操作114，其中移除複數個虛擬圖案以形成複數個開口。在一些實施例中，由於虛擬圖案彼此橫向間隔開，在移除之後，開口各者呈現U形輪廓。方法100繼續到操作116，其中至少第一及第二選擇器材料至少部分填充複數個開口。在一些實施例中，在彼此頂部形成的至少第一及第二選擇器材料共同配置為提供「選擇」或「轉向」功能，這將在下文更詳細論述。方法100繼續到操作118，其中位元線(BL)金屬材料在第一及第二選擇器材料上方形成。在一些實施例中，由於第一及第二選擇器材料各者形成為實質上薄且保形的，開口的相應U形輪廓仍可沿著頂部選擇器材料(例如，第二選擇器材料)的上部邊界的一部分呈現。形成BL金屬材料以至少填充在第二選擇器材料中呈現的此種U形輪廓。方法100繼續到操作120，其中執行第二拋光製程以形成複數個BL。在一些實施例中，第二拋光製程至少在BL金屬材料以及第一及第二選擇器材料上執行，直至重新暴露WL的相應上部邊界，同時保持用BL金屬材料填充的第二選擇器材料的U形輪廓。在一些實施例中，在形成BL之後，複數個RRAM位元單元可以形成為沿著第一橫向方向延伸的條帶，其中複數個BL沿著第二橫向方向穿過條帶且其中複數個WL沿著垂直方向穿過條帶。另外，條帶可被稱為在第一層上形成。此條帶將在下文繪示並論述。方法100繼續到操作122，其中重 複操作104至120。在一些實施例中，在第一層上形成條帶之後，執行操作104至120的一個迭代可在第一層之上的一層上形成至少一個條帶。
在一些實施例中，方法100的操作可分別與如第2A圖、第2B圖、第2C圖、第2D圖、第2E圖、第2F圖、第2G圖、第2H圖、第2I圖、第2J圖、及第2K圖所示的半導體元件200在各個製造階段處的橫截面圖相關聯。在一些實施例中，半導體元件200可為RRAM元件。RRAM元件200可包括在微處理器、記憶體單元、及/或其他積體電路(IC)中。此外，第2A圖直至第2K圖出於更好地理解本揭示的概念的目的而簡化。例如，儘管附圖繪示RRAM元件200，將理解其中形成RRAM元件200的IC可包括數種其他元件，包含電阻器、電容器、電感器、熔絲等等，出於說明清晰的目的，此等元件未在第2A圖直至第2K圖中繪示。
對應於第1A圖的操作102，第2A圖係根據一些實施例的在各個製造階段的一個階段處提供的包括基板202的RRAM元件200的橫截面圖。在一些實施例中，基板202包括半導體材料基板，例如，矽。或者，基板202可包括其他元素半導體材料，諸如，例如，鍺。基板202亦可包括化合物半導體，諸如碳化矽、砷化鎵、砷化銦、及磷化銦。基板202可包括合金半導體，諸如鍺矽、碳化鍺矽、磷化鎵砷、及磷化鎵銦。在一個實施例中，基板202包括磊晶層。例如，基板可具有覆蓋主體半導體的磊晶層。此外，基板202可包括絕緣層上覆矽(SOI)結構。例如，基板可包括藉 由諸如佈植氧分離(SIMOX)的製程或其他適當技術(諸如晶圓結合及研磨)形成的埋入氧化物(BOX)層。
在一些其他實施例中，基板具有在各個元件特徵(例如，電晶體的源極、汲極、或閘電極)上方形成的介電材料層202。此介電材料層202可包括下列中的至少一種：氧化矽、低介電常數(低k)材料、其他適當介電材料、或其組合。低介電常數材料可包括氟化矽石玻璃(FSG)、磷矽酸鹽玻璃(PSG)、硼磷矽酸鹽玻璃(BPSG)、碳摻雜的氧化矽(SiOxCy)、黑金剛石®(Santa Clara，Calif.的Applied Materials)、乾凝膠、氣凝膠、非晶氟化碳、聚對二甲苯、BCB(雙-苯并環丁烯)、SiLK(Midland，Mich.的Dow Chemical)、聚醯亞胺、及/或其他將來開發的低介電常數介電材料。在此實施例中，其中基板202包括介電材料，層202可包含一或多個導電特徵。通常，層202可被稱為「初始金屬間介電(IMD)層」或「初始層」。
對應於第1A圖的操作104，第2B圖係根據一些實施例的在各個製造階段的一個階段處形成的包括複數個虛擬圖案204-1、204-2、及204-3的RRAM元件200的橫截面圖。如圖所示，虛擬圖案204-1至204-3彼此橫向間隔開一距離，由此導致在其間形成複數個開口205。根據一些實施例，此開口205可用於形成RRAM電阻器及所揭示的RRAM元件200的WL，這將在下文詳細論述。
儘管在第2B圖(及以後的圖)繪示的實施例中，僅繪示三個虛擬圖案，將理解，任何期望數量的虛擬圖 案可以在基板202上方形成，同時保持在本揭示的範疇內。在一些實施例中，虛擬圖案204-1、204-2、及204-3分別由硬遮罩層206-1、206-2、及206-3覆蓋。在一些實施例中，虛擬圖案204-1至204-3可各者係包含例如使用熱氧化製程形成的氧化矽的薄膜。在一些實施例中，虛擬圖案204-1至204-3用於提供自對準功能，同時形成上文提及的RRAM電阻器，這將在下文論述。在一些實施例中，硬遮罩層206-1至206-3由氮化矽形成，例如，使用低壓化學氣相沉積(LPCVD)或電漿增強化學氣相沉積(PECVD)。硬遮罩層206-1至206-3各者在後續的光微影製程期間用作硬遮罩。
對應於第1A圖的操作106，第2C圖係根據一些實施例的在各個製造階段的一個階段處形成的包括第一覆蓋材料208、可變電阻材料210、及第二覆蓋材料212的RRAM元件200的橫截面圖。如圖所示，第一覆蓋材料208覆蓋複數個虛擬圖案204-1至204-3(以及對應開口205)，可變電阻材料210進一步覆蓋第一覆蓋材料208，並且第二覆蓋材料212進一步覆蓋可變電阻材料210。由於將第一覆蓋材料208、可變電阻材料210、及第二覆蓋材料212中的每一者形成為實質上薄且保形的層(例如，厚度約20~100埃)，在開口205上方形成第一覆蓋材料208、可變電阻材料210、及第二覆蓋材料212之後，每個開口205的相應U形輪廓仍可由第二覆蓋材料212呈現。
在一些實施例中，在WL周圍形成「內部電極」的第一覆蓋材料208可包括選自由下列組成的群組的導電材料：金(Au)、鉑(Pt)、釕(Ru)、銥(Ir)、鈦(Ti)、鋁(Al)、銅(Cu)、鉭(Ta)、鎢(W)、銥鉭合金(Ir-Ta)、銦錫氧化物(ITO)、或此等的任何合金、氧化物、氮化物、氟化物、碳化物、硼化物或矽化物，諸如TaN、TiN、TiAlN、TiW、或其組合。儘管在第2C圖(及以後的圖)繪示的實施例中將第一覆蓋材料208繪示為單層，注意到第一覆蓋材料208可包括形成為堆疊的複數層，其中複數層的每一者由上文描述的材料(例如，TaN、TiN等等)的一種形成。在一些實施例中，第一覆蓋材料208藉由使用化學氣相沉積(CVD)、電漿增強(PE)CVD、高密度電漿(HDP)CVD、電感耦合電漿(ICP)CVD、物理氣相沉積(PVD)、旋轉塗佈、及/或其他適當技術形成以在基板202及虛擬圖案204-1至204-3上方沉積上文描述的材料的至少一種。
在一些實施例中，可變電阻材料210具有電阻轉換特性(例如，可變電阻)。換言之，可變電阻材料210包括表徵為根據施加的電氣脈衝的極性及/或振幅顯示可逆電阻變化的材料。可變電阻材料210包括介電層。基於電氣訊號的極性及/或量值，可變電阻材料210可改變為導體或絕緣體。
在一個實施例中，可變電阻材料210可包括過渡金屬氧化物。過渡金屬氧化物可表示為MxOy，其中M係過渡金屬，O係氧，x係過渡金屬組成，並且y係氧組成。在 一實施例中，可變電阻材料210包括ZrO2。適用於可變電阻材料210的其他材料的實例包括：NiO、TiO2、HfO、ZrO、ZnO、WO3、CoO、Nb2O5、Fe2O3、CuO、CrO2、SrZrO3(Nb摻雜的)、及/或在本領域中已知的其他材料。在另一實施例中，可變電阻材料210可包括基於龐磁阻(Colossal Magnetoresistance；CMR)的材料，諸如，例如，Pr0.7Ca0.3、MnO3等等。
在又一實施例中，可變電阻材料210可包括聚合物材料，諸如，例如，聚偏氟乙烯及聚[(偏氟乙烯-共-三氟乙烯](P(VDF/TrFE))。在又一實施例中，可變電阻材料210可包括導電橋接隨機存取記憶體(CBRAM)材料，諸如，例如，GeSe中的Ag。根據一些實施例，可變電阻材料210可包括具有電阻轉換材料的特性的多個層。可變電阻材料210的設定電壓及/或重置電壓可藉由可變電阻材料210的組成(包括「x」及「y」的值)、厚度、及/或在本領域中已知的其他因素來決定。
在一些實施例中，可變電阻材料210可藉由在第一覆蓋材料208上方的原子層沉積(ALD)技術形成，其中前驅物含有金屬及氧。在一些實施例中，可使用其他化學氣相沉積(CVD)技術。在一些實施例中，可變電阻材料210可藉由物理氣相沉積(PVD)技術形成，諸如具有金屬靶及到PVD腔室的氧及可選地氮的氣體供應的濺射製程。在一些實施例中，可變電阻材料210可藉由電子束沉積技術來形成。
在一些實施例中，第二覆蓋材料212可包括實質上類似的第一覆蓋材料208的材料。因此，第二覆蓋材料212可包括選自由下列組成的群組的材料：金(Au)、鉑(Pt)、釕(Ru)、銥(Ir)、鈦(Ti)、鋁(Al)、銅(Cu)、鉭(Ta)、鎢(W)、銥鉭合金(Ir-Ta)、銦錫氧化物(ITO)、或此等的任何合金、氧化物、氮化物、氟化物、碳化物、硼化物或矽化物，諸如TaN、TiN、TiAlN、TiW、或其組合。儘管在第2C圖(及以後的圖)繪示的實施例中將第二覆蓋材料212繪示為單層，注意到第二覆蓋材料212可包括形成為堆疊的複數層，其中複數層的每一者由上文描述的材料(例如，TaN、TiN等等)的一種形成。在一些實施例中，第二覆蓋材料212藉由使用化學氣相沉積(CVD)、電漿增強(PE)CVD、高密度電漿(HDP)CVD、電感耦合電漿(ICP)CVD、物理氣相沉積(PVD)、旋轉塗佈、及/或其他適當技術形成以在可變電阻材料210上方沉積上文描述的材料的至少一種。
對應於第1A圖的操作108，第2D圖係根據一些實施例的在各個製造階段的一個階段處形成的包括複數個堆疊的電阻器膜區段214-1、214-2、214-3、214-5、及214-6的RRAM元件200的橫截面圖。在一些實施例中，堆疊的電阻器膜214-1至214-6藉由在第一覆蓋材料208、可變電阻材料210、及第二覆蓋材料212上執行至少一個各向異性蝕刻製程215(例如，反應性離子蝕刻(RIE)製程)來形成。由此，移除在硬遮罩層206-1至206-3的上部邊界之 上設置的第一覆蓋材料208、可變電阻材料210、及第二覆蓋材料212的相應部分，以及在層202的上部邊界202U之上設置的第一覆蓋材料208、可變電阻材料210、及第二覆蓋材料212的局部部分。出於清晰目的，如第2D圖所示，第一覆蓋材料208、可變電阻材料210、及第二覆蓋材料212的此等移除部分用虛線描繪。因此，根據一些實施例，沿著相應虛擬圖案(204-1、204-2、或204-3)的側壁延伸的堆疊的電阻器膜214-1至214-6的每一者藉由第一覆蓋材料208、可變電阻材料210、及第二覆蓋材料212的相應剩餘部分形成。
更具體而言，堆疊的電阻器膜214-1沿著虛擬圖案204-1的側壁204-1S1延伸；堆疊的電阻器膜214-2沿著虛擬圖案204-1的側壁204-1S2延伸；堆疊的電阻器膜214-3沿著虛擬圖案204-2的側壁204-2S1延伸；堆疊的電阻器膜214-4沿著虛擬圖案204-2的側壁204-2S2延伸；堆疊的電阻器膜214-5沿著虛擬圖案204-3的側壁204-3S1延伸；以及堆疊的電阻器膜214-6沿著虛擬圖案204-3的側壁204-2S2延伸。另外，根據一些實施例，在形成堆疊的電阻器膜214-1至214-6之後，開口205的部分(亦即，上部邊界202U的部分)可重新暴露。開口205的此等重新暴露的部分可用於形成複數個WL，這將在下文論述。
如上文提及，在一些實施例中，堆疊的電阻器膜214-1至214-6的每一者藉由剩餘的第一覆蓋材料208、可變電阻材料210、及第二覆蓋材料212形成。使用堆疊的 電阻器膜214-1作為代表實例，更具體而言，剩餘的第一覆蓋材料208可呈現「L形」輪廓，此輪廓具有沿著側壁204-1S1延伸的第一腿部、以及沿著基板的上部邊界202U延伸且遠離虛擬圖案204-1的第二腿部；剩餘的可變電阻材料210亦可呈現實質上與剩餘的第一覆蓋材料208類似的L形輪廓；以及剩餘的第二覆蓋材料212可視情況呈現此L形輪廓。例如，在第2D圖(及以後的圖)示出的實施例中，在堆疊的電阻器膜214-1中剩餘的第二覆蓋材料212不具有L形輪廓，但將理解，在一些其他實施例中，剩餘的第二覆蓋材料212可以呈現類似的L形輪廓，同時保持在本揭示的範疇內。其他堆疊的電阻器膜214-2至214-6的剩餘第一覆蓋材料208、可變電阻材料210、及第二覆蓋材料212的每一者呈現實質上類似的輪廓，因此不重複論述。
第2E圖係根據一些實施例的在各個製造階段的一個階段處形成的包括絕緣層216的RRAM元件200的橫截面圖。如圖所示，絕緣層216在基板202、虛擬圖案204-1至204-3、及堆疊的電阻器膜214-2至214-6上方形成。在一些實施例中，在此階段處的絕緣層216可為包括氧化物材料的膜。絕緣層216可藉由使用CVD、PVD、電子槍、及/或其他適當技術形成以沉積氧化物材料。
第2F圖係根據一些實施例的在各個製造階段的一個階段處形成的包括複數個絕緣區段216的RRAM元件200的橫截面圖。在一些實施例中，複數個絕緣區段216藉由在絕緣層216上執行至少一個各向異性蝕刻製程217 (例如，反應性離子蝕刻(RIE)製程)來形成以暴露出：開口或溝槽205的底部部分、堆疊的電阻器膜214-1至214-6的上表面、以及包括第二覆蓋材料的內部電極212的頂部部分。因此，沿著相應堆疊的電阻器膜(214-1至214-6)的側壁延伸的絕緣區段216的每一者藉由絕緣層216的相應剩餘部分形成，並且可以將內部電極212與外部電極208絕緣。
對應於第1A圖的操作110，第2G圖係根據一些實施例的在各個製造階段的一個階段處形成的包括WL金屬材料218的RRAM元件200的橫截面圖。如圖所示，WL金屬材料218在基板202、絕緣區段216、虛擬圖案204-1至204-3、及堆疊的電阻器膜214-2至214-6上方形成，其中厚度相對大於虛擬圖案204-1至204-3的高度，使得可以充分填充開口205的重新暴露的部分。在一些實施例中，WL金屬材料218包括導電材料，諸如，例如，銅(Cu)、鋁(Al)、鎢(W)等。WL金屬材料218可藉由使用CVD、PVD、電子槍及/或其他適當技術形成以在虛擬圖案204-1至204-3上方沉積上文描述的導電材料。
對應於第1A圖的操作112，第2H圖係根據一些實施例的RRAM元件200的橫截面圖，其中在各個製造階段的一個階段處拋光製程219至少在WL金屬材料218(以虛線繪示)上執行。在一些實施例中，拋光製程219包括在WL金屬材料218上執行的化學機械拋光(CMP)製程，直至亦拋光掉硬遮罩層206-1至206-3。因此，在一些實施例中， 亦可拋光掉在虛擬圖案204-1至204-3的上部邊界之上延伸的堆疊的電阻器膜214-1至214-6的相應上部。
在一些實施例中，WL金屬材料218的剩餘部分可形成複數個WL 220-1、220-2、220-3、及220-4，其中每一者在兩個相鄰堆疊的電阻器膜之間設置並且沿著兩個相鄰堆疊的電阻器膜的相應側壁延伸。例如，WL 220-1在未繪示的堆疊的電阻器膜與堆疊的電阻器膜214-1之間設置，並且沿著未繪示的堆疊的電阻器膜及堆疊的電阻器膜214-1的相應側壁延伸；WL 220-2在堆疊的電阻器膜214-2與214-3之間設置，並且沿著堆疊的電阻器膜214-2及214-3的相應側壁延伸；WL 220-3在堆疊的電阻器膜214-4與214-5之間設置，並且沿著堆疊的電阻器膜214-4及214-5的相應側壁延伸；以及WL 220-4在堆疊的電阻器膜214-6與未繪示的堆疊的RRAM電阻器膜之間設置，並且沿著堆疊的電阻器膜214-6及未繪示的堆疊的RRAM電阻器膜的相應側壁延伸。
對應於第1B圖的操作114，第2I圖係根據一些實施例的RRAM元件200的橫截面圖，其中在各個製造階段的一個製造階段處移除虛擬圖案204-1至204-3。由於拋光製程219移除硬遮罩層206-1至206-3以暴露虛擬圖案204-1至204-3的相應上部邊界(第2H圖)，在一些實施例中，虛擬圖案204-1及204-3可以藉由執行至少一個各向同性蝕刻製程(例如，使用基於酸的蝕刻劑的濕式蝕刻製程)來移除。在移除虛擬圖案204-1至204-3之後，如第2I圖所 示的實施例中繪示，產生各者位於兩個相鄰堆疊的電阻器膜之間的複數個開口221。換言之，在移除虛擬圖案204-1至204-3之後，暴露出與由WL 220-1至220-3抵靠的側壁相對的堆疊的電阻器膜214-1至214-6的相應側壁。
對應於第1B圖的操作116，第2J圖係根據一些實施例的在各個製造階段的一個階段處形成的包括第一選擇器材料224-1及第二選擇器材料224-2的RRAM元件200的橫截面圖。如圖所示，將第一選擇器材料224-1及第二選擇器材料224-2設置為部分地填充開口221(藉由移除虛擬圖案204-1至204-3而形成)。由於將第一選擇器材料224-1及第二選擇器材料224-2各者形成為實質上薄且保形的層(厚度約20~100埃)，(開口221的)具有U形輪廓的凹陷仍可保持沿著位於兩個相鄰堆疊的電阻器膜之間(例如，相鄰堆疊的電阻器膜214-1及214-2、相鄰堆疊的電阻器膜214-3及214-4、以及相鄰堆疊的電阻器膜214-5及214-6)的第二選擇器材料224-2的上部邊界224U的部分。
在一些實施例中，選擇器材料224-1及224-2的每一者包括下列中的至少一種：本質半導體材料(例如，i-Si(矽))、輕度或重度p型摻雜的半導體材料(例如，p--Si或p+-Si)、輕度或重度n型摻雜的半導體材料(例如，n--Si或n+-Si))、絕緣體材料(例如，HfO2、Al2O3、TiO2、Ti2O5等等)、金屬材料(例如，Ni、Ti、TiN等等)。在一實例中，第一選擇器材料224-1可形成為n型摻雜的Si層；以及第二選擇器材料224-2可形成為p型Si層，從而導 致p-n二極體(例如，單極選擇器元件)串聯耦合到堆疊的電阻器膜214-1至214-6的每一者，這將在下文更詳細論述。
在一些其他實施例中，可在第一選擇器材料224-1及第二選擇器材料224-2上方形成一或多種額外選擇器材料，其中每一種包括本質半導體材料、輕度或重度p型摻雜的半導體材料、輕度或重度n型摻雜的半導體材料、絕緣體材料、或金屬材料。在一實例中，第三選擇器材料(未繪示)可在第一選擇器材料224-1及第二選擇器224-2上方形成，其中第一選擇器材料224-1包括金屬材料(例如，Ni)，第二選擇器材料224-2包括絕緣體材料(例如，TiO2)，並且未繪示的第三選擇器材料包括與第一選擇器材料224-1類似的金屬材料。因此，此等三種選擇器材料可形成金屬絕緣體金屬(MIM)隧道二極體(例如，雙極選擇器元件)。在另一實例中，第一選擇器材料224-1包括重度摻雜的n型或p型Si，第二選擇器材料224-2包括輕度摻雜的p型或n型Si，並且未繪示的第三選擇器材料包括重度摻雜的n型或p型Si(與第一選擇器材料224-1類似)。因此，此等三種選擇器材料可形成衝穿二極體(例如，雙極選擇器元件)。
更具體而言，在一些實施例中，在兩個相鄰堆疊的電阻器膜(例如，214-1及214-2)之間，第一選擇器材料224-1及第二選擇器材料224-2的每一者遵循開口221的U形輪廓。由此，在兩個相鄰堆疊的電阻器膜之間，第一選擇器材料224-1及第二選擇器材料224-2各者包括沿著基 板202的上部邊界202U延伸的底部部分、以及從底部部分的相應端部延伸且沿著兩個相鄰堆疊的電阻器膜的側壁的兩個側壁部分。
例如，在堆疊的電阻器膜214-1與214-2之間的第一選擇器材料224-1包括沿著上部邊界202U延伸的底部部分224-1B1、以及分別沿著堆疊的電阻器膜214-1及214-2的側壁延伸的兩個側壁部分224-1S1，並且在堆疊的電阻器膜214-1與204-2之間的第二選擇器材料224-2亦包括沿著上部邊界202U延伸的底部部分224-2B1、以及分別沿著堆疊的電阻器膜214-1及214-2的側壁延伸的兩個側壁部分224-2S1。在堆疊的電阻器膜214-3與214-4之間的第一選擇器材料224-1包括沿著上部邊界202U延伸的底部部分224-1B2、以及分別沿著堆疊的電阻器膜214-1及214-2的側壁延伸的兩個側壁部分224-1S2，並且在堆疊的電阻器膜214-3與214-4之間的第二選擇器材料224-2亦包括沿著上部邊界202U延伸的底部部分224-2B2、以及分別沿著堆疊的電阻器膜214-1及214-2的側壁延伸的兩個側壁部分224-2S2。在堆疊的電阻器膜214-5與214-6之間的第一選擇器材料224-1包括沿著上部邊界202U延伸的底部部分224-1B3、以及分別沿著堆疊的電阻器膜214-1及214-2的側壁延伸的兩個側壁部分224-1S3，並且在堆疊的電阻器膜214-1與214-2之間的第二選擇器材料224-2亦包括沿著上部邊界202U延伸的底部部分224-2B3、以及分別沿著堆疊 的電阻器膜214-1及214-2的側壁延伸的兩個側壁部分224-2S3。
對應於第1B圖的操作118，第2K圖係根據一些實施例的在各個製造階段的一個階段處形成的包括位元線(BL)金屬材料226的RRAM元件200的橫截面圖。如圖所示，形成BL金屬材料226以覆蓋第二選擇器材料224-2。在一些實施例中，形成BL金屬材料226以至少填充沿著上部邊界224U的U形輪廓。在一些實施例中，BL金屬材料226包括導電材料，諸如，例如，銅(Cu)、鋁(Al)、鎢(W)等等。BL金屬材料226可藉由使用CVD、PVD、電子槍、及/或其他適當技術形成以在第二選擇器材料224-2上方沉積上文描述的導電材料。
對應於第1B圖的操作120，第2L圖係根據一些實施例的在各個製造階段的一個階段處形成的包括複數個BL 228-1、228-2、及228-3的RRAM元件200的橫截面圖。在一些實施例中，BL 228-1至228-3藉由至少在BL金屬材料226以及在WL 220-1至220-4的上部邊界之上設置的第一選擇器材料224-1及第二選擇器材料224-2的上部上執行拋光製程229(例如，化學機械拋光(CMP)製程)來形成，直至形成由堆疊的電阻器膜214-1至214-6、WL 220-1至220-3、剩餘的第一選擇器材料224-1及第二選擇器材料224-2、以及BL 228-1至228-3共用的共面邊界231。換言之，拋光製程229在BL金屬材料226以及在WL 220-1至220-4的上部邊界之上設置的第一選擇器材料224-1及第二 選擇器材料224-2的上部上執行，直至重新暴露WL 220-1至220-3的相應上部邊界，同時在用BL金屬材料226填充的第二選擇器材料224-2上保持U形輪廓。
因此，BL 228-1部分由在堆疊的電阻器膜214-1及214-2之間的第一選擇器材料224-1及第二選擇器材料224-2的剩餘部分(亦即，側壁部分224-2S1及底部部分224-2B1的相應剩餘部分，以及側壁部分224-1S1及底部部分224-1B1的相應剩餘部分)圍繞；BL 228-2部分由在堆疊的電阻器膜214-3及214-4之間的第二選擇器材料224-2的剩餘部分(亦即，側壁部分224-2S2及底部部分224-2B2的相應剩餘部分，以及側壁部分224-1S2及底部部分224-1B2的相應剩餘部分)圍繞；以及BL 228-3部分由在堆疊的電阻器膜214-5與214-6之間剩餘的第二選擇器材料224-2的剩餘部分(亦即，側壁部分224-2S3及底部部分224-2B3的剩餘相應部分，以及側壁部分224-1S3及底部部分224-1B3的相應剩餘部分)圍繞。
在一些實施例中，在形成BL 228-1至228-3之後，複數個RRAM位元單元241-1、241-2、241-3、241-4、241-5、及241-6可以沿著第一橫向方向(例如，與第2L圖所示的X軸平行的方向)形成，其中每個RRAM位元單元藉由RRAM電阻器及串聯耦合的選擇器元件來形成。另外，每個RRAM位元單元耦合到BL，從而沿著第二橫向方向(例如，與第2L圖中的Y軸平行的方向)延伸、沿著垂直方向(例如，與第2L圖中的Z軸平行的方向)延伸、在兩個相應端處。
更具體而言，RRAM位元單元241-1包括由堆疊的電阻器膜214-1形成的RRAM電阻器(後文為「RRAM電阻器241-1R」)、以及由在BL 228-1的左手側處剩餘的側壁部分224-1S1及224-2S1形成的選擇器元件(後文為「選擇器元件241-1S」)。並且，RRAM位元單元241-1在相應端處耦合到BL 228-1及WL 220-1。類似地，RRAM位元單元241-2包括由堆疊的電阻器膜214-2形成的RRAM電阻器(後文為「RRAM電阻器241-2R」)、以及由在BL 228-1的右手側處剩餘的側壁部分224-1S1及224-2S1形成的選擇器元件(後文為「選擇器元件241-2S」)。並且，RRAM位元單元241-2在相應端處耦合到BL 228-1及WL 220-2。RRAM位元單元241-3包括由堆疊的電阻器膜214-3形成的RRAM電阻器(後文為「RRAM電阻器241-3R」)、以及藉由在BL 228-2的左手側處剩餘的側壁部分224-1S2及224-2S2形成的選擇器元件(後文為「選擇器元件241-3S」)。並且，RRAM位元單元241-3在相應端處耦合到BL 228-2及WL 220-2。RRAM位元單元241-4包括由堆疊的電阻器膜214-4形成的RRAM電阻器(後文為「RRAM電阻器214-4R」)、以及藉由在BL 228-1的右手側處剩餘的側壁部分224-1S2及224-2S2形成的選擇器元件(後文為「選擇器元件241-1S」)。並且，RRAM位元單元241-4在相應端處耦合到BL 228-2及WL 220-3。RRAM位元單元241-5包括由堆疊的電阻器膜214-5形成的RRAM電阻器(後文為「RRAM電阻器241-5R」)、以及 藉由在BL 228-3的左手側處剩餘的側壁部分224-1S3及224-2S3形成的選擇器元件(後文為「選擇器元件241-5S」)。並且，RRAM位元單元241-5在相應端處耦合到BL 228-3及WL 220-3。RRAM位元單元241-6包括由堆疊的電阻器膜214-6形成的RRAM電阻器(後文為「RRAM電阻器241-6R」)、以及藉由在BL 228-3的右手側處剩餘的側壁部分224-1S3及224-2S3形成的選擇器元件(後文為「選擇器元件241-6S」)。並且，RRAM位元單元241-6在相應端處耦合到BL 228-3及WL 220-4。
在一些實施例中，在操作RRAM位元單元(例如，241-1至241-6)時，電流從對應BL穿過選擇器元件流動，並且若允許電流穿過選擇器元件傳導(亦即，標識方向上的正向偏置)，電流進一步穿過RRAM電阻器流動到WL、或相反。因此，注意到，根據本揭示的一些實施例，所揭示的RRAM元件200的每個RRAM位元單元具有實質上平行於彼此並且平行於由Y軸及Z軸擴展的平面的主動界面(亦即，傳導的電流流過此處的界面)。
使用RRAM位元單元241-1作為代表實例，電流可首先從BL 228-1流動到選擇器元件241-1S(剩餘側壁部分224-2S1及224-1S1)，其中此電流穿過在BL 228-1的側壁與剩餘側壁部分224-2S1之間的第一主動界面流動。若允許傳導電流，類似地，電流穿過在剩餘側壁部分224-2S1與224-1S1之間的第二主動界面、在剩餘側壁部分224-1S1與堆疊的電阻器膜214-1的可變電阻器材料之間的 第三主動界面、以及在堆疊的電阻器膜214-1的可變電阻器材料與WL 220-1的側壁之間的第四主動界面流動，其中每個上文提及的主動界面實質上平行於由Y軸及Z軸擴展的平面。
注意到，根據一些實施例，在BL 228-1至228-3的一個BL的兩個相對側面處的RRAM位元單元241-1至241-6的任何兩個相鄰的RRAM位元單元呈現對稱特性。更具體而言，任何兩個RRAM位元單元241-1至241-6的相應電阻器及選擇器元件在相應BL上方鏡像對稱。例如，RRAM位元單元241-1的選擇器元件241-1S及RRAM位元單元241-2的選擇器元件241-2S在BL 228-1上方鏡像對稱，並且RRAM位元單元241-1的電阻器241-1R及RRAM位元單元241-2的電阻器241-2R亦在BL 228-1上方鏡像對稱；RRAM位元單元241-3的選擇器元件241-3S及RRAM位元單元241-4的選擇器元件241-4S在BL 228-2上方鏡像對稱，並且RRAM位元單元241-3的電阻器241-3R及RRAM位元單元241-4的電阻器241-4R亦在BL 228-2上方鏡像對稱；以及RRAM位元單元241-5的選擇器元件241-5S及RRAM位元單元241-6的選擇器元件241-6S在BL 228-3上方鏡像對稱，並且RRAM位元單元241-5的電阻器241-5R及RRAM位元單元241-6的電阻器241-6R亦在BL 228-3上方鏡像對稱。
在一些實施例中，當分別觀察時，將RRAM位元單元241-1、241-2、241-3、241-4、241-5、及241-6 橫向形成為在基板202上與X軸平行地延伸的條帶；BL 228-1、228-2、及228-3分別穿過條帶且與Y軸平行地延伸；以及WL 220-1、220-2、220-3、及220-4穿過條帶且與Z軸平行地延伸。注意到，只要RRAM位元單元及對應的BL/WL以與第2L圖繪示的實施例類似的方式佈置，此條帶可以包括任何期望數量的其中形成的RRAM位元單元、以及任何期望數量的穿過其中的BL及WL。另外，在一些實施例中，在基板202上方可形成彼此橫向間隔開且彼此平行(亦即，與X軸平行)設置的複數個此種條帶，這將關於第3圖繪示出並且論述。
對應於第1B圖的操作122，第2M圖係根據一些實施例的在各個製造階段的一個階段處形成的包括複數個層(第1層、第2層、第3層等等)的RRAM元件200的橫截面圖。如上文提及，基板202通常被稱為初始層，並且由此，包括RRAM位元單元241-1至241-6、BL 228-1至228-3、以及WL 220-1至220-4的層被稱為在第1層上形成。根據本揭示的一些實施例，在第1層之上形成的每個層可以藉由重複第1A圖及第1B圖的方法100的操作104至120來製成，使得第2層及第3層的實施例簡要論述如下。
在第2M圖繪示的實施例中，第2層包括RRAM位元單元251-1、251-2、251-3、251-4、251-5、及251-6，其中BL 258-1、258-2、及258-3以及WL 250-1、250-2、250-3、及250-4沿著相應方向穿過其中。BL 258-1至258-3沿著與Y軸平行的方向(與第1層處的BL 228-1至228-3相 同的方向)延伸，並且WL 250-1至250-4沿著與Z軸平行的方向(與第1層處的WL 220-1至220-4相同的方向)延伸。在一些實施例中，第2層處的WL 250-1至250-4分別與第1層處的WL 220-1至220-4對準並且耦合。類似地，第3層包括RRAM位元單元281-1、281-2、281-3、281-4、281-5、及281-6，其中BL 288-1、288-2、及288-3以及WL 280-1、280-2、280-3、及280-4沿著相應方向穿過其中。BL 288-1至288-3沿著與Y軸平行的方向(與第1層處的BL 228-1至228-3、以及第2層處的BL 258-1至258-3相同的方向)延伸，並且WL 280-1至280-4沿著與Z軸平行的方向(與第1層處的WL 220-1至220-4、以及第2層處的WL 250-1至250-4相同的方向)延伸。在一些實施例中，第3層處的WL 280-1至280-4分別與第2層處的WL 250-1至250-4以及第1層處的WL 220-1至220-4對準並且耦合。
在一些實施例中，絕緣層在每兩個相鄰層之間形成。例如，絕緣層291在第1層上且在第2層下方形成；並且絕緣層292在第2層上且在第3層下方形成。絕緣層291及絕緣層292中的每一者可包括氧化物材料。
如上文關於第2L圖論述，複數個條帶(其中每一者包括複數個水平形成的RRAM位元單元)可以在基板202上方形成，其中BL及WL分別水平及垂直地穿過其中。在一些實施例中，此複數個條帶及水平延伸的BL可共同稱為層(tier)。並且如上文關於第2M圖論述，藉由重複第1A圖及第1B圖的方法100的操作104至120，複數個層可以在 彼此頂部形成，其中此複數個層藉由垂直延伸的相應WL彼此耦合。
第3圖繪示根據各個實施例的包括分別在複數個層(第n層、第(n+1)層等等)上形成的複數個條帶310、320、340、360、及380的示例性RRAM元件300的透視圖。儘管僅繪示了兩個層，並且僅在第n層處繪示了兩個條帶310及320以及在第(n+1)層處繪示了三個條帶340、360、及380，將理解，RRAM元件300可以包括任何期望數量的層，並且每個層可以包括任何期望數量的條帶，同時保持在本揭示的範疇內。
如第3圖繪示的實施例中繪示，形成條帶310、320、340、360、及380以與X軸平行地延伸。在第n層處的條帶310及320藉由與Y軸平行地延伸的BL 302-1、302-2、302-3耦合；以及在第(n+1)層處的條帶340、360、及380藉由與Y軸平行地延伸的BL 342-1、342-2、及342-3耦合。在第(n+1)層處的條帶340及在第n層處的條帶310藉由與Z軸平行地延伸的WL 304-1及304-2耦合；以及在第(n+1)層處的條帶360及在第n層處的條帶320藉由與Z軸平行地延伸的WL 304-3及304-4耦合；以及在第(n+1)層處的條帶380及在第n層處的未繪示的條帶藉由與Z軸平行地延伸的WL 304-5及304-6耦合。
特定而言，在第n層處，條帶310包括RRAM位元單元300-1、300-2、300-3、300-4、300-5、及300-6，並且條帶320包括實質上與RRAM位元單元300-1至300-3 類似的複數個RRAM位元單元；以及在第(n+1)層處，條帶340包括RRAM位元單元340-1、340-2、340-3、340-4、340-5、及340-6，並且其他條帶360及380各者包括實質上與RRAM位元單元340-1至340-6類似的複數個RRAM位元單元。另外，在第n層處，形成BL 302-1以穿過條帶310而在RRAM位元單元300-1與300-2之間耦合；形成BL 302-2以穿過條帶310而在RRAM位元單元300-3與300-4之間耦合；以及形成BL 302-3以穿過條帶310而在RRAM位元單元300-5與300-6之間耦合。儘管未繪示，將理解BL 302-1至302-3中的每一者亦穿過條帶320而在其中相應的相鄰RRAM位元單元之間耦合。
類似地，在第(n+1)層處，形成BL 342-1以穿過條帶340而在RRAM位元單元340-1與340-2之間耦合；形成BL 342-2以穿過條帶340而在RRAM位元單元340-3與340-4之間耦合；以及形成BL 342-3以穿過條帶340而在RRAM位元單元340-5與340-6之間耦合。儘管未繪示，將理解BL 342-1至342-3中的每一者亦穿過條帶360及380而在其中相應的相鄰RRAM位元單元之間耦合。
在一些實施例中，示例性RRAM元件300可以藉由實質上與第1A圖及第1B圖的方法100類似的方法400形成。第4A圖及第4B圖繪示根據本揭示的一或多個實施例的方法400的流程圖。注意到，方法400僅係實例，並且不意欲限制本揭示。注意到，第4A圖及第4B圖的方法400不產生完整的RRAM元件。完整的RRAM元件可使用互補金 屬氧化物半導體(CMOS)技術處理來製造。由此，將理解，額外操作可在第4A圖及第4B圖的方法400之前、期間、及之後提供，並且一些其他操作僅可在本文中簡單描述。在一些其他實施例中，方法400可用於形成各種非揮發性記憶體(NVM)元件中的任一種，諸如鐵電隨機存取記憶體(FRAM)元件、相變隨機存取記憶體(PRAM)元件、磁阻隨機存取記憶體(MRAM)元件等等，同時保持在本揭示的範疇內。
首先參見第4A圖，方法400開始於操作402，其中形成由介電層覆蓋的基板。方法400繼續到操作404，其中形成分別穿過介電層延伸的複數個第一凹陷區域。在一些實施例中，當從頂部觀察時，複數個第一凹陷區域可形成為二維陣列。方法400繼續到操作406，其中第一覆蓋材料、可變電阻材料、及第二覆蓋材料分別在複數個第一凹陷區域上方形成。方法400繼續到操作408，其中形成各者沿著複數個第一凹陷區域的每一者的相應側壁延伸的複數個堆疊的電阻器膜。每個堆疊的電阻器膜藉由第一覆蓋材料、可變電阻材料、及第二覆蓋材料的相應剩餘部分(在蝕刻之後)來形成。在一些實施例中，在形成堆疊的電阻器膜之後，將在下文論述的複數個字線(WL)開口分別在複數個第一凹陷區域內形成。方法400繼續到操作410，其中WL金屬材料在複數個第一凹陷區域上方形成。在一些實施例中，WL金屬材料可填充複數個WL開口。方法400繼續到操作412，其中執行第一拋光製程。在一些實施例中，第一拋光製程至 少在WL金屬材料上執行以重新暴露介電層的上部邊界並且形成複數個WL。在一些實施例中，當從頂部觀察時，複數個WL各者由相應的堆疊的電阻器膜圍繞，這將在下文繪示並且論述。
隨後參見第4B圖，方法400繼續到操作414，其中移除介電層的一部分以形成穿過介電層延伸的複數個第二凹陷區域。在一些實施例中，複數個第二凹陷區域的每個包括一個垂直部分及至少兩個橫向部分。當從頂部觀察時，橫向部分各者穿過垂直部分並且與兩個相鄰堆疊的電阻器膜連通；並且當從橫截面觀察時，橫向部分各者暴露兩個相鄰堆疊的電阻器膜的相應側壁以及基板的上部邊界以呈現U形輪廓，這將在下文繪示並且論述。方法400繼續到操作416，其中至少第一及第二選擇器材料在複數個第二凹陷區域上方形成。方法100繼續到操作418，其中位元線(BL)金屬材料在第一及第二選擇器材料上方形成。在一些實施例中，由於第一及第二選擇器材料各者形成為實質上薄且保形的，第二凹陷區域的相應U形輪廓仍可沿著頂部選擇器材料(例如，第二選擇器材料)的上部邊界的一部分呈現。並且形成BL金屬材料以至少填充在第二選擇器材料上呈現的此種U形輪廓。方法100繼續到操作420，其中執行第二拋光製程以形成複數個BL。在一些實施例中，第二拋光製程至少在BL金屬材料以及第一及第二選擇器材料上執行，直至重新暴露WL的相應上部邊界，同時保持用BL金屬材料填充的第二選擇器材料的U形輪廓。
在一些實施例中，在形成BL之後，第一複數個RRAM位元單元可以形成為與第一軸(例如，第3圖的X軸)平行地延伸的第一條帶(例如，第3圖的條帶310)，並且第二複數個RRAM位元單元可以形成為亦與第一軸平行地延伸的第二條帶(例如，第3圖的條帶320)，其中複數個BL(例如，第3圖的302-1、302-2、及302-3)穿過與第二軸(例如，第3圖的Y軸)平行地延伸的第一及第二條帶，並且其中複數個WL(例如，第3圖的304-1、304-2、304-3、304-4、304-5、及304-6)穿過，與第三軸(例如，第3圖的Z軸)平行地延伸的第一或第二條帶。另外，第一及第二條帶可被稱為在第一層(例如，第3圖的第n層)上形成。在一些實施例中，方法400繼續到操作422，其中重複操作404至420。在一些實施例中，在第一層上形成條帶之後，執行操作404至420的一個迭代可在第一層(例如，第3圖的第(n+1)層)之上的一層上形成至少一個條帶。
方法400的操作402至420可與分別如第5A圖、第5B圖、第5C圖、第5D圖、第5E圖、第5F圖、第5G圖、第5H圖、第5I圖、及第5J圖所示的在各個製造階段處的半導體元件500的上視圖以及如第6A圖、第6B圖、第6C圖、第6D圖、第6E圖、第6F圖、第6G圖、第6H圖、第6I圖、及第6J圖所示的對應橫截面圖相關聯。在一些實施例中，半導體元件500可為實質上與第3圖的RRAM元件300類似的RRAM元件。RRAM元件500可包括在微處理器、記憶體單元、及/或其他積體電路(IC)中。此外，第5A圖直至 第5J圖以及第6A圖直至第6J圖出於更好地理解本揭示的概念的目的而簡化。例如，儘管附圖示出RRAM元件500，將理解其中形成RRAM元件500的IC可包括數種其他元件，包含電阻器、電容器、電感器、熔絲等等，出於說明清晰的目的，此等元件未在第5A圖直至第5J圖以及第6A圖直至第6J圖中繪示。
對應於第4A圖的操作402，第5A圖係根據一些實施例的在各個製造階段的一個階段處提供的包括由介電層504覆蓋的基板502的RRAM元件500的上視圖，並且第6A圖係沿著線A-A截取的第5A圖的對應橫截面圖。在一些實施例中，基板502包括半導體材料基板，例如，矽。或者，基板502可包括其他元素半導體材料，諸如，例如，鍺。基板502亦可包括化合物半導體，諸如碳化矽、砷化鎵、砷化銦、及磷化銦。基板502可包括合金半導體，諸如鍺矽、碳化鍺矽、磷化鎵砷、及磷化鎵銦。在一個實施例中，基板502包括磊晶層。例如，基板可具有覆蓋主體半導體的磊晶層。此外，基板502可包括絕緣層上覆矽(SOI)結構。例如，基板可包括藉由諸如佈植氧分離(SIMOX)的製程或其他適當技術(諸如晶圓結合及研磨)形成的埋入氧化物(BOX)層。
在一些其他實施例中，基板502係在各個元件特徵(例如，電晶體的源極、汲極、或閘電極)上方形成的介電材料基板。此介電材料基板502可包括下列中的至少一種：氧化矽、低介電常數(低k)材料、其他適當介電材料、 或其組合。低介電常數材料可包括氟化矽石玻璃(FSG)、磷矽酸鹽玻璃(PSG)、硼磷矽酸鹽玻璃(BPSG)、碳摻雜的氧化矽(SiOxCy)、黑金剛石®(Santa Clara，Calif.的Applied Materials)、乾凝膠、氣凝膠、非晶氟化碳、聚對二甲苯、BCB(雙-苯并環丁烯)、SiLK(Midland，Mich.的Dow Chemical)、聚醯亞胺、及/或其他將來開發的低介電常數介電材料。在此實施例中，其中基板202包括介電材料，基板502可包括一或多個導電特徵。通常，基板502可被稱為「初始金屬間介電(IMD)層」或「初始層」。
在一些實施例中，介電層504可為包含例如使用熱氧化製程形成的氧化矽的薄膜。在一些實施例中，介電層504可藉由氮化矽形成的硬遮罩層(未繪示)覆蓋，例如，使用低壓化學氣相沉積(LPCVD)或電漿增強化學氣相沉積(PECVD)。硬遮罩層在後續光微影製程期間用作硬遮罩。
對應於第4A圖的操作404，第5B圖係根據一些實施例的在各個製造階段的一個階段處形成的包括複數個第一凹陷區域506-1、506-2、506-3、及506-4的RRAM元件500的上視圖，並且第6B圖係沿著線A-A截取的第5B圖的對應橫截面圖。如第6B圖的橫截面圖所示，第一凹陷區域506-1、506-2、506-3、及506-4各者穿過介電層504延伸以暴露基板502的上部邊界502U的相應部分。另外，如第5B圖的上視圖所示，第一凹陷區域506-1、506-2、506-3、及506-4彼此橫向間隔開一距離，由此導致介電層504的剩餘部分形成為複數個虛擬圖案(與第2B圖至第2F 圖的虛擬圖案204-1至204-3類似)。根據一些實施例，此複數個第一凹陷區域506-1、506-2、506-3、及506-4可用於形成RRAM電阻器以及所揭示的RRAM元件500的WL，這將在下文詳細論述。
儘管在第5B圖(及以後的上視圖)示出的實施例中，僅繪示了四個第一凹陷區域，將理解，任何期望數量的第一凹陷區域可以在基板502上方形成，同時保持在本揭示的範疇內。在一些實施例中，當從頂部觀察時，第一凹陷區域506-1、506-2、506-3、及506-4可形成為二維陣列，其中第一凹陷區域506-1及506-2沿著與X軸平行的第一行(後文為「第1行」)佈置；第一凹陷區域506-3及506-4沿著與X軸平行的第二行(後文為「第2行」)佈置；第一凹陷區域506-1及506-3沿著與Y軸平行的第一列(後文為「第1列」)佈置；以及第一凹陷區域506-2及506-4沿著與Y軸平行的第二列(後文為「第2列」)佈置。
對應於第4A圖的操作406，第5C圖係根據一些實施例的在各個製造階段的一個階段處的RRAM元件500的上視圖，其中第一覆蓋材料508、可變電阻材料510、及第二覆蓋材料512分別覆蓋第一凹陷區域506-1至506-4(以虛線繪示)，並且第6C圖係沿著線A-A截取的第5C圖的對應橫截面圖。如第6C圖的橫截面圖所示，第一覆蓋材料508覆蓋第一凹陷區域506-1及506-2(以及506-3及506-4，其未在第6C圖中繪示)，可變電阻材料510進一步覆蓋第一覆蓋材料508，並且第二覆蓋材料512進一步覆蓋 可變電阻材料510。由於將第一覆蓋材料508、可變電阻材料510、及第二覆蓋材料512中的每一者形成為實質上薄且保形的層(例如，厚度約20~100埃)，在第一凹陷區域506-1至506-4上方形成第一覆蓋層508、可變電阻材料510、及第二覆蓋材料512之後，第一凹陷區域506-1至506-4的相應U形輪廓仍可由第二覆蓋材料512呈現。
在一些實施例中，第一覆蓋材料508可包括選自由下列組成的群組的材料：金(Au)、鉑(Pt)、釕(Ru)、銥(Ir)、鈦(Ti)、鋁(Al)、銅(Cu)、鉭(Ta)、鎢(W)、銥鉭合金(Ir-Ta)、銦錫氧化物(ITO)、或此等的任何合金、氧化物、氮化物、氟化物、碳化物、硼化物或矽化物，諸如TaN、TiN、TiAlN、TiW、或其組合。儘管在第6C圖(及以後的圖)示出的實施例中將第一覆蓋材料508繪示為單個層，應注意到第一覆蓋材料508可包括形成為堆疊的複數層，其中複數層的每一者由上文描述的材料(例如，TaN、TiN等等)中的一種形成。在一些實施例中，第一覆蓋材料508藉由使用化學氣相沉積(CVD)、電漿增強(PE)CVD、高密度電漿(HDP)CVD、電感耦合電漿(ICP)CVD、物理氣相沉積(PVD)、旋轉塗佈、及/或其他適當技術形成以在基板502及第一凹陷區域506-1至506-4上方形成上文描述的材料的至少一種。
在一些實施例中，可變電阻材料510具有電阻轉換特性(例如，可變電阻)。換言之，可變電阻材料510包括表徵為根據施加的電氣脈衝的極性及/或振幅顯示可逆 電阻變化的材料。可變電阻材料510包括介電層。基於電氣訊號的極性及/或量值，可變電阻材料510可改變為導體或絕緣體。
在一個實施例中，可變電阻材料510可包括過渡金屬氧化物。過渡金屬氧化物可表示為MxOy，其中M係過渡金屬，O係氧，x係過渡金屬組成，並且y係氧組成。在一實施例中，可變電阻材料510包括ZrO2。適用於可變電阻材料510的其他材料的實例包括：NiO、TiO2、HfO、ZrO、ZnO、WO3、CoO、Nb2O5、Fe2O3、CuO、CrO2、SrZrO3(Nb摻雜的)、及/或在本領域中已知的其他材料。在另一實施例中，可變電阻材料510可包括基於龐磁阻(CMR)的材料，諸如，例如，Pr0.7Ca0.3、MnO3等等。
在又一實施例中，可變電阻材料510可包括聚合物材料，諸如，例如，聚偏氟乙烯及聚[(偏氟乙烯-共-三氟乙烯](P(VDF/TrFE))。在又一實施例中，可變電阻材料510可包括導電橋接隨機存取記憶體(CBRAM)材料，諸如，例如，GeSe中的Ag。根據一些實施例，可變電阻材料510可包括具有電阻轉換材料的特性的多個層。可變電阻材料510的設定電壓及/或重置電壓可藉由可變電阻材料510的組成(包括「x」及「y」的值)、厚度、及/或在本領域中已知的其他因素來決定。
在一些實施例中，可變電阻材料510可藉由在第一覆蓋材料508上方的原子層沉積(ALD)技術形成，其中前驅物含有金屬及氧。在一些實施例中，可使用其他化學氣 相沉積(CVD)技術。在一些實施例中，可變電阻材料510可藉由物理氣相沉積(PVD)技術形成，諸如具有金屬靶及到PVD腔室的氧及可選地氮的氣體供應的濺射製程。在一些實施例中，可變電阻材料510可藉由電子束沉積技術來形成。
在一些實施例中，第二覆蓋材料512可包括實質上類似的第一覆蓋材料508的材料。因此，第二覆蓋材料512可包括選自由下列組成的群組的材料：金(Au)、鉑(Pt)、釕(Ru)、銥(Ir)、鈦(Ti)、鋁(Al)、銅(Cu)、鉭(Ta)、鎢(W)、銥鉭合金(Ir-Ta)、銦錫氧化物(ITO)、或此等的任何合金、氧化物、氮化物、氟化物、碳化物、硼化物或矽化物，諸如TaN、TiN、TiAlN、TiW、或其組合。儘管在第6C圖(及以後的圖)示出的實施例中將第二覆蓋材料512繪示為單層，注意到第二覆蓋材料512可包括形成為堆疊的複數層，其中複數層的每一者由上文描述的材料(例如，TaN、TiN等等)的一種形成。在一些實施例中，第二覆蓋材料512藉由使用化學氣相沉積(CVD)、電漿增強(PE)CVD、高密度電漿(HDP)CVD、電感耦合電漿(ICP)CVD、物理氣相沉積(PVD)、旋轉塗佈、及/或其他適當技術形成以在可變電阻材料510上方沉積上文描述的材料的至少一種。
對應於第4A圖的操作408，第5D圖係根據一些實施例的在各個製造階段的一個階段處形成的包括複數個堆疊的電阻器膜514-1、514-2、514-3、及514-4的RRAM 元件500的上視圖，並且第6D圖係沿著線A-A截取的第5D圖的對應橫截面圖。在一些實施例中，參見第6D圖的橫截面圖，堆疊的電阻器膜514-1至514-4藉由在第一覆蓋材料508、可變電阻材料510、及第二覆蓋材料512上執行至少一個各向異性蝕刻製程515(例如，反應性離子蝕刻(RIE)製程)來形成。由此，移除在介電層504的上部邊界之上設置的第一覆蓋材料508、可變電阻材料510、及第二覆蓋材料512的相應部分，以及在基板502的上部邊界502U之上設置的第一覆蓋材料508、可變電阻材料510、及第二覆蓋材料512的局部部分。出於清晰目的，第一覆蓋材料508、可變電阻材料510、及第二覆蓋材料512的此等移除部分在第6D圖中用虛線描繪。因此，根據一些實施例，沿著相應第一凹陷區域(例如，506-1、506-2、506-3、或506-4)的四個側壁延伸的堆疊的電阻器膜514-1至514-4中的每一者藉由第一覆蓋材料508、可變電阻材料510、及第二覆蓋材料512的剩餘部分形成。
更具體而言，如第5D圖的上視圖所示，其中未繪示堆疊的電阻器膜514-1至514-4的每一者的相應第一覆蓋材料508、可變電阻材料510、及第二覆蓋材料512，堆疊的電阻器膜514-1沿著第一凹陷區域506-1的四個側壁延伸；堆疊的電阻器膜514-2沿著第一凹陷區域506-2的四個側壁延伸；堆疊的電阻器膜514-3沿著第一凹陷區域506-3的四個側壁延伸；以及堆疊的電阻器膜514-4沿著第一凹陷區域506-4的四個側壁延伸。另外，根據一些實施例，在形 成堆疊的電阻器膜514-1至514-6之後，第一凹陷區域506-1至506-4的部分(亦即，上部邊界502U的部分)可重新暴露。第一凹陷區域506-1至506-4的此等重新暴露的部分可用於形成複數個WL，這將在下文論述。
更具體而言，如第6D圖的橫截面圖所示，其中繪示形成堆疊的電阻器膜514-1至514-2的每一者的第一覆蓋材料508、可變電阻材料510、及第二覆蓋材料512的相應剩餘部分，與第2D圖所示的剩餘第一覆蓋材料208及剩餘的可變電阻材料210類似，堆疊的電阻器膜514-1及514-2的第一覆蓋材料508及可變電阻材料510的相應剩餘部分亦呈現上文描述的L形輪廓，這未再次論述。
第6E圖繪示了在基板502、介電層504、及堆疊的電阻器膜514-1至514-2上方形成的絕緣層516。在一些實施例中，絕緣層516可為包括氧化物材料的薄膜。絕緣層516可藉由使用CVD、PVD、電子槍、及/或其他適當技術形成以沉積氧化物材料。第6F圖繪示了藉由在絕緣層516上執行至少一個各向異性蝕刻製程517(例如，反應性離子蝕刻(RIE)製程)形成的複數個絕緣區段516以暴露出：凹陷區域506-1、506-2的底部部分、介電層504的上表面、以及包括第二覆蓋材料的內部電極512的頂部部分。因此，沿著相應堆疊的電阻器膜(514-1、514-2)的側壁延伸的絕緣區段516的每一者藉由絕緣層516的相應剩餘部分形成，並且可以將內部電極512與外部電極508絕緣。
對應於第4A圖的操作410，第5E圖係根據一些實施例的在各個製造階段的一個階段處的RRAM元件500的上視圖，其中WL金屬材料518在第一凹陷區域506-1至506-4以及堆疊的電阻器膜514-1至514-4(以虛線繪示)上方形成，並且第6G圖係沿著線A-A截取的第5E圖的對應橫截面圖。如第6G圖的橫截面圖所示，WL金屬材料518在基板502、介電層504、絕緣區段516及堆疊的電阻器膜514-1至514-2上方形成，其中厚度相對大於介電層504的高度，使得可以充分填充第一凹陷區域506-1及506-2(亦未繪示的506-3及506-4)的再次重新的部分。在一些實施例中，WL金屬材料518包括導電材料，諸如，例如，銅(Cu)、鋁(Al)、鎢(W)等等。WL金屬材料518可藉由使用CVD、PVD、電子槍、及/或其他適當技術形成以在介電層504上方沉積上文描述的導電材料。
對應於第4A圖的操作412，第5F圖係根據一些實施例的RRAM元件500的上視圖，其中在各個製造階段的一個階段處形成複數個WL 520-1、520-2、520-3、及520-4，並且第6H圖係沿著線A-A截取的第5F圖的對應橫截面圖。在一些實施例中，參見第6H圖，複數個WL 520-1、520-2、520-3、及520-4藉由在WL金屬材料518上執行拋光製程521(例如，化學機械拋光(CMP)製程)來形成，直至形成由介電層504、堆疊的電阻器膜514-1及514-2(以及未繪示的514-3及514-4)、以及WL 520-1及520-2(以及未繪示的520-3及520-4)共用的共面邊界。
在一些實施例中，WL金屬材料518的剩餘部分可形成WL 220-1、220-2、220-3、及220-4，其中每一者在對應的第一凹陷區域內設置並且由對應堆疊的電阻器膜圍繞。例如，如第5F圖的上視圖中示出，其中未繪示堆疊的電阻器膜514-1至514-4的每一者的相應第一覆蓋材料508、可變電阻材料510、及第二覆蓋材料512，WL 220-1在第一凹陷區域506-1內設置且由堆疊的電阻器膜514-1圍繞；WL 220-2在第一凹陷區域506-2內設置且由堆疊的電阻器膜514-2圍繞；WL 220-3在第一凹陷區域506-3內設置且由堆疊的電阻器膜514-3圍繞；以及WL 220-4在第一凹陷區域506-4內設置且由堆疊的電阻器膜514-4圍繞。
對應於第4B圖的操作414，第5G圖係根據一些實施例的在各個製造階段的一個階段處形成的包括第二凹陷區域524的RRAM元件500的橫截面圖，並且第6I圖係沿著線A-A截取的第5G圖的對應橫截面圖。如第5G圖的上視圖及第6I圖的橫截面圖分別繪示，第二凹陷區域524在跨複數行的兩個相鄰的第一凹陷區域之間(例如，在第一凹陷區域506-1與506-2之間、在第一凹陷區域506-3與506-4之間等等)形成，並且穿過介電層504延伸。
另外，如第5G圖所示，根據一些實施例，第二凹陷區域524包括與Y軸平行地延伸的一個垂直部分524-1以及與X軸平行地延伸的複數水平部分524-2及524-3。垂直部分524-1在兩個相鄰列(例如，由第一凹陷區域506-1及506-3形成的第1列以及由第一凹陷區域506-2及506-4 形成的第2列)之間設置。水平部分524-2及524-3各者穿過垂直部分524-1並且耦合沿著特定列及行對準的第一凹陷區域中形成的相應堆疊的電阻器膜。例如，穿過垂直部分524-1的水平部分524-2分別耦合在第1列及第1行處的第一凹陷區域506-1以及在第2列及第1行處的第一凹陷區域506-2中設置的堆疊的電阻器膜514-1及514-2；以及穿過垂直部分524-1的水平部分524-3分別耦合在第1列及第2行處的第一凹陷區域506-3以及在第2列及第2行處的第一凹陷區域506-4中設置的堆疊的電阻器膜514-3及514-4。
更具體而言，在形成第二凹陷區域524之後，除了暴露基板502的上部邊界502U的部分之外，暴露與水平部分524-2及524-3連通的堆疊的電阻器膜514-1至514-4的相應側壁的至少部分。例如，如第6I圖的橫截面圖中示出，暴露與水平部分524-2連通的堆疊的電阻器膜514-1的側壁的一部分，並且暴露與水平部分524-2連通的堆疊的電阻器膜514-的側壁的一部分。因此，當從橫截面觀察時，水平部分524-2及524-3各者呈現U形輪廓。
在一些實施例中，第二凹陷區域524可藉由執行以下步驟中的至少一些來形成：形成圖案化的層(例如，圖案化的光阻層)，其包括與一區域對準的開口，在此區域中第二凹陷區域524意欲在介電層504上方形成；在介電層504上執行至少一個乾式或濕式蝕刻製程，同時使用圖案化的層作為遮罩；以及移除圖案化的層。
對應於第4B圖的操作416，第5H圖係根據一些實施例的在各個製造階段的一個階段處的RRAM元件500的上視圖，其中第一選擇器材料528-1及第二選擇器材料528-2在堆疊的電阻器膜514-1至514-4、WL 520-1至520-4、及第二凹陷區域524(以虛線繪示)上方形成，並且第6J圖係沿著線A-A截取的第5H圖的對應橫截面圖。如第6J圖的橫截面圖所示，第一選擇器材料528-1及第二選擇器材料528-2各者形成為遵循第二凹陷區域524的水平部分524-2的U形輪廓，並且由於第一選擇器材料528-1及第二選擇器材料528-2各者形成為實質上薄且保形的層(厚度約20~100埃)，U形輪廓仍可保持沿著位於兩個相鄰的第一凹陷區域506-1與5062之間(亦即，第1列)的第二選擇器材料528-2的上部邊界528U的一部分。儘管未在第6J圖中繪示，將理解類似的U形輪廓亦可由位於兩個相鄰的第一凹陷區域506-3與506-4之間(亦即，第2行)的第二選擇器材料528-2的上部邊界528U的另一部分呈現。
在一些實施例中，選擇器材料528-1及528-2的每一者包括下列中的至少一種：本質半導體材料(例如，i-Si(矽))、輕度或重度p型摻雜的半導體材料(例如，p--Si或p+-Si)、輕度或重度n型摻雜的半導體材料(例如，n--Si或n+-Si))、絕緣體材料(例如，HfO2、Al2O3、TiO2、Ti2O5等等)、金屬材料(例如，Ni、Ti、TiN等等)。在一實例中，第一選擇器材料528-1可形成為n型摻雜的Si層；以及第二選擇器材料528-2可形成為p型Si層，從而導 致p-n二極體(例如，單極選擇器元件)串聯耦合到堆疊的電阻器膜514-1至514-6的每一者，這將在下文更詳細論述。
在一些其他實施例中，可在第一選擇器材料528-1及第二選擇器材料528-2上方形成一或多種額外選擇器材料，其中每一種包括本質半導體材料、輕度或重度p型摻雜的半導體材料、輕度或重度n型摻雜的半導體材料、絕緣體材料、或金屬材料。在一實例中，第三選擇器材料(未繪示)可在第一選擇器材料528-1及第二選擇器528-2上方形成，其中第一選擇器材料528-1包括金屬材料(例如，Ni)，第二選擇器材料528-2包括絕緣體材料(例如，TiO2)，並且未繪示的第三選擇器材料包括與第一選擇器材料528-1類似的金屬材料。因此，此等三種選擇器材料可形成金屬絕緣體金屬(MIM)隧道二極體(例如，雙極選擇器元件)。在另一實例中，第一選擇器材料528-1包括重度摻雜的n型或p型Si，第二選擇器材料528-2包括輕度摻雜的p型或n型Si，並且未繪示的第三選擇器材料包括重度摻雜的n型或p型Si(與第一選擇器材料528-1類似)。因此，此等三種選擇器材料可形成衝穿二極體(例如，雙極選擇器元件)。
更具體而言，在一些實施例中，在兩個相鄰堆疊的電阻器膜(例如，514-1與514-2)之間，第一選擇器材料528-1及第二選擇器材料528-2的每一者遵循第二凹陷區域524的水平部分524-2的U形輪廓。由此，在兩個相鄰堆疊的電阻器膜之間，第一選擇器材料528-1及第二選擇器 材料528-2各者包括沿著基板502的上部邊界502U延伸的底部部分、以及從底部部分的相應端延伸且沿著兩個相鄰堆疊的電阻器膜的暴露側壁的兩個側壁部分。
例如，在堆疊的電阻器膜514-1與514-2之間的第一選擇器材料528-1包括沿著上部邊界502U延伸的底部部分528-1B、以及分別沿著堆疊的電阻器膜514-1及514-2的暴露側壁延伸的兩個側壁部分528-1S，並且在堆疊的電阻器膜514-1與514-2之間的第二選擇器材料528-2亦包括沿著上部邊界502U延伸的底部部分528-2B、以及分別沿著堆疊的電阻器膜514-1及514-2的暴露側壁延伸的兩個側壁部分528-2S。
對應於第4B圖的操作418，第5I圖係根據一些實施例的在各個製造階段的一個階段處的RRAM元件500的上視圖，其中位元線(BL)金屬材料530在堆疊的電阻器膜514-1至514-4、WL 520-1至520-4、以及第二凹陷區域524(以虛線繪示)上方形成，並且第6K圖係沿著線A-A截取的第5I圖的對應橫截面圖。如在第6K圖的橫截面圖中更好地看到，形成BL金屬材料530以覆蓋第二選擇器材料528-2。在一些實施例中，形成BL金屬材料530以至少填充沿著上部邊界528U的U形輪廓。在一些實施例中，BL金屬材料530包括導電材料，諸如，例如，銅(Cu)、鋁(Al)、鎢(W)等等。BL金屬材料530可藉由使用CVD、PVD、電子槍、及/或其他適當技術形成以在第二選擇器材料528-2上方沉積上文描述的導電材料。
對應於第4B圖的操作420，第5J圖係根據一些實施例的在各個製造階段的一個階段處形成的包括BL 532(用斜紋條帶填充)的RRAM元件500的上視圖，並且第6L圖係跨線A-a截取的第5J圖的對應橫截面圖。如第6L圖的橫截面圖所示，在一些實施例中，BL 532藉由至少在BL金屬材料530以及在WL 520-1及520-2的上部邊界之上設置的第一選擇器材料528-1及第二選擇器材料528-2的上部上執行拋光製程533(例如，化學機械拋光(CMP)製程)執行，直至形成由堆疊的電阻器膜514-1及514-2、WL 520-1及520-2、剩餘第一選擇器材料528-1及第二選擇器材料528-2、以及BL 532共用的共面邊界535。換言之，拋光製程533在BL金屬材料530以及在WL 520-1及520-2的上部邊界之上設置的第一選擇器材料528-1及第二選擇器材料528-2的上部上執行，直至重新暴露WL 520-1及520-2的相應上部邊界，同時在用BL金屬材料530填充的第二選擇器材料528-2上保持U形輪廓。
因此，在堆疊的電阻器膜514-1與514-2之間，BL 532部分由第一選擇器材料528-1及第二選擇器材料528-2的剩餘部分(亦即，側壁部分528-2S及底部部分528-2B的相應剩餘部分以及側壁部分528-1S及底部部分528-1B的相應剩餘部分)圍繞。儘管未繪示，將理解在堆疊的電阻器膜514-3與514-4之間，BL 532亦部分由第一選擇器材料528-1及第二選擇器材料528-2的剩餘部分圍繞。
在一些實施例中，在形成BL 532之後，複數個RRAM位元單元541-1及541-2可以沿著第1行形成，並且複數個RRAM位元單元541-3及541-4可以沿著第2行形成(第5J圖所示)，其中每個RRAM位元單元藉由RRAM電阻器及串聯耦合的選擇器元件形成。另外，每個RRAM位元單元在兩個相應端處耦合到與第1列及第2列平行的BL以及沿著垂直方向(例如，在第6L圖中與Z軸平行的方向)延伸的WL。
使用第6L圖所示的RRAM位元單元541-1及541-2作為代表實例，RRAM位元單元541-1包括藉由在WL 520-1的右手側處設置的堆疊的電阻器膜514-1的一部分形成的RRAM電阻器(後文為「RRAM電阻器541-1R」)、以及由在BL 532的左手側處的剩餘側壁部分528-1S及528-2S形成的選擇器元件(後文為「選擇器元件541-1S」)。並且，RRAM位元單元541-1在相應端處耦合到BL 532及WL 520-1。類似地，RRAM位元單元541-2包括藉由在WL 520-2的左手側處的堆疊的電阻器膜514-2的一部分形成的RRAM電阻器(後文為「RRAM電阻器541-2R」)、以及藉由在BL 532的右手側處的剩餘側壁部分528-1S及528-2S形成的選擇器元件(後文為「選擇器元件541-2S」)。並且，RRAM位元單元541-2在相應端處耦合到BL 532及WL 520-2。
類似於在相應BL上方呈現鏡像對稱特性的RRAM元件200的任何兩個相鄰的RRAM位元(如關於第 2L圖論述)，RRAM元件500的任何兩個相鄰RRAM位元單元亦在相應BL上方呈現鏡像對稱。例如，RRAM位元單元541-1的選擇器元件541-1S及RRAM位元單元541-2的選擇器元件541-2S在BL 532上方鏡像對稱，並且RRAM位元單元541-1的電阻器541-1R及RRAM位元單元541-2的電阻器541-2R亦在BL 532上方鏡像對稱。
在一些實施例中，在形成BL 532之後，沿著第1行的RRAM位元單元541-1及541-2可形成為與X軸平行的第一條帶，沿著第2行的RRAM位元單元541-3及541-4可形成為亦與X軸平行的第二條帶，其中BL 532的主要部分(與Y軸平行地延伸)穿過第一及第二條帶，並且其中WL 520-1至520-4(與Z軸平行地延伸)穿過第一或第二條帶。如上文提及，用於製成此第一及第二條帶以及對應的BL及WL的操作402至420(亦即，第4B圖的操作422)可以重複期望次數，以便產生三維RRAM陣列，例如，第3圖的RRAM元件300。
藉由使用所揭示的方法100或400形成三維RRAM陣列，部分由於由任何兩個相鄰的RRAM位元單元呈現的上文描述的鏡像對稱特性，三維RRAM陣列的RRAM位元單元的整合密度可以實質上增加。除了增加的整合密度之外，由方法100或400製成的三維RRAM陣列提供了優於現有RRAM元件的各種其他優點。例如，在現有RRAM元件中，當同時存取(例如，讀取)RRAM元件的多個RRAM位元單元時，發生通常稱為「干擾雜訊」的問 題。然而，在由方法100或400製成的三維RRAM陣列中，由於將兩個相鄰的RRAM位元單元的相應選擇器元件形成為在相應BL上方鏡像對稱，可以有利地避免此種問題。
為了示出可以如何同時存取由方法100或400製成的三維RRAM陣列的多個RRAM位元單元，提供了示例性方法700的流程圖。在各個實施例中，方法700的操作藉由上文描述的元件的相應部件執行，例如，第2A圖至第2M圖的RRAM元件200、第3圖的RRAM元件300、第5A圖至第6L圖的RRAM元件500等等。出於論述目的，方法700的以下實施例將結合等同地表示上文描述的RRAM元件的一個(例如，200、300或500)的三維RRAM陣列800(第8圖)的示意圖來描述。方法700的所示出實施例僅係實例。由此，應當理解，各種操作的任一個可以省略、重新排序、及/或添加，同時保持在本揭示的範疇內。
首先參見第8圖的示意圖，三維RRAM陣列800包括複數個BL 802-1、802-2、802-3、802-4、802-5、及802-6，複數個WL 804-1、804-2、及804-3，以及在相應BL與WL之間耦合的複數個RRAM位元單元806-1、806-2、806-3、806-4、806-5、806-6、806-7、806-8、806-9、806-10、806-11、及806-12。儘管第8圖繪示的實施例包括6個BL、3個WL、以及12個RRAM位元單元，將理解任何期望數量的BL、WL、及RRAM位元單元的每一者可以包括在三維RRAM陣列800中，同時保持在本揭示的範疇內。
如上文描述，在由所揭示的方法100/400製成的RRAM元件(例如，RRAM元件200、300、500等等)中，第一複數個RRAM位元單元在第一層處橫向形成為第一條帶，第一複數個BL橫向穿過其中且第一複數個WL垂直穿過其中，第二複數個RRAM位元單元在第一層處橫向形成為與第一條帶橫向間隔開的第二條帶，第一複數個BL橫向穿過其中且第二複數個WL垂直穿過其中，第三複數個RRAM位元單元在第二層處橫向形成為第三條帶，第二複數個BL橫向穿過其中且第一複數個WL垂直穿過其中，第四複數個RRAM位元單元在第二層處橫向形成為與第三條帶橫向間隔開的第四條帶，第二複數個BL橫向穿過其中且第二複數個WL垂直穿過其中，並且依此類推。
在一些實施例中，三維RRAM陣列800示出了此RRAM元件的一部分。例如，RRAM位元單元806-1至806-6在第一層處形成上文提及的橫向第一條帶，並且RRAM位元單元806-7至806-12在第二層處形成上文提及的橫向第二條帶，其中BL 802-1至802-3以及802-4至802-6分別形成第一及第二複數個BL並且WL 804-1至804-3形成第一複數個WL。另外，每個RRAM位元單元包括相應電阻器以及串聯耦合的選擇器元件。
例如，RRAM位元單元806-1包括電阻器806-1R及選擇器元件806-1S；RRAM位元單元806-1包括電阻器806-1R及選擇器元件806-1S；RRAM位元單元806-2包括電阻器806-2R及選擇器元件806-2S；RRAM位 元單元806-3包括電阻器806-3R及選擇器元件806-3S；RRAM位元單元806-4包括電阻器806-4R及選擇器元件806-4S；RRAM位元單元806-5包括電阻器806-5R及選擇器元件806-5S；RRAM位元單元806-6包括電阻器806-6R及選擇器元件806-6S；RRAM位元單元806-7包括電阻器806-7R及選擇器元件806-7S；RRAM位元單元806-8包括電阻器806-8R及選擇器元件806-8S；RRAM位元單元806-9包括電阻器806-9R及選擇器元件806-9S；RRAM位元單元806-10包括電阻器806-10R及選擇器元件806-10S；RRAM位元單元806-11包括電阻器806-11R及選擇器元件806-11S；以及RRAM位元單元806-12包括電阻器806-12R及選擇器元件806-12S.
更具體而言，根據一些實施例，給出由在相應BL上方的任何兩個相鄰的RRAM位元單元表示的上文描述的鏡像示意性特性，此種兩個對稱相鄰的RRAM位元單元的選擇器元件的相應極性亦可以在相應BL上方對稱。在實例中，其中第一選擇器材料(例如，224-1、528-1等等)係n型摻雜的Si層並且第二選擇器材料(例如，224-2、528-2等等)係p型摻雜的Si層，此種兩個相鄰對稱的相鄰RRAM位元單元的選擇器元件的相應陽極(亦即，連接到p型摻雜的Si層的節點)耦合到相應BL，其上方相鄰對稱的相鄰RRAM位元單元係鏡像的，並且此種兩個相鄰對稱的相鄰RRAM位元單元的選擇器元件的相應陰極(亦即，連接到n 型摻雜的Si層的節點)穿過相應電阻器耦合到相應WL，這可以在第8圖的示意繪示的實施例中更好地瞭解。
使用在BL 802-1上方彼此對稱的RRAM位元單元806-1及806-2作為代表實例，RRAM位元單元806-1的選擇器元件806-1S以及RRAM位元單元806-1的選擇器元件806-2S的相應陽極耦合到BL 802-1，而RRAM位元單元806-1的選擇器元件806-1S以及RRAM位元單元806-1的選擇器元件806-2S的相應陰極分別穿過電阻器806-1R及806-2R耦合到WL 804-1及804-2。任何兩個對稱的相鄰RRAM位元單元的選擇器元件的此種對稱極性可以提供優點，諸如，例如，消除干擾雜訊的問題，同時存取所揭示的三維RRAM陣列800的多個RRAM位元單元，這將在後文論述。
隨後參見第7圖，在一些實施例中，方法700開始於操作702，其中提供了RRAM元件，此RRAM元件具有佈置為RRAM元件200/300/500的RRAM位元單元的RRAM位元單元的至少一子集。如上文提及，在方法700的以下論述中，三維RRAM陣列800可以等同地表示RRAM元件200、300、或500的一部分，將僅使用三維RRAM陣列800的部件。
方法700繼續到操作704，其中將第一RRAM位元單元及第二RRAM位元單元選擇為被存取，其中第一及第二RRAM位元單元直接耦合到相應的不同BL及WL。在一實例中，其中將RRAM位元單元806-1選擇為待存取(例 如，讀取)的第一RRAM位元單元，由於RRAM位元單元806-1直接耦合到BL 802-1及WL 804-1，不直接耦合到BL 802-1或WL 804-1的任何其他RRAM位元單元可以被選擇為待存取的第二RRAM位元單元，諸如，例如，RRAM位元單元806-3，此RRAM位元單元直接耦合到BL 802-2及WL 804-2。
方法700繼續到操作706，其中跨第一RRAM位元單元的直接耦合的BL及WL施加第一偏置電壓，並且跨第二RRAM位元單元的直接耦合的BL及WL施加第二偏置電壓。繼續以上實例，為了存取RRAM位元單元806-1，第一正電壓可在BL 802-1上施加，並且WL 804-1可連接到接地電壓；以及類似地，為了存取RRAM位元單元806-3，第二正電壓可在BL 802-2上施加，並且WL 804-2可連接到接地電壓。
因此，在實例中，其中將第一及第二RRAM位元單元806-1及806-3存取為讀取，由於選擇器元件的對稱極性，由RRAM位元單元806-1及806-3呈現的相應邏輯狀態可以同時讀出，而不導致對彼此的任何干擾雜訊。更具體而言，當WL 804-1連接到接地電壓(亦即，邏輯低)並且BL 802-1及802-2連接到相應正電壓(亦即，邏輯高)時，從BL 802-1穿過選擇器元件806-1S及電阻器806-1R以及傳導至WL 804-1的第一電流可以反映RRAM位元單元806-1呈現的邏輯狀態(亦即，電阻器806-1R的電阻狀態)，並且同時從BL 802-2穿過選擇器元件806-3S及電阻器 806-3R以及傳導至WL 804-2的第二電流可以反映RRAM位元單元806-3呈現的邏輯狀態(亦即，電阻器806-3R的電阻狀態)。在一些實施例中，由於正向偏置選擇器元件806-1S及806-3S，允許第一及第二電流分別穿過其中傳導。另一方面，在一些實施例中，由於選擇器元件806-2S反向偏置，可能從RRAM位元單元806-1至806-3傳導的干擾電流可以由選擇器元件806-2S的高電阻「阻擋」。由此，可以有利地消除干擾雜訊問題。
在一實施例中，一種記憶元件包括：第一導體，與第一軸平行地延伸；第一選擇器材料，包含沿著第一導體的第一側壁延伸的第一部分；第二選擇器材料，包含沿著第一導體的第一側壁延伸的第一部分；第一可變電阻材料，包含沿著第一導體的第一側壁延伸的一部分；以及第二導體，與實質上垂直於第一軸的第二軸平行地延伸，其中第一選擇器材料的第一部分、第二選擇器材料的第一部分、以及第一可變電阻材料的部分沿著與實質上垂直於第一軸及第二軸的第三軸平行的第一方向佈置。
在另一實施例中，一種記憶體元件包括：在基板上形成的第一選擇器材料，呈現第一U形輪廓；在第一選擇器材料上形成的第二選擇器材料，呈現第二U性輪廓；第一導體，與第一水平軸平行地延伸，其中第一導體的側壁及下部邊界部分嵌入第二U形輪廓；第一可變電阻材料，包含沿著第一選擇器材料的第一側壁部分設置的一部分；第二可變電阻材料，包含沿著第一選擇器材料的第一側壁部分設置 的一部分；第二導體，沿著第一可變電阻材料的部分延伸，此第二導體與垂直軸平行地延伸；以及第三導體，沿著第二可變電阻材料的部分設置，此第三導體亦與垂直軸平行地延伸。
在又一實施例中，一種記憶體元件包括：第一導體，與第一軸平行地延伸；第一選擇器材料，部分圍繞第一導體；第二選擇器材料，部分圍繞第一選擇器材料；第一可變電阻材料，包含沿著第一及第二選擇器材料的相應第一側壁部分延伸的一部分；第二可變電阻材料，包含沿著第一及第二選擇器材料的相應第二側壁部分延伸的一部分；第二導體，與實質上垂直於第一軸的第二軸平行地延伸；以及第三導體，亦與第二軸平行地延伸，其中第一選擇器材料的第一及第二側壁部分、第二選擇器材料的第一及第二部分、以及第一及第二可變電阻材料的部分分別在第一導體上方鏡像對稱。
上文概述了若干實施例之特徵，使得熟習此項技術者可更好地理解本揭示之態樣。熟習此項技術者應瞭解，可輕易使用本揭示作為設計或修改其他製程及結構的基礎，以便實施本文所引用之實施例的相同目的及/或實現相同優勢。熟習此項技術者亦應認識到，此類等效構造並未脫離本揭示之精神及範疇，且可在不脫離本揭示之精神及範疇的情況下產生本文的各種變化、替代及更改。
300:RRAM元件
300-1:RRAM位元單元
300-2:RRAM位元單元
300-3:RRAM位元單元
300-4:RRAM位元單元
300-5:RRAM位元單元
300-6:RRAM位元單元
302-1:BL
302-2:BL
302-3:BL
310:條帶
320:條帶
340:條帶
340-1:RRAM位元單元
340-2:RRAM位元單元
340-3:RRAM位元單元
340-4:RRAM位元單元
340-5:RRAM位元單元
340-6:RRAM位元單元
342-1:BL
342-2:BL
342-3:BL
360:條帶
380:條帶

Claims (10)

  1. 一種記憶體元件，包含：一第一導體，實質上沿著一第一軸延伸；一第一選擇器材料，包含沿著該第一導體的一第一側壁延伸的一第一部分；一第二選擇器材料，包含沿著該第一導體的該第一側壁延伸的一第一部分；一第一可變電阻材料，包含沿著該第一導體的該第一側壁延伸的一部分；以及一第二導體，沿著該第一可變電阻材料的該部分設置，該第二導體與實質上垂直於該第一軸的一第二軸平行地延伸，其中該第一選擇器材料的該第一部分、該第二選擇器材料的該第一部分、以及該第一可變電阻材料的該部分沿著與實質上垂直於該第一軸及第二軸的一第三軸平行的一第一方向堆疊。
  2. 如請求項1所述之記憶體元件，其中至少該第一選擇器材料的該第一部分及該第二選擇器材料的該第一部分形成一第一電阻式隨機存取記憶體(RRAM)位元單元的一選擇器元件，並且該第一可變電阻材料的至少該部分形成串聯耦合到該第一RRAM位元單元的該選擇器元件的該第一RRAM位元單元的一電阻器。
  3. 如請求項2所述之記憶體元件，其中該第一導體形成該第一RRAM位元單元的一位元線(BL)並且該第二導體形成該第一RRAM位元單元的一字線(WL)。
  4. 一種記憶體元件，包含：在一基板上形成的一第一選擇器材料，呈現一第一U形輪廓；在該第一選擇器材料上形成的一第二選擇器材料，呈現一第二U形輪廓；一第一導體，與一第一水平軸平行地延伸，其中該第一導體的側壁及下部邊界部分嵌入該第二U形輪廓；一第一可變電阻材料，包含沿著該第一選擇器材料的一第一側壁部分設置的一部分；一第二可變電阻材料，包含沿著該第一選擇器材料的一第二側壁部分設置的一部分；一第二導體，沿著該第一可變電阻材料的該部分設置，該第二導體與一垂直軸平行地延伸；以及一第三導體，沿著該第二可變電阻材料的該部分設置，該第三導體亦與該垂直軸平行地延伸。
  5. 如請求項4所述之記憶體元件，其中該第二選擇器材料的一第一側壁部分、該第一選擇器材料的該第一側壁部分、該第一可變電阻材料的該部分沿著與實質上垂直於該第一水平軸的一第二水平軸平行的一第一方向佈置，並且該第二選擇器材料的一第二側壁部分、該第一選擇器材料的該第二側壁部分、該第二可變電阻材料的該部分沿著與該第二水平軸平行的一第二方向佈置。
  6. 如請求項5所述之記憶體元件，其中至少該第一選擇器材料的該第一側壁部分以及該第二選擇器材料的該第一側壁部分形成一第一電阻式隨機存取記憶體 (RRAM)位元單元的一選擇器元件，並且至少該第一可變電阻材料的該部分形成該第一RRAM位元單元的一電阻器。
  7. 如請求項6所述之記憶體元件，其中該第一導體形成該第一RRAM位元單元的一位元線(BL)，並且該第二導體形成該第一RRAM位元單元的一字線(WL)。
  8. 一種記憶體元件，包含：一第一導體，與一第一軸平行地延伸；一第一選擇器材料，部分圍繞該第一導體；一第二選擇器材料，部分圍繞該第一選擇器材料；一第一可變電阻材料，包含沿著該第一及第二選擇器材料的相應第一側壁部分延伸的一部分；一第二可變電阻材料，包含沿著該第一及第二選擇器材料的相應第二側壁部分延伸的一部分；一第二導體，沿著該第一可變電阻材料的該部分設置，該第二導體與實質上垂直於該第一軸的一第二軸平行地延伸；以及一第三導體，亦與該第二軸平行地延伸，其中該第一選擇器材料的該第一及第二側壁部分、該第二選擇器材料的該第一及第二部分、以及該第一及第二可變電阻材料的該部分分別在該第一導體上方鏡像對稱。
  9. 如請求項8所述之記憶體元件，其中至少該第一選擇器材料的該第一側壁部分以及該第二選擇器材料的該第一側壁部分形成一第一電阻式隨機存取記憶體 (RRAM)位元單元的一選擇器元件，並且至少該第一可變電阻材料的該部分形成該第一RRAM位元單元的一電阻器。
  10. 如請求項9所述之記憶體元件，其中至少該第一選擇器材料的該第二側壁部分以及該第二選擇器材料的該第二側壁部分形成一第二RRAM位元單元的一選擇器元件，並且至少該第二可變電阻材料的該部分形成該第二RRAM位元單元的一電阻器。
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