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TWI695477B - 半導體結構及其製作方法 - Google Patents

半導體結構及其製作方法 Download PDF

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TWI695477B
TWI695477B TW105121505A TW105121505A TWI695477B TW I695477 B TWI695477 B TW I695477B TW 105121505 A TW105121505 A TW 105121505A TW 105121505 A TW105121505 A TW 105121505A TW I695477 B TWI695477 B TW I695477B
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志飈 周
陳鼎龍
興華 張
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聯華電子股份有限公司
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Abstract

本發明提供一半導體結構，包含有一基底，一介電層位於該基底上，一第一閘極結構與一第二閘極結構位於該介電層中，一遮罩層，位於該介電層中，且該遮罩層覆蓋該第一閘極結構的一側壁，並且覆蓋該第二閘極結構，以及一接觸結構位於該介電層中，該接觸結構至少跨越於該遮罩層上，且該接觸結構包含有一第一接觸區與一第二接觸區，其中該第一接觸區與該第一閘極結構直接接觸，該第二接觸區與該基底直接接觸，該遮罩層位於該第一接觸區與該第二接觸區之間。

Description

半導體結構及其製作方法
本發明係有關於半導體元件，尤其是一種具有橋接局部接觸結構(bridged local interconnects)的半導體元件以及其製作方法。
在半導體元件的製程中，隨著愈來愈多不同的元件需要與其他的半導體元件電性連接。且半導體元件的密度逐漸增大情況下，逐漸增大佈局圖的設計的困難。尤其是當特定元件需要與鄰近的其他半導體元件接觸，但周圍區域中又有其他需要保持電性隔離的元件時，佈局圖案的設計更將面臨挑戰。
本發明提供一半導體結構，包含有一基底，一介電層位於該基底上，一第一閘極結構與一第二閘極結構位於該介電層中，一遮罩層，位於該介電層中，且該遮罩層覆蓋該第一閘極結構的一側壁，並且覆蓋該第二閘極結構，以及一接觸結構位於該介電層中，該接觸結構至少跨越於該遮罩層上，且該接觸結構包含有一第一接觸區與一第二接觸區，其中該第一接觸區與該第一閘極結構直接接觸，該第二接觸區與該基底直接接觸，該遮罩層位於該第一接觸區與該第二接觸區之間。
本發明另提供一半導體結構的製作方法，包含有：首先，提供一基底，形成一介電層於該基底上，並且形成一第一閘極結構與一第二閘極結構於該介電層中，之後形成一遮罩層於該介電層中，覆蓋該第一閘極結構與該第二閘極結構，然後進行一第一蝕刻步驟，以移除部分該遮罩層，其中該第一蝕刻步驟進行後，該遮罩層覆蓋該第一閘極結構的一側壁，並且覆蓋該第二閘極結構，以及形成一接觸結構於該介電層中，該接觸結構至少跨越於該遮罩層上，且該接觸結構包含有一第一接觸區與一第二接觸區，其中該第一接觸區與該第一閘極結構直接接觸，該第二接觸區與該基底直接接觸，該遮罩層位於該第一接觸區與該第二接觸區之間。
本發明中的橋接局部接觸結構，其一端連接特定的一閘極結構，另外一端則跨越另外一個閘極結構。在實際應用上，可電性連接鄰近的元件，卻也可以與鄰近的其他特定元件電性隔離，適用於各種電路佈局圖案。藉由本發明所提供製作方法，也可在低成本之下，簡單製作上述的橋接局部接觸結構。
100:基底
102:淺溝隔離
102A:淺溝隔離
104:閘極結構
104A:第一閘極結構
104B:第二閘極結構
106:源/汲極區
108:閘極介電層
110:閘極導電層
112:側壁子
116:接觸蝕刻停止層
116A:側壁
116B:側壁
116C:側壁
116D:表面
116E:表面
118:遮罩層
118A:遮罩層
118B:遮罩層
118C:遮罩層
118D:遮罩層
120:介電層
120’:介電層
121:凹槽
122:第一凹槽
123:凹槽
124:第二凹槽
126:導電層
128:第一凹槽
130:第二凹槽
132:第一接觸區
134:第二接觸區
136:橋接局部接觸結構
138:橋接局部接觸結構
G:距離
第1圖至第6A圖繪示本發明第一實施例之製作一半導體結構的步驟示意圖，其中：第1圖繪示一半導體結構的示意圖，包含有兩閘極結構以及一遮罩層形成於一基底上；第1A圖繪示另一實施例的半導體結構的示意圖； 第2圖繪示進行一第一蝕刻步驟之後的半導體結構示意圖；第3圖繪示形成一介電層之後的半導體結構示意圖；第4圖繪示進行一第二蝕刻步驟之後的半導體結構示意圖；第5圖繪示進行一第三蝕刻步驟之後的半導體結構示意圖；第5A圖繪示本發明另一較佳實施例的半導體結構示意圖；第5B圖繪示本發明另一較佳實施例的半導體結構示意圖；第6圖繪示形成一導電層之後的半導體結構示意圖。
第6A圖繪示繪示第6圖的半導體結構之上視圖。
第7圖至第10圖繪示本發明第二實施例之製作一半導體結構的步驟示意圖，其中：第7圖繪示一半導體結構的示意圖，包含有兩閘極結構以及一介電層形成於一基底上，以及一遮罩層形成於該介電層上；第8圖繪示形成另一介電層之後的半導體結構示意圖；第9圖繪示進行一第四蝕刻步驟之後的半導體結構示意圖；第10圖繪示形成一導電層之後的半導體結構示意圖。
第11圖繪示本發明另一較佳實施例之半導體結構示意圖。
第12圖繪示本發明另一較佳實施例之半導體結構示意圖。
第13圖繪示本發明另一較佳實施例之半導體結構示意圖。
為使熟習本發明所屬技術領域之一般技藝者能更進一步了解本發明，下文特列舉本發明之較佳實施例，並配合所附圖式，詳細說明本發明的構成內容及所欲達成之功效。
為了方便說明，本發明之各圖式僅為示意以更容易了解本發明，其詳細的比例可依照設計的需求進行調整。在文中所描述對於圖形中相對元件之上下關係，在本領域之人皆應能理解其係指物件之相對位置而言，因此皆可以翻轉而呈現相同之構件，此皆應同屬本說明書所揭露之範圍，在此容先敘明。
請參考第1圖至第6圖，其繪示本發明第一實施例之製作一半導體結構的步驟示意圖。首先，提供一基底100，並於基底100上形成至少兩閘極結構104，在此分別定義為第一閘極結構104A與第二閘極結構104B。基底100可以是具有半導體材料的基底，例如是矽基底(silicon substrate)、磊晶矽(epitaxial silicon substrate)、矽鍺半導體基底(silicon germanium substrate)、碳化矽基底(silicon carbide substrate)或矽覆絕緣(silicon-on-insulator，SOI)基底等，也可以是具有非半導體材質之基底，例如是玻璃基底(glass substrate)，但不以此為限。此外，可預先於基底100形成至少一個淺溝隔離(shallow trench isolation，STI)102，以藉由淺溝隔離102定義出各主動區域。
舉例來說，典型的積體電路(例如半導體元件)包含有複數個主動區與複數個非主動區，主動區內可能包含有鰭狀電晶體等元件(例如n型鰭狀電晶體或p型鰭狀電晶體)。各主動區可能包含有不同的圖案密度、不同的鰭狀電晶體元件，或是各自包含的鰭狀電晶體具有不同的導電型態等。
各閘極結構104包含有一閘極介電層108以及一閘極導電層110，其中閘極介電層108的材料可以包括氧化矽(SiO)、氮化矽(SiN)、氮氧化矽(SiON)，或包含介電常數大於4的介電材料，例如係選自氧化鉿(hafnium oxide，HfO2)、矽酸鉿氧化合物(hafnium silicon oxide，HfSiO4)、矽酸鉿氮氧化合物(hafnium silicon oxynitride，HfSiON)、氧化鋁(aluminum oxide，Al2O3)、氧化鑭(lanthanum oxide，La2O3)、氧化鉭(tantalum oxide，Ta2O5)、氧化釔(yttrium oxide，Y2O3)、氧化鋯(zirconium oxide，ZrO2)、鈦酸鍶(strontium titanate oxide，SrTiO3)、矽酸鋯氧化合物(zirconium silicon oxide，ZrSiO4)、鋯酸鉿(hafnium zirconium oxide，HfZrO4)、鍶鉍鉭氧化物(strontium bismuth tantalate,SrBi2Ta2O9,SBT)、鋯鈦酸鉛(lead zirconate titanate,PbZrxTi1-xO3,PZT)、鈦酸鋇鍶(barium strontium titanate,BaxSr1-xTiO3,BST)、或其組合所組成之群組。閘極導電層110的材料可以包括未摻雜的多晶矽、重摻雜的多晶矽、或是單層或多層金屬層，金屬層例如功函數金屬層，阻擋層和低電阻金屬層等，但本發明不限於此，上述閘極結構所包含的材料可依照實際需求而調整。
此外，本發明更包含複數個側壁子112，分別位於各閘極結構104的兩側。側壁子112的材質例如為氮化矽或氧化矽等。之後，於基底100上形成一接觸洞蝕刻停止層(contact etch stop layer，CESL)116，並覆蓋各閘極結構104以及各側壁子112，接觸洞蝕刻停止層116可為單一層或複合層，以對閘極結構104施加所需的壓縮應力或是伸張應力，但並不以此為限。在其他實施例中，也可省略形成接觸洞蝕刻停止層116的步驟。此外，在側壁子112兩側的基底100中，形成有源/汲極區域106，在另一實施例中，可依據實際元件需求，選擇在形成側壁子112之前，於基底先形成一輕摻雜汲極(light doped drain；LDD，未繪示)。
在接觸蝕刻停止層116形成之後，形成一遮罩層118，共形地(conformally)覆蓋在觸蝕刻停止層116上。其中遮罩層118材質可能包含有介電材料或是金屬等導電材質，本發明不限於此。但值得注意的是，若上述步驟中將接觸蝕刻停止層116省略，則此時遮罩層118的材質須選自絕緣材質，以在後續 步驟中電性隔絕接觸結構與閘極結構。此外，遮罩層118較佳與接觸蝕刻停止層116材質不同，以在後續的蝕刻步驟中，遮罩層118與接觸蝕刻停止層116之間具有蝕刻選擇比。
第1A圖繪示本發明另一實施例的半導體結構的示意圖。與上述第1圖不同之處在於，更包含有複數個鰭狀結構109位於基底上，且上述閘極結構104跨越於各鰭狀結構109上，此實施例也屬於本發明的涵蓋範圍內。不過為了簡化說明，以下段落仍以第1圖所述的半導體結構繼續進行描述。
如第2圖所示，進行一第一蝕刻步驟P1，移除部分的遮罩層118。值得注意的是，經過第一蝕刻步驟P1之後，遮罩層118不位於第一閘極結構104A的正上方，但是卻覆蓋於第二閘極結構104B的正上方，以及覆蓋於第一閘極結構與第二閘極結構之間的區域。在本實施例中，剩餘的遮罩層定義為遮罩層118A，遮罩層118A具有一凹凸輪廓(或城垛狀的輪廓，battlement-shaped profile)，遮罩層118A覆蓋於接觸蝕刻停止層116的側壁116A、116B與116C以及接觸蝕刻停止層116的兩表面116D、116E。其中側壁116A覆蓋於第一閘極結構104A的一側壁上；側壁116B與116C分別覆蓋於第二閘極結構104B的兩側壁上；表面116D覆蓋於第二閘極結構104B的一頂面上；表面116E則覆蓋於第一閘極結構104A與第二閘極結構104B之間的基底100與淺溝隔離102上。在本發明的其他實施例中，若未形成接觸蝕刻停止層116，則遮罩層118A至少覆蓋於第一閘極結構104A的一側壁，並覆蓋第二閘極結構104B的兩側壁與一頂面，以及覆蓋於第一閘極結構104A與第二閘極結構104B之間的基底100與淺溝隔離102上。
接下來，如第3圖所示，形成一介電層120，例如為一氧化矽層，覆 蓋於遮罩層118A與接觸蝕刻停止層116上。接下來，如第4圖所示，例如以一微影蝕刻步驟，形成一圖案化光阻(圖未示)於介電層120上，再進行一第二蝕刻步驟P2，以移除部分介電層120，並形成一凹槽121於介電層120中。值得注意的是，在凹槽121之中，遮罩層118A完全被曝露出來，且部分的接觸蝕刻停止層116也被曝露。
如第5圖所示，進行一第三蝕刻步驟P3，將凹槽121之中未被遮罩層118A所覆蓋的接觸蝕刻停止層116移除。在部分的接觸蝕刻停止層116被移除後，形成一第一凹槽122以及一第二凹槽124，其中第一凹槽122曝露出第一閘極結構104A的一頂面，第二凹槽124曝露出基底100，其中第二凹槽124所曝露的基底100可能為與其他元件(例如電晶體、二極體或電阻元件等)電性連接。值得注意的是，在本實施例中，第二凹槽124位於第二閘極結構104B旁並曝露出基底100，但第二凹槽124與第二閘極結構104B之間存在有一淺溝隔離102。在本發明其他實施例中，第二凹槽124可能曝露第二閘極結構104B旁的源/汲極區106，也就是說第二凹槽124與第二閘極結構104B之間不存在有淺溝隔離102(如第5A圖，其繪示本發明另外一較佳實施例的半導體結構剖面圖)。或是在其他實施例中，第二凹槽124可能至少曝露出第二閘極結構104B旁的淺溝隔離102A(如第5B圖，其繪示本發明另外一較佳實施例的半導體結構剖面圖)，也屬於本發明所涵蓋的範圍內。
接下來，如第6圖所示，形成一導電層126於凹槽121中，並且進行一平坦化步驟，例如為化學機械研磨(chemical mechanical polishing，CMP)，移除多餘的導電層126。導電層126材質係用以填滿凹槽121，並可選擇具有優良填充能力與較低阻值的金屬或金屬氧化物，例如鎢(tungsten，W)、鋁(aluminum，Al)、 鋁化鈦(titanium aluminide，TiAl)或氧化鋁鈦(titanium aluminum oxide，TiAlO)。此外，在填入導電層126之前，可選擇性先形成一阻障層(圖未示)於凹槽121內，襯墊層的材質例如為一氮化鈦(TiN)或是氮化鉭(TaN)等，但不限於此。
值得注意的是，第6圖中，導電層126填入第一凹槽122的部分定義為一第一接觸區132，導電層126填入第二凹槽124的部分定義為一第二接觸區134，其中第一接觸區132直接接觸第一閘極結構104A，第二接觸區134則直接接觸基底100(或是在其他實施例中可能接觸淺溝隔離)，遮罩層118A位於第一接觸區132與第二接觸區134之間。導電層126填入凹槽121的部分則形成一橋接局部接觸結構(bridged local interconnects)136，也就是說，橋接局部接觸結構136為一一體成型結構，並跨越於部分遮罩層118A上。請參考第6A圖，第6A圖繪示第6圖的半導體結構之上視圖。為簡化說明，第6A圖中省略部分元件，如源/汲極區以及接觸蝕刻停止層等。如第6A圖所示，橋接局部接觸結構136的一端(第一接觸區132)位於第一閘極結構104A的正上方，而另外一端(第二接觸區134)則位於基底100上，遮罩層118A僅位於第一接觸區132與第二接觸區134之間的範圍內。橋接局部接觸結構136跨越了第二閘極結構104B，並且由於橋接局部接觸結構136與第二閘極結構104B之間存在有遮罩層118A以及接觸蝕刻停止層116，因此橋接局部接觸結構136不會與第二閘極結構104B電性連接。
下文將針對本發明之半導體結構及其製作方法的不同實施樣態進行說明，且為簡化說明，以下說明主要針對各實施例不同之處進行詳述，而不再對相同之處作重覆贅述。此外，本發明之各實施例中相同之元件係以相同之標號進行標示，以利於各實施例間互相對照。
在本發明的第二較佳實施例中，如第7圖所示，形成第一閘極結構104A、第二閘極結構104B、側壁子112、源/汲極區域106、接觸蝕刻停止層116等元件於基底100上之後，在還沒形成第一較佳實施例所述的遮罩層118之前，可以先形成介電層120覆蓋於接觸蝕刻停止層116。接下來，對介電層120進行一平坦化步驟後，再形成一圖案化遮罩層118B，其中從投影面來看，遮罩層118B的不位於第一閘極結構104A的正上方，但是位於第二閘極結構104B的正上方，以及位於第一閘極結構104A與第二閘極結構104B之間的區域。值得注意的是，本實施例中，遮罩層118B的底面與接觸蝕刻停止層116之間存在有一距離G。
如第8圖所示，再次覆蓋一介電層120’，覆蓋於介電層120以及遮罩層118B上，此處介電層120’的材質較佳與介電層120相同(例如為氧化矽)，但不限於此。接下來如第9圖所示，進行一第四蝕刻步驟P4，其中第四蝕刻步驟P4可能包含有多次不同的蝕刻步驟，以移除部分的介電層120、介電層120’以及部分的接觸蝕刻停止層116，並形成一凹槽123於介電層120’與介電層120中。同樣地，第9圖中的凹槽123包含有一第一凹槽128與一第二凹槽130，第一凹槽128曝露出第一閘極結構104A的頂面，第二凹槽130則曝露出第二閘極結構104B旁的基底100。在其他實施例中，第二凹槽130可能至少曝露出第二閘極結構104B旁的淺溝隔離102，也屬於本發明的涵蓋範圍內。
如第10圖所示，形成一導電層126於凹槽123中，並且進行一平坦化步驟，例如為化學機械研磨(chemical mechanical polishing，CMP)，移除多餘的導電層126。與上述第一較佳實施例相同，導電層126填入凹槽123的部分則形成一橋接局部接觸結構(bridged local interconnects)138，也就是說，橋接局部接觸結構138為一一體成型結構，並跨越於部分遮罩層118B上。與上述第一較佳實施 例不同的是，本實施例中的遮罩層118B並非具有凹凸輪廓，而是具有一平坦的結構。但是本實施例中，遮罩層118B距離接觸蝕刻停止層116有一距離G。此外，上述實施例中橋接局部接觸結構138跨越了一個閘極結構104B，但在本發明的其他實施例中，例如第11圖所示，橋接局部接觸結構138可能跨越多個閘極結構104，也屬於本發明的涵蓋範圍內。更進一步，在本發明的其他實施例中，如第12圖所示，其繪示本發明半導體結構的另外一較佳實施例，該實施例中的製作流程相似於本發明第二較佳實施例(請參考第7圖~第9圖)的製作流程，而不同之處在於該實施例中，形成介電層120後，進行平坦化步驟時就已經曝露出接觸蝕刻停止層116的頂面。接下來形成一遮罩層118C時，遮罩層118C的底面與接觸蝕刻停止層116的頂面切齊，因此遮罩層118C具有一平坦結構，且直接碰觸到接觸蝕刻停止層116。或是如第13圖所示，在形成接觸蝕刻停止層116之後，如果閘極結構104為多晶矽閘極，可選擇性進行一金屬閘極置換步驟(replacement metal gate,RMG)，包含進行一平坦化步驟，以曝露出閘極結構104的頂部，然後將多晶矽閘極置換成金屬閘極。接下來可形成遮罩層118D，因此遮罩層118D的底面與閘極結構104的頂面切齊，遮罩層118D也具有一平坦結構。上述實施例也屬於本發明的涵蓋範圍內。
本發明中的橋接局部接觸結構，其一端連接特定的一閘極結構，另外一端則跨越另外一個相鄰的閘極結構而與其他的元件電性連接。在實際應用上，可電性連接鄰近的元件，卻也可以與鄰近的其他特定元件電性隔離，適用於各種電路佈局圖案。藉由本發明所提供製作方法，也可在低成本之下，簡單製作上述的橋接局部接觸結構。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化 與修飾，皆應屬本發明之涵蓋範圍。
100:基底
102:淺溝隔離
104:閘極結構
104A:第一閘極結構
104B:第二閘極結構
106:源/汲極區
108:閘極介電層
110:閘極導電層
112:側壁子
116:接觸蝕刻停止層
118:遮罩層
118A:遮罩層
120:介電層
126:導電層
132:第一接觸區
134:第二接觸區
136:橋接局部接觸結構

Claims (18)

  1. 一半導體結構，包含有：一基底；一介電層位於該基底上；一第一閘極結構與一第二閘極結構位於該介電層中；一遮罩層，位於該介電層中，且該遮罩層覆蓋該第一閘極結構的一側壁，並且覆蓋該第二閘極結構；以及一接觸結構位於該介電層中，該接觸結構至少跨越於該遮罩層上，且該接觸結構包含有一第一接觸區與一第二接觸區，其中該第一接觸區與該第一閘極結構直接接觸，該第二接觸區與該基底直接接觸，該遮罩層位於該第一接觸區與該第二接觸區之間，其中該遮罩層僅位於該第一接觸區至該第二接觸區之間的一範圍內。
  2. 如申請專利範圍第1項所述的半導體結構，更包含有一接觸蝕刻停止層，覆蓋於部分該第一閘極結構的該側壁以及覆蓋該第二閘極結構。
  3. 如申請專利範圍第2項所述的半導體結構，其中該遮罩層直接接觸該接觸蝕刻停止層，且該遮罩層具有一凹凸輪廓。
  4. 如申請專利範圍第2項所述的半導體結構，其中該遮罩層直接接觸該接觸蝕刻停止層，且該遮罩層為一平坦結構。
  5. 如申請專利範圍第2項所述的半導體結構，其中該遮罩層直接不接觸該接觸蝕刻停止層，且該遮罩層為一平坦結構。
  6. 如申請專利範圍第1項所述的半導體結構，更包含有複數個淺溝隔離，位於該第一閘極結構與該第二閘極結構之兩側。
  7. 如申請專利範圍第6項所述的半導體結構，其中該複數個淺溝隔離中，至少包含有一淺溝隔離位於該第二接觸區與該第二閘極結構之間。
  8. 如申請專利範圍第1項所述的半導體結構，其中該接觸結構為一一體成型結構。
  9. 如申請專利範圍第1項所述的半導體結構，其中更包含至少一源/汲極區域位於該第一閘極結構與該第二閘極結構旁的該基底中。
  10. 一半導體結構的製作方法，包含有：提供一基底；形成一介電層於該基底上；形成一第一閘極結構與一第二閘極結構於該介電層中；形成一遮罩層於該介電層中，覆蓋該第一閘極結構與該第二閘極結構；進行一第一蝕刻步驟，以移除部分該遮罩層，其中該第一蝕刻步驟進行後，該遮罩層覆蓋該第一閘極結構的一側壁，並且覆蓋該第二閘極結構；以及形成一接觸結構於該介電層中，該接觸結構至少跨越於該遮罩層上，且該接觸結構包含有一第一接觸區與一第二接觸區，其中該第一接觸區與該第一閘極結構直接接觸，該第二接觸區與該基底直接接觸，該遮罩層僅位於該第一接觸區與該第二接觸區之間的一範圍內。
  11. 如申請專利範圍第10項所述的方法，更包含形成有一接觸蝕刻停止層，覆蓋於部分該第一閘極結構的該側壁以及覆蓋該第二閘極結構。
  12. 如申請專利範圍第11項所述的方法，其中該遮罩層直接接觸該接觸蝕刻停止層，且該遮罩層具有一凹凸輪廓。
  13. 如申請專利範圍第11項所述的方法，其中該遮罩層直接接觸該接觸蝕刻停止層，且該遮罩層為一平坦結構。
  14. 如申請專利範圍第11項所述的方法，其中該遮罩層直接不接觸該接觸蝕刻停止層，且該遮罩層為一平坦結構。
  15. 如申請專利範圍第10項所述的方法，更包含形成有複數個淺溝隔離，位於該第一閘極結構與該第二閘極結構之兩側。
  16. 如申請專利範圍第15項所述的方法，其中該複數個淺溝隔離中，至少包含有一淺溝隔離位於該第二接觸區與該第二閘極結構之間。
  17. 如申請專利範圍第10項所述的方法，其中該接觸結構為一一體成型結構。
  18. 如申請專利範圍第10項所述的方法，其中更包含至少一源/汲極區域位於該第一閘極結構與該第二閘極結構旁的該基底中。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10290640B1 (en) 2017-10-22 2019-05-14 United Microelectronics Corp. Static random access memory cell and static memory circuit
CN110767627B (zh) 2018-07-27 2022-03-22 联华电子股份有限公司 半导体装置及其制作工艺
US20240404872A1 (en) * 2023-06-01 2024-12-05 Qualcomm Incorporated Direct n/p local interconnect

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6071799A (en) * 1997-06-30 2000-06-06 Hyundai Electronics Industries Co., Ltd. Method of forming a contact of a semiconductor device
US6083827A (en) * 1998-12-15 2000-07-04 United Microelectronics Corp. Method for fabricating local interconnect
US6174803B1 (en) * 1998-09-16 2001-01-16 Vsli Technology Integrated circuit device interconnection techniques
US6329720B1 (en) * 1998-12-16 2001-12-11 Lsi Logic Corporation Tungsten local interconnect for silicon integrated circuit structures, and method of making same
US6797611B1 (en) * 2003-08-03 2004-09-28 Nanya Technology Corp. Method of fabricating contact holes on a semiconductor chip
US6822300B2 (en) * 2001-11-14 2004-11-23 Renesas Technology Corp. Semiconductor memory device
US20060263985A1 (en) * 2005-05-20 2006-11-23 Samsung Electronics Co., Ltd. Method of fabricating a semiconductor device
TW201543651A (zh) * 2014-05-08 2015-11-16 旺宏電子股份有限公司 積體電路、多層裝置之結構及其製造方法
TW201547005A (zh) * 2014-06-03 2015-12-16 愛思開海力士有限公司 半導體裝置及其製造方法
TW201604953A (zh) * 2014-07-17 2016-02-01 旺宏電子股份有限公司 半導體裝置的製造方法、用以在半導體薄膜堆疊中形成無瓦解之複數高深寬比溝槽的方法及所形成之半導體裝置

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6646311B2 (en) 2001-10-10 2003-11-11 Texas Instruments Incorporated Vertical bipolar transistor formed using CMOS processes
JP2004079897A (ja) 2002-08-21 2004-03-11 Renesas Technology Corp スタティック型半導体記憶装置
US6838695B2 (en) 2002-11-25 2005-01-04 International Business Machines Corporation CMOS device structure with improved PFET gate electrode
US7141511B2 (en) * 2004-04-27 2006-11-28 Micron Technology Inc. Method and apparatus for fabricating a memory device with a dielectric etch stop layer
US9461143B2 (en) * 2012-09-19 2016-10-04 Intel Corporation Gate contact structure over active gate and method to fabricate same
US9515148B2 (en) * 2013-11-11 2016-12-06 International Business Machines Corporation Bridging local semiconductor interconnects
US9147576B2 (en) 2014-01-23 2015-09-29 International Business Machines Corporation Gate contact with vertical isolation from source-drain
US9349741B2 (en) * 2014-07-14 2016-05-24 Taiwan Semiconductor Manufacturing Co., Ltd. Recessed salicide structure to integrate a flash memory device with a high κ, metal gate logic device

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6071799A (en) * 1997-06-30 2000-06-06 Hyundai Electronics Industries Co., Ltd. Method of forming a contact of a semiconductor device
US6174803B1 (en) * 1998-09-16 2001-01-16 Vsli Technology Integrated circuit device interconnection techniques
US6083827A (en) * 1998-12-15 2000-07-04 United Microelectronics Corp. Method for fabricating local interconnect
US6329720B1 (en) * 1998-12-16 2001-12-11 Lsi Logic Corporation Tungsten local interconnect for silicon integrated circuit structures, and method of making same
US6822300B2 (en) * 2001-11-14 2004-11-23 Renesas Technology Corp. Semiconductor memory device
US6797611B1 (en) * 2003-08-03 2004-09-28 Nanya Technology Corp. Method of fabricating contact holes on a semiconductor chip
US20060263985A1 (en) * 2005-05-20 2006-11-23 Samsung Electronics Co., Ltd. Method of fabricating a semiconductor device
TW201543651A (zh) * 2014-05-08 2015-11-16 旺宏電子股份有限公司 積體電路、多層裝置之結構及其製造方法
TW201547005A (zh) * 2014-06-03 2015-12-16 愛思開海力士有限公司 半導體裝置及其製造方法
TW201604953A (zh) * 2014-07-17 2016-02-01 旺宏電子股份有限公司 半導體裝置的製造方法、用以在半導體薄膜堆疊中形成無瓦解之複數高深寬比溝槽的方法及所形成之半導體裝置

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