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TWI694445B - 半導體記憶裝置 - Google Patents

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TWI694445B
TWI694445B TW107122946A TW107122946A TWI694445B TW I694445 B TWI694445 B TW I694445B TW 107122946 A TW107122946 A TW 107122946A TW 107122946 A TW107122946 A TW 107122946A TW I694445 B TWI694445 B TW I694445B
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wiring
memory device
semiconductor memory
area
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小池豪
杉崎剛
Original Assignee
日商東芝記憶體股份有限公司
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Abstract

實施形態之半導體記憶裝置具備：複數個配線層，其等於半導體基板上方介隔絕緣層而積層；第1及第2記憶體柱，其等貫通複數個配線層；以及複數個第1插塞，其等底面分別與複數個配線層相接。複數個配線層具備：第1陣列區域，其供第1記憶體柱貫通複數個配線層；第2陣列區域，其供第2記憶體柱貫通複數個配線層；以及連接區域，其具有分別與複數個第1插塞連接之複數個連接部。沿著第1方向依次配置第1陣列區域、連接區域、及第2陣列區域。

Description

半導體記憶裝置
實施形態主要係關於一種半導體記憶裝置。
作為半導體記憶裝置，已知有NAND(Not AND，與非)型快閃記憶體。
實施形態提供一種可提高處理能力之半導體記憶裝置。
實施形態之半導體記憶裝置包含：複數個第1配線層，其等於半導體基板上方介隔第1絕緣層而積層；第1及第2記憶體柱，其等貫通複數個第1配線層；以及複數個第1插塞，其等底面分別與複數個第1配線層相接。複數個第1配線層包含：第1陣列區域，其供第1記憶體柱貫通複數個第1配線層；第2陣列區域，其供第2記憶體柱貫通複數個第1配線層；以及連接區域，其形成分別與複數個第1插塞連接之複數個連接部。沿著與半導體基板平行之第1方向依次配置第1陣列區域、連接區域、及第2陣列區域。
1.第1實施形態
對第1實施形態之半導體記憶裝置進行說明。以下，作為半導體記憶裝置，列舉將記憶胞電晶體三維積層於半導體基板上而成之三維積層型NAND型快閃記憶體為例進行說明。
1.1構成
1.1.1半導體記憶裝置之整體構成 首先，使用圖1對半導體記憶裝置之整體構成進行說明。圖1係表示半導體記憶裝置之基本之整體構成之方塊圖之一例。再者，於圖1之示例中，利用箭頭線表示各區塊連接之一部分，但各區塊間之連接並不限定於此。
如圖1所示，NAND型快閃記憶體1具備記憶胞陣列10、列解碼器11、驅動器電路12、感測放大器13、及電壓產生電路14。
記憶胞陣列10具備作為非揮發性記憶胞電晶體之集合之複數個(於本實施形態中為4個)區塊BLK(BLK0～BLK3)。區塊BLK之各者具備作為記憶胞電晶體串聯連接而成之NAND串NS之集合之複數個(於本實施形態中為4個)串單元SU(SU0～SU3)。再者，記憶胞陣列10內之區塊BLK之個數及區塊BLK內之串單元SU之個數為任意。
列解碼器11包含未圖示之區塊解碼器及連接(hookup)電路。區塊解碼器將列地址解碼，並基於該解碼結果，選擇對應之區塊BLK之列方向。列解碼器11經由連接電路而與各區塊BLK之字元線及選擇閘極線連接。
驅動器電路12將資料之寫入動作、讀出動作、及刪除動作所需要之電壓供給至列解碼器11。該電壓經由列解碼器11被施加至對應之字元線及選擇閘極線。
感測放大器13於資料之讀出動作時，將自記憶胞電晶體讀出之資料讀出。又，於資料之寫入時，將寫入資料傳送至記憶胞電晶體。
電壓產生電路14產生資料之寫入動作、讀出動作、及刪除動作所需要之電壓，並供給至驅動器電路12及感測放大器13等。
1.1.2記憶胞陣列之構成
接下來，使用圖2對記憶胞陣列10之構成進行說明。圖2之示例表示區塊BLK0，但其他區塊BLK之構成亦相同。
如圖2所示，區塊BLK0包含例如4個串單元SU0～SU3。而且，各個串單元SU包含複數個NAND串NS。NAND串NS之各者包含例如8個記憶胞電晶體MT(MT0～MT7)以及選擇電晶體ST1及ST2。記憶胞電晶體MT具備控制閘極與電荷儲存層，將資料非揮發地保存。
再者，記憶胞電晶體MT既可為於電荷儲存層使用絕緣膜之MONOS型，亦可為於電荷儲存層使用導電層之FG型。以下，於本實施形態中，以MONOS型為例進行說明。又，記憶胞電晶體MT之個數並不限定於8個，亦可為16個或32個、64個、96個、128個等，其數量並不受限定。進而，選擇電晶體ST1及ST2之個數為任意，分別只要為1個以上即可。
8個記憶胞電晶體MT串聯連接於選擇電晶體ST1之源極與選擇電晶體ST2之汲極之間。更具體而言，記憶胞電晶體MT0～MT7之電流路徑串聯連接。而且，記憶胞電晶體MT7之汲極連接於選擇電晶體ST1之源極，記憶胞電晶體MT0之源極連接於選擇電晶體ST2之汲極。
處於串單元SU0～SU3內之選擇電晶體ST1之閘極於每個串單元SU內連接於不同之選擇閘極線SGD0～SGD3。更具體而言，例如，處於串單元SU0內之複數個選擇電晶體ST1之閘極共用連接於選擇閘極線SGD0。
處於串單元SU0～SU3內之選擇電晶體ST2之閘極共用連接於選擇閘極線SGS。即，處於同一區塊BLK內之複數個選擇電晶體ST2之閘極共用連接於選擇閘極線SGS。再者，處於串單元SU0～SU3之選擇電晶體ST2之閘極亦可於每個串單元SU內連接於不同之選擇閘極線SGS0～SGS3。
處於同一區塊BLK內之記憶胞電晶體MT0～MT7之控制閘極分別共用連接於字元線WL0～WL7。更具體而言，例如，處於區塊BLK0內之複數個記憶胞電晶體MT0之控制閘極共用連接於字元線WL0。
處於串單元SU內之複數個選擇電晶體ST1之汲極分別連接於不同之位元線BL(BL0～BL(n－1)，其中n為2以上之自然數)。即，處於串單元SU內之複數個NAND串NS分別連接於不同之位元線BL。又，位元線BL將處於各區塊BLK之串單元SU0～SU3中分別包含之1個NAND串NS共用連接。
處於複數個區塊BLK之選擇電晶體ST2之源極共用連接於源極線SL。
即，串單元SU係分別連接於不同之位元線BL且連接於同一選擇閘極線SGD之NAND串NS之集合體。又，區塊BLK係共用字元線WL之複數個串單元SU之集合體。而且，記憶胞陣列10係共用位元線BL之複數個區塊BLK之集合體。
再者，關於記憶胞陣列10之構成，亦可為其他構成。即，關於記憶胞陣列10之構成，例如，記載於2009年3月19日提出申請之名稱為“三維積層型非揮發性半導體記憶體(THREE DIMENSIONAL STACKED NONVOLATILE SEMICONDUCTOR MEMORY)”之美國專利申請案12/407,403號中。又，記載於2009年3月18日提出申請之名稱為“三維積層型非揮發性半導體記憶體(THREE DIMENSIONAL STACKED NONVOLATILE SEMICONDUCTOR MEMORY)”之美國專利申請案12/406,524號、2010年3月25日提出申請之名稱為“非揮發性半導體記憶裝置及其製造方法(NON-VOLATILE SEMICONDUCTOR STORAGE DEVICE AND METHOD OF MANUFACTURING THE SAME)”之美國專利申請案12/679,991號、2009年3月23日提出申請之名稱為“半導體記憶體及其製造方法(SEMICONDUCTOR MEMORY AND METHOD FOR MANUFACTURING SAME)”之美國專利申請案12/532,030號中。該等專利申請案之整體藉由參照被引用至本申請之說明書中。
1.1.3記憶胞陣列之平面構成
接下來，使用圖3對記憶胞陣列10之平面構成進行說明。圖3係1個區塊BLK中之串單元SU0～SU4之俯視圖。再者，於圖3之示例中，省略了層間絕緣膜。
如圖3所示，於本實施形態中之記憶胞陣列10中，於串單元SU0及SU1中，共有字元線WL及選擇閘極線SGS。而且，於串單元SU0之選擇閘極線SGD0與串單元SU1之選擇閘極線SGD1之間形成有狹縫SHE，將選擇閘極線SGD0與SGD1分離。串單元SU2及SU3亦相同。於串單元SU1與SU2之間形成有狹縫SLT，將各自之選擇閘極線SGD及SGS以及字元線WL分離。
記憶胞陣列10包含2個陣列部、階梯部、及2個虛設階梯部。更具體而言，沿著與半導體基板平行之第1方向D1，自記憶胞陣列10之一端朝向另一端，依次配置有虛設階梯部、陣列部、階梯部、陣列部、及虛設階梯部，階梯部配置於記憶胞陣列10之中央。即，於字元線WL，沿著第1方向D1，存在與2個陣列部、階梯部、及2個虛設階梯部對應之區域，於2個陣列部之間設置有階梯部。
於陣列部形成與NAND串NS對應之記憶體柱MP。關於記憶體柱MP之構造之詳細情況將於下文敍述。圖3之示例中，於各串單元SU中，複數個記憶體柱MP沿著第1方向D1配置成1行。例如，沿著與半導體基板平行且與第1方向D1正交之第2方向配置之各串單元SU之記憶體柱MP之上端藉由位元線BL而共用連接。
與2個陣列部對應之選擇閘極線SGD0～SGD3於階梯部分別被分離。因此，於1個串單元SU中，藉由選擇分離後所得之任一選擇閘極線SGD，來選擇2個陣列部中之任一個。
再者，1個串單元SU中之記憶體柱MP之排列能夠任意地設定。例如，沿著第1方向D1，既可2行並排地配置，亦可排列為4行之鋸齒配置。
階梯部中，將與選擇閘極線SGD及SGS以及字元線WL0～WL7對應之複數個配線層呈階梯狀引出(以下，將引出部稱為「階地」)。即，字元線WL0～WL7之階地於第1方向D1形成於與字元線WL0～WL7對應之配線層之中央。於各階地上形成有接觸插塞CC。又，於階梯部，為了將形成於記憶胞陣列10之下層之列解碼器11(連接電路)與接觸插塞CC連接，而形成有貫通記憶胞陣列10之接觸插塞C4。接觸插塞CC與接觸插塞C4之上端藉由配線層而連接。接觸插塞CC及C4由導電材料構成，例如亦可使用鎢(W)或氮化鈦(TiN)等金屬材料。又，於接觸插塞C4之側面形成有未圖示之絕緣層(例如氧化矽膜)，接觸插塞C4與配線層103並未相接。
各串單元SU之選擇閘極線SGD於第1方向D1上，由階梯部分離為2個，與分離後所得之各選擇閘極線SGD對應之接觸插塞CC及C4分別沿著第1方向D1配置。
串單元SU0之階梯部中，於2條選擇閘極線SGD0之間配置有字元線WL7之階地。而且，以貫通該階地之方式，沿著第1方向D1，依次配置有與字元線WL6、WL4、WL2、及WL0、選擇閘極線SGS、以及字元線WL1、WL3、WL5、及WL7對應之接觸插塞C4。
串單元SU1之階梯部中，於2條選擇閘極線SGD1之間，沿著第1方向D1，依次配置有字元線WL6、WL4、WL2、及WL0、選擇閘極線SGS、以及字元線WL1、WL3、WL5、及WL7之階地。即，與串單元SU0及SU1對應之字元線WL0～WL7之階地沿著第1方向D1排成一行配置。而且，於各個階地上配置有接觸插塞CC。即，沿著第1方向D1，依次配置有與字元線WL6、WL4、WL2、及WL0、選擇閘極線SGS、以及字元線WL1、WL3、WL5、及WL7對應之接觸插塞CC。
串單元SU2及SU3之階梯部以隔著狹縫SLT與串單元SU0及SU1之階梯部對稱之方式，配置有階地以及接觸插塞CC及C4。
更具體而言，串單元SU2之階梯部中，於2條選擇閘極線SGD2之間，沿著第1方向D1，依次配置有字元線WL6、WL4、WL2、及WL0、選擇閘極線SGS、以及字元線WL1、WL3、WL5、及WL7之階地。而且，於各個階地上配置有接觸插塞CC。
串單元SU3之階梯部中，於2條選擇閘極線SGD3之間配置有字元線WL7之階地。而且，以貫通該階地之方式，沿著第1方向D1，依次配置有與字元線WL6、WL4、WL2、及WL0、選擇閘極線SGS、以及字元線WL1、WL3、WL5、及WL7對應之接觸插塞C4。
再者，亦可於串單元SU0之階梯部形成選擇閘極線SGS及字元線WL之階地及接觸插塞CC，於串單元SU1之階梯部形成與選擇閘極線SGS及字元線WL對應之接觸插塞C4。串單元SU2及SU3之階梯部亦相同。進而，第1方向上之階地之配置能夠任意地設定。
又，於階梯部設置有複數個虛設柱HR，上述複數個虛設柱HR貫通與選擇閘極線SGD及SGS以及字元線WL0～WL7對應之複數個配線層。虛設柱之配置為任意。虛設柱HR於側面及底面形成有絕緣層，不與其他配線電連接。虛設柱HR於將與選擇閘極線SGD及SGS以及字元線WL對應之空隙以例如鎢(W)等金屬嵌埋時，作為支撐成為空隙之選擇閘極線SGD及SGS以及字元線WL之間之層間絕緣膜之柱而發揮功能。
虛設階梯部係於形成階梯部之過程中形成。第1方向D1上之虛設階梯部之寬度較階梯部之寬度窄。於虛設階梯部未形成記憶體柱MP以及接觸插塞CC及C4等。再者，亦可不形成虛設階梯部。
1.1.4記憶胞陣列之剖面構成
接下來，使用圖4～圖6對記憶胞陣列10之剖面構成進行說明。圖4係沿著圖3所示之A1-A2線之記憶胞陣列10之剖視圖。圖5係沿著圖3所示之B1-B2線之記憶胞陣列10之剖視圖。圖6係沿著圖3所示之C1-C2線之記憶胞陣列10之剖視圖。再者，為了簡化說明，於圖4及圖5之示例中，將設置於記憶胞陣列10之下層之電路以區塊表示，且省略了記憶體柱MP以及接觸插塞CC及C4上之配線層。又，於圖6之示例中，省略了配置於記憶胞陣列10之下方之電路。
如圖4所示，於半導體基板100上，例如，形成有列解碼器11及感測放大器13等之電路，且隔著絕緣層101於該等電路之上方形成有記憶胞陣列10。絕緣層101例如使用氧化矽膜(SiO2 )。再者，配置於記憶胞陣列10之下方之電路並不限定於列解碼器11及感測放大器13。更具體而言，於記憶胞陣列10之區域中，於絕緣層101上形成有作為源極線SL而發揮功能之配線層102，進而於配線層102上，於配線層間介隔絕緣層101而積層著作為選擇閘極線SGS、字元線WL0～WL7、以及選擇閘極線SGD而發揮功能之10層配線層103。配線層102及103由導電材料構成，亦可使用例如W或TiN等金屬材料。
於記憶胞陣列10之陣列部中，形成有貫通10層配線層103且底面與配線層102相接之記憶體柱MP。
於串單元SU1之階梯部中，形成有選擇閘極線SGD及SGS以及字元線WL0～WL7之階地。更具體而言，沿著第1方向D1，形成有選擇閘極線SGD1之階地，接著呈2級台階之階梯狀依次形成有偶數字元線WL6、WL4、WL2及WL0之階地，接著形成有選擇閘極線SGS之階地，接著呈2級台階之階梯狀依次形成有奇數字元線WL1、WL3、WL5、WL7之階地，進而形成有選擇閘極線SGD1之階地。
於各個階地上，形成有接觸插塞CC。又，與選擇閘極線SGD1對應之接觸插塞CC以貫通10層配線層103及配線層102而連接於列解碼器11之方式形成。於圖4之示例中，沿著第1方向D1，依次配置有與選擇閘極線SGD1對應之接觸插塞C4、與選擇閘極線SGD1、字元線WL6、WL4、WL2、及WL0、選擇閘極線SGS、字元線WL1、WL3、WL5、及WL7、以及選擇閘極線SGD1對應之11個接觸插塞CC、以及與選擇閘極線SGD1對應之接觸插塞C4。
如圖5所示，於串單元SU0之階梯部中，形成有選擇閘極線SGD0及字元線WL7之階地。於字元線WL7之階地，與選擇閘極線SGS及字元線WL0～WL7對應之接觸插塞C4以貫通與選擇閘極線SGS及字元線WL0～WL7對應之9層配線層103以及配線層102而連接於列解碼器11之方式形成。於選擇閘極線SGD0之階地上形成有接觸插塞CC。又，與選擇閘極線SGD0對應之接觸插塞C4以貫通10層配線層103及配線層102而連接於列解碼器11之方式形成。於圖5之示例中，沿著第1方向D1，依次配置有與選擇閘極線SGD0對應之接觸插塞C4及CC、與字元線WL6、WL4、WL2、及WL0、選擇閘極線SGS、字元線WL1、WL3、WL5、及WL7對應之9個接觸插塞C4、以及與選擇閘極線SGD0對應之接觸插塞CC及C4。
接下來，對記憶體柱MP之剖面構造之詳細情況進行說明。
如圖6所示，作為源極線SL而發揮功能之配線層102於串單元SU0～SU3中共用。狹縫SLT形成於串單元SU1與SU2之間，沿著第1方向D1延伸，將10層配線層103分離。再者，於未圖示之區塊BLK間亦形成狹縫SLT。狹縫SHE形成於串單元SU0與SU1之間、及串單元SU2與SU3之間。形成於串單元SU0與SU1之間之狹縫SHE將選擇閘極線SGD0與SGD1分離。形成於串單元SU2與SU3之間之狹縫SHE將選擇閘極線SGD2與SGD3分離。
於半導體基板100上，隔著未圖示之感測放大器13等之電路而形成有絕緣層101，且於絕緣層101上形成有作為源極線SL而發揮功能之配線層102。
於配線層102上，於各個配線層間介隔絕緣層101而自下層起形成作為選擇閘極線SGS、字元線WL0～WL7、及選擇閘極線SGD而發揮功能之10層配線層103。
記憶體柱MP包含區塊絕緣膜107、電荷儲存層106、隧道絕緣膜105、及半導體層104。而且，由記憶體柱MP與字元線WL0～WL7構成記憶胞電晶體MT0～MT7。同樣地，由記憶體柱MP與選擇閘極線SGD及SGS構成選擇電晶體ST1及ST2。
更具體而言，為了形成記憶體柱MP，而以貫通10層配線層103及絕緣層101並到達至配線層102之方式形成有記憶體孔。於記憶體孔之側面依次形成有區塊絕緣膜107、電荷儲存層106、及隧道絕緣膜105。記憶體孔之內部由半導體層104嵌埋。半導體層104係供形成記憶胞電晶體MT以及選擇電晶體ST1及ST2之通道之區域。區塊絕緣膜107及隧道絕緣膜105例如使用SiO2 。電荷儲存層106例如使用SiN。再者，電荷儲存層106作為周圍由絕緣材料包圍之導電材料亦可形成為浮動閘極構造。半導體層104例如使用多晶矽。
於記憶體柱MP上，形成有用以與上層之配線連接之接觸插塞109。接觸插塞109由導電材料形成，例如可使用W或TiN等金屬材料，亦可使用摻雜著磷(P)等之Si。
於接觸插塞109上，形成作為位元線BL而發揮功能之配線層110。配線層110由導電材料形成，亦可使用例如W或TiN等金屬材料。
1.2階梯部之形成方法
接下來，使用圖7～圖18對階梯部之形成方法進行說明。圖7～圖18分別表示圖3之區域RA、即與1個區塊BLK對應之階梯部之平面、沿著A1-A2線之剖面(以下，稱為「A1-A2剖面」)、及沿著B1-B2線之剖面(以下，稱為「B1-B2剖面」)。於本實施形態中，對如下方法(以下，稱為「回填」)進行說明：於由犧牲層120形成相當於配線層103之構造之後，將犧牲層120去除，然後以導電材料嵌埋而形成配線層103。以下，對使用氮化矽膜(SiN)作為犧牲層120，使用TiN及W之積層膜作為導電材料之情況進行說明。TiN於將W成膜時作為用以防止例如W與底層之Si發生反應之阻擋層、或者用以提高W之密接性之密接層具有功能。再者，犧牲層120並不限定於SiN。例如，亦可為氮氧化矽膜(SiON)，只要為與絕緣層101(例如SiO2 )可充分地獲得濕式蝕刻之選擇比之材料即可。又，配線層103之導電材料並不限定於TiN與W之積層膜。再者，於圖7～圖18之示例中，為了簡化說明，省略了配線層102及虛設柱HR。
如圖7所示，於未圖示之配線層102上，於層間介隔絕緣層101而積層與配線層103對應之10層犧牲層120，於最上層之犧牲層120上進而形成絕緣層101。
如圖8所示，接著，於與字元線WL0～WL7及選擇閘極線SGS之階地、串單元SU0與SU1之間之狹縫SHE、及串單元SU2與SU3之間之狹縫SHE對應之區域中，對最上層之犧牲層120進行加工。然後，自絕緣層101，嵌埋將犧牲層120去除後之部分。藉此，於A1-A2剖面及B1-B2剖面所示之區域之一部分中，最上層之犧牲層120被去除。
如圖9所示，接著，於串單元SU0及SU3之階梯部形成保護層121。保護層121具有作為加工階梯部時之掩模之功能。以下，對使用多晶Si作為保護層121之情況進行說明。再者，保護層121並不限定於多晶Si。只要為與絕緣層101及犧牲層120可充分地獲得乾式蝕刻之選擇比之材料即可。
如圖10所示，接著，使用微影技術，形成用以加工選擇閘極線SGS之階地區域之抗蝕圖案122。然後，對絕緣層101及犧牲層120分別逐層進行加工。藉此，於A1-A2剖面所示之選擇閘極線SGS之階地區域中，自最上層起2層量之犧牲層120被去除。又，於字元線WL0～WL7之階地區域中，最上層之犧牲層120被去除。此時，於B1-B2剖面所示之區域中，由於利用保護層121保護上層，故而絕緣層101及犧牲層120未被加工。
如圖11所示，接著，形成用以加工偶數字元線WL6、WL4、WL2、及WL0、以及選擇閘極線SGS之階地區域之抗蝕圖案122。然後，對絕緣層101及犧牲層120分別逐層進行加工。藉此，於A1-A2剖面所示之偶數字元線WL6、WL4、WL2、及WL0之階地區域中，自最上層起2層量之犧牲層120被去除。於選擇閘極線SGS之階地區域中，自最上層起3層量之犧牲層120被去除。又，於奇數字元線WL1、WL3、WL5、及WL7之階地區域中，自最上層起1層量之犧牲層120被去除。此時，於B1-B2剖面所示之區域中，由於利用保護層121保護上層，故而絕緣層101及犧牲層120未被加工。
如圖12所示，接著，形成用以加工字元線WL0、選擇閘極線SGS、及字元線WL1之階地區域之抗蝕圖案122。然後，對絕緣層101及犧牲層120分別以2層為單位進行加工。藉此，於A1-A2剖面所示之字元線WL0之階地區域中，自最上層起4層量之犧牲層120被去除。於選擇閘極線SGS之階地區域中，自最上層起5層量之犧牲層120被去除。於字元線WL1之階地區域中，自最上層起3層量之犧牲層120被去除。又，於字元線WL6、WL4、及WL2之階地區域中，自最上層起2層量之犧牲層120被去除，於字元線WL3、WL5、及WL7之階地區域中，自最上層起1層量之犧牲層120被去除。此時，於B1-B2剖面所示之區域中，由於利用保護層121保護上層，故而絕緣層101及犧牲層120未被加工。
如圖13所示，接著，形成用以加工字元線WL2及WL0、選擇閘極線SGS、以及字元線WL1及WL3之階地區域之抗蝕圖案122。然後，對絕緣層101及犧牲層120分別以2層為單位進行加工。藉此，於A1-A2剖面所示之字元線WL2之階地區域中，自最上層起4層量之犧牲層120被去除。於字元線WL0之階地區域中，自最上層起6層量之犧牲層120被去除。於選擇閘極線SGS之階地區域中，自最上層起7層量之犧牲層120被去除。於字元線WL1之階地區域中，自最上層起5層量之犧牲層120被去除。於字元線WL3之階地區域中，自最上層起3層量之犧牲層120被去除。又，於字元線WL6及WL4之階地區域中，自最上層起2層量之犧牲層120被去除，於字元線WL5及WL7之階地區域中，自最上層起1層量之犧牲層120被去除。此時，於B1-B2剖面所示之區域中，由於利用保護層121保護上層，故而絕緣層101及犧牲層120未被加工。
如圖14所示，接著，形成用以加工字元線WL4、WL2、及WL0、選擇閘極線SGS、以及字元線WL1、WL3、及WL5之階地區域之抗蝕圖案122。然後，對絕緣層101及犧牲層120分別以2層為單位進行加工。藉此，於A1-A2剖面所示之字元線WL6之階地區域中，自最上層起2層量之犧牲層120被去除。於字元線WL4之階地區域中，自最上層起4層量之犧牲層120被去除。於字元線WL2之階地區域中，自最上層起6層量之犧牲層120被去除。於字元線WL0之階地區域中，自最上層起8層量之犧牲層120被去除。於選擇閘極線SGS之階地區域中，自最上層起9層量之犧牲層120被去除。於字元線WL1之階地區域中，自最上層起7層量之犧牲層120被去除。於字元線WL3之階地區域中，自最上層起5層量之犧牲層120被去除。於字元線WL5之階地區域中，自最上層起3層量之犧牲層120被去除。又，於字元線WL7之階地區域中，自最上層起1層量之犧牲層120被去除。此時，於B1-B2剖面所示之區域中，由於利用保護層121保護上層，故而絕緣層101及犧牲層120未被加工。
如圖15所示，接著，將抗蝕圖案122及保護層121去除之後，將字元線WL0～WL7及選擇閘極線SGS之階地區域以絕緣層101嵌埋，且利用例如CMP(Chemical Mechanical Polishing，化學機械拋光)等使絕緣層101之表面平坦化。然後，形成例如記憶體柱MP及虛設柱HR。
如圖16所示，接著，形成與字元線WL0～WL7以及選擇閘極線SGD及SGS對應之接觸插塞C4。
如圖17所示，首先，加工狹縫SLT而形成槽圖案。接著，利用W及TiN回填犧牲層120，形成配線層103。更具體而言，於犧牲層120為SiN之情形時，進行使用磷酸(H3 PO4 )之濕式蝕刻。藉此，自狹縫SLT之槽圖案將犧牲層120蝕刻，而於有犧牲層120之部分形成空隙。接著，將TiN及W依次成膜，嵌埋空隙。接著，將形成於狹縫之側面及底部、以及絕緣層101上之TiN及W去除而形成配線層103，然後，將狹縫SLT之槽圖案利用SiO2 嵌埋。
如圖18所示，接著，於字元線WL0～WL7以及選擇閘極線SGD及SGS之階地上形成接觸插塞CC。
1.3本實施形態之效果
若為本實施形態之構成，則可提高處理能力。以下，對本效果進行說明。
於三維積層型NAND型快閃記憶體中，作為字元線WL而發揮功能之複數個配線層積層於半導體基板上方。所積層之複數個配線層呈階梯狀被引出，經由接觸插塞CC而連接於列解碼器11。因此，若自接觸插塞CC至記憶體柱MP為止之距離變長，即，若字元線WL之配線長度變長，則由於配線電阻及配線間電容之增加而使RC延遲變大。
使用圖19對字元線WL之配線長度之具體例進行說明。於圖19之上段，作為比較例，表示了將階梯部設置於記憶胞陣列之端部之情形時之記憶胞陣列之剖面，於圖19之下段，表示了本實施形態中之記憶胞陣列之剖面。再者，於圖19之示例中，為了簡化說明，將源極線SL以及選擇閘極線SGD及SGS省略，作為複數條字元線WL之一部分，表示了字元線WL4～WL7。
如圖19所示，若將作為比較例於記憶胞陣列之端部設置有階梯部之情形時之自接觸插塞CC至字元線WL之端部為止之配線長度設為L，則於應用本實施形態而於記憶胞陣列之中央設置有階梯部之情形時，自接觸插塞CC至字元線WL之端部為止之配線長度成為L/2，可使配線電阻及配線間電容設為大致一半。因此，可減少RC。
如此，若為本實施形態之構成，則可將階梯部設置於記憶胞陣列10之中央、即2個陣列部之間。藉此，於配置於字元線WL之端部之記憶體柱MP中，由於字元線WL之電阻值與配線間電容成為大致一半，故而可減少RC延遲。藉此，可減少字元線WL中之信號之傳播速度之延遲，從而可提高半導體記憶裝置之處理能力。
進而，由於字元線WL之配線長度成為大致1/2，故而可減少字元線WL中之電壓降。因此，可減少由字元線WL之配線長度引起之字元線WL之電壓不均，從而可減少誤寫入及誤讀出。藉此，可提高半導體記憶裝置之可靠性。
2.第2實施形態
接下來，對第2實施形態進行說明。於第2實施形態中，對與第1實施形態不同之階地之配置進行說明。以下，僅對與第1實施形態不同之方面進行說明。
2.1記憶胞陣列之平面構成
首先，使用圖20對記憶胞陣列10之平面構成進行說明。圖20係1個區塊BLK中之串單元SU0～SU4之俯視圖。再者，於圖20之示例中，省略了層間絕緣膜。
如圖20所示，本實施形態中之記憶胞陣列10中，於串單元SU0～SU4中，共有字元線WL及選擇閘極線SGS。選擇閘極線SGD0與SGD1被狹縫SHE分離。同樣地，選擇閘極線SGD2與SGD3被狹縫SHE分離。又，選擇閘極線SGD1與SGD2被狹縫SHE及狹縫SLT分離。即，於串單元SU1與SU2之間之一部分形成有狹縫SLT。因此，於串單元SU1與SU2之間，於形成有狹縫SHE之區域中，選擇閘極線SGS以及字元線WL連接。
記憶胞陣列10與第1實施形態之圖3同樣地，包含2個陣列部、階梯部、及2個虛設階梯部。
於本實施形態之階梯部中，字元線WL0～WL7之階地沿著第1方向D1並列地配置成2行。
更具體而言，於串單元SU0之階梯部，於與選擇閘極線SGD0對應之2個階地之間形成有字元線WL7之階地。而且，沿著第1方向D1，依次配置有與選擇閘極線SGD0對應之接觸插塞C4及CC、與字元線WL6、WL2、WL3、及WL7對應之接觸插塞C4、以及與選擇閘極線SGD0對應之接觸插塞CC及C4。
於串單元SU1之階梯部，於與選擇閘極線SGD1對應之2個階地之間沿著第1方向D1形成有字元線WL6、WL2、WL3、及WL7之階地。而且，沿著第1方向D1，依次配置有與選擇閘極線SGD1對應之接觸插塞C4及CC、與字元線WL6、WL2、WL3、及WL7對應之接觸插塞CC、以及與選擇閘極線SGD1對應之接觸插塞CC及C4。
於串單元SU2之階梯部，於與選擇閘極線SGD2對應之2個階地之間沿著第1方向D1形成有字元線WL4及WL0、選擇閘極線SGS、以及字元線WL1及WL5之階地。而且，沿著第1方向D1，依次配置有與選擇閘極線SGD2對應之接觸插塞C4及CC、與字元線WL4及WL0、選擇閘極線SGS、以及字元線WL1及WL5對應之接觸插塞CC、以及與選擇閘極線SGD2對應之接觸插塞CC及C4。
於串單元SU3之階梯部，於與選擇閘極線SGD3對應之2個階地之間形成有字元線WL7之階地。而且，沿著第1方向D1，依次配置有與選擇閘極線SGD3對應之接觸插塞C4及CC、與字元線WL4及WL0、選擇閘極線SGS、以及字元線WL1及WL5對應之接觸插塞C4、以及與選擇閘極線SGD3對應之接觸插塞CC及C4。
再者，串單元SU0～SU3之階梯部中之階地及接觸插塞CC及C4之配置可任意地設定。
又，於階梯部，設置有複數個虛設柱HR，上述複數個虛設柱HR貫通與選擇閘極線SGD及SGS以及字元線WL0～WL7對應之複數個配線層。虛設柱之配置為任意。
2.2階梯部之形成方法
接下來，使用圖21～圖31對階梯部之形成方法進行說明。圖21～圖31分別表示圖20之區域RB、即與1個區塊BLK對應之階梯部之平面、沿著D1-D2線之剖面(以下，稱為「D1-D2剖面」)、及沿著E1-E2線之剖面(以下，稱為「E2-E2剖面」)。再者，於圖21～圖31之示例中，為了簡化說明，省略了作為源極線SL而發揮功能之配線層102及虛設柱HR。
如圖21所示，於未圖示之配線層102上，於層間介隔絕緣層101而積層與配線層103對應之10層犧牲層120，於最上層之犧牲層120上進而形成絕緣層101。
如圖22所示，接著，於與字元線WL0～WL7及選擇閘極線SGS之階地、各串單元SU間之狹縫SHE對應之區域中，對最上層之犧牲層120進行加工。於本實施形態中，利用狹縫SHE將與選擇閘極線SGD0～SGD3對應之最上層之犧牲層120分離。然後，利用絕緣層101，嵌埋將犧牲層120去除後之部分。藉此，於D1-D2剖面及E1-E2剖面所示之區域之一部分，最上層之犧牲層120被去除。然後，形成例如記憶體柱MP及虛設柱HR。
如圖23所示，接著，於串單元SU0及SU3之階梯部形成保護層121。
如圖24所示，接著，形成用以加工選擇閘極線SGS之階地區域之抗蝕圖案122。然後，對絕緣層101及犧牲層120分別逐層進行加工。藉此，於E1-E2剖面所示之選擇閘極線SGS之階地區域中，自最上層起2層量之犧牲層120被去除。又，於字元線WL0～WL7之階地區域中，最上層之犧牲層120被去除。
如圖25所示，接著，形成用以加工字元線WL4及WL0、選擇閘極線SGS、以及字元線WL1及WL5之階地區域之抗蝕圖案122。然後，對絕緣層101及犧牲層120分別以2層為單位進行加工。藉此，於E1-E2剖面所示之字元線WL4、WL0、WL1、及WL5之階地區域中，自最上層起3層量之犧牲層120被去除，於選擇閘極線SGS之階地區域中，自最上層起4層量之犧牲層120被去除。又，於D1-D2剖面所示之字元線WL6、WL2、WL3、及WL7之階地區域中，自最上層起1層量之犧牲層120被去除。
如圖26所示，接著，形成用以加工字元線WL6、WL4、WL2、及WL0、以及選擇閘極線SGS之階地區域之抗蝕圖案122。然後，對絕緣層101及犧牲層120分別逐層進行加工。藉此，於D1-D2剖面所示之字元線WL6及WL2之階地區域中，自最上層起2層量之犧牲層120被去除。又，於字元線WL3及WL7之區域中，自最上層起1層量之犧牲層120被去除。於E1-E2剖面所示之字元線WL4及WL0之階地區域中，自最上層起4層量之犧牲層120被去除，於選擇閘極線SGS之階地區域中，自最上層起5層量之犧牲層120被去除。又，於字元線WL1及WL5之階地區域中，3層量之犧牲層120被去除。
如圖27所示，接著，形成用以加工字元線WL0～WL3、及選擇閘極線SGS之階地區域之抗蝕圖案122。然後，對絕緣層101及犧牲層120分別以4層為單位進行加工。藉此，於D1-D2剖面所示之字元線WL2之階地區域中，自最上層起6層量之犧牲層120被去除，於字元線WL3之階地區域中，自最上層起5層量之犧牲層120被去除。又，於字元線WL6之階地區域中，自最上層起2層量之犧牲層120被去除，於字元線WL7之階地區域中，自最上層起1層量之犧牲層120被去除。於E1-E2剖面所示之字元線WL0之階地區域中，自最上層起8層量之犧牲層120被去除，於選擇閘極線SGS之階地區域中，自最上層起9層量之犧牲層120被去除，於字元線WL1之階地區域中，自最上層起7層量之犧牲層120被去除。又，於字元線WL4之階地區域中，自最上層起4層量之犧牲層120被去除，於字元線WL5之階地區域中，自最上層起3層量之犧牲層120被去除。
如圖28所示，接著，於將抗蝕圖案122及保護層121去除之後，將字元線WL0～WL7及選擇閘極線SGS之階地區域以絕緣層101嵌埋，並利用例如CMP等使絕緣層101之表面平坦化。
如圖29所示，接著，形成與字元線WL0～WL7以及選擇閘極線SGD及SGS對應之接觸插塞C4。
如圖30所示，首先，加工狹縫SLT而形成槽圖案。接著，利用W及TiN回填犧牲層120。接著，將形成於狹縫之側面及底部、以及絕緣層101上之TiN及W去除而形成配線層103，然後，將狹縫SLT之槽圖案利用SiO2 嵌埋。
如圖31所示，接著，形成與字元線WL0～WL7以及選擇閘極線SGD及SGS對應之接觸插塞CC。
2.3本實施形態之效果
若為本實施形態之構成，則可獲得與第1實施形態相同之效果。
又，於本實施形態之構成中，由於所積層之字元線WL0～WL7之階地沿著第1方向D1並列地配置成2行，故而可縮短第1方向D1上之階梯部之長度。因此，可抑制晶片面積之增加。
3.變化例等
上述實施形態之半導體記憶裝置包含：複數個第1配線層(103)，其等於半導體基板上方介隔第1絕緣層而積層；第1及第2記憶體柱(MP)，其等貫通複數個第1配線層；以及複數個第1插塞(CC)，其等底面分別與複數個第1配線層相接。複數個第1配線層包含：第1陣列區域，其供第1記憶體柱貫通複數個第1配線層；第2陣列區域，其供第2記憶體柱貫通複數個第1配線層；以及連接區域(階梯部)，其形成分別與複數個第1插塞連接之複數個連接部(階地)。沿著與半導體基板平行之第1方向依次配置第1陣列區域、連接區域、及第2陣列區域。
藉由應用上述實施形態，可提供可提高處理能力之半導體記憶裝置。再者，實施形態並不限定於上述已經說明之形態，而能夠進行各種變化。
例如，上述實施形態中之半導體記憶裝置並不限定於三維積層型NAND型快閃記憶體。可應用於積層字元線而成之ReRAM(Resistive Random Access Memory，電阻式隨機存取記憶體)等三維積層型記憶體。
進而，上述實施形態中之「連接」亦包含中間介隔例如電晶體或電阻元件等其他某些元件而間接地連接之狀態。
已對本發明之若干個實施形態進行了說明，但該等實施形態係作為示例而提出，並非意圖限定發明之範圍。該等新穎之實施形態能夠以其他各種形態實施，且可於不脫離發明主旨之範圍內，進行各種省略、替換、變更。該等實施形態或其變化包含於發明之範圍或主旨中，並且包含於申請專利範圍所記載之發明及其均等之範圍內。 [相關申請案]
本申請案享有以日本專利申請案2018-46940號(申請日：2018年3月14日)為基礎申請案之優先權。本申請案藉由參照該基礎申請案而包含基礎申請案之所有內容。
1‧‧‧NAND型快閃記憶體10‧‧‧記憶胞陣列11‧‧‧列解碼器12‧‧‧驅動器電路13‧‧‧感測放大器14‧‧‧電壓產生電路100‧‧‧半導體基板101‧‧‧絕緣層102‧‧‧配線層103‧‧‧配線層104‧‧‧半導體層105‧‧‧隧道絕緣膜106‧‧‧電荷儲存層107‧‧‧區塊絕緣膜109‧‧‧接觸插塞110‧‧‧配線層120‧‧‧犧牲層121‧‧‧保護層122‧‧‧抗蝕圖案BL(BL0～BL(n－1))‧‧‧位元線BLK(BLK0～BLK3)‧‧‧區塊C4‧‧‧接觸插塞CC‧‧‧接觸插塞HR‧‧‧虛設柱MP‧‧‧記憶體柱MT(MT0～MT7)‧‧‧記憶胞電晶體NS‧‧‧NAND串RA‧‧‧區域SGD0‧‧‧選擇閘極線SGD1‧‧‧選擇閘極線SGD2‧‧‧選擇閘極線SGD3‧‧‧選擇閘極線SGS‧‧‧選擇閘極線SHE‧‧‧狹縫SL‧‧‧源極線SLT‧‧‧狹縫ST1‧‧‧選擇電晶體ST2‧‧‧選擇電晶體SU(SU0～SU3)‧‧‧串單元WL0～WL7‧‧‧字元線
圖1係第1實施形態之半導體記憶裝置之方塊圖。 圖2係第1實施形態之半導體記憶裝置所具備之記憶胞陣列之電路圖。 圖3係第1實施形態之半導體記憶裝置所具備之記憶胞陣列之俯視圖。 圖4係沿著圖3之A1-A2線之剖視圖。 圖5係沿著圖3之B1-B2線之剖視圖。 圖6係沿著圖3之C1-C2線之剖視圖。 圖7～圖18係表示第1實施形態之半導體記憶裝置所具備之記憶胞陣列之階梯部之製造步驟之圖。 圖19係比較例之記憶胞陣列與第1實施形態之半導體記憶裝置所具備之記憶胞陣列之剖視圖。 圖20係第2實施形態之半導體記憶裝置所具備之記憶胞陣列之俯視圖。 圖21～圖31係表示第2實施形態之半導體記憶裝置所具備之記憶胞陣列之階梯部之製造步驟之圖。
10‧‧‧記憶胞陣列
11‧‧‧列解碼器
13‧‧‧感測放大器
100‧‧‧半導體基板
101‧‧‧絕緣層
102‧‧‧配線層
103‧‧‧配線層
C4‧‧‧接觸插塞
CC‧‧‧接觸插塞
MP‧‧‧記憶體柱
SGD1‧‧‧選擇閘極線
SGS‧‧‧選擇閘極線
SL‧‧‧源極線
WL0~WL7‧‧‧字元線

Claims (17)

  1. 一種半導體記憶裝置，其具備：複數個第1配線層，其等積層於第1方向；第1及第2記憶體柱，其等於上述複數個第1配線層中延伸；及複數個第1插塞，其等分別與上述複數個第1配線層相接；且上述複數個第1配線層具備：第1區域，其中上述第1記憶體柱於上述複數個第1配線層中延伸；第2區域，其中上述第2記憶體柱於上述複數個第1配線層中延伸；及第3區域，其中上述複數個第1插塞分別與上述複數個第1配線層之一者相接；且上述第1區域、上述第3區域、及上述第2區域係依序沿著與上述第1方向交叉之第2方向而配置。
  2. 如請求項1之半導體記憶裝置，其中上述第3區域包含：複數個連接部，其等分別連接至上述複數個第1配線層之一者；上述複數個連接部係沿著上述第2方向呈階梯狀(stepwise)配置。
  3. 如請求項2之半導體記憶裝置，其中上述複數個連接部之至少一部分配置成2階差之階梯(two-stage stepwise)狀。
  4. 如請求項2或3之半導體記憶裝置，其中上述複數個連接部沿著上述第1方向配置成2行階梯(two-row stepwise)狀。
  5. 如請求項1之半導體記憶裝置，其進而具備複數個第2插塞，上述複數個第2插塞延伸於上述複數個第1配線層中，上表面與上述複數個第1插塞分別電性地連接，且設置於上述第3區域中。
  6. 如請求項1之半導體記憶裝置，其中上述複數個第1配線層中位於最上層之第1配線層包含：與上述第1記憶體柱相接之第1配線部、及與上述第2記憶體柱相接之第2配線部，且上述第1配線部與上述第2配線部於上述第3區域中為分離。
  7. 如請求項1之半導體記憶裝置，其中上述第1及第2記憶體柱分別包含半導體層、以及依次設置於上述半導體層之側面之第2絕緣層、電荷儲存層、及第3絕緣層。
  8. 如請求項5之半導體記憶裝置，其進而具備：電路，其設置於上述複數個第1配線層之下，且與上述複數個第2插塞之底面電性連接。
  9. 如請求項8之半導體記憶裝置，其中上述電路為列解碼器。
  10. 如請求項7之半導體記憶裝置，其進而具備：第2配線層，其設置於上述第1記憶體柱之上方，且與上述第1記憶體柱之上述半導體層電性地連接。
  11. 如請求項10之半導體記憶裝置，其進而具備連接上述第2配線層之感測放大器。
  12. 如請求項1之半導體記憶裝置，其進而具備：第3配線層，其設置於上述複數個第1配線層之下，且與上述第1及第2記憶體柱之底面相接。
  13. 如請求項1之半導體記憶裝置，其中上述複數個第1配線層之端部(end portion)係沿著上述第2方向呈階梯狀配置。
  14. 如請求項1之半導體記憶裝置，其進而具備：設置於上述第1區域中之第3記憶體柱；及設置於上述第2區域中之第4記憶體柱；且上述複數個第1配線層中位於最上層之第1配線層具備：第1配線部，其於上述第1區域中，沿著上述第2方向延伸，且與上述第1記憶體柱之側面相接；第2配線部，其於上述第1區域中，與上述第1配線部相鄰，沿著上述第2方向延伸，且與上述第3記憶體柱之側面相接；第3配線部，其於上述第2區域中，沿著上述第2方向延伸，且與上述第2記憶體柱之側面相接；及第4配線部，其於上述第2區域中，與上述第3配線部相鄰，沿著上述第2方向延伸，且與上述第4記憶體柱之側面相接。
  15. 如請求項14之半導體記憶裝置，其中上述第1至第4配線部分別連接有上述複數個第1插塞中不同之第1插塞。
  16. 如請求項3之半導體記憶裝置，其中偶數段之上述複數個連接部及奇數段之上述複數個連接部分別配置成上述2階差之階梯狀。
  17. 如請求項16之半導體記憶裝置，其中上述偶數段之上述複數個連接部係沿著上述第2方向自上述第3區域之一端朝向上述第3區域之中央而以2階為單位地(by two steps)配置，上述奇數段之上述複數個連接部係沿著上述第2方向自上述第3區域之另一端朝向上述中央而以上述2階為單位地配置。
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Families Citing this family (47)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102442933B1 (ko) 2017-08-21 2022-09-15 삼성전자주식회사 3차원 반도체 장치
JP2019161059A (ja) 2018-03-14 2019-09-19 東芝メモリ株式会社 半導体記憶装置
JP2019212687A (ja) 2018-05-31 2019-12-12 東芝メモリ株式会社 半導体メモリ
JP2019212691A (ja) 2018-05-31 2019-12-12 東芝メモリ株式会社 半導体メモリ
WO2020051737A1 (en) * 2018-09-10 2020-03-19 Yangtze Memory Technologies Co., Ltd. Memory device using comb-like routing structure for reduced metal line loading
JP2020136644A (ja) * 2019-02-26 2020-08-31 キオクシア株式会社 半導体記憶装置
JP2021040009A (ja) * 2019-09-02 2021-03-11 キオクシア株式会社 半導体記憶装置及びその製造方法
JP2021048302A (ja) * 2019-09-19 2021-03-25 キオクシア株式会社 半導体記憶装置
JP2021048298A (ja) * 2019-09-19 2021-03-25 キオクシア株式会社 半導体記憶装置及び半導体記憶装置の製造方法
JP2021048371A (ja) 2019-09-20 2021-03-25 キオクシア株式会社 半導体記憶装置
JP2021052084A (ja) * 2019-09-25 2021-04-01 キオクシア株式会社 半導体記憶装置
CN110785846B (zh) 2019-09-29 2021-03-23 长江存储科技有限责任公司 三维存储器件及其形成方法
CN112670299B (zh) 2019-09-29 2023-09-19 长江存储科技有限责任公司 三维存储器件及其形成方法
CN110870069B (zh) 2019-09-29 2021-01-29 长江存储科技有限责任公司 三维存储器件及其形成方法
JP2021068799A (ja) * 2019-10-23 2021-04-30 キオクシア株式会社 半導体記憶装置
WO2021127974A1 (en) 2019-12-24 2021-07-01 Yangtze Memory Technologies Co., Ltd. 3d nand memory device and method of forming the same
WO2021127980A1 (en) * 2019-12-24 2021-07-01 Yangtze Memory Technologies Co., Ltd. Three-dimensional nand memory device and method of forming the same
KR102811195B1 (ko) * 2020-01-14 2025-05-21 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 제조 방법
JP2021114519A (ja) * 2020-01-17 2021-08-05 キオクシア株式会社 半導体記憶装置
JP7302023B2 (ja) * 2020-02-25 2023-07-03 長江存儲科技有限責任公司 ３ｄ型ｎａｎｄメモリデバイス、および３ｄ型ｎａｎｄメモリデバイスを形成するための方法
CN111403404B (zh) * 2020-03-02 2021-08-13 长江存储科技有限责任公司 存储结构及其制备方法
JP2021141102A (ja) 2020-03-02 2021-09-16 キオクシア株式会社 半導体記憶装置
JP2021150346A (ja) * 2020-03-16 2021-09-27 キオクシア株式会社 半導体記憶装置
JP2021150573A (ja) * 2020-03-23 2021-09-27 キオクシア株式会社 半導体記憶装置
KR102674073B1 (ko) * 2020-03-23 2024-06-10 양쯔 메모리 테크놀로지스 씨오., 엘티디. 3차원 메모리 디바이스의 계단 구조 및 이를 형성하기 위한 방법
CN112352315B (zh) * 2020-04-14 2022-10-11 长江存储科技有限责任公司 具有背面互连结构的三维存储器件
JP2021174925A (ja) * 2020-04-28 2021-11-01 キオクシア株式会社 半導体記憶装置
WO2021226979A1 (en) * 2020-05-15 2021-11-18 Yangtze Memory Technologies Co., Ltd. Three-dimensional nand memory device and method of forming the same
EP3963631B1 (en) * 2020-05-29 2024-09-18 Yangtze Memory Technologies Co., Ltd. Vertical memory devices
KR102911992B1 (ko) * 2020-08-07 2026-01-12 삼성전자 주식회사 비휘발성 메모리 장치 및 상기 비휘발성 메모리 장치를 포함하는 스토리지 장치
JP2022035130A (ja) * 2020-08-20 2022-03-04 キオクシア株式会社 半導体記憶装置
JP2022036654A (ja) 2020-08-24 2022-03-08 キオクシア株式会社 メモリデバイス及びメモリシステム
JP2022047428A (ja) 2020-09-11 2022-03-24 キオクシア株式会社 半導体記憶装置及びその製造方法
JP2022050227A (ja) * 2020-09-17 2022-03-30 キオクシア株式会社 半導体記憶装置
US11355163B2 (en) 2020-09-29 2022-06-07 Alibaba Group Holding Limited Memory interconnection architecture systems and methods
CN112234066B (zh) * 2020-10-15 2021-12-17 长江存储科技有限责任公司 三维存储器及其制造方法
US11917817B2 (en) 2020-12-17 2024-02-27 Micron Technology, Inc. Microelectronic devices, memory devices, and electronic systems
JP2022104020A (ja) 2020-12-28 2022-07-08 キオクシア株式会社 半導体記憶装置
JP2022120425A (ja) 2021-02-05 2022-08-18 キオクシア株式会社 半導体記憶装置
JP2022122792A (ja) * 2021-02-10 2022-08-23 キオクシア株式会社 半導体記憶装置
TWI771081B (zh) * 2021-06-25 2022-07-11 華邦電子股份有限公司 半導體元件及其形成方法
JP2023028178A (ja) * 2021-08-18 2023-03-03 キオクシア株式会社 半導体記憶装置
JP2023119402A (ja) * 2022-02-16 2023-08-28 キオクシア株式会社 半導体記憶装置
US12094569B2 (en) * 2022-03-14 2024-09-17 Macronix International Co., Ltd. 3D memory structure and circuit
TWI807685B (zh) * 2022-03-14 2023-07-01 旺宏電子股份有限公司 三維記憶體結構與電路
JP2024178717A (ja) * 2023-06-13 2024-12-25 キオクシア株式会社 半導体記憶装置
KR20250168817A (ko) * 2024-05-24 2025-12-02 삼성전자주식회사 반도체 장치 및 그를 포함하는 데이터 저장 시스템

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150078090A1 (en) * 2012-04-13 2015-03-19 Sandisk Technologies Inc. 3D Non-Volatile Storage With Transistor Decoding Structure
WO2016085565A1 (en) * 2014-11-25 2016-06-02 Sandisk Technologies Inc. 3d nand with oxide semiconductor channel
US20170236779A1 (en) * 2016-02-17 2017-08-17 Kabushiki Kaisha Toshiba Semiconductor memory device and method of manufacturing the same
TW201738884A (zh) * 2016-04-25 2017-11-01 愛思開海力士有限公司 半導體記憶體裝置以及其操作方法
TW201801364A (zh) * 2016-03-18 2018-01-01 三星電子股份有限公司 半導體記憶體裝置及其製造方法

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5091526B2 (ja) 2007-04-06 2012-12-05 株式会社東芝 半導体記憶装置及びその製造方法
JP5142692B2 (ja) * 2007-12-11 2013-02-13 株式会社東芝 不揮発性半導体記憶装置
JP2009238874A (ja) 2008-03-26 2009-10-15 Toshiba Corp 半導体メモリ及びその製造方法
JP2009266944A (ja) 2008-04-23 2009-11-12 Toshiba Corp 三次元積層不揮発性半導体メモリ
JP5283960B2 (ja) 2008-04-23 2013-09-04 株式会社東芝 三次元積層不揮発性半導体メモリ
JP2012119478A (ja) 2010-11-30 2012-06-21 Toshiba Corp 半導体記憶装置及びその製造方法
JP2014027104A (ja) * 2012-07-26 2014-02-06 Toshiba Corp 半導体装置及びその製造方法
US9595533B2 (en) * 2012-08-30 2017-03-14 Micron Technology, Inc. Memory array having connections going through control gates
US8969945B2 (en) * 2012-09-05 2015-03-03 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device
JP2014075169A (ja) * 2012-10-05 2014-04-24 Toshiba Corp 不揮発性半導体記憶装置
JP6176660B2 (ja) 2013-09-06 2017-08-09 国立研究開発法人産業技術総合研究所 立体地質模型システム
US9698156B2 (en) * 2015-03-03 2017-07-04 Macronix International Co., Ltd. Vertical thin-channel memory
US9837432B2 (en) * 2015-09-09 2017-12-05 Toshiba Memory Corporation Semiconductor memory device
US10373970B2 (en) * 2016-03-02 2019-08-06 Micron Technology, Inc. Semiconductor device structures including staircase structures, and related methods and electronic systems
JP2017163114A (ja) * 2016-03-11 2017-09-14 東芝メモリ株式会社 半導体記憶装置
US9905514B2 (en) 2016-04-11 2018-02-27 Micron Technology, Inc. Semiconductor device structures including staircase structures, and related methods and electronic systems
JP2018026518A (ja) * 2016-08-12 2018-02-15 東芝メモリ株式会社 半導体記憶装置
KR102343847B1 (ko) * 2017-04-25 2021-12-28 삼성전자주식회사 3차원 반도체 메모리 장치
KR20180120019A (ko) * 2017-04-26 2018-11-05 에스케이하이닉스 주식회사 반도체 소자 및 이의 제조 방법
US9953992B1 (en) 2017-06-01 2018-04-24 Sandisk Technologies Llc Mid-plane word line switch connection for CMOS under three-dimensional memory device and method of making thereof
KR102403732B1 (ko) 2017-11-07 2022-05-30 삼성전자주식회사 3차원 비휘발성 메모리 소자
JP2019161059A (ja) * 2018-03-14 2019-09-19 東芝メモリ株式会社 半導体記憶装置

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150078090A1 (en) * 2012-04-13 2015-03-19 Sandisk Technologies Inc. 3D Non-Volatile Storage With Transistor Decoding Structure
WO2016085565A1 (en) * 2014-11-25 2016-06-02 Sandisk Technologies Inc. 3d nand with oxide semiconductor channel
US20170236779A1 (en) * 2016-02-17 2017-08-17 Kabushiki Kaisha Toshiba Semiconductor memory device and method of manufacturing the same
TW201801364A (zh) * 2016-03-18 2018-01-01 三星電子股份有限公司 半導體記憶體裝置及其製造方法
TW201738884A (zh) * 2016-04-25 2017-11-01 愛思開海力士有限公司 半導體記憶體裝置以及其操作方法

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US11282858B2 (en) 2022-03-22
TWI778821B (zh) 2022-09-21

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