[go: up one dir, main page]

TWI690975B - 應力堆疊奈米片鰭狀電晶體及/或量子井堆疊奈米片 - Google Patents

應力堆疊奈米片鰭狀電晶體及/或量子井堆疊奈米片 Download PDF

Info

Publication number
TWI690975B
TWI690975B TW105107827A TW105107827A TWI690975B TW I690975 B TWI690975 B TW I690975B TW 105107827 A TW105107827 A TW 105107827A TW 105107827 A TW105107827 A TW 105107827A TW I690975 B TWI690975 B TW I690975B
Authority
TW
Taiwan
Prior art keywords
sacrificial layer
layer
sub
stack
sacrificial
Prior art date
Application number
TW105107827A
Other languages
English (en)
Other versions
TW201730916A (zh
Inventor
豪爾赫 Ａ． 奇特爾
玻那 Ｊ． 哦拉都比
羅伯特 Ｃ． 保文
麥克 Ｓ． 羅德爾
Original Assignee
南韓商三星電子股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 南韓商三星電子股份有限公司 filed Critical 南韓商三星電子股份有限公司
Publication of TW201730916A publication Critical patent/TW201730916A/zh
Application granted granted Critical
Publication of TWI690975B publication Critical patent/TWI690975B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/117—Shapes of semiconductor bodies
    • H10D62/118—Nanostructure semiconductor bodies
    • H10D62/119—Nanowire, nanosheet or nanotube semiconductor bodies
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/40—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels
    • H10D30/47—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels having 2D charge carrier gas channels, e.g. nanoribbon FETs or high electron mobility transistors [HEMT]
    • H10D30/471—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT]
    • H10D30/473—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT] having confinement of carriers by multiple heterojunctions, e.g. quantum well HEMT
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/40—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels
    • H10D30/47—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels having 2D charge carrier gas channels, e.g. nanoribbon FETs or high electron mobility transistors [HEMT]
    • H10D30/471—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT]
    • H10D30/473—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT] having confinement of carriers by multiple heterojunctions, e.g. quantum well HEMT
    • H10D30/4732—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT] having confinement of carriers by multiple heterojunctions, e.g. quantum well HEMT using Group III-V semiconductor material
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/751—Insulated-gate field-effect transistors [IGFET] having composition variations in the channel regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/117—Shapes of semiconductor bodies
    • H10D62/118—Nanostructure semiconductor bodies
    • H10P14/3211—
    • H10P14/3221—
    • H10P14/3222—
    • H10P14/3251—
    • H10P14/3411—
    • H10P14/3421—
    • H10P14/3422—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/40—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels
    • H10D30/47—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels having 2D charge carrier gas channels, e.g. nanoribbon FETs or high electron mobility transistors [HEMT]
    • H10D30/471—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT]
    • H10D30/472—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT] having lower bandgap active layer formed on top of wider bandgap layer, e.g. inverted HEMT

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Chemical & Material Sciences (AREA)
  • Nanotechnology (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • General Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Materials Engineering (AREA)
  • Recrystallisation Techniques (AREA)

Abstract

本發明提供用於製造具有一或多個子堆疊的奈米片堆疊 結構的例示性實施例。例示性實施例的態樣包含：生長具有一或多個子堆疊的磊晶結晶初始堆疊，每一子堆疊具有至少三個層：具有不同材料性質的犧牲層A與至少兩個不同的非犧牲層B以及非犧牲層C，其中非犧牲層B以及C層在所有製程期間保持低於對應於介穩態的熱力學或動力學臨界厚度，且其中犧牲層An僅置放在每一子堆疊的頂部或底部，且每一子堆疊使用犧牲層A中的一者在頂部或底部連接至鄰近子堆疊；繼續進行奈米片裝置的製造流程，使得柱結構形成於磊晶結晶堆疊的每一末端處以在選擇性地蝕刻犧牲層之後將奈米片固持在適當位置；以及選擇性地移除犧牲層A至所有非犧牲層B以及C，同時藉由柱結構將堆疊中的剩餘層固持在適當位置，以使得在移除犧牲層An之後，子堆疊中的每一者含有非犧牲層B以及C。

Description

應力堆疊奈米片鰭狀電晶體及/或量子井堆疊奈 米片 [相關申請案的交叉參考]
本申請案主張2014年10月21日申請的臨時專利申請案第62/066,367號的優先權益。本申請案亦與2015年8月19日申請的專利申請案第14/830,622號(ALL002US)相關，兩案皆讓渡給本申請案的受讓人且以引用的方式併入本文中。
本發明概念的實施例是有關於奈米片場效應電晶體(nanosheet field effect transistor)。
奈米片場效應電晶體(FET)為FinFET或用於未來CMOS節點的平面裝置的有吸引力的替代物。在典型奈米片FET方法中，使用單材料奈米片，因為為控制靜電，需要極薄奈米片。此方法難以使奈米片產生應變，亦即難以提高多種材料的遷移率(mobility)，包含Si、SiGe或Ge奈米片。有效達成應變奈米片的方法將有益於CMOS縮放(scaling)。
此外，載流子藉由處於與鄰近結晶(磊晶配置)層的界面處的電位障壁而主要限制於一個或一些層(彼此成磊晶關係配置)的量子井通道可給出輸送優勢。有效達成量子井(quantum well；QW)結構化的奈米片的方法將有益於CMOS縮放。
例示性實施例提供用於製造具有一或多個子堆疊的奈米片堆疊結構。例示性實施例的態樣包含：生長具有一或多個子堆疊的磊晶結晶的初始堆疊，所述子堆疊中的每一者具有至少三個層：具有不同材料性質的犧牲層A與至少兩個不同的非犧牲層B以及非犧牲層C，其中所述非犧牲層B以及非犧牲層C在所有製程期間保持低於對應於介穩態的熱力學或動力學的臨界厚度，且其中所述犧牲層A僅置放在所述子堆疊中的每一者的頂部或底部，且所述子堆疊中的每一者使用所述犧牲層A中的一者在所述頂部或所述底部連接至鄰近子堆疊；繼續進行奈米片裝置的製造流程，使得柱結構形成於所述磊晶結晶堆疊的每一末端處以在選擇性地蝕刻所述犧牲層之後將所述奈米片固持在適當位置；以及選擇性地移除犧牲層A至所有非犧牲層B以及C，同時藉由所述柱結構將所述堆疊中的剩餘層固持在適當位置，以使得在移除所述犧牲層A之後，所述子堆疊中的每一者含有所述非犧牲層B以及非犧牲層C。在較佳實施例中，在所述流程的給定步驟處存在的所述堆疊及/或所述層在所有處理期間保持低於所述熱力學或動力學(介穩定)臨界厚度，直至完成整個晶片。
100、102、106:區塊
200:初始堆疊
202:子堆疊
204:最終帽蓋
A:犧牲層
B、C、C1、C2:非犧牲層
D、E:層
自以下結合隨附圖式對實施例的描述，本一般發明性概念的此等及/或其他特徵及效用將變得顯而易見且較易於瞭解，在所述隨附圖式中：圖1為說明根據一個實施例的用於製造具有應變以及選擇性的量子井性質的奈米片堆疊結構的製程的流程圖。
圖2A為說明磊晶生長之後的堆疊的圖。
圖2B為繪示藉由移除犧牲層(意即，在奈米片脫離之後)而形成的奈米片結構的圖。
圖2C為說明奈米片結構的圖，其中添加層D以及層E，從而形成保形地生長/沈積的閘極堆疊。
圖3為結晶的初始堆疊的磊晶生長的圖，其繪示子堆疊的替代實例。
現在將詳細地參考本一般發明性概念的實施例，隨附圖式中說明所述實施例的實例，在隨附圖式中，相同參考編號貫穿全文指代相同元件。下文描述實施例以便在參考諸圖時解釋本一般發明概念。
參考以下實施方式及隨附圖式可較容易地理解本發明的優勢以及特徵以及實現本發明的方法。然而，本發明的一般發明概念可以許多不同形式體現，且不應被解釋為限於本文所闡述的 實施例。實情為，提供此等實施例，使得本發明將充分且完整，且將使一般發明概念的概念充分傳達至熟習此項技術者，且本發明的一般發明概念將僅由所附申請專利範圍定義。在圖式中，為了清楚起見誇大層及區的厚度。
除非本文另外指明或明顯與上下文相矛盾，否則在描述本發明的情形下(尤其在以下申請專利範圍的情形下)使用術語「一」及「所述」以及「至少一個」以及類似指示物應理解為涵蓋單數與複數兩者。除非另外指出，否則術語「包括」、「具有」、「包含」以及「含有」應解釋為開放性術語(意即，意謂「包含(但不限於)」)。
除非另有定義，否則本文中所用的所有技術以及科學術語具有與本發明所屬領域的一般熟習此項技術者通常所理解相同的含義。應注意，除非另外指定，否則對本文中所提供的任何以及所有實例或例示性術語的使用僅僅意欲較好地闡明本發明，而非限制本發明的範疇。另外，除非另有定義，否則不可過度解譯常用辭典中所定義的所有術語。
例示性實施例提供製造具有應變及/或量子井性質的奈米片的製程。所述製程是基於包括若干子堆疊的結晶堆疊的磊晶生長。所述子堆疊中的每一者可含有彼此成磊晶關係的至少三個不同層A、B以及C。所述層中的每一者可含有子層(全部成磊晶關係)。在一些實施例中，所述子堆疊彼此相同，以使得結晶堆疊重複相同子堆疊。
圖1為說明根據一個實施例的用於製造具有應變以及選擇性的量子井性質的奈米片堆疊結構的製程的流程圖。下文描述 的處理步驟未必為緊隨其後的步驟，但併入(在適當步驟處)於用於製造奈米片FET裝置的已知流程中。
所述製程可以生長具有一或多個子堆疊(n個子堆疊)的磊晶結晶(薄膜)堆疊開始，其中所述子堆疊中的每一者具有至少三個層：具有不同材料性質的犧牲層A與至少兩個不同的非犧牲層B以及非犧牲層C，且其中所述非犧牲層B以及非犧牲層C層在所有製程期間保持低於對應於介穩態的熱力學或動力學臨界厚度(區塊100)。在較佳實施例中，存在於所述流程中的給定步驟處的堆疊及/或層在所有處理期間保持低於熱力學或動力學(介穩定)臨界厚度，直至完成整個晶片。此外，初始堆疊200經形成而使得犧牲層A僅置放在子堆疊202中的每一者的頂部或底部，且n個子堆疊202中的每一者使用犧牲層A中的一者在頂部或底部連接至鄰近的子堆疊。
圖2A為繪示供形成奈米片結構的結晶的初始堆疊的磊晶生長的圖。初始堆疊200繪示為包括n個子堆疊202，其中子堆疊202中的每一者包括至少三個層：犧牲層A以及至少兩個不同的非犧牲層B以及非犧牲層C，其中犧牲層與非犧牲層可具有不同材料性質。子堆疊202可在其確切層順序、材料以及厚度方面彼此不同。在另一實施例中，每一層亦可包括子層(未繪示)。
在一個實施例中，子堆疊202可彼此相同，以使得結晶堆疊包括相同子堆疊的重複。在替代實施例中，子堆疊202中的至少一者的結構可變化，如下文在圖3中所示。在圖2A中所示的實例中，諸個堆疊相同，且堆疊以犧牲層A的最終帽蓋204而完成。
再次參考圖1，奈米片場效應電晶體裝置的製造繼續進行，使得柱結構形成於磊晶結晶堆疊的每一末端(源極以及汲極)處，所述柱結構在選擇性地蝕刻犧牲層之後將奈米片固持在適當位置(區塊102)。
接著選擇性地移除犧牲層A至所有非犧牲層B以及C，同時藉由柱結構將堆疊200中的剩餘層固持在適當位置，以使得在移除犧牲層A之後，子堆疊中的每一者含有非犧牲層B以及非犧牲層C(區塊106)。堆疊200可經設計以使得可相對於堆疊中的所有其他層選擇性地在蝕刻製程(例如，濕式蝕刻)中移除每一子堆疊中的層A(意即，蝕刻製程蝕刻A之速率高於蝕刻B以及C之速率)。
圖2B繪示移除犧牲層A之後的堆疊，其中非犧牲層B以及非犧牲層C保持於每一子堆疊202中。圖2B中的圖為略去源極以及汲極端柱結構(所述圖中所示部分的左側以及右側)的奈米片結構的中心部分的示意性橫截面。應理解，電流方向為水平以及橫向。
在一些實施例中，每一子堆疊202中的層A、B與C彼此成磊晶關係，且每一層的子層(若存在)亦全部成磊晶關係。在較佳實施例中，堆疊經設計以使得堆疊以及所有層在所有製程期間保持低於熱力學或動力學(介穩定)臨界厚度(假定層的組合在給定步驟處存在於堆疊中)，直至完成整個晶片，以使得最終結構具有低缺陷密度(例如，在較佳實施例中每奈米片區域<104cm-2，且在其他實施例中<106cm-2)。在沈積期間以及之後的層厚度以及熱預算較佳地經設計以使層保持低缺陷度且在整個子堆疊 中維持相同晶格參數。薄的層以及低熱預算可幫助保持所述層無缺陷且幫助維持相同的晶格參數。
在一些實施例中，堆疊中的所有層所包括的材料的晶格失配(lattice mismatch)小於10%。在一些實施例中，晶格失配可保持低於5%。由於在較佳實施例中，所生長的結晶的堆疊經設計以使得堆疊以及所有層(以及子層)在所有製程期間保持低於熱力學或動力學(介穩定)臨界厚度，因此在此等實施例中，最初生長的堆疊中的所有層達成實際上且實質上相同的晶格參數，所述晶格參數可能不同於組成所述層的材料在處於自由鬆弛狀態時的晶格參數。又，由於上文所描述的堆疊設計，在製程期間的任何時間且在完成積體電路處理之後的最終狀態下，對於每一子堆疊，所述子堆疊內的所有層將存在一個實質上共同的晶格參數。若構成所述子堆疊的層(或子層)是由在鬆弛狀態下具有不同晶格參數的材料製成，則此意味著每一子堆疊內的層(或子層)將在整個製程中經受應變。然而，由於堆疊的一些層在整個製程中被移除，因此每一子堆疊的共同晶格參數在製程中的不同步驟處可能不同。等效地，應變在製程中的不同步驟處可能不同。其他實施例是可能的，包含一些層生長得高於臨界厚度的情況，包含在一些處理階段處，堆疊中存在具有實際上不同晶格參數的層的情況。
在一些實施例中，移除犧牲層A之後的剩餘子堆疊可包括材料C的中心層，其中材料B的額外層在其頂部以及下方。在較佳實施方案中，子堆疊可經設計以使得在移除犧牲層A之後，子堆疊內的層B與C維持磊晶關係且在子堆疊內具有實際上且實 質上相同的晶格參數，即使層B與C中的材料在其鬆弛狀態下具有不同晶格參數亦如此。在一個實施例中，子堆疊中的至少兩個層在其鬆弛狀態下具有不同晶格參數，從而在實施於始終維持一個晶格參數的子堆疊中時在層中引起應變。在一些實施例中，層B以及C是由半導電材料製成，所述半導電材料具有用於相關載流子的帶偏移，以使得相關於載流子的電位障壁存在於所述層之間。
在一個實施例中，奈米片結構用作金氧半導體場效應電晶體(MOSFET)裝置的通道區域的部分，且子堆疊202中的至少兩個非犧牲層可具有對於相關載流子(對於nMOS為電子，且對於pMOS裝置為電洞)的不同帶邊緣位置(band edge position)，以使得用於載流子的電位障壁存在於所述層之間(例如，對於金氧半導體場效應電晶體中的主要載流子而言>0.15eV)。然而，在另一實施例中，剩餘子堆疊(在移除犧牲層A之後)中的非犧牲層在其鬆弛狀態下具有不同晶格參數但在實施於子堆疊中時具有相同晶格參數(意即，在子堆疊結構內產生應變)且具有對於相關載流子(對於nMOS為電子，且對於pMOS裝置為電洞)的不同帶邊緣位置，以使得對於載流子的電位障壁存在於所述層之間(例如，>0.15eV)。
在一些實施例中，對於如圖2A中所示的子堆疊結構，層B以及C可包括具有極類似(或相同)晶格參數的III-V族半導體材料(例如，合金)。在一些實施例中，層B為InP，且層C可包括與其晶格匹配的InGaAs合金。在其他實施例中，層B可包括InP或InAlAs合金，且層C可包括與其晶格匹配的InGaAs合金，其中InGaAs合金的組成經選擇以具有與鄰近的InP或InAlAs層 的小於2%的晶格失配。在另一實施例中，子堆疊可包括InGaAs中心層以及鄰近的InP頂部層以及InP底部層，且在移除犧牲層A之後在每一子堆疊的最頂部以及最底部處的結晶介電層可包括磊晶稀土氧化物。
在一些實施例中，層A、B以及C可包括Si-Ge合金(組成不同)。在一些實施例中，層A包括SiGe合金，且層B以及C包括Ge含量比層A低的SiGe合金，且其中層B與C具有不同Ge含量。在一些實施例中，層A可為約90%或更高Ge含量的大體上純的Ge，層B可實質上為Ge含量在25%至75%範圍內的Si-Ge合金；且層C可為大體上純的Si。其他實施方案是可能的。
在具有如圖2A中所示的子堆疊結構的一些實施方案中，層可包括以下各者：層C：約3至4nm的大體上的Si或低Ge SiGe合金(例如<20% Ge)，層B：約2至3nm的約40%至80%的Ge的SiGe，以及層A：約>10nm的大體上純的Ge(例如>90% Ge)。移除層A之後的所得子堆疊主要包括由具有壓應變的SiGe層(例如40%至75% Ge)圍繞的具有張應變的Si核心。
在一些實施例中，對於圖2A中所示的子堆疊結構，層B與C之間可能存在對於載流子的帶偏移(band offset)，以便達成量子井結構。在一些實施例中，載流子輸送因QW效應而優先經過層B。
圖3為結晶的初始堆疊的磊晶生長的圖，其繪示子堆疊203的替代實例。在此實例中，子堆疊203包括犧牲層A以及非 犧牲層B、非犧牲層C1以及非犧牲層C2。移除犧牲層A之後的子堆疊結構包含中心的層C1，其中層B在其頂部以及底部鄰近於C1，且層C2鄰近於層B，以使得子堆疊的最頂部以及最底部層為層C2。許多其他組合是可能的。
在一個實施例中，B、C1以及C2層可包括半導電材料，其中所述層中的至少兩者的晶格參數不同，從而在所述層中導致應變。在一些實施方案中，對於如圖3中所示的子堆疊結構，所述層可包括以下各者：層C1：約3至4nm的大體上的Si或低Ge SiGe合金(例如<20% Ge)，層B：約2至3nm的約40%至80% Ge的SiGe，層C2：0.4與1nm之間的大體上純的Si或低Ge SiGe(例如<20% Ge)，以及層A：約>10nm或更厚的大體上純的Ge(例如>90% Ge)。
移除A之後的所得子堆疊主要包括由具有壓應變的SiGe層(例如40%至75% Ge)以及封蓋Si(或低Ge SiGe)層圍繞的具有張應變的Si核心。
在一些實施例中，層C可包括高Ge SiGe合金(例如90% Ge或類似)，層B可包括諸如AlAsSb合金(或類似者)的III-V族合金或II-VI族合金，其晶格參數(在鬆弛狀態下)大於層C中的SiGe合金且至層C的導帶偏移>0.2eV，較佳為約0.5eV。此導致SiGe層上的極高張應變。SiGe與AlAsSb之間亦存在相當大的導帶偏移(高達約0.5eV)，其將導致電子被約束於B-C堆疊的中心中。來自介電質的高應變以及電子波函數的保護導致極高電 子遷移率。
在一些實施例中，每一子堆疊的非犧牲層結構可含有處於90% Ge或更高的高Ge SiGe合金核心層以及在此核心層上方以及下方的鄰近層，包括II-VI族或III-V族合金(例如，AlAsSb)，其在鬆弛狀態下的晶格參數大於核心層中的SiGe合金且具有導帶偏移使得導帶邊緣比SiGe合金核心層中的導帶邊緣高約0.15eV或大於0.15eV。
參考圖2C，繪示說明添加層D以及層E從而形成閘極堆疊(閘極介電質以及閘電極)的奈米片結構的圖，所述形成閘極堆疊是在移除犧牲層A之後保形地生長/沈積。製程可包含氧化步驟(包含以臭氧化濕式處理進行的化學氧化等)及/或ALD及/或CVD沈積。舉例而言，在奈米片結構用作金氧半導體場效應電晶體裝置的通道區域的實施例中，所述方法可更包括：藉由氧化或介電質沈積技術完成在移除犧牲層A之後曝露的區域處的通道的隔離；以及藉由保形沈積形成閘極介電質以及閘電極。
層D通常是介電層或堆疊，且可包含諸如界面層(interface layer；IL)以及高k層的子層。層D可為非晶或結晶或兩者的組合。在一個實施例中，介電層D可包含藉由此項技術中已知的方法形成IL以及在其上的高k層。
層D可含有半導體的沈積(例如，藉由CVD)作為第一層(對於在移除犧牲層A之後在堆疊中不包含任何絕緣層的實施方案)。在一些實施例中，此第一半導電層或半導電帽蓋層為Si帽蓋層。在一些實施例中，半導電帽蓋在此步驟中添加為D的部分。在一些實施例中，此層為小於或為約1nm的Si帽蓋。
在一些實施例中，層D的至少一部分可生長為初始堆疊(完全結晶的磊晶堆疊)的部分，且充當結晶的絕緣體(不移除)。此組合了完全結晶的絕緣體結構與雙軸應變半導體的多層的概念。此可特別適用於載流子濃度在層B中為峰值的裝置(例如電洞，在層B為富Ge SiGe的實施例中)。然而，在此等實施例中，需要在奈米片的邊緣處謹慎地提供通道與閘電極之間的隔離；此可藉由在移除層A之後但在沈積閘電極E之前執行的氧化步驟及/或額外介電質沈積步驟而實現。若使用氧化步驟，則其可經設計以使在片的邊緣上生長的氧化物層比在由結晶介電質覆蓋的片的頂面以及底面上生長的氧化物層厚。諸如洩漏以及Tinv的考慮因素應指示氧化步驟及/或額外介電層(其可為非晶形的)是否較佳。
層E為閘電極。沈積可包含保形的CVD或ALD膜或其組合，且可含有若干子層。
再次參考圖3，在一些實施例中，層C2可為結晶介電質，而層C1以及B為半導體(如所描述，C1與B形成例如應變堆疊或QW堆疊)。若使用結晶介電層C1，則在採取其他步驟來在片的邊緣處隔離閘電極層E與通道的情況下，介電層D的沈積是選擇性的且可被略過。否則，可在移除層A之後但在沈積閘電極E之前執行氧化步驟及/或介電質沈積步驟(例如，介電質D)以在片的邊緣處隔離閘電極與通道。若使用氧化步驟，則其可經設計以使在片的邊緣上生長的氧化物層比在由結晶介電質覆蓋的片的頂面以及底面上生長的氧化物層厚。諸如洩漏以及Tinv的考慮因素應指示氧化步驟及/或額外介電層D(其可為非晶形的)是否較佳。
在一個實施例中，本文所述的奈米片結構可用作p型或n 型場效應電晶體裝置的一部分，其中層A、B以及C是藉由原位製程(in-situ process)形成，層A、B以及C實質上與基板平行，且其中通道區域包括層B以及C的至少部分，且閘極堆疊圍繞通道區域。
在一個實施例中，FET為p型且層具有應變，其中層A包括約處於90%或更高Ge含量的富Ge SiGe合金，層B包括約處於40%至80% Ge的中間Ge含量SiGe合金，且層C包括約處於小於20% Ge的富Si SiGe合金。
在一些實施例中，FET為p型且層具有應變，且每一子堆疊中在選擇性地移除犧牲層A之後剩餘的至少兩個非犧牲層包括在處於鬆弛狀態時具有不同晶格參數的材料，且其中層A包括約處於90% Ge或更高的富Ge SiGe合金，且移除層A之後的子堆疊具有包括以下各者的結構：約處於20% Ge或小於20% Ge的富Si SiGe合金的底部層C2，其鄰近於處於40%至80% Ge的中間Ge含量的層B，其鄰近於處於20% Ge或小於20% Ge的富Si SiGe合金的層C1，其鄰近於處於40%至80% Ge的中間Ge含量的層B，其鄰近於處於20% Ge或小於20% Ge的富Si SiGe合金的頂部層。
在一個實施例中，層C為約3至4nm厚，層B為約2至3nm厚，且層A為約至少10nm厚。
在FET為p型或n型的一個實施例中，每一子堆疊中在選擇性地移除層A之後剩餘的非犧牲層可包括對於金氧半導體場效應電晶體中的主要載流子的帶邊緣偏移(band edge offset)為至少0.15eV的半導電材料，且半導電材料的非犧牲層可由III-V族合金製成。
在一個實施例中，每一子堆疊的非犧牲層結構含有包括InGaAs合金的中心層與鄰近的InP或InAlAs層的半導電核心，其中InGaAs合金的組成經選擇以具有與鄰近的InP或InAlAs層的小於2%的晶格失配。
在FET為n型且層具有應變的一些實施例中，每一子堆疊中在選擇性地移除層A之後剩餘的非犧牲層可包括對於MOSFET中的主要載流子的帶邊緣偏移為至少0.15eV的半導電材料。每一子堆疊的的非犧牲層結構可含有處於90% Ge或更高的高Ge SiGe合金核心層以及在上方以及下方鄰近於此核心層的層，包括II-VI族或III-V族合金，其在鬆弛狀態下的晶格參數大於核心層中的SiGe合金且具有導帶偏移使得導帶邊緣比SiGe合金核心層中的導帶邊緣高約0.15eV或大於0.15eV。在FET為n型且層具有應變的一個實施例中，上述鄰近的層可由AlAsSb合金製成。
已揭露用於製造具有一或多個子堆疊的奈米片堆疊結構的方法以及系統。已根據所繪示的實施例描述本發明，且可存在對實施例的變化，且任何變化將屬於本發明的精神及範疇內。因此，在不脫離所附申請專利範圍的精神以及範疇的情況下，一般技術者可作出許多修改。
儘管在許多實施方案中，所有子堆疊標稱地具有相同層結構，但在一些實施例中，不同子堆疊可具有不同層結構。在此情況下，可指派索引n以區分不同子堆疊中的層；舉例而言，層An、Bn以及Cn可形成子堆疊n。
100、102、106:區塊

Claims (24)

  1. 一種用於製造奈米片堆疊結構的方法，所述奈米片堆疊結構具有一或多個子堆疊，所述用於製造奈米片堆疊結構的方法包括：生長具有一或多個子堆疊的磊晶結晶的初始堆疊，所述子堆疊中的每一者具有至少三個層：具有不同材料性質的犧牲層A與至少兩個不同的非犧牲層B以及非犧牲層C，其中所述非犧牲層B以及所述非犧牲層C分別在所有製程期間保持低於對應於介穩態的熱力學或動力學的臨界厚度，以使所述非犧牲層B與所述非犧牲層C在製程期間保持於所述介穩態且避免轉變為鬆弛狀態，且其中所述犧牲層A僅置放在所述子堆疊中的每一者的頂部或底部，且所述子堆疊中的每一者使用所述犧牲層A中的一者在所述頂部或所述底部連接至鄰近子堆疊；繼續進行所述奈米片堆疊結構的製造流程，使得柱結構形成於所述初始堆疊的每一末端處以在蝕刻所述犧牲層A之後將所述奈米片堆疊結構固持在適當位置；以及移除犧牲層A，同時藉由所述柱結構將所述子堆疊中的剩餘的所述非犧牲層B以及所述非犧牲層C固持在適當位置，以使得在移除所述犧牲層A之後，所述子堆疊中的每一者含有所述非犧牲層B以及所述非犧牲層C。
  2. 如申請專利範圍第1項所述的用於製造奈米片堆疊結構的方法，其中所述犧牲層A的所述移除是使用濕式蝕刻製程而實現。
  3. 如申請專利範圍第1項所述的用於製造奈米片堆疊結 構的方法，其中包括所述初始堆疊的所有的層的材料的鬆弛晶格參數彼此相差在10%內。
  4. 如申請專利範圍第1項所述的用於製造奈米片堆疊結構的方法，其中包括所述初始堆疊的所有的層的材料的鬆弛晶格參數彼此相差在5%內。
  5. 如申請專利範圍第1項所述的用於製造奈米片堆疊結構的方法，其中所述初始堆疊中的所有的層在整個製造過程中保持實質上相同的晶格參數。
  6. 如申請專利範圍第5項所述的用於製造奈米片堆疊結構的方法，其中每一所述子堆疊中在移除所述犧牲層A之後剩餘的所述至少兩個非犧牲層B與非犧牲層C在處於所述鬆弛狀態時包括不同晶格參數的材料。
  7. 如申請專利範圍第5項所述的用於製造奈米片堆疊結構的方法，其中所述奈米片堆疊結構用作金氧半導體場效應電晶體裝置的通道區域的部分，且其中每一所述子堆疊中在移除所述犧牲層A之後剩餘的所述至少兩個非犧牲層B與非犧牲層C包括對於所述金氧半導體場效應電晶體裝置中的主要載流子的帶邊緣偏移為至少0.15eV的半導電材料。
  8. 如申請專利範圍第5項所述的用於製造奈米片堆疊結構的方法，其中所述奈米片堆疊結構用作所述金氧半導體場效應電晶體裝置的通道區域的部分，且其中每一所述子堆疊中在移除所述犧牲層A之後剩餘的所述至少兩個非犧牲層B與非犧牲層C在處於所述鬆弛狀態時包括不同晶格參數的材料。
  9. 如申請專利範圍第8項所述的用於製造奈米片堆疊結 構的方法，其中所述犧牲層A包括SiGe合金，其中所述非犧牲層B以及所述非犧牲層C包括Ge含量比所述犧牲層A低的SiGe合金，且其中所述非犧牲層B與所述非犧牲層C具有不同Ge含量。
  10. 如申請專利範圍第9項所述的用於製造奈米片堆疊結構的方法，其中所述犧牲層A包括約處於90%或更高Ge含量的SiGe合金，所述非犧牲層B包括約處於40%至80% Ge的中間Ge含量SiGe合金，且所述非犧牲層C包括約處於小於20% Ge的SiGe合金。
  11. 如申請專利範圍第10項所述的用於製造奈米片堆疊結構的方法，其中在移除所述犧牲層A之後，所述子堆疊具有包括底部的所述非犧牲層B、中心的所述非犧牲層C以及頂部的所述非犧牲層B的結構。
  12. 如申請專利範圍第11項所述的用於製造奈米片堆疊結構的方法，其中所述非犧牲層C為約3至4nm厚，所述非犧牲層B為約2至3nm厚，且所述犧牲層A為至少約10nm厚。
  13. 如申請專利範圍第8項所述的用於製造奈米片堆疊結構的方法，其中所述子堆疊中的至少一者包括所述犧牲層A、所述非犧牲層B以及非犧牲層C1以及以及非犧牲層C2，其中所述犧牲層A包括約處於90% Ge或更高的SiGe合金，且移除所述犧牲層A之後的所述子堆疊中的至少一者具有包括以下各者的結構：約處於20% Ge或小於20% Ge的SiGe的底部的所述非犧牲層C2，其鄰近於處於40%至80% Ge的SiGe的所述非犧牲層B，其鄰近於處於20% Ge或小於20% Ge的SiGe的所述非犧牲層C1，其鄰近於所述非犧牲層B，其鄰近於頂部的Si層。
  14. 如申請專利範圍第13項所述的用於製造奈米片堆疊結構的方法，其中所述非犧牲層C1為約3至4nm厚，所述非犧牲層B為約2至3nm厚，所述非犧牲層C2為約0.4至1nm厚，且所述犧牲層A為約10nm厚。
  15. 如申請專利範圍第1項所述的用於製造奈米片堆疊結構的方法，其中所述奈米片堆疊結構用作金氧半導體場效應電晶體裝置的通道區域的部分，且其中每一所述子堆疊中在移除所述犧牲層A之後剩餘的所述至少兩個非犧牲層B與非犧牲層C包括對於所述金氧半導體場效應電晶體裝置中的主要載流子的帶邊緣偏移為至少0.15eV的半導電材料。
  16. 如申請專利範圍第15項所述的用於製造奈米片堆疊結構的方法，其中半導電材料的所述非犧牲層B與所述非犧牲層C是由III-V族合金製成。
  17. 如申請專利範圍第16項所述的用於製造奈米片堆疊結構的方法，其中每一所述子堆疊的所述非犧牲層B與所述非犧牲層C的結構含有半導電核心，所述半導電核心包括InGaAs合金的中心層與鄰近的InP或InAlAs層，其中所述InGaAs合金的組成經選擇以具有與所述鄰近的InP或InAlAs層小於2%的晶格失配。
  18. 如申請專利範圍第7項所述的用於製造奈米片堆疊結構的方法，其中每一所述子堆疊的所述非犧牲層B與所述非犧牲層C的結構含有處於90% Ge或更高的高Ge SiGe合金的核心層以及在上方以及下方鄰近於所述核心層的層，包括II-VI族或III-V族合金，其在所述鬆弛狀態下的晶格參數大於所述核心層中的所 述SiGe合金且具有導帶偏移使得導帶邊緣比所述SiGe合金的核心層中的導帶邊緣高約0.15eV或大於0.15eV。
  19. 如申請專利範圍第18項所述的用於製造奈米片堆疊結構的方法，其中所述在上方及下方鄰近於所述核心層的層是由AlAsSb合金製成。
  20. 如申請專利範圍第1項所述的用於製造奈米片堆疊結構的方法，其中所述奈米片堆疊結構用作金氧半導體場效應電晶體裝置的通道區域的部分，且其中每一所述子堆疊中在移除所述犧牲層A之後剩餘的所述至少兩個非犧牲層B與非犧牲層C包括半導電材料，所述製造方法更包括：在移除所述犧牲層A之後藉由保形沈積形成閘極介電質以及閘電極。
  21. 如申請專利範圍第1項所述的用於製造奈米片堆疊結構的方法，其中所述奈米片堆疊結構用作金氧半導體場效應電晶體裝置的通道區域的部分，且其中每一所述子堆疊中在移除所述犧牲層A之後剩餘的所述至少兩個非犧牲層B與非犧牲層C包括半導電材料的核心與在其頂部以及下方的磊晶結晶介電層，所述製造方法更包括：藉由氧化或介電質沈積技術完成在移除犧牲層A之後曝露的區域處的所述通道區域的隔離；以及藉由保形沈積形成閘極介電質以及閘電極。
  22. 如申請專利範圍第21項所述的用於製造奈米片堆疊結構的方法，其中每一所述子堆疊中的所述非犧牲層B與所述非犧牲層C包括III-V族半導體材料的所述核心，所述核心包含InGaAs中心層與鄰近的InAlAs頂部層以及InAlAs底部層，或所 述InGaAs中心層與鄰近的InP頂部層以及InP底部層，且在移除所述犧牲層A之後在每一所述子堆疊的最頂部以及最底部處的所述結晶介電層為磊晶稀土氧化物。
  23. 如申請專利範圍第1項所述的用於製造奈米片堆疊結構的方法，其中所述奈米片堆疊結構用作金氧半導體場效應電晶體裝置的部分，其中所述犧牲層A、所述非犧牲層B以及所述非犧牲層C是藉由原位製程形成，所述犧牲層A、所述非犧牲層B以及所述非犧牲層C實質上與基板平行，且其中通道區域包括至少部分的所述非犧牲層B以及所述非犧牲層C，且閘極堆疊圍繞所述通道區域。
  24. 如申請專利範圍第23項所述的用於製造奈米片堆疊結構的方法，其中所述金氧半導體場效應電晶體裝置為p型或n型。
TW105107827A 2014-10-21 2016-03-15 應力堆疊奈米片鰭狀電晶體及/或量子井堆疊奈米片 TWI690975B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US201462066367P 2014-10-21 2014-10-21
US14/918,954 2015-10-21
US14/918,954 US10170549B2 (en) 2014-10-21 2015-10-21 Strained stacked nanosheet FETs and/or quantum well stacked nanosheet

Publications (2)

Publication Number Publication Date
TW201730916A TW201730916A (zh) 2017-09-01
TWI690975B true TWI690975B (zh) 2020-04-11

Family

ID=55749601

Family Applications (1)

Application Number Title Priority Date Filing Date
TW105107827A TWI690975B (zh) 2014-10-21 2016-03-15 應力堆疊奈米片鰭狀電晶體及/或量子井堆疊奈米片

Country Status (3)

Country Link
US (1) US10170549B2 (zh)
KR (1) KR102472672B1 (zh)
TW (1) TWI690975B (zh)

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10026652B2 (en) 2016-08-17 2018-07-17 Samsung Electronics Co., Ltd. Horizontal nanosheet FETs and method of manufacturing the same
US9653537B1 (en) * 2016-09-26 2017-05-16 International Business Machines Corporation Controlling threshold voltage in nanosheet transistors
US9660028B1 (en) 2016-10-31 2017-05-23 International Business Machines Corporation Stacked transistors with different channel widths
US9881998B1 (en) 2017-02-02 2018-01-30 International Business Machines Corporation Stacked nanosheet field effect transistor device with substrate isolation
US10249739B2 (en) 2017-03-01 2019-04-02 International Business Machines Corporation Nanosheet MOSFET with partial release and source/drain epitaxy
US9847391B1 (en) * 2017-04-05 2017-12-19 Globalfoundries Inc. Stacked nanosheet field-effect transistor with diode isolation
US20190081155A1 (en) 2017-09-13 2019-03-14 Globalfoundries Inc. Nanosheet transistor with improved inner spacer
DE102018108821B4 (de) 2017-09-29 2024-12-12 Taiwan Semiconductor Manufacturing Co. Ltd. Verfahren zur herstellung einer halbleitervorrichtung und halbleitervorrichtung
US10297667B1 (en) 2017-12-22 2019-05-21 International Business Machines Corporation Fin field-effect transistor for input/output device integrated with nanosheet field-effect transistor
US10304833B1 (en) * 2018-02-19 2019-05-28 Globalfoundries Inc. Method of forming complementary nano-sheet/wire transistor devices with same depth contacts
US10636811B1 (en) * 2018-11-02 2020-04-28 Nanya Technology Corporation Semiconductor structure and method for manufacturing the same
US10665669B1 (en) 2019-02-26 2020-05-26 Globalfoundries Inc. Insulative structure with diffusion break integral with isolation layer and methods to form same
US11527446B2 (en) 2019-05-13 2022-12-13 International Business Machines Corporation Transistor having strain-inducing anchors and a strain-enhancing suspended channel
US11329167B2 (en) 2020-01-08 2022-05-10 International Business Machines Corporation Fishbone long channel nanosheet device

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6403456B1 (en) * 2000-08-22 2002-06-11 Advanced Micro Devices, Inc. T or T/Y gate formation using trim etch processing
US20060046523A1 (en) * 2004-08-25 2006-03-02 Jack Kavalieros Facilitating removal of sacrificial layers to form replacement metal gates
US20110306195A1 (en) * 2010-06-14 2011-12-15 Samsung Electronics Co., Ltd. Method of manufacturing vertical semiconductor devices
US20120319178A1 (en) * 2011-06-15 2012-12-20 International Business Machines Corporation Double gate planar field effect transistors
US20130270512A1 (en) * 2011-12-19 2013-10-17 Marko Radosavljevic Cmos implementation of germanium and iii-v nanowires and nanoribbons in gate-all-around architecture

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0540235A3 (en) 1991-10-30 1993-09-29 American Telephone And Telegraph Company Article comprising a quantum well infrared photodetector
US5294808A (en) 1992-10-23 1994-03-15 Cornell Research Foundation, Inc. Pseudomorphic and dislocation free heteroepitaxial structures
US5357119A (en) 1993-02-19 1994-10-18 Board Of Regents Of The University Of California Field effect devices having short period superlattice structures using Si and Ge
US7145167B1 (en) 2000-03-11 2006-12-05 International Business Machines Corporation High speed Ge channel heterostructures for field effect devices
US6313486B1 (en) 2000-06-15 2001-11-06 Board Of Regents, The University Of Texas System Floating gate transistor having buried strained silicon germanium channel layer
US6844227B2 (en) 2000-12-26 2005-01-18 Matsushita Electric Industrial Co., Ltd. Semiconductor devices and method for manufacturing the same
EP1439570A1 (en) 2003-01-14 2004-07-21 Interuniversitair Microelektronica Centrum ( Imec) SiGe strain relaxed buffer for high mobility devices and a method of fabricating it
US6831350B1 (en) 2003-10-02 2004-12-14 Freescale Semiconductor, Inc. Semiconductor structure with different lattice constant materials and method for forming the same
FR2870043B1 (fr) 2004-05-07 2006-11-24 Commissariat Energie Atomique Fabrication de zones actives de natures differentes directement sur isolant et application au transistor mos a simple ou double grille
US8530934B2 (en) 2005-11-07 2013-09-10 Atmel Corporation Integrated circuit structures containing a strain-compensated compound semiconductor layer and methods and systems related thereto
US20070148890A1 (en) 2005-12-27 2007-06-28 Enicks Darwin G Oxygen enhanced metastable silicon germanium film layer
US7485539B2 (en) 2006-01-13 2009-02-03 International Business Machines Corporation Strained semiconductor-on-insulator (sSOI) by a simox method
US8080833B2 (en) 2007-01-26 2011-12-20 Crystal Is, Inc. Thick pseudomorphic nitride epitaxial layers
WO2009098548A1 (en) * 2008-02-08 2009-08-13 Freescale Semiconductor, Inc. Intermediate product for a multichannel fet and process for obtaining an intermediate product
KR101609596B1 (ko) 2010-10-13 2016-04-06 코쿠리츠켄큐카이하츠호징 붓시쯔 자이료 켄큐키코 초격자 구조를 갖는 강유전체 박막과 그 제조방법, 및 강유전체 소자와 그 제조방법
US8361859B2 (en) 2010-11-09 2013-01-29 International Business Machines Corporation Stressed transistor with improved metastability
EP2661775A1 (en) 2011-01-04 2013-11-13 Ecole Polytechnique Fédérale de Lausanne (EPFL) Semiconductor device
KR101840077B1 (ko) 2011-01-28 2018-04-26 노오쓰웨스턴유니버시티 금속 산화물 박막 및 나노물질-유도되는 금속 복합체 박막의 저온 제조 방법
US9202867B2 (en) 2011-10-04 2015-12-01 Arizona Board Of Regents Nanocrystals containing CdTe core with CdS and ZnS coatings
WO2013085534A1 (en) * 2011-12-09 2013-06-13 Intel Corporation Strain compensation in transistors
US8847281B2 (en) 2012-07-27 2014-09-30 Intel Corporation High mobility strained channels for fin-based transistors
US8906789B2 (en) 2013-03-13 2014-12-09 Taiwan Semiconductor Manufacturing Co., Ltd. Asymmetric cyclic desposition etch epitaxy
KR20140118285A (ko) 2013-03-28 2014-10-08 인텔렉추얼디스커버리 주식회사 환원된 그래핀 산화물을 이용한 변형 감지 소자 및 그 제조 방법

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6403456B1 (en) * 2000-08-22 2002-06-11 Advanced Micro Devices, Inc. T or T/Y gate formation using trim etch processing
US20060046523A1 (en) * 2004-08-25 2006-03-02 Jack Kavalieros Facilitating removal of sacrificial layers to form replacement metal gates
US20110306195A1 (en) * 2010-06-14 2011-12-15 Samsung Electronics Co., Ltd. Method of manufacturing vertical semiconductor devices
US20120319178A1 (en) * 2011-06-15 2012-12-20 International Business Machines Corporation Double gate planar field effect transistors
US20130270512A1 (en) * 2011-12-19 2013-10-17 Marko Radosavljevic Cmos implementation of germanium and iii-v nanowires and nanoribbons in gate-all-around architecture

Also Published As

Publication number Publication date
US10170549B2 (en) 2019-01-01
KR20170046560A (ko) 2017-05-02
US20160111284A1 (en) 2016-04-21
KR102472672B1 (ko) 2022-11-30
TW201730916A (zh) 2017-09-01

Similar Documents

Publication Publication Date Title
TWI690975B (zh) 應力堆疊奈米片鰭狀電晶體及/或量子井堆疊奈米片
US12176348B2 (en) Self-aligned hybrid substrate stacked gate-all-around transistors
CN106463543B (zh) 结晶多纳米片应变沟道fet及其制造方法
CN103107195B (zh) 半导体器件的应变结构
CN106463410B (zh) 形成iii-v族通道的方法
JP5431372B2 (ja) 半導体装置およびその製造方法
US9406748B1 (en) Perfectly shaped controlled nanowires
KR102879149B1 (ko) 탄소-도핑된 이형 층들을 갖는 모놀리식 상보형 전계 효과 트랜지스터들
US10978356B2 (en) Tri-layer STI liner for nanosheet leakage control
US20100171180A1 (en) Method for pfet enhancement
US10896816B2 (en) Silicon residue removal in nanosheet transistors
US9954077B2 (en) Apparatus and method for multiple gate transistors
CN101256949A (zh) 应变soi衬底的制造方法和在其上制造cmos器件的方法
CN105452162A (zh) 半导电石墨烯结构、形成此类结构的方法及包含此类结构的半导体装置
WO2012169213A1 (ja) 半導体デバイス、半導体基板、半導体基板の製造方法および半導体デバイスの製造方法
CN218849498U (zh) 半导体结构
US9496260B1 (en) Tall strained high percentage silicon germanium fins for CMOS
WO2012169212A1 (ja) 半導体デバイス、半導体基板、半導体基板の製造方法および半導体デバイスの製造方法
CN104183487A (zh) 一种FinTFET半导体器件及其制备方法
TW201727892A (zh) 用於ｉｉｉ－ｖ族奈米線穿隧ｆｅｔ之方法及結構
US10332999B1 (en) Method and structure of forming fin field-effect transistor without strain relaxation
US10665497B2 (en) Method of manufacturing a structure having one or several strained semiconducting zones that may for transistor channel regions
US9496401B1 (en) III-V device structure with multiple threshold voltage
US9755078B2 (en) Structure and method for multi-threshold voltage adjusted silicon germanium alloy devices with same silicon germanium content
CN106611793B (zh) 应变堆叠的纳米片fet和/或量子阱堆叠的纳米片