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TWI689920B - 半導體裝置及記憶體電路 - Google Patents

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TWI689920B
TWI689920B TW103142026A TW103142026A TWI689920B TW I689920 B TWI689920 B TW I689920B TW 103142026 A TW103142026 A TW 103142026A TW 103142026 A TW103142026 A TW 103142026A TW I689920 B TWI689920 B TW I689920B
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橫山孝司
梅林拓
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日商新力股份有限公司
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Abstract

本技術之半導體裝置包含：第1擴散部(22)、第2擴散部(21)、通道部(23)、閘極部(24)及應力施加部(31、32、或33)。於包含槽部(10A)之半導體層(10)中，分別於槽部(10A)之底部或底部附近形成第1擴散部(22)，於槽部(10A)之上端部形成第2擴散部(21)，於第1擴散部(22)與第2擴散部(21)之間形成通道部(23)。於槽部(10A)之內部且與通道部(23)對向之位置嵌入閘極部(24)。應力施加部(31、32、或33)係對通道部(23)於半導體層(10)之法線方向施加壓縮應力或拉伸應力。

Description

半導體裝置及記憶體電路
本技術係關於於基板面之法線方向形成電晶體之通道之半導體裝置及具備其之記憶體電路。又，本技術係關於上述半導體裝置之製造方法。
先前，按照摩爾法則之換算規則，藉由設計收縮推進技術節點，可提高LSI之性能。最近，正推進20nm節點、14nm節點之開發，但抑制電晶體之短槽道特性成為課題。例如，短槽道特性之惡化係因待機時亞臨限洩漏引起洩漏電流增大，尤其於SRAM等洩漏電流成為較大之問題。因此，近年來，藉由自揮發性記憶體置換為非揮發性記憶體，消耗電力之降低成為當務之急，且開發各種非揮發記憶體。尤其對可高速寫入讀出之Spin Transfer Torque-Magnetic tunnel junctions(自旋轉移矩磁穿隧接面)(STT-MTJ)之期望較高。
自高速寫入之方面來看，選擇電晶體之能力提高較重要。一般，由於寫入之應答性、與保持特性係與折衷有關係，故若應用能力較高之電晶體，則作為MTJ材料亦可選擇保持特性較高者。結果，進而可確保作為記憶體之性能穩定性。
作為改善電晶體特性之对策，於專利文獻1中提出一種例如於相對於基板面垂直方向設置電晶體之通道部。
[專利文獻1] [專利文獻]
[專利文獻1]日本特開2004-214457號公報
然而，於對應設計收縮時，期望進行進一步之改善。
因此，期望提供一種改善電晶體特性，且可對應設計收縮之半導體裝置、記憶體電路、及半導體裝置之製造方法。
本技術之一實施形態之半導體裝置具備：第1擴散部、第2擴散部、通道部、第1電極部、第2電極部、第3電極部及應力施加部。第1擴散部係於具有槽部之半導體層中，形成於槽部之底部或底部之附近。第2擴散部係於半導體層中，形成於槽部之上端部。通道部係於半導體層中，形成於第1擴散部與第2擴散部之間。閘極部係嵌入於槽部之內部，且與通道部對向之位置。第1電極部係電性連接於第1擴散部，且設置於半導體層之背面側。第2電極部係電性連接於第2擴散部，且設置於半導體層之上表面側。第3電極部係電性連接於閘極部，且設置於半導體層之上表面側。應力施加部係對通道部，於半導體層之法線方向施加壓縮(compressive)應力或拉伸(tensile)應力。
本技術一實施形態之記憶體電路包含：非揮發性元件或揮發性元件、及控制於非揮發性元件或揮發性元件流動之電流之開關元件。開關元件係具有與上述半導體裝置相同之構成要素。
本技術一實施形態之半導體裝置之製造方法係包含以下4個程序者。
(1)於具有槽部之半導體層中，經由槽部，於槽部之底部形成第1擴散部，且於槽部之上端部形成第2擴散部，藉此，於第1擴散部與第2擴散部之間形成通道部，(2)於包含槽部內表面之表面整體，以介電常數較二氧化矽更高之high-k材料形成閘極絕緣膜後，於槽部之內部，且與通道部對向之位置形成包含金屬材料之閘極部，進而，去除閘極絕緣膜中自槽部超 出之部分，(3)形成對通道部，於半導體層之法相方向施加壓縮(compressive)應力或拉伸(tensile)應力之應力施加部，(4)於半導體層之背面側形成電性連接於第1擴散部之第1電極部，於半導體層之上表面側形成電性連接於第2擴散部之第2電極部、及於半導體層之上表面側形成電性連接於閘極部之第3電極部。
於本技術一實施形態之半導體裝置、記憶體電路及半導體裝置之製造方法中，於半導體層之法線方向排列配置第1擴散部、通道部及第2擴散部，且將於槽部嵌入有閘極部之嵌入閘極型縱型電晶體設置於半導體層。藉此，於全部電極均設置於半導體層之上表面側之電晶體比較，可改善電晶體特性。又，設置對通道部於半導體之法線方向施加壓縮應力或拉伸應力之應力施加部。藉此，進而可改善電晶體特性。此外，將電性連接於第2擴散部之第2電極部、與電性連接於閘極部之第3電極部設施於半導體層之上表面側，將電性連接於第1擴散部之第1電極部設置於半導體層之背面側。藉此，與全部電極均設置於半導體層上表面側之電晶體比較，可縮小佔有面積。
根據本技術一實施形態之半導體裝置、記憶體電路及半導體裝置之製造方法，由於對嵌入閘極型縱型電晶體設置應力施加部，進而，將縱型電晶體之電極設置於半導體層之上表面側與背面側，故可改善電晶體特性，且可對應設計收縮。本技術之效果係未必限定於此處記載之效果，亦可為本說明說中記載之任意之效果。
1:半導體裝置
2:記憶體電路
2A:記憶體元件
10:半導體層
10A:槽部
10B:凸部
10C:凸部
10D:側面
10E:側面
20:電晶體
21:第2擴散部(源極/汲極部)
22:第1擴散部(源極/汲極部)
23:通道部
23a:通道部
23b:通道部
24:閘極部
25:電極部
26:電極部
27:電極部
28:閘極絕緣膜
28a:絕緣膜
29:絕緣層
31:應力施加膜
32:應力施加膜
33:元件分離膜
34:導電層
35:導電層
36:絕緣層
36A:凸部
37:絕緣層
38:絕緣層
41:配線層
42:配線層
44:連接部
45:絕緣層
43:配線層
51:絕緣膜
100:半導體基板
101:半導體層
102:絕緣膜
103:源極/汲極部
104:分離層
105:半導體層
106:半導體層
107:半導體層
108:半導體層
109:分離層
110:絕緣層
111:絕緣層
200:半導體基板
AA':線
B-B':線
BL:位元線
C-C':線
DL:字元線
R1:非揮發性元件
R2:揮發性元件
Sw:開關元件
Tr1:電晶體
Tr2:電晶體
WL:資料線
圖1係本技術第1實施形態之半導體裝置之立體構成圖。
圖2係圖1之半導體裝置之A-A'線之剖面構成圖。
圖3係圖1之半導體裝置之B-B'線之剖面構成圖。
圖4係圖2之半導體裝置之C-C'線之剖面構成圖。
圖5係表示由設置於半導體層之上表面側之應力施加膜施加於通道部之應力之一例之概念圖。
圖6係表示由設置於半導體層之背面側之應力施加膜施加於通道部之應力之一例之概念圖。
圖7係表示由元件分離膜施加於通道部之應力之一例之概念圖。
圖8係表示由設置於半導體層之上表面側及背面側之應力施加膜乃至元件分離膜施加於通道部之應力之一例之概念圖。
圖9係表示由設置於半導體層之上表面側及背面側之應力施加膜乃至元件分離膜施加於通道部之應力之一例之概念圖。
圖10係表示使用於圖1之半導體裝置之製造之半導體基板中對應於圖1之A-A'線位置之剖面構成之一例之圖。
圖11係表示使用於圖1之半導體裝置之製造之半導體基板中對應於圖1之B-B'線位置之剖面構成之一例之圖。
圖12係表示緊跟著圖10之製造步驟之剖面構成之一例之圖。
圖13係表示緊跟著圖12之製造步驟之剖面構成之一例之圖。
圖14係表示緊跟著圖13之製造步驟之剖面構成之一例之圖。
圖15係表示緊跟著圖14之製造步驟之剖面構成之一例之圖。
圖16係表示緊跟著圖15之製造步驟之剖面構成之一例之圖。
圖17係表示緊跟著圖16之製造步驟之剖面構成之一例之圖。
圖18係表示緊跟著圖17之製造步驟之剖面構成之一例之圖。
圖19係表示緊跟著圖18之製造步驟之剖面構成之一例之圖。
圖20係表示緊跟著圖19之製造步驟之剖面構成之一例之圖。
圖21係表示緊跟著圖20之製造步驟之剖面構成之一例之圖。
圖22係表示緊跟著圖21之製造步驟之剖面構成之一例之圖。
圖23係表示使用於圖1之半導體裝置之製造之半導體基板中對應於圖1之A-A'線位置之剖面構成之一例之圖。
圖24係表示緊跟著圖23之製造步驟之剖面構成之一例之圖。
圖25係表示緊跟著圖24之製造步驟之剖面構成之一例之圖。
圖26係表示緊跟著圖25之製造步驟之剖面構成之一例之圖。
圖27係表示緊跟著圖26之製造步驟之剖面構成之一例之圖。
圖28係表示使用於圖1之半導體裝置之製造之半導體基板中對應於圖1之A-A'線位置之剖面構成之一例之圖。
圖29係表示緊跟著圖28之製造步驟之剖面構成之一例之圖。
圖30係表示緊跟著圖29之製造步驟之剖面構成之一例之圖。
圖31係表示使用於圖1之半導體裝置之製造之半導體基板中對應於圖1之A-A'線位置之剖面構成之一例之圖。
圖32係表示緊跟著圖31之製造步驟之剖面構成之一例之圖。
圖33係表示緊跟著圖32之製造步驟之剖面構成之一例之圖。
圖34係表示緊跟著圖33之製造步驟之剖面構成之一例之圖。
圖35係表示緊跟著圖34之製造步驟之剖面構成之一例之圖。
圖36係表示緊跟著圖35之製造步驟之剖面構成之一例之圖。
圖37係表示使用於圖1之半導體裝置之製造之半導體基板中對應於圖1之A-A'線位置之剖面構成之一例之圖。
圖38係表示緊跟著圖37之製造步驟之剖面構成之一例之圖。
圖39係表示圖36之半導體裝置之一變化例之圖。
圖40係表示使用於圖39之半導體裝置之製造之半導體基板中對應於圖1之A-A'線位置之剖面構成之一例之圖。
圖41係表示緊跟著圖40之製造步驟之剖面構成之一例之圖。
圖42係表示緊跟著圖41之製造步驟之剖面構成之一例之圖。
圖43係表示緊跟著圖42之製造步驟之剖面構成之一例之圖。
圖44係表示使用於圖39之半導體裝置之製造之半導體基板中對應於圖1之A-A'線位置之剖面構成之一例之圖。
圖45係表示緊跟著圖44之製造步驟之剖面構成之一例之圖。
圖46係表示圖39之半導體裝置之一變化例之圖。
圖47係表示圖46之半導體裝置之一變化例之圖。
圖48係表示圖3之半導體裝置之一變化例之圖。
圖49係表示圖4之半導體裝置之一變化例之圖。
圖50係表示圖4之半導體裝置之一變化例之圖。
圖51係表示圖2之半導體裝置之一變化例之圖。
圖52係表示圖36之半導體裝置之一變化例之圖。
圖53係表示圖39之半導體裝置之一變化例之圖。
圖54係表示圖46之半導體裝置之一變化例之圖。
圖55係表示圖2之半導體裝置之一變化例之圖。
圖56係表示圖36之半導體裝置之一變化例之圖。
圖57係表示圖39之半導體裝置之一變化例之圖。
圖58係表示圖46之半導體裝置之一變化例之圖。
圖59係表示圖2之半導體裝置之一變化例之圖。
圖60係表示圖36之半導體裝置之一變化例之圖。
圖61係表示圖39之半導體裝置之一變化例之圖。
圖62係表示圖46之半導體裝置之一變化例之圖。
圖63係表示圖1之半導體裝置之一變化例之圖。
圖64係表示圖2之半導體裝置之一變化例之圖。
圖65係表示圖4之半導體裝置之一變化例之圖。
圖66係表示本技術之第2實施形態之記憶體電路之電路構成之一例之圖。
圖67係表示圖66之記憶體電路之剖面構成之一例之圖。
圖68係表示圖66之記憶體電路之剖面構成之一例之圖。
圖69係表示圖66之記憶體電路之剖面構成之一變化例之圖。
圖70係表示圖66之記憶體電路之剖面構成之一變化例之圖。
圖71係表示圖69之記憶體電路之剖面構成之一變化例之圖。
以下，對用以實施本技術之形態，參照圖式詳細地進行說明。另，說明係以以下之順序進行。
1.第1實施形態(半導體裝置)
2.第1實施形態之變化例(半導體裝置)
3.第2實施形態(記憶體電路)
4.第2實施形態之變化例(記憶體電路)
<1.第1實施形態>
[構成]
圖1係表示本技術第1實施形態之半導體裝置1之立體構成者。圖2係表示圖1之半導體裝置1之A-A'線之剖面構成之一例者。圖3係表示圖1之半導體裝置1之B-B'線之剖面構成之一例者。圖4係表示圖2之半導體裝置1之C-C'線之剖面構成之一例者。該半導體裝置1具備：半導體層10、及形成於半導體層10之電晶體20。
(電晶體20)
電晶體20係嵌入閘極型縱型電晶體。電晶體20係p型MOS電晶體、或n型MOS電晶體。電晶體20具備：2個源極/汲極部21、源極/汲極部22、通道部23、閘極部24、電極部25、電極部26、電極部27及閘極絕緣膜28。另，源極/汲極部21相對於本技術之「第2擴散部」之一具體例。源極/汲極部22相對於本技術之「第1擴散部」之一具體例。通道部23相當於本技術之「通道部」之一具體例。閘極部24相當於本技術之「閘極部」之一具體例。電極部25相當於本技術之「第2電極部」之一具體例。電極部26相當於本技術之「第1電極部」之一具體例。電極部27相當於本技術之「第3電極部」之一具體例。
半導體層10係矽層。於電晶體20為p型MOS電晶體之情形時，半導體層10係n型矽層。於電晶體20為n型MOS電晶體之情形時，半導體層10係p型矽層。此處，半導體層10係可為主體型矽基板，亦可為於分離SOI(Silicon on Insulator：絕緣層上覆矽)基板之矽層者。另，於以下中，將半導體層10作為分離SOI基板之矽層者進行說明，但半導體層10係並非限定於分離SOI基板之矽層者。
半導體層10係於上表面側具有槽部10A。槽部10A係藉由蝕刻半導體層10而形成者。槽部10A為不貫通半導體層10程度之深度，於槽部10A之底面、與半導體層10之背面之間，存在特定之間隙。閘極絕緣膜28形成於槽部10A之內表面，且形成於槽部10A之內表面中互相對向之2個側面。閘極絕緣膜28係形成於槽部10A之側面中與通道部23對向之位置。閘極絕緣膜28係藉由例如氧化矽構成，包含例如SiO2、SiON。另，閘極絕緣膜28係亦可藉由例如介電常數較二氧化矽更高之high-k材料形成。上述high-k材料係例如HfO2、ZrO2等介電常數較高之絕緣材料。於藉由上述high-k材料形成閘極絕緣膜28之情形時，使絕緣膜電容增大(即，閘極絕緣膜28之薄膜化)，可降低閘極洩漏電流。源極/汲極部22形成於槽部10A之底部，且形成於槽部10A之底面、與半導體層10之背面之間。於電晶體20為p型MOS電晶體之情形時，閘極．汲極部22係p型半導體區域。於電晶體20為n型MOS電晶體之情形時，閘極．汲極部22係n型半導體區域。
2個源極/汲極部21係於半導體層10中，形成於槽部10A之內表面中互相對向之2個側面之上端部(槽部10A之上端部)。於電晶體20為p型MOS電晶體之情形時，2個源極/汲極部21係p型半導體區域。於電晶體20為n型MOS電晶體之情形時，2個源極/汲極部21係n型半導體區域。
通道部23係於半導體層10中，形成於形成於上述2個側面之各源 極/汲極部21、與源極/汲極部22之間。通道部23係於半導體層10之厚度方向延伸之帶狀區域。於源極/汲極部21、22及通道部23構成p型電晶體之情形時，通道部23係例如形成於(110)面，且通道方位為<110>方向。所謂通道方位係指於通道部23流動之電流之流向。此時，半導體層10為(110)層、或(110)基板。另，於源極/汲極部21、22及通道部23構成p型電晶體之情形時，通道部23係例如亦可形成於(110)面，且通道方位為<100>方向。此時，半導體層10為(100)層、或(100)基板。於源極/汲極部21、22及通道部23構成n型電晶體之情形時，通道部23係例如形成於(001)面，且通道方位為<110>方向。此時，半導體層10為(110)層、或(110)基板。
閘極部24係嵌入於槽部10A之內部，且與通道部23對向之位置。閘極部24係於與槽部10A內互相對向之2個側面(或通道部23)平行之方向延伸。閘極部24之上表面形成於較槽部10A之上端部更低之部位，於閘極部24之上表面、與源極/汲極部21之上表面之間，存在階差。以嵌入該階差之態樣，設置絕緣層36。閘極部24係藉由例如多晶矽、或金屬構成。於藉由氧化矽構成閘極絕緣膜28之情形時，閘極部24係藉由例如多晶矽構成。於藉由上述high-k材料構成閘極絕緣膜28之情形時，閘極部24係藉由金屬構成。
電極部25係電性連接於源極/汲極部21，且設置於半導體層10之上表面側。電極部25係例如為接觸孔形狀。電極部25係例如藉由絕緣層37嵌入，將電性連接於電極部25之配線層41設置絕緣層37之上。於電極部25、與源極/汲極部21之間，設置例如以矽化物(例如NiSi)構成之導電層34。
電極部26係電性連接於源極/汲極部22，且設置於半導體層10之背面側。電極部26係例如為柱形狀。於半導體層10之背面側，設置絕緣層38。絕緣層38係於與源極/汲極部22對向之部位具有開口。源 極/汲極部22之背面露出於絕緣層38之開口之底面，配線層42經由絕緣層38之開口電性連接於源極/汲極部22。於電極部26、與源極/汲極部22之間，設置例如以矽化物(例如NiSi)構成之導電層35。
電極部27係電性連接於閘極部24，且設置於半導體層10之上表面側。電極部27係例如為接觸孔形狀、或槽口形狀。電極部27係例如藉由絕緣層37嵌入，將電性連接於電極部27之配線層43設置於絕緣層37之上。
半導體裝置1係進而具有應力施加部，其係對通道部23，於半導體層10之法線方向(通道部23之長邊方向)施加壓縮(compressive)應力或拉伸(tensile)應力。作為應力施加部，半導體裝置1具有應力施加膜31、應力施加膜32及元件分離膜33。應力施加膜31及應力施加膜32係以自上下方向(通道部23之延伸方向)夾持通道部23之方式配置。元件分離膜33係以自通道部23之寬度方向夾持通道部23之方式配置。另，應力施加膜31相當於本技術之「第1應力施加膜」之一具體例。應力施加膜32相當於本技術之「第2應力施加膜」之一具體例。元件分離膜33相當於本技術之「第3應力施加膜」之一具體例。
應力施加膜31設置於半導體層10之上表面側。具體而言，應力施加膜31係連接於2個源極/汲極部21之上表面而設置，且於與閘極部24延伸方向正交之方向延伸。應力施加膜31之寬度係較源極/汲極部21之寬度更寬。應力施加膜31係例如如圖5所示，為拉伸膜，構成為對通道部23施予拉伸應力。
應力施加膜32設置於半導體層10之背面側。具體而言，應力施加膜32設置於與源極/汲極部22之背面對向之位置，且於與閘極部24之延伸方向正交之方向延伸。應力施加膜32之寬度係較源極/汲極部22之寬度更寬。應力施加膜32係例如如圖6所示，為拉伸膜，構成為對通道部23施予拉伸應力。
元件分離膜33設置於通道部23之兩側。元件分離膜33係用以自形成於半導體層10之其他元件電性分離電晶體20者。元件分離膜33係藉由STI(Shallow trench isolation：淺槽隔離層)構成。元件分離膜33係例如如圖7所示，為拉伸膜，構成為對通道部23施予拉伸應力。自以上之狀況，應力施加膜31、應力施加膜32及元件分離膜33係任一者均為拉伸膜，且如圖8所示，構成為對通道部23施予拉伸應力。
另，應力施加膜31、應力施加膜32及元件分離膜33任一者均可以壓縮膜構成。於該情形時，應力施加膜31、應力施加膜32及元件分離膜33係例如如圖9所示，構成為對通道部23施予壓縮應力。
設為源極/汲極部21、22及通道部23構成p型電晶體，通道部23形成於(110)面，且通道方位為<110>方向。於該情形時，應力施加部係拉伸膜，構成為對通道部23施予壓縮應力。又，設為源極/汲極部21、22及通道部23構成p型電晶體，通道部23形成於(110)面，且通道方位為<100>方向。於該情形時，應力施加部係壓縮膜，構成為對通道部23施予拉伸應力。又，設為源極/汲極部21、22及通道部23構成n型電晶體，通道部23形成於(001)面，且通道方位為<110>方向。於該情形時，應力施加部係壓縮膜，構成為對通道部23施予拉伸應力。於本實施形態中，藉由如上述般設置通道部23之形成面或通道方位，移動度為最大。此外，於本實施形態中，除了如上述般設置通道部23之形成面或通道方位，藉由如上述般設置應力施加部，可進一步提高電晶體特性。
[製造方法]
接著，對本實施形態之半導體裝置1之製造方法之一例進行說明。圖10~圖22係依序表示半導體裝置1之製造步驟之一例者。另，圖10、圖12~圖22係對應於圖1之A-A'線之部位之剖面圖。圖11係對應於圖2之C-C'線之部位之剖面圖。
首先，準備半導體基板100(圖10)。半導體基板100係於半導體層101、與半導體層10之間設置有包含SiO2之絕緣層38之SOI基板。首先，對半導體基板100之半導體層10，設置元件分離膜33(圖11)。具體而言，於間隔後續形成源極/汲極部21之部位而互相對向之位置設置一對元件分離膜33。
接著，於半導體層10之上表面形成橫穿一對元件分離膜33之具有帶狀開口之絕緣膜102後，藉由將絕緣膜102作為遮罩，選擇性蝕刻半導體層10及一對元件分離膜33，形成槽部10A(圖12)。接著，對槽部10A之內表面形成閘極絕緣膜28。具體而言，對槽部10A之內表面互相對向之2個側面形成閘極絕緣膜28後(圖13)，經由槽部10A，於槽部10A之底部形成源極/汲極部22(圖14)。接著，嵌入槽部10A，於形成閘極部24後(圖15)，嵌入閘極部24之上表面與半導體層10之上表面之階差形成絕緣層36(圖16)。接著，去除絕緣層102。接著，於槽部10A之上端部形成源極/汲極部21。具體而言，於槽部10A內互相對向之2個側面之上端部(槽部10A之上端部)各形成1個源極/汲極部21(圖17)。藉此，於源極/汲極部22與源極/汲極部21之間(具體而言，與閘極部24對向之位置)形成通道部23。此後，於2個源極/汲極部21之上部形成導電層34(圖18)。
接著，於連接於2個源極/汲極部21的上表面之位置形成應力施加膜31後，於包含應力施加膜31之上表面整體形成絕緣層37(圖19)。接著，於應力施加部31及絕緣層37中與各源極/汲極部21之上表面對向之部分設置開口，並於其開口形成電極部25，於包含電極部25的上表面之位置形成配線層41(圖20)。進而，於應力施加膜31及絕緣層37中與閘極部24之上表面對向之部分亦設置開口，並於其開口內形成電極部27，於包含電極部27上表面之位置形成配線層43(未圖示)。
接著，於去除半導體層101後(圖21)，於絕緣層38中與源極/汲 極部22對向之位置形成開口，並經由其開口，於源極/汲極部22形成導電層35(圖22)。此後，形成應力施加膜32、電極26及配線層42(圖2)。如此，製造本實施形態之半導體裝置1。
以上所示之製造方法係適合於以氧化矽形成閘極絕緣膜28之情形者。以下，對適合於以上述high-k材料形成閘極絕緣膜28之情形之製造方法進行說明。圖23~圖27係依序表示半導體裝置1之製造步驟之另一例者。另，圖23~圖27係對應於圖1之A-A'線部位之剖面圖。
首先，經過與圖10~圖12所示之程序相同之程序，於半導體層10形成槽部10A。接著，對槽部10A之內表面，形成與閘極絕緣膜28相同之絕緣膜28a。具體而言，對槽部10A之內表面互相對向之2個側面，形成與閘極絕緣膜28相同之絕緣膜28a(圖23)。接著，經由槽部10A，於槽部10A之底部形成源極/汲極部22。進而，於槽部10A之上端部形成源極/汲極部21。具體而言，於槽部10A內互相對向之2個側面之上端部(槽部10A之上端部)各形成1個源極/汲極部21(圖24)。藉此，於源極/汲極部22與源極/汲極部21之間形成通道部23。
接著，於去除絕緣膜28a後，於包含槽部10A內表面之表面整體，以上述high-k材料形成閘極絕緣膜28(圖25)。接著，嵌入槽部10A，形成包含金屬材料之閘極部24(圖26)。接著，嵌入閘極部24之上表面與半導體層10之上表面之階差形成絕緣層36(圖26)。接著，去除絕緣層102、與閘極絕緣膜28中自槽部10A超出之部分(圖27)。接著，以與上述所示之製造方法相同之方法，形成導電層34、應力施加膜31、絕緣層37、電極部25、配線層41、電極部27及配線層43(參照圖18~圖20)。接著，以與上述所示之製造方法相同之方法，於去除半導體層101後，形成導電層35(參照圖21、圖22)。最後，以與上述所示之製造方法相同之方法，形成應力施加膜32、電極26及配線層42(參照圖2)。如此，亦可製造本實施形態之半導體裝置1。
[動作]
接著，對本實施形態之半導體裝置1之動作進行說明。於本實施形態中，經由配線層41、42，對電極部25、26施加電壓，於電極部25、26間之電位差超過閾值時，電晶體20接通，例如，如圖2所示電流於層積方向流動。又，停止對電極部25、26之電壓施加，於電極部25、26間之電位差低於閾值時，電晶體20斷開，電流不流動。
[效果]
接著，對本實施形態之半導體裝置1之效果進行說明。
於本實施形態中，於半導體層10之法線方向排列配置源極/汲極部22、通道部23及源極/汲極部21，且將於槽部10A嵌入有閘極部24之嵌入閘極型縱型電晶體設置於半導體層10。藉此，與全部電極均設置於半導體層上表面側之電晶體比較，由於可容易增大通道長或通道寬，故可改善電晶體特性。又，設置對通道部23，於半導體層10之法線方向施加壓縮應力或拉伸應力之應力施加部。藉此，可進一步改善電晶體特性。進而，將電性連接於源極/汲極部21之電極部25、與電性連接於閘極部24之電極部27設置於半導體層10之上表面側，將電性連接於源極/汲極部22之電極部26設置於半導體層10之背面側。藉此，與全部電極均設置於半導體層之上表面側之電晶體比較，可縮小佔有面積。因此，可改善電晶體特性，且可對應設計收縮。
<2.第1實施形態之變化例>
接著，對上述實施形態之半導體裝置1之變化例進行說明。另，於以下中，對與上述實施形態之半導體裝置1共用之構成要素，標註相同之符號。此外，設為適當省略與上述實施形態之半導體裝置1共用之構成要素之說明者。
[變化例1]
於上述實施形態中，將源極/汲極部22經由槽部10A之底面形成 於半導體層10。然而，藉由採用以下之方法，可於將源極/汲極部22形成於半導體層10後形成槽部10A。
首先，例如如圖28所示，於形成槽部10A之前，使用例如離子注入法，於靠近半導體層10之背面形成源極/汲極部103。接著，例如如圖29所示，使用例如離子注入法，將與源極/汲極部103導電型不同之分離層104形成於源極/汲極部103中，形成源極/汲極部22之部位以外之部位。結果，剩餘之源極、汲極部103成為源極/汲極部22。接著，如圖30所示，形成具有到達源極/汲極部22之深度之槽部10A。此後，藉由經過與上述實施形態記載之步驟相同之步驟，製造半導體裝置1。
[變化例2]
於上述實施形態中，亦可藉由磊晶晶體成長形成半導體層10。圖31~圖36係依序表示本變化例之半導體裝置1之製造步驟之一例者。另，圖31、圖32、圖34~圖36係對應於圖1之A-A'線部位之剖面圖。圖33係對應於圖2之C-C'線部位之剖面圖。
首先，準備於半導體層101與半導體層105之間設置有絕緣層38之半導體基板200(圖31)。接著，藉由進行例如磊晶晶體成長，於半導體層105之上，依序形成半導體層106、107、108(圖32)。此時，使半導體層105、106、108之導電型與半導體層107之導電型互不相同。
接著，對半導體層105、106、107、108，形成一對元件分離膜33(圖33)。此時，以與上述實施形態之製造方法相同之方法，形成一對元件分離膜33。接著，使用例如離子注入法，將與半導體層105、106導電型不同之分離層109形成於於半導體層105、106中，形成源極/汲極部22之部位以外之部位(圖34)。藉此，剩餘之半導體層105、106成為源極/汲極部22。
接著，將於特定之部位具有開口之絕緣層102形成於上表面後， 將絕緣層102作為遮罩，選擇性蝕刻半導體層10，形成槽部10A(圖35)。此時，以源極/汲極部22成為槽部10A之底部之方式，形成槽部10A。此後，藉由經過與上述實施形態記載之步驟相同之步驟，製造例如如圖36所示之具有剖面構成之半導體裝置1。
[變化例3]
於上述實施形態中，亦可藉由磊晶晶體成長將源極/汲極部21、22形成於半導體層10上。圖37、圖38係依序表示本變化例之半導體裝置1之製造步驟之一例者。另，圖37、圖38係對應於圖1之A-A'線部位之剖面圖。
首先，對半導體層10形成槽部10A(圖37)。接著，對包含槽部10A之上表面整體，藉由進行磊晶晶體成長，層積半導體層。結果，於槽部10A之底部形成源極/汲極部22，於半導體層10之上表面中，槽部10A以外之部分形成源極/汲極部21(圖38)。此後，於槽部10A之內部形成閘極部24、絕緣層36後，藉由經過與上述實施形態記載之步驟相同之步驟，製造半導體裝置1。
於本變化例之製造方法中，藉由一次磊晶晶體成長，形成源極/汲極部21、22。因此，與上述實施形態之製造方法比較，可非常容易地形成源極/汲極部21、22。
[變化例4]
於上述實施形態及其變化例(變化例1~3)中，半導體裝置1係對1個源極/汲極部22具有2個通道部23。然而，半導體裝置1係亦可具有例如2個源極/汲極部22，且，每個源極/汲極部22各具有1個通道部23。
圖39係表示本變化例之半導體裝置1之剖面構成之一例者。圖39係於本變化例之半導體裝置1中，相當於對應於圖1之A-A'線位置之剖面。圖39所記載之半導體裝置1係例如於變化例2之製造過程中，不形 成分離層109，藉由以貫通半導體層105、106、107、108之方式形成槽部10A，相當於將半導體層105、106、107、108分離為2個者。
圖39所記載之半導體裝置1係於槽部10A之底部附近具有相當於源極/汲極部22之2個半導體層105，具體而言，於間隔槽部10A之底面而互相對向之2個區域各具有1個半導體層105。又，圖39所記載之半導體裝置1係於槽部10A之底部附近具有相當於源極/汲極部22之2個半導體層106，具體而言，於間隔槽部10A之底面而互相對向之2個區域各具有1個半導體層106。又，圖39所記載之半導體裝置1係於槽部10A之上端部具有相當於源極/汲極部21之2個半導體層108，具體而言，於間隔槽部10A之上部而互相對向之2個區域各具有1個半導體層108。進而，圖39所記載之半導體裝置1具有包含通道部23之2個半導體層107，具體而言，於間隔槽部10A而互相對向之2個區域各具有1個半導體層107。各半導體層107設置於半導體層106、與半導體層108之間。因此，圖39所記載之半導體裝置1係於間隔槽部10A而互相對向之2個區域各具有1個依序層積半導體層105、106、107、108之層積體。
此外，圖39所記載之半導體裝置1係於槽部10A內具備1個閘極部24。1個閘極部24係由設置於槽部10A兩側之2個通道部23共用。因此，於圖39所記載之半導體裝置1中，藉由共用1個閘極部24之兩個電晶體Tr1、Tr2構成電晶體20。
如圖39所記載之半導體裝置1具備：絕緣層110，其嵌入於槽部10A之底部側；絕緣層29，其設置於絕緣層110與半導體層105、106之側面之間。絕緣層110及絕緣層29之上表面係位於例如與半導體層106與半導體層107之邊界面相同平面內、或位於較其邊界面更高之位置。圖39所記載之半導體裝置1進而具備閘極部24，其嵌入於槽部10A之內部，且與通道部23對向之位置。閘極部24形成於絕緣層110 上。閘極部24之底面位置係藉由絕緣層110及絕緣層29之上表面之位置規定。閘極部24之上表面形成於較槽部10A之上端部更低之部位，且，位於例如與半導體層107與半導體層108之邊界面相同平面內，或位於較其邊界面更低之位置。於閘極部24之上表面、與半導體層108之上表面之間，存在階差。以嵌入該階差之態樣，設置絕緣層36。於圖39所記載之半導體裝置1中，進而對電晶體Tr1各設置電極部25、26，對電晶體Tr2亦各設置1個電極部25、26。
[製造方法]
接著，對圖39所記載半導體裝置1之製造方法進行說明。圖40~圖43係依序表示圖39所記載之半導體裝置1之製造步驟之一例者。另，圖40~圖43係對應於圖1之A-A'線部位之剖面圖。
首先，於半導體基板200上，依序形成半導體層106、107、108(圖32)。此時，使半導體層105、106、108之導電型、與半導體層107之導電型互不相同。接著，對半導體層105~108，形成一對元件分離膜33(圖33)。接著，將橫穿一對元件分離膜33之具有帶狀開口之絕緣層102形成於半導體層108之上表面後，藉由將絕緣層102作為遮罩，選擇性蝕刻半導體層105~108及一對元件分離膜33，形成槽部10A(圖40)。如此，於形成貫通半導體層105~108之槽部10A後，於槽部10A之內部，且於槽部10A之底部側形成絕緣膜29及絕緣層110。具體而言，於槽部10A之內部，對槽部10A之底部側互相對向之2個側面形成絕緣膜29，且於槽部10A之內部，嵌入槽部10A之底面側，形成絕緣層110(圖41、圖42)。例如，藉由氧化露出於槽部10A側面之半導體層105~108，於槽部10A之側面整體形成絕緣膜29。接著，例如，於包含槽部10A之內表面之表面整體，層積絕緣層110後，藉由將絕緣層110與絕緣膜29一起蝕刻(回蝕)，於槽部10A之內部，且僅於槽部10A之底面側，形成絕緣膜29及絕緣層110。此時，例如以使絕緣膜 29及絕緣層110之上表面為與半導體層106與半導體層107之邊界面相同平面、或較其邊界面更高之方式，蝕刻(回蝕)絕緣膜29及絕緣層110(圖42)。
接著，對於底面側形成有絕緣膜29及絕緣層110之槽部10A之內表面形成閘極絕緣膜28。具體而言，於槽部10A之內表面互相對向之2個側面形成閘極絕緣膜28(圖43)。接著，嵌入槽部10A，形成閘極部24。具體而言，於槽部10A之內部，且與半導體層107對向之位置，形成閘極部24(圖43)。藉此，於半導體層107形成通道部23。例如，於包含槽部10A之內表面之表面整體，層積閘極部24後，藉由蝕刻閘極部24，僅於槽部10A之內部，留下閘極部24。此時，例如以使閘極部24之上表面為與半導體層107與半導體層108之邊界面相同平面、或較其邊界面更低之方式，蝕刻閘極部24。接著，嵌入槽部10A，形成絕緣層36(圖43)。此後，與上述實施形態相同，形成導電部34、應力施加膜31、絕緣層37、電極部25、配線層41、導電層35、應力施加膜32及配線層42。如此，製造半導體裝置1。
以上所示之製造方法係適合於以氧化矽形成閘極絕緣膜28之情形之方法。以下，對適合於以上述high-k材料形成閘極絕緣膜28之情形之製造方法進行說明。圖44、圖45係依序表示半導體裝置1之製造步驟之另一例者。另，圖44、圖45係對應於圖1之A-A'線部位之剖面圖。
首先，經過與圖40~圖42所示之程序相同之程序，於槽部10A之內部，且於槽部10A之底部側，形成絕緣膜29及絕緣層110。接著，於包含槽部10A內表面之表面整體，以上述high-k材料形成閘極絕緣膜28(圖44)。接著，經過與圖43所示之程序相同之程序，於槽部10A之內部，且與半導體層107對向之位置，形成包含金屬材料之閘極部24(圖44)。藉此，於半導體層107形成通道部23。接著，嵌入槽部 10A，形成絕緣層36(圖44)。接著，去除絕緣層102、與閘極絕緣膜28中自槽部10A超出之部分(圖45)。此後，與上述實施形態相同，形成導電部34、應力施加膜31、絕緣層37、電極部25、配線層41、導電層35、應力施加膜32及配線層42。如此，製造半導體裝置1。
於本變化例中，藉由共用1個閘極部24之2個電晶體Tr1、Tr2構成電晶體20。即使於此種情形，本變化例之半導體裝置1係亦可具備與上述實施形態之半導體裝置1相同之效果。
又，於本變化例之製造方法中，藉由一次磊晶晶體成長，形成對應於源極/汲極部21、22之半導體層105、106、108。因此，與上述實施形態之製造方法比較，可非常容易地形成半導體層105、106、108。
又，於圖39所示之半導體裝置1之製造方法中，閘極部24之底面位置藉由絕緣膜29及絕緣層110之厚度規定。絕緣膜29及絕緣層110之厚度係藉由蝕刻量之調整規定。即，可藉由絕緣膜29及絕緣層110之蝕刻量之調整調整通道部23之形成位置。藉此，由於可使閘極部24之下端對通道部23與源極/汲極部22之邊界配合至所期望之位置，故可任意調整電晶體特性。
[變化例5]
於變化例4中，配線層41、42由兩個電晶體Tr1、Tr2共用。然而，例如如圖46所示，可對2個電晶體Tr1、Tr2個別地各分配1個配線層41、42。於此種情形時，可互相獨立地驅動電晶體Tr1、與電晶體Tr2。此外，例如，如圖47所示，亦可於槽部10A之內部，設置將閘極部24分離為2個之絕緣層111。圖47所記載之電晶體Tr2係不與其他電晶體(例如電晶體Tr1)共用閘極部24，而獨自具有閘極部24。例如，於槽部10A之內部形成閘極部24後，於閘極部24設置槽，將閘極部24分離為2個，並嵌入其槽形成絕緣層111，藉此，可設置每個電晶體獨 自之閘極部24。即使於此種情形時，亦可互相獨立地驅動電晶體Tr1、電晶體Tr2。
[變化例6]
於變化例4、5中，半導體層106、107、108可作為應力施加部發揮功能。於半導體層105、106、108及通道部23構成p型電晶體，通道部23成形於(110)面，且通道方位為<110>方向之情形時，半導體層106及半導體層108中至少一者之晶格常數較半導體層107之晶格常數更大。又，於半導體層105、106、108及通道部23構成p型電晶體，通道部23成形於(110)面，且通道方位為<100>方向之情形時，半導體層106及半導體層108中至少一者之晶格常數較半導體層107之晶格常數更小。又，於半導體層105、106、108及通道部23構成n型電晶體，通道部23成形於(001)面，且通道方位為<110>方向之情形時，半導體層106及半導體層108中至少一者之晶格常數較半導體層107之晶格常數更小。於本變化例中，半導體層106、107、108係以可調整晶格常數之材料構成，例如構成為包含SiGe。
於本變化例中，半導體層106、107、108作為應力施加部發揮功能。藉此，不僅由應力施加膜31、32及元件分離膜33作用，並藉由半導體層106、107、108之作用，進而可改善電晶體特性。
另，亦可將本變化例應用於變化例2。即，於上述之說明中，將半導體層105、106更換為源極/汲極部22，將半導體層108更換為源極/汲極部21即可。因此，即使於將本變化例應用於變化例2之情形，亦可不僅由用力施加膜31、32及元件分離膜33作用，並藉由源極/汲極部22及半導體層106、107、108之作用，進而改善電晶體特性。
[變化例7]
於上述實施形態及其變化例(變化例1~6)中，絕緣層36可於與源 極/汲極部22對向之部分具有凸部36A。例如，如圖48所示，絕緣層36可於與源極/汲極部22對向之部分具有凸部36A。例如，於圖16中，於形成絕緣層36時，藉由回蝕與源極/汲極部22對向之部分以外之部分，可形成凸部36A。如此，藉由於絕緣層36設置凸部36A，將應力施加膜31形成於凸部36A之上表面、與凸部36A兩側凹陷部分之面。結果，可進一步增大自應力施加膜31對通道部23施予之應力。
[變化例8]
於上述實施形態及其變化例(變化例1~7)中，元件分離膜33之上表面可形成於較源極/汲極部21之上表面更低之部位。例如，如圖49所示，元件分離膜33之上表面可形成於較源極/汲極部21之上表面更低之部位。此時，源極/汲極部21(或導電層34)之上部因與元件分離膜33之上表面之關係，構成凸部10B。例如，於圖11中，於形成元件分離膜33時，藉由回蝕元件分離膜33，可使元件分離膜33之上表面較源極/汲極部21之上表面更低。如此，藉由使元件分離膜33之上表面較源極/汲極部21之上表面更低，將應力施加膜31形成於源極/汲極部21(或導電層34)之上表面、與元件分離膜33之上表面。即，橫穿過凸部10B形成應力施加膜31。結果，可增大自應力施加膜31對通道部23施予之應力。
[變化例9]
於上述實施形態及其變化例(變化例1~8)中，元件分離膜33之背面係可形成於較源極/汲極部22之背面更凹陷之部位。例如，如圖50所示，元件分離膜33之背面可形成於較源極/汲極部22之背面更凹陷之部位。此時，源極/汲極部22(或導電層35)之下部因與元件分離膜33之上表面之關係，構成凸部10C。例如，於圖22中，除了去除絕緣層38以外，藉由回蝕元件分離膜33，可使元件分離膜33之背面較源極 /汲極部22之背面更凹陷。如此，藉由使元件分離膜33之背面較源極/汲極部22之背面更凹陷，將應力施加膜32形成於源極/汲極部22(或導電層)之背面、與元件分離膜33之背面。即，橫穿過凸部10C形成應力施加膜32。結果，可增大自應力施加膜32對通道部23施予之應力。
[變化例10]
於上述實施形態及其變化例(變化例1~9)中，半導體層101可為Ge基板或Ge層。此時，半導體層10、106、107、108係均為Ge層，通道部23形成於Ge層。於此種情形時，藉由將通道部23形成於Ge層之作用，進而可改善電晶體特性。又，於上述實施形態及其變化例(變化例1~9)中，半導體層101可為SiGe基板或SiGe層。此時，半導體層10、106、107、108係均為SiGe層，通道部23形成於SiGe層。於此種情形時，藉由將通道部23形成於SiGe層之作用，進而可改善電晶體特性。
於本變化例中，可為源極/汲極部21、22及通道部23，或半導體層105、106、108及通道部23構成p型電晶體，進而，通道部23成形於(110)面，且通道方位為<110>方向。此時，應力施加部係較好構成為對通道部23施予壓縮應力。又，於本變化例中，可為源極/汲極部21、22及通道部23，或半導體層105、106、108及通道部23構成p型電晶體，進而，通道部23成形於(110)面，且通道方位為<100>方向。此時，應力施加部係較好構成為對通道部23施予拉伸應力。又，於本變化例中，亦可為源極/汲極部21、22及通道部23，或半導體層105、106、108及通道部23構成n型電晶體，進而，通道部23成形於(001)面，且通道方位為<110>方向。此時，應力施加部係較好構成為對通道部23施予拉伸應力。於本變化例中，藉由如上述般設置通道部23之形成面或通道方位，可使移動度最大。進而，於本變化例中，除了如 上述般設置通道部23之形成面或通道方位，藉由如上述般設置應力施加部，進而可提高電晶體特性。
[變化例11]
於上述實施形態及其變化例(變化例1~10)中，應力施加部係構成為包含應力施加膜31、32及元件分離膜33。然而，於上述實施形態及其變化例(變化例1~10)中，應力施加部係亦可構成為包含應力施加膜31、32及元件分離膜33中至少1者。
例如，如圖51、圖52、圖53、圖54所示，可省略應力施加膜31。又，例如如圖55、圖56、圖57、圖58所示，代替應力施加膜32，而設置無或幾乎無對通道部23施加應力之作用之絕緣層39。
[變化例12]
於上述實施形態及其變化例(變化例1~11)中，可省略絕緣層36。例如，如圖59、圖60、圖61、圖62所示，可於省略絕緣層36之本來有絕緣層36之部位，設置應力施加膜31。此時，進而可省略應力施加膜32。
[變化例13]
於上述實施形態及其變化例(變化例1~12)中，亦可對面方位互相相等、互相對向之2個側面與面方位互相相等、互相對向之2個側面形成通道部23。例如，對在槽部10A之內部互相對向之2個側面(第1側面)、與鄰接於一第1側面之側面、且與第1側面正交之2個側面(第2側面)形成通道部23。
通道部23係例如如圖63所示，具有對在槽部10A之內表面互相對向之2個側面10D各設置1個之2個通道部23a。通道部23進而例如如圖63所示，具有對鄰接於一側面10D之側面、且與側面10D正交之2個側面10E各設置1個之2個通道部23b。
閘極部24不僅與2個通道部23a相接設置，亦與2個通道部23b相接 設置。因此，閘極部24係例如於圖63所示，於自半導體層10之法線法線觀察時，為十字形狀。
於本變化例中，於僅設置2個通道部23a之情形比較，可將通道寬度增大相當於2個通道部23b之通道寬度之量。藉此，進而可改善電晶體特性。
然而，設為通道部23a形成於(110)面，且通道部23a之通道方位為<110>方向，通道部23b形成於(001)面，且通道部23b之通道方向為<110>方向。此時，於源極/汲極部21、22及通道部23，或半導體層105、106、108及通道部23構成p型電晶體之情形時，通道部23a之通道寬度較好為較通道部23b之通道寬度更寬。此係由於於p型電晶體中，(110)面、<110>方向較(001)面、<110>方向移動度更高之故。又，於源極/汲極部21、22及通道部23，或半導體層105、106、108及通道部23構成n型電晶體之情形時，通道部23b之通道寬度較好為較通道部23a之通道寬度更寬。此係由於於n型電晶體中，(001)面、<110>方向較(110)面、<110>方向移動度更高之故。
[變化例14]
於上述實施形態及其變化例(變化例1~13)中，可於電極部26、與導電層35或源極/汲極部22之間，以產生偶極且穿隧電流流動程度，設置較薄(具體而言厚度1nm以下)之絕緣膜。例如，如圖64所示，可於電極部26、與導電層35之間，以產生偶極且穿隧電流流動程度，設置較薄(具體而言厚度1nm以下之)之絕緣膜51。絕緣膜51係構成為包含例如TiO2、Al2O3、La2O3、Hf系材料、或Ta系材料。於此種情形時，於以上述high-k材料構成閘極絕緣膜28，以金屬材料構成閘極部24時，藉由於閘極絕緣膜28之界面產生之偶極，可使導電層35或源極/汲極部22、與閘極部24之蕭基障壁之高度下降。結果，可使穿隧電流流動於閘極絕緣膜28。
[變化例15]
於上述實施形態及其變化例(變化例1~14)中，元件分離膜33可不貫通半導體層10、或半導體層105~108。例如，可如圖65所示，元件分離膜33不貫通半導體層10，且半導體層10之一部分存在於元件分離膜33之底部。即使於此種情形，本變化例之半導體裝置1係亦具備與上述實施形態之半導體裝置1相同之效果。
<3.第2實施形態>
[構成]
圖66係表示本技術第2實施形態之記憶體電路2之電路構成者。記憶體電路2具備矩陣狀配置之複數個記憶體元件2A。各記憶體元件2A具有非揮發性元件R1、與開關元件Sw。於記憶體電路2中，複數個非揮發性元件R1係例行狀配置，複數個開關元件Sw亦例行狀配置。複數個開關元件Sw係各分配於每個非揮發性元件R1。記憶體電路2係進而具備：於列方向延伸之複數個字元線WL、於行方向延伸之複數個位元線BL、及於行方向延伸之複數個資料線DL。複數個字元線WL係例如逐條分配於矩陣狀配置之複數個開關元件Sw之每列。複數個位元線BL係例如逐條分配於矩陣狀配置之複數個開關元件Sw之每行。複數個資料線DL係例如逐條分配於矩陣狀配置之複數個非揮發性元件R1之每行。
非揮發性元件R1係例如MTJ(Magnetic tunnel junctions：磁性穿隧接面)元件、電阻變化膜、強介電膜等。MTJ元件具有例如於2個強磁性層之間夾持絕緣層之構造。一個強磁性層固定磁化，另一個強磁性層係磁化可變。MTJ元件係例如藉由以固定一個強磁性層之磁化方向，使另一者變化引起其電阻值之不同而保持資訊者。於MTJ元件中，於2個磁性層之磁性朝向不同時電阻較高，相同時電阻較低。於MTJ元件中，藉由使電流對MTJ元件流動，並檢測此，讀出記憶內容 (1或0)。電阻變化膜係例如藉由施加設定電壓或復位電壓而電阻變化者。於電阻變化膜中，例如於施加復位電壓時電阻較高，於施加設定電壓時電阻較低。於電阻變化膜中，藉由使電流對電阻變化膜流動，並檢測此，讀出記憶內容(1或0)。於強介電膜中，利用強介電膜之磁滯，對強介電膜施加電壓時自發分極為正極或負極。於強介電膜中，藉由使電流對強介電膜流動，並檢測此，讀出記憶內容(1或0)。
開關元件Sw係上述實施形態及其變化例(變化例1~15)之半導體裝置1。於開關元件Sw中，電極部27電性連接於字元線WL，電極部25電性連接於位元線BL，電極部26電性連接於非揮發性元件R1之一端。開關元件Sw係實現於非揮發性元件R1是否使電流流動之開關之作用者。藉由開關元件Sw接通，於非揮發性元件R1電流流動。藉由開關元件Sw斷開，於非揮發性元件R1電流停止。
字元線WL係控制開關元件Sw之接通、斷開者。藉由將電壓施加於字元線WL，開關元件Sw之電極部27為一定之電壓，對應之開關元件Sw接通。位元線BL係對開關元件Sw之電極部25供給一定之電壓者。資料線DL係與位元線BL成對設置者，係用以於位元線BL與資料線DL之間形成電流路徑者。若開關元件Sw接通，則於位元線BL與資料線DL之間電流流動，於非揮發性元件R1一定之電流流動。藉此，可檢測非揮發性元件R1之電阻值，可讀出記憶內容。或，藉由使特定之電流流動，可寫入資訊。
圖67係表示記憶體電路2之剖面構成之一例者。於圖67中，顯示作為開關元件Sw，設置圖2所記載之半導體裝置1時之、記憶體電路2之剖面構成。於記憶體電路2中，排列配置複數個半導體裝置1(開關元件Sw)，進而，於各半導體裝置1(開關元件Sw)之底部，各配置1個非揮發性元件R1。於圖67中，顯示於列方向排列配置之2個半導體裝置1(開關元件Sw)、與於該等2個半導體裝置1(開關元件Sw)之底部各 配置1個之2個非揮發性元件R1之剖面構成之一例。
於各記憶體元件2A中，於2個電極部25正上面，設置連接於2個電極部25之配線層41(位元線BL)，於電極部26正下面，設置連接於電極部26之非揮發性元件R1。於各記憶體2A中，非揮發性元件R1之一端連接於電極部26，非揮發性元件R1之另一端經由導電性連接部44，連接於資料線DL。非揮發性元件R1及連接部44係嵌入於絕緣層45，資料線DL係形成於絕緣層45之背面上。
於本實施形態中，作為控制於非揮發性元件R1流動之電流之開關元件Sw，使用上述實施形態及其變化例(變化例1~15)之半導體裝置1。由於半導體裝置1係與全部電極均設置於半導體層之上表面側之電晶體比較，具備優良之電晶體特性，故例如作為非揮發性元件R1之材料可選擇保持特性較高者。結果，可確保作為記憶體之性能穩定性。
<4.第2實施形態之變化例>
於第2實施形態中，作為開關元件Sw，例示圖2所記載之半導體裝置1之情形，但亦可例如如圖68所示，設置圖46所記載之半導體裝置1。此時，共用1個閘極部23之2個電晶體Tr1、Tr2可各分配於每個記憶體元件2A。又，於第2實施形態中，作為開關元件Sw，例如亦可設置圖47所記載之半導體裝置1。
又，於第2實施形態中，可代替非揮發性元件R1而使用揮發性元件R2。此時，例如如圖69所示，可代替位元線BL，於各記憶體元件2A設置共通之共通電位線(例如接地線)。揮發性元件R2係例如電容元件等。
又，於第2實施形態中，矩陣狀配置複數個記憶體元件2A，但亦可排列一行配置。又，例如如圖70、圖71所示，記憶體電路2亦可以1個記憶體元件2A構成。
又，於第2實施形態及其變化例中，亦可代替非揮發性元件R而設置電容器等揮發性元件。
以上，例舉實施形態及其變化例說明本技術，但本技術係並非限定於上述實施形態等者，可有各種變化。另，本說明書中記載之效果係只不過例示。本技術之效果係並非限定於本說明書中記載之效果。本技術亦可具備本說明書中所記載之效果以外之效果。
例如，於上述實施形態及其變化例中，(110)面係{110}面之一例，(001)面係{100}面之一例。
又，例如，本技術係可採取如下之構成。
(1)
一種半導體裝置，其包含：第1擴散部，其係於具有槽部之半導體層中，形成於上述槽部之底部或上述底部附近；第2擴散部，其係於上述半導體中，形成於上述槽部之上端部；通道部，其係於上述半導體層中，形成於上述第1擴散部與上述第2擴散部之間；閘極部，其嵌入於上述槽部之內部，且與上述通道部對向之位置；第1電極部，其係電性連接於上述第1擴散部，且設置於上述半導體層之背面側；第2電極部，其係電性連接於上述第2擴散部，且設置於上述半導體層之上表面側；第3電極部，其係電性連接於上述閘極部，且設置於上述半導體層之上表面側；及應力施加部，其係對上述通道部，於上述半導體層之法線方向施加壓縮應力或拉伸應力。
(2)
如請求項(1)之半導體裝置，其中上述應力施加部係構成為包含以下(a)~(d)中至少1者：(a)設置於上述半導體層之上表面側之第1應力施加膜；(b)設置於上述半導體層之背面側之第2應力施加膜；(c)設置於上述通道部兩側之第3應力施加膜；及(d)晶格常數與上述通道部之晶格常數不同之上述第1擴散部及上述第2擴散部中至少1者之擴散部。
(3)
如技術資料(1)或(2)之半導體裝置，其中上述應力施加部係構成為對上述通道部施予壓縮應力，上述第1擴散部、上述第2擴散部及上述通道部構成p型電晶體，上述通道部形成於{110}面，且通道方位為<110>方向。
(4)
如技術資料(1)或(2)之半導體裝置，其中上述應力施加部係構成為對上述通道部施予拉伸應力，上述第1擴散部、上述第2擴散部及上述通道部構成p型電晶體，上述通道部形成於{110}面，且通道方位為<100>方向。
(5)
如技術資料(1)或(2)之半導體裝置，其中上述應力施加部係構成為對上述通道部施予拉伸應力，上述第1擴散部、上述第2擴散部及上述通道部構成n型電晶體，上述通道部形成於{100}面，且通道方位為<110>方向。
(6)
如技術資料(1)至(5)中任一項之半導體裝置，其中上述通道部包含Ge或SiGe而構成。
(7)
如技術資料(2)之半導體裝置，其中上述第1擴散部及上述第2擴散部中至少一者之晶格常數較上述通道部之晶格常數更大，上述第1擴散部、上述第2擴散部及上述通道部構成p型電晶體，上述通道部形成於{110}面，且通道方位為<110>方向。
(8)
如技術資料(2)之半導體裝置，其中上述第1擴散部及上述第2擴散部中至少一者之晶格常數較上述通道部之晶格常數更小，上述第1擴散部、上述第2擴散部及上述通道部構成p型電晶體，上述通道部形成於{110}面，且通道方位為<100>方向。
(9)
如技術資料(2)之半導體裝置，其中上述第1擴散部及上述第2擴散部中至少一者之晶格常數較上述通道部之晶格常數更小，上述第1擴散部、上述第2擴散部及上述通道部構成n型電晶體，上述通道部形成於{100}面，且通道方位為<110>方向。
(10)
如技術資料(2)之半導體裝置，其中上述第3應力施加膜之上表面形成於較上述第2擴散部之上表面更低之部位， 上述第1應力施加膜形成於上述第2擴散部之上表面及上述第3應力施加膜之上表面。
(11)
如技術資料(2)之半導體裝置，其中上述第3應力施加膜之背面係形成於較上述第1擴散部之背面更凹陷之部位，上述第2應力施加膜形成於上述第1擴散部之上表面及上述第3應力施加膜之背面。
(12)
如技術資料(1)至(11)中任一項之半導體裝置，其中上述通道部係分別形成於在上述槽部之內部互相對向之2個側面。
(13)
如技術資料(1)至(11)中任一項之半導體裝置，其中上述通道部包含：第1通道部，其形成於在上述槽部之內部互相對向之2個第1側面；及第2通道部，其形成於鄰接於上述第1側面之側面，且與上述第1側面正交之2個第2側面。
(14)
如技術資料(13)之半導體裝置，其中上述通道部包含：第1通道部，其形成於上述槽部之內部互相對向之2個第1側面；第2通道部，其形成於鄰接於上述第1側面之側面，且與上述第1側面正交之2個第2側面，且上述第1擴散部、上述第2擴散部及上述通道部構成p型電晶體，上述第1通道部形成於{110}面，且上述第1通道部之通道方位為 <110>方向，上述第2通道部形成於{100}面，且上述第2通道部之通道方位為<110>方向，上述第1通道部之通道寬度較上述第2通道部之通道寬度更寬。
(15)
如技術資料(13)之半導體裝置，其中上述通道部包含：第1通道部，其形成於上述槽部之內部互相對向之2個第1側面；第2通道部，其形成於鄰接於上述第1側面之側面，且與上述第1側面正交之2個第2側面，且上述第1擴散部、上述第2擴散部及上述通道部構成n型電晶體，上述第1通道部形成於{110}面，且上述第1通道部之通道方位為<110>方向，上述第2通道部形成於{100}面，且上述第2通道部之通道方位為<110>方向，上述第2通道部之通道寬度較上述第1通道部之通道寬度更寬。
(16)
如技術資料(1)至(15)中任一項之半導體裝置，其中於上述第1電極部與上述第1擴散部之間，進而以產生偶極且穿隧電流流動程度，包含較薄之絕緣膜。
(17)
如技術資料(1)至(16)中任一項之半導體裝置，其中進而包含絕緣層，絕緣層嵌入於上述槽部之內部且該槽部之底部側，且上述閘極部形成於上述絕緣層上。
(18)
一種記憶體電路，其包含：非揮發性元件或揮發性元件、及控制於上述非揮發性元件或上述揮發性元件中流動之電流之開關元件，且上述開關元件包含：第1擴散部，其係於具有槽部之半導體層中，形成於上述槽部之底部或上述底部附近；第2擴散部，其係於上述半導體層中，形成於上述槽部之上端部；通道部，其係於上述半導體層中，形成於上述第1擴散部與上述第2擴散部之間；閘極部，其係嵌入於上述槽部之內部，且與上述通道部對向之位置；第1電極部，其係電性連接於上述第1擴散部、且設置於上述半導體層之背面側；第2電極部，其係電性連接於上述第2擴散部、且設置於上述半導體層之上表面側；第3電極部，其係電性連接於上述閘極部、且設置於上述半導體層之上表面側；及應力施加部，其係對上述通道部，於上述半導體層之法線方向施加拉伸應力或壓縮應力。
(19)
如技術資料(18)之半導體裝置，其中上述非揮發性元件係MTJ(Magnetic tunnel junctions：磁性穿隧接面)元件。
(20)
一種半導體裝置之製造方法，其包含：於具有槽部之半導體層，經由上述槽部，於上述槽部之底部形成第1擴散部，且於上述槽部之上端部形成第2擴散部，藉此，於上述第1擴散部與上述第2擴散部之間形成通道部；及於包含上述槽部之內表面之表面整體，於以介電常數較二氧化矽更高之high-k材料形成閘極絕緣膜後，於上述槽部之內部且與上述通道部對向之位置形成包含金屬材料之閘極部，進而，去除上述閘極絕緣膜中自上述槽部超出之部分，形成對上述通道部，於上述半導體層之法線方向施加壓縮應力或拉伸應力之應力施加部。
(21)
一種半導體裝置之製造方法，其包含：於形成貫通依序形成有第1導電型第1半導體層、第2導電型第2半導體層及上述第1導電型第3半導體層之半導體層之槽部後，於上述槽部之內部，且於上述槽部之底面側形成絕緣層；於包含形成有上述絕緣層之上述槽部之內表面之表面整體，於以介電常數較二氧化矽更高之high-k材料形成閘極絕緣膜後，於上述槽部之內部，且與上述第2半導體層對向之位置形成包含金屬材料之閘極部，藉此，於上述第2半導體層形成通道部，進而，去除上述閘極絕緣膜中自上述槽部超出之部分，及形成對上述通道部，於上述半導體層之法線方向施加壓縮應力或拉伸應力之應力施加部。
(22)
如技術資料(20)或(21)之半導體裝置，其中進而包含：於上述半導體層之背面側形成電性連接於上述第1擴散部之第1電極部、於上述半導體層之上表面側形成電性連接於上述第2擴散部 之第2電極部、及於上述半導體層之上表面側形成電性連接於上述閘極部之第3電極部。
本申請案係基於日本國專利廳之2014年1月18日申請之日本專利申請案序號第2014-1806號而主張優先權者，該申請案之全部內容係以引用之方式併入本申請案中。
若為本領域技術人員，則應理解根據設計上之要件或其他要因，可想到之各種修正、組合、子組合、及變更，其等係均包含於附加之申請範圍或其均等物之範圍者。
1:半導體裝置
10:半導體層
10A:槽部
20:電晶體
21:第2擴散部(源極/汲極部)
22:第1擴散部(源極/汲極部)
23:通道部
24:閘極部
25:電極部
26:電極部
27:電極部
A-A':線
B-B':線

Claims (19)

  1. 一種半導體裝置，其包含：第1擴散部，其係於具有槽部之半導體層中，形成於上述槽部之底部或上述底部附近；第2擴散部，其係於上述半導體層中，形成於上述槽部之上端部；通道部，其係於上述半導體層中，形成於上述第1擴散部與上述第2擴散部之間；閘極部，其係嵌入於上述槽部之內部，且與上述通道部對向之位置；第1電極部，其係電性連接於上述第1擴散部，且設置於上述半導體層之背面側；第2電極部，其係電性連接於上述第2擴散部，且設置於上述半導體層之上表面側；第3電極部，其係電性連接於上述閘極部，且設置於上述半導體層之上表面側；及應力施加部，其係對上述通道部，於上述半導體層之法線方向施加壓縮(compressive)應力或拉伸(tensile)應力；上述應力施加部係構成為包含以下(a)~(d)中至少1者：(a)設置於上述半導體層之上表面側之第1應力施加膜；(b)設置於上述半導體層之背面側之第2應力施加膜；(c)設置於上述通道部之兩側之第3應力施加膜；及(d)晶格常數與上述通道部之晶格常數不同之上述第1擴散部及上述第2擴散部中至少1者之擴散部；且上述第3應力施加膜之上表面形成於比上述第2擴散部之上表 面低之部位；上述第1應力施加膜形成於上述第2擴散部之上表面及上述第3應力施加膜之上表面。
  2. 一種半導體裝置，其包含：第1擴散部，其係於具有槽部之半導體層中，形成於上述槽部之底部或上述底部附近；第2擴散部，其係於上述半導體層中，形成於上述槽部之上端部；通道部，其係於上述半導體層中，形成於上述第1擴散部與上述第2擴散部之間；閘極部，其係嵌入於上述槽部之內部，且與上述通道部對向之位置；第1電極部，其係電性連接於上述第1擴散部，且設置於上述半導體層之背面側；第2電極部，其係電性連接於上述第2擴散部，且設置於上述半導體層之上表面側；第3電極部，其係電性連接於上述閘極部，且設置於上述半導體層之上表面側；及應力施加部，其係對上述通道部，於上述半導體層之法線方向施加壓縮應力或拉伸應力；上述應力施加部係構成為包含以下(a)~(d)中至少1者：(a)設置於上述半導體層之上表面側之第1應力施加膜；(b)設置於上述半導體層之背面側之第2應力施加膜；(c)設置於上述通道部之兩側之第3應力施加膜；及(d)晶格常數與上述通道部之晶格常數不同之上述第1擴散部及上述第2擴散部中至少1者之擴散部； 上述第3應力施加膜之背面形成於較上述第1擴散部之背面凹陷之部位；上述第2應力施加膜形成於上述第1擴散部之上表面及上述第3應力施加膜之背面。
  3. 如請求項1或2之半導體裝置，其中上述應力施加部係構成為對上述通道部施予壓縮應力，上述第1擴散部、上述第2擴散部及上述通道部構成p型電晶體，且上述通道部形成於{110}面，且通道方位為<110>方向。
  4. 如請求項1或2之半導體裝置，其中上述應力施加部係構成為對上述通道部施予拉伸應力，上述第1擴散部、上述第2擴散部及上述通道部構成p型電晶體，上述通道部形成於{110}面，且通道方位為<100>方向。
  5. 如請求項1或2之半導體裝置，其中上述通道部包含Ge或SiGe而構成。
  6. 如請求項1或2之半導體裝置，其中上述第1擴散部及上述第2擴散部中至少一者之晶格常數較上述通道部之晶格常數大，上述第1擴散部、上述第2擴散部及上述通道部構成p型電晶體，上述通道部形成於{110}面，且通道方位為<110>方向。
  7. 如請求項1或2之半導體裝置，其中上述通道部係分別形成於在上述槽部之內部互相對向之2個側面。
  8. 如請求項1或2之半導體裝置，其中 上述第1擴散部及上述第2擴散部中至少一者之上述晶格常數較上述通道部之上述晶格常數小；上述第1擴散部、上述第2擴散部及上述通道部構成p型電晶體，上述通道部形成於{110}面，且通道方位為<100>方向。
  9. 如請求項1或2之半導體裝置，其中上述第1擴散部及上述第2擴散部中至少一者之晶格常數較上述通道部之晶格常數小，上述第1擴散部、上述第2擴散部及上述通道部構成n型電晶體，上述通道部形成於{100}面，且通道方位為<110>方向。
  10. 如請求項1或2之半導體裝置，其中上述應力施加部係構成為對上述通道部施加拉伸應力；上述第1擴散部、上述第2擴散部及上述通道部構成n型電晶體，上述通道部形成於{100}面，且通道方位為<110>方向。
  11. 一種半導體裝置，其包含：第1擴散部，其係於具有槽部之半導體層中，形成於上述槽部之底部或上述底部附近；第2擴散部，其係於上述半導體層中，形成於上述槽部之上端部；通道部，其係於上述半導體層中，形成於上述第1擴散部與上述第2擴散部之間；閘極部，其係嵌入於上述槽部之內部，且與上述通道部對向之位置；第1電極部，其係電性連接於上述第1擴散部，且設置於上述 半導體層之背面側；第2電極部，其係電性連接於上述第2擴散部，且設置於上述半導體層之上表面側；第3電極部，其係電性連接於上述閘極部，且設置於上述半導體層之上表面側；及應力施加部，其係對上述通道部，於上述半導體層之法線方向施加壓縮應力或拉伸應力；其中上述通道部包含：第1通道部，其形成於在上述槽部之內部互相對向之2個第1側面；及第2通道部，其形成於鄰接於上述第1側面之側面，且與上述第1側面正交之2個第2側面；上述第1擴散部、上述第2擴散部及上述通道部構成p型電晶體，上述第1通道部形成於{110}面，且上述第1通道部之通道方位為<110>方向，上述第2通道部形成於{100}面，且上述第2通道部之通道方位為<110>方向，上述第1通道部之通道寬度較上述第2通道部之通道寬度寬。
  12. 一種半導體裝置，其包含：第1擴散部，其係於具有槽部之半導體層中，形成於上述槽部之底部或上述底部附近；第2擴散部，其係於上述半導體層中，形成於上述槽部之上端部；通道部，其係於上述半導體層中，形成於上述第1擴散部與上述第2擴散部之間；閘極部，其係嵌入於上述槽部之內部，且與上述通道部對向 之位置；第1電極部，其係電性連接於上述第1擴散部，且設置於上述半導體層之背面側；第2電極部，其係電性連接於上述第2擴散部，且設置於上述半導體層之上表面側；第3電極部，其係電性連接於上述閘極部，且設置於上述半導體層之上表面側；及應力施加部，其係對上述通道部，於上述半導體層之法線方向施加壓縮應力或拉伸應力；其中上述通道部包含：第1通道部，其形成於在上述槽部之內部互相對向之2個第1側面；及第2通道部，其形成於鄰接於上述第1側面之側面，且與上述第1側面正交之2個第2側面；上述第1擴散部、上述第2擴散部及上述通道部構成n型電晶體，上述第1通道部形成於{110}面，且上述第1通道部之通道方位為<110>方向，上述第2通道部形成於{100}面，且上述第2通道部之通道方位為<110>方向，上述第2通道部之通道寬度較上述第1通道部之通道寬度寬。
  13. 一種半導體裝置，其包含：第1擴散部，其係於具有槽部之半導體層中，形成於上述槽部之底部或上述底部附近；第2擴散部，其係於上述半導體層中，形成於上述槽部之上端部；通道部，其係於上述半導體層中，形成於上述第1擴散部與上 述第2擴散部之間；閘極部，其係嵌入於上述槽部之內部，且與上述通道部對向之位置；第1電極部，其係電性連接於上述第1擴散部，且設置於上述半導體層之背面側；第2電極部，其係電性連接於上述第2擴散部，且設置於上述半導體層之上表面側；第3電極部，其係電性連接於上述閘極部，且設置於上述半導體層之上表面側；應力施加部，其係對上述通道部，於上述半導體層之法線方向施加壓縮應力或拉伸應力；及絕緣膜，其設置於上述第1電極部與上述第1擴散部之間，薄到產生偶極且穿隧電流流動之程度。
  14. 如請求項1、2、11、12及13之任一半導體裝置，其進而包含絕緣層，該絕緣層嵌入於上述槽部之內部且該槽部之底部側，且上述閘極部形成於上述絕緣層上。
  15. 一種記憶體電路，其包含：非揮發性元件或揮發性元件、及控制於上述非揮發性元件或上述揮發性元件中流動之電流的開關元件，且上述開關元件包含：第1擴散部，其係於具有槽部之半導體層中，形成於上述槽部之底部或上述底部附近；第2擴散部，其係於上述半導體層中，形成於上述槽部之上端部；通道部，其係於上述半導體層中，形成於上述第1擴散部與上 述第2擴散部之間；閘極部，其係嵌入於上述槽部之內部，且與上述通道部對向之位置；第1電極部，其係電性連接於上述第1擴散部，且設置於上述半導體層之背面側；第2電極部，其係電性連接於上述第2擴散部，且設置於上述半導體層之上表面側；第3電極部，其係電性連接於上述閘極部，且設置於上述半導體層之上表面側；及應力施加部，其係對上述通道部，於上述半導體層之法線方向施加壓縮應力或拉伸應力；其中上述應力施加部係構成為包含以下(a)~(d)中至少1者：(a)設置於上述半導體層之上表面側之第1應力施加膜；(b)設置於上述半導體層之背面側之第2應力施加膜；(c)設置於上述通道部之兩側之第3應力施加膜；及(d)晶格常數與上述通道部之晶格常數不同之上述第1擴散部及上述第2擴散部中至少1者之擴散部；上述第3應力施加膜之背面係形成於較上述第1擴散部之背面凹陷之部位，上述第2應力施加膜形成於上述第1擴散部之上表面及上述第3應力施加膜之背面。
  16. 一種記憶體電路，其包含：非揮發性元件或揮發性元件、及控制於上述非揮發性元件或上述揮發性元件中流動之電流的開關元件，且上述開關元件包含：第1擴散部，其係於具有槽部之半導體層中，形成於上述槽部 之底部或上述底部附近；第2擴散部，其係於上述半導體層中，形成於上述槽部之上端部；通道部，其係於上述半導體層中，形成於上述第1擴散部與上述第2擴散部之間；閘極部，其係嵌入於上述槽部之內部，且與上述通道部對向之位置；第1電極部，其係電性連接於上述第1擴散部，且設置於上述半導體層之背面側；第2電極部，其係電性連接於上述第2擴散部，且設置於上述半導體層之上表面側；第3電極部，其係電性連接於上述閘極部，且設置於上述半導體層之上表面側；及應力施加部，其係對上述通道部，於上述半導體層之法線方向施加壓縮應力或拉伸應力；其中上述應力施加部係構成為包含以下(a)~(d)中至少1者：(a)設置於上述半導體層之上表面側之第1應力施加膜；(b)設置於上述半導體層之背面側之第2應力施加膜；(c)設置於上述通道部之兩側之第3應力施加膜；及(d)晶格常數與上述通道部之晶格常數不同之上述第1擴散部及上述第2擴散部中至少1者之擴散部；上述第3應力施加膜之上表面係形成於較上述第2擴散部之上表面低之部位，上述第1應力施加膜形成於上述第2擴散部之上表面及上述第3應力施加膜之上表面。
  17. 一種記憶體電路，其包含： 非揮發性元件或揮發性元件、及控制於上述非揮發性元件或上述揮發性元件中流動之電流的開關元件，且上述開關元件包含：第1擴散部，其係於具有槽部之半導體層中，形成於上述槽部之底部或上述底部附近；第2擴散部，其係於上述半導體層中，形成於上述槽部之上端部；通道部，其係於上述半導體層中，形成於上述第1擴散部與上述第2擴散部之間；閘極部，其係嵌入於上述槽部之內部，且與上述通道部對向之位置；第1電極部，其係電性連接於上述第1擴散部，且設置於上述半導體層之背面側；第2電極部，其係電性連接於上述第2擴散部，且設置於上述半導體層之上表面側；第3電極部，其係電性連接於上述閘極部，且設置於上述半導體層之上表面側；及應力施加部，其係對上述通道部，於上述半導體層之法線方向施加壓縮應力或拉伸應力；其中上述通道部包含：第1通道部，其形成於在上述槽部之內部互相對向之2個第1側面；及第2通道部，其形成於鄰接於上述第1側面之側面，且與上述第1側面正交之2個第2側面；上述第1擴散部、上述第2擴散部及上述通道部構成n型電晶體，上述第1通道部形成於{110}面，且上述第1通道部之通道方位 為<110>方向，上述第2通道部形成於{100}面，且上述第2通道部之通道方位為<110>方向，上述第2通道部之通道寬度較上述第1通道部之通道寬度寬。
  18. 一種記憶體電路，其包含：非揮發性元件或揮發性元件、及控制於上述非揮發性元件或上述揮發性元件中流動之電流之開關元件，且上述開關元件包含：第1擴散部，其係於具有槽部之半導體層中，形成於上述槽部之底部或上述底部附近；第2擴散部，其係於上述半導體層中，形成於上述槽部之上端部；通道部，其係於上述半導體層中，形成於上述第1擴散部與上述第2擴散部之間；閘極部，其係嵌入於上述槽部之內部，且與上述通道部對向之位置；第1電極部，其係電性連接於上述第1擴散部，且設置於上述半導體層之背面側；第2電極部，其係電性連接於上述第2擴散部，且設置於上述半導體層之上表面側；第3電極部，其係電性連接於上述閘極部，且設置於上述半導體層之上表面側；及應力施加部，其係對上述通道部，於上述半導體層之法線方向施加壓縮應力或拉伸應力；其中上述通道部包含：第1通道部，其形成於在上述槽部之內部互 相對向之2個第1側面；及第2通道部，其形成於鄰接於上述第1側面之側面，且與上述第1側面正交之2個第2側面；上述第1擴散部、上述第2擴散部及上述通道部構成p型電晶體，且上述第1通道部形成於{110}面，且上述第1通道部之通道方位為<110>方向，上述第2通道部形成於{100}面，且上述第2通道部之通道方位為<110>方向，上述第1通道部之通道寬度較上述第2通道部之通道寬度寬。
  19. 如請求項15至18之任一記憶體電路，其中上述非揮發性元件係MTJ(Magnetic tunnel junctions：磁性穿隧接面)元件。
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015082564A (ja) * 2013-10-22 2015-04-27 ソニー株式会社 メモリセル構造、メモリ製造方法、メモリ装置
US9847416B1 (en) * 2016-11-15 2017-12-19 Globalfoundries Inc. Performance-enhanced vertical device and method of forming thereof
US10916582B2 (en) * 2017-12-30 2021-02-09 Spin Memory, Inc. Vertically-strained silicon device for use with a perpendicular magnetic tunnel junction (PMTJ)
JP2019192869A (ja) * 2018-04-27 2019-10-31 東芝メモリ株式会社 半導体記憶装置
US10910435B2 (en) * 2019-03-27 2021-02-02 International Business Machines Corporation Stackable symmetrical operation memory bit cell structure with bidirectional selectors
US11164816B2 (en) 2019-09-05 2021-11-02 Nanya Technology Corporation Semiconductor device and method for fabricating the same
JP7365306B2 (ja) * 2020-09-09 2023-10-19 株式会社東芝 半導体装置
US12464782B2 (en) * 2021-07-23 2025-11-04 Invention And Collaboration Laboratory Pte. Ltd. Transistor with controllable source/drain structure

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020140016A1 (en) * 2001-03-28 2002-10-03 Cha Seon Yong Magnetic random access memory having a transistor of vertical structure and the method thereof
JP2004214457A (ja) * 2003-01-06 2004-07-29 Fujitsu Ltd 半導体装置及び半導体装置の製造方法
JP2006245267A (ja) * 2005-03-03 2006-09-14 Fujitsu Ltd 半導体装置
US20090302382A1 (en) * 2006-06-07 2009-12-10 Adan Alberto O Power Ic Device and Method of Manufacturing Same
WO2010010865A1 (ja) * 2008-07-22 2010-01-28 日本電気株式会社 半導体装置
TW201246545A (en) * 2011-02-22 2012-11-16 Taiwan Semiconductor Mfg Semiconductor device and method for fabricating the same
US20120313161A1 (en) * 2011-06-13 2012-12-13 Grivna Gordon M Semiconductor device with enhanced mobility and method

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6781195B2 (en) * 2001-01-23 2004-08-24 Semiconductor Components Industries, L.L.C. Semiconductor bidirectional switching device and method
US6943407B2 (en) * 2003-06-17 2005-09-13 International Business Machines Corporation Low leakage heterojunction vertical transistors and high performance devices thereof
TWI263328B (en) * 2005-01-04 2006-10-01 Samsung Electronics Co Ltd Semiconductor devices having faceted channels and methods of fabricating such devices
JP5072392B2 (ja) * 2007-03-08 2012-11-14 株式会社東芝 縦型スピントランジスタ及びその製造方法
JP2009130098A (ja) * 2007-11-22 2009-06-11 Toyota Motor Corp 半導体装置の製造方法
WO2009095997A1 (ja) 2008-01-29 2009-08-06 Unisantis Electronics (Japan) Ltd. 半導体装置およびその製造方法
US8237195B2 (en) * 2008-09-29 2012-08-07 Fairchild Semiconductor Corporation Power MOSFET having a strained channel in a semiconductor heterostructure on metal substrate
JP5852863B2 (ja) * 2011-11-28 2016-02-03 株式会社日立製作所 ４ｈ−ＳｉＣ半導体素子及び半導体装置
JP2013187482A (ja) * 2012-03-09 2013-09-19 Fuji Electric Co Ltd Ｍｏｓ型半導体装置およびその製造方法

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020140016A1 (en) * 2001-03-28 2002-10-03 Cha Seon Yong Magnetic random access memory having a transistor of vertical structure and the method thereof
JP2004214457A (ja) * 2003-01-06 2004-07-29 Fujitsu Ltd 半導体装置及び半導体装置の製造方法
JP2006245267A (ja) * 2005-03-03 2006-09-14 Fujitsu Ltd 半導体装置
US20090302382A1 (en) * 2006-06-07 2009-12-10 Adan Alberto O Power Ic Device and Method of Manufacturing Same
WO2010010865A1 (ja) * 2008-07-22 2010-01-28 日本電気株式会社 半導体装置
TW201246545A (en) * 2011-02-22 2012-11-16 Taiwan Semiconductor Mfg Semiconductor device and method for fabricating the same
US20120313161A1 (en) * 2011-06-13 2012-12-13 Grivna Gordon M Semiconductor device with enhanced mobility and method

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