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TWI689973B - 基本無缺陷的多晶矽閘極陣列 - Google Patents

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TWI689973B
TWI689973B TW107100640A TW107100640A TWI689973B TW I689973 B TWI689973 B TW I689973B TW 107100640 A TW107100640 A TW 107100640A TW 107100640 A TW107100640 A TW 107100640A TW I689973 B TWI689973 B TW I689973B
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楊珩
艾哈邁德 哈森
丹尼爾 德契恩
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美商格芯（美國）集成電路科技有限公司
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Abstract

本發明之單關鍵遮罩流程及相關結構消除在多晶矽閘極陣列的端部形成窄多晶矽缺陷，且無需實施複雜的基本規則及設計後填充方法來避免生成該缺陷。

Description

基本無缺陷的多晶矽閘極陣列
本申請通常關於半導體裝置的製造，尤其關於用以形成多晶矽閘極陣列的多重圖案化方法。
微電子電路製造包括一系列光刻掩蔽步驟以圖案化裝置結構。例如，在高級邏輯電路及DRAM架構中，製程複雜性可包括每個層級不止一個關鍵遮罩。不過，為控制製造成本，需要最小化關鍵遮罩。
側間隙壁雙重圖案化或自對準雙重圖案化(self-aligned double patterning；SADP)是最近開發的用於光刻線路圖的範例。不過，光刻的作用不是使用光刻作為用以生成裝置特徵的主要方法，而是生成芯軸(也就是，預圖案)，其將構成後續所形成的具有不同程度的密度倍增的圖案的基礎。
與特徵陣列的基於芯軸的圖案定義關聯的不利之處是與該陣列的重複對稱中的線端中斷(也就是線端的孤立窄特徵)相關的缺陷。因此，開發可降低關鍵遮罩步驟的數目，同時消除陣列端部的缺陷及缺陷誘發特徵的 形成的雙重圖案化方法及相關結構將是有利的。
在各種實施例中，可用一個關鍵遮罩及一個非關鍵遮罩而不是兩個關鍵遮罩來圖案化用於窄(PC)閘極及寬(PB)閘極兩者的閘極遮罩，同時消除在該PC/PB陣列的端部形成窄的、容易產生缺陷的多晶矽線(PC)。各種實施例包括修改該非關鍵遮罩的形狀，以在該陣列的端部生成寬的、不容易產生缺陷的多晶矽線(PB)。可在無需複雜的基本規則或複雜的設計後填充方案的情況下實施該修改後的圖案化方案。
依據本申請的實施例，一種形成半導體結構的方法包括在半導體基板上方形成多晶矽層，以及直接在該多晶矽層上方形成芯軸陣列，其中，該陣列包括分別具有內外側壁的一對端部芯軸。
在該芯軸陣列上方沉積共形間隙壁材料層，以及在該共形層上方及該芯軸之間沉積介電層。在該介電層上方形成掩蔽層，以使該掩蔽層的部分沿與該芯軸的寬度方向(W)平行的方向與各該端部芯軸的該外側壁橫向隔開。
依據另一個實施例，一種形成半導體結構的方法包括在基板上方形成半導體層，以及直接在該半導體層上方形成芯軸陣列，其中，該陣列包括具有內外側壁的端部芯軸。在該芯軸陣列上方沉積共形間隙壁材料層，以及在該共形層上方及該芯軸之間沉積介電層。在該介電層 上方形成掩蔽層，以使該掩蔽層的部分與該端部芯軸的該外側壁橫向隔開。
另一種形成半導體結構的方法包括在基板上方形成半導體層，以及在該半導體層上方形成芯軸陣列，其中，該陣列包括具有內外側壁的端部芯軸。在該芯軸陣列上方沉積共形間隙壁材料層，以及在該共形層上方及該芯軸之間沉積介電層。在該介電層上方形成掩蔽層，其中，該掩蔽層的部分與該端部芯軸的該外側壁橫向隔開。利用該掩蔽層作為遮罩蝕刻該介電層，以形成圖案化介電材料層，其中，該圖案化介電材料層的部分與該端部芯軸的該外側壁橫向隔開。
100‧‧‧半導體基板
102‧‧‧溝道區
120‧‧‧淺溝槽隔離區
140‧‧‧犧牲閘極氧化物層
140L‧‧‧介電層
160‧‧‧犧牲閘極
160L‧‧‧犧牲多晶矽層、多晶矽層
180‧‧‧開口
200‧‧‧抬升式結構、芯軸
300‧‧‧間隙壁層、共形間隙壁層、共形間隙壁、鄰接側間隙壁、共形層、硬遮罩間隙壁、間隙壁、側間隙壁
320‧‧‧硬遮罩層、圖案化硬遮罩層
400‧‧‧光阻層、圖案化光阻層、掩蔽層、光阻
500‧‧‧層間介電質、介電層
600‧‧‧閘極堆疊
610‧‧‧閘極介電層
620‧‧‧導電層
d1‧‧‧橫向延伸、距離
d2‧‧‧橫向偏移、間距、距離
W‧‧‧芯軸寬度
下面有關本申請的具體實施例的詳細說明與下面的圖式結合閱讀時可被最好地理解，圖式中，類似的元件符號表示類似的結構，且其中：第1圖顯示在半導體基板上方的犧牲多晶矽層上所形成的多個芯軸的示意剖視圖；第2圖顯示在該芯軸上方形成共形間隙壁層；第3圖顯示在該共形間隙壁層上方及相鄰芯軸之間沉積硬遮罩層；第4圖顯示依據各種實施例在該硬遮罩層上方所形成的圖案化光阻層；第5圖顯示非等向性蝕刻(anisotropic etching) 該硬遮罩的暴露部分；第6圖顯示移除該光阻層並伴隨凹入該硬遮罩；第7圖顯示非等向性蝕刻該間隙壁層以暴露該犧牲多晶矽層的部分；第8A圖顯示選擇性移除該芯軸以在該犧牲多晶矽層上方同時形成寬窄閘極圖案；第8B圖顯示第8A圖中所示的結構的自頂向下的平面視圖；第9圖顯示蝕刻該犧牲多晶矽層以定義替代金屬閘極(replacement metal gate；RMG)模組的閘極圖案；以及第10圖顯示依據各種實施例的平坦化裝置架構，包括形成於該半導體基板上方的替代金屬閘極結構。
現在將詳細討論有關本申請的申請標的的各種實施例，其中一些實施例被顯示於圖式中。圖式中相同的元件符號將用以表示相同或類似的部件。
引入新的集成過程，其中使用一個關鍵遮罩來定義包括寬(PB)及窄(PC)閘極圖案的犧牲多晶矽閘極陣列。該犧牲閘極陣列可結合替代金屬閘極(RMG)模組使用以形成電晶體結構，如下面進一步所述。使用單個關鍵遮罩簡化所用製程步驟的數目並降低成本。
在至下方犧牲多晶矽層的圖案轉移期間，孤 立的窄PC線容易塌陷並形成缺陷。該製程也消除線端缺陷的形成，從而改進裝置可靠性及性能。在特定的實施例中，緊鄰較窄的PC特徵設置較寬的PB特徵為多晶矽結構提供支持並避免塌陷。
本文中所使用的窄閘極遮罩(PC)具有在從15至40奈米的範圍內變化的寬度，例如15、20、25、30、35或40，包括在任意上述值之間的範圍。應當瞭解，傳統的光刻可能不足以直接圖案化一些窄閘極結構。寬閘極遮罩(PB)具有在從50至200奈米的範圍內變化的寬度，例如50、75、100、125、150、175或200奈米，包括在任意上述值之間的範圍。
本發明的實施例涉及一種利用自對準雙重圖案化(SADP)製程在基板上形成特徵的方法。依據一種示例方法，在接近使用高分辨率、關鍵光遮罩的光刻系統的光學分辨率圖案化的多個犧牲芯軸上方形成共形間隙壁層。在該間隙壁層上方以及在相鄰芯軸之間形成硬遮罩層並利用非關鍵遮罩對其圖案化。
在非等向性蝕刻該間隙壁層之後接著移除該芯軸，以形成具有寬多晶矽線(PB)端部的寬窄犧牲閘極圖案陣列，其中，該窄閘極(PC)圖案由該硬遮罩層支持或以另外方式保護。接著，蝕刻該多晶矽層以將該閘極圖案延伸至該多晶矽層中。使用替代金屬閘極流程形成閘極堆疊，其可包括位於該半導體基板上方的功能及非功能閘極。
應當瞭解，所揭露的製程避免形成孤立、窄的多晶矽(PC)線，該孤立、窄的多晶矽線容易坍塌並生成缺陷或不想要的蝕刻形貌，從而負面影響裝置可靠性及產量。
自對準雙重圖案化(SADP)可將光刻技術的功能擴展至其最小分辨率或間距以下。參照第1至10圖說明結合各種實施例的SADP方法。
請參照第1圖，通過使用光刻及蝕刻技術，自半導體基板100上方的犧牲層形成抬升式結構200，也就是直接在設於基板100上方的犧牲多晶矽層160L上方。
半導體基板100可為塊體基板或複合基板例如絕緣體上半導體(semiconductor-on-insulator；SOI)基板。儘管未顯示，但半導體基板100可包括各種裝置結構，例如示例電晶體的源、汲及溝道區，且還可包括位於相鄰裝置之間的隔離區例如淺溝槽隔離(shallow trench isolation；STI)區120，如本領域的技術人員所瞭解的那樣。
抬升式結構200(本文中也被稱為芯軸)以接近使用關鍵、高分辨率光遮罩的光刻系統的光學分辨率的芯軸內間隔排列。依據特定的實施例，在形成該芯軸時，在該芯軸形成材料層上方形成一個或多個圖案化遮罩(未顯示)，例如一個或多個圖案化光阻層。該一個或多個圖案化光阻層可包括下方光學平坦化層(OPL)。該OPL層可為不感光的有機材料。如本領域的技術人員所已知，使用 該一個或多個圖案化光阻層作為蝕刻遮罩以圖案化並蝕刻該暴露的芯軸形成層，從而形成芯軸200。可利用傳統的蝕刻製程例如反應離子蝕刻(reactive ion etching；RIE)蝕刻該暴露的芯軸形成層。接著，移除該一個或多個光阻層。
可自任意合適的材料形成芯軸200，包括介電材料例如二氧化矽、氮化矽，或氮氧化矽，以及其組合。芯軸200可具有任意合適的尺寸。示例芯軸200具有50至500奈米的高度(H)，例如50、100、200、300、400或500奈米，包括在任意上述值之間的範圍，以及20至100奈米的寬度(W)，例如20、40、50或100奈米，包括在任意上述值之間的範圍。芯軸“陣列”可包括任意整數個芯軸N，其中，N
Figure 107100640-A0202-12-0007-12
2。
在陣列內，該兩個或多個芯軸可沿第一方向通過芯軸內間隔或間距相互隔開。在各種實施例中，該芯軸內間隔在該陣列上可為恒定。例如，陣列內的間距可在20至100奈米的範圍內。應當瞭解，位於該陣列的各相對端(也就是沿該第一方向)的一對芯軸終止該陣列。在陣列的端部的各芯軸以該芯軸內間隔與該陣列內的僅一個相鄰芯軸隔開。
請參照第2圖，在芯軸200上方形成間隙壁層300。間隙壁層300可通過覆被沉積共形介電薄膜形成，例如氮化矽、二氧化矽、氮氧化矽，或其組合。在特定的實施例中，該間隙壁層是利用低壓化學氣相沉積(low pressure chemical vapor deposition；LPCVD)製程所形成的氮化矽層。
在芯軸200的相對垂直表面上以及水平表面上，例如芯軸200的頂部表面，可沉積間隙壁層300至基本相等的厚度。例如，間隙壁層300的厚度可在從10至50奈米的範圍內變化，例如10、20、30、40或50奈米，包括在任意上述值之間的範圍，不過考慮更小及更大的厚度。在特定的實施例中，間隙壁層300可具有等於該芯軸的寬度(W)的10至50%的側壁厚度(t)，例如10、20、30、40或50%，包括在任意上述值之間的範圍。在各種實施例中，芯軸200與間隙壁層300由可相對彼此選擇性蝕刻的不同材料形成。例如，芯軸200可包括氧化矽，而間隙壁層300可包括氮化矽。
本文中所使用的“水平”是指沿基板的主表面的大致方向，且“垂直”與其直接大致正交。而且，“垂直”與“水平”是獨立於三維空間中的基板的取向的相對彼此大致垂直的方向。
請參照第3圖，在共形間隙壁層300上方沉積硬遮罩層320，以填充相鄰芯軸200之間的空間。硬遮罩層320可為自平坦化層，或者可例如通過化學機械拋光平坦化。例如，硬遮罩層320可經旋塗以填充相鄰芯軸之間的空間。在所示實施例中，硬遮罩層320的頂部表面位於間隙壁層300的頂部表面上方。硬遮罩層320可包括無機光阻，包括例如氧化鉿，其與基於聚合物的光阻相比具 有高化學穩定性。
請參照第4圖，依據各種實施例，在硬遮罩層320上方形成光阻層400(也就是掩蔽層)並例如利用非關鍵遮罩對其圖案化。如圖所示，在第一區域(I)內，圖案化光阻層400的連續部分完全位於芯軸陣列內的至少一對相鄰芯軸200上方並自該芯軸的側壁橫向延伸於硬遮罩層320上方。依據各種實施例，圖案化光阻層400完全位於陣列的端部的芯軸上方。例如，該圖案化光阻層的連續部分可完全位於兩個相鄰芯軸上方並自各該對芯軸的外側壁橫向延伸於硬遮罩層320上方。
在該陣列的端部，該光阻層相對下方芯軸的共形間隙壁300的橫向延伸(d1)可為10至100奈米，例如10、20、50或100奈米，包括在任意上述值之間的範圍。應當瞭解，硬遮罩320的重疊部分將與位於該陣列的端部的鄰接側間隙壁300配合以定義具有等於(t+d1)的寬度的較寬(PB)閘極遮罩。在第一區域(I)內，寬(PB)的閘極遮罩自該芯軸陣列的端部橫向偏移，將被定義為具有等於該芯軸內間格的寬度。
儘管為簡單起見，所示實施例在第一區域(I)內僅顯示兩個芯軸，但可針對特定的應用功能選擇每個陣列的芯軸數及陣列數。例如，可針對邏輯及/或存儲器功能配置第一區域(I)及下面所述的第二區域(II)。
在第二區域(II)內，光阻層400位於硬遮罩層320上方，而不位於芯軸200上方。也就是說，該光 阻圖案自孤立的芯軸200以及形成於該孤立芯軸的相對側壁上方的該間隙壁層橫向偏移。在特定的實施例中，如第4圖中所示，第二區域(II)內的光阻層400經圖案化以位於與孤立芯軸200的各相對側壁表面橫向隔開的硬遮罩層320上方。該光阻層相對下方芯軸200的共形間隙壁300的該橫向偏移的範圍(也就是間距)(d2)可小於該芯軸寬度(W)。例如，該橫向偏移(d2)可在從10至100奈米的範圍內變化，例如10、20、50或100奈米，包括在任意上述值之間的範圍。
在圖案化光阻層400位於芯軸的兩側上的硬遮罩層320上方的實施例中，該光阻層相對芯軸200的各側上的共形間隙壁300的該橫向偏移(d2)的範圍可相等或不相等。
應當瞭解，在第二區域(II)內，孤立芯軸200的側間隙壁將分別形成具有等於(t)的寬度的窄(PC)閘極遮罩，而硬遮罩320將經圖案化以形成具有等於該圖案化光阻層的寬度的寬度的相鄰閘極遮罩(PB)。
在圖案化光阻層400以後，可使用一個或多個圖案轉移蝕刻製程以移除硬遮罩層320的暴露部分。本文中所使用的各種圖案轉移蝕刻製程包括非等向性蝕刻。在特定的實施例中，可使用乾式蝕刻製程，例如反應離子蝕刻。在其它實施例中，可使用濕化學蝕刻劑。在另外的實施例中，可使用乾式蝕刻與濕式蝕刻的組合。
除蝕刻製程的定向本質以外，與蝕刻關聯的 因素為蝕刻選擇性。蝕刻選擇性是指經歷蝕刻的兩種不同材料的蝕刻速率比。在各種情況下，需要第一材料比第二材料更快蝕刻。
在微電子製造中，可使用等離子體反應器在半導體晶圓上執行各種蝕刻製程，包括反應離子蝕刻。在此類製程中，將基板置於該反應器的真空室內部並向該室中引入製程氣體，包括蝕刻劑氣體。氣體經激發而燃燒並保持等離子體。依據形成該等離子體的氣體的組成，可使用該等離子體自基板蝕刻特定材料。也已開發更多地依賴於化學效應的選擇性蝕刻製程。這些製程常被描述為反應離子蝕刻(RIE)。
可以各種類型的等離子體反應器產生等離子體。此類等離子體反應器通常具有能量源，其使用RF能量、微波能量、磁場等，以產生中至高密度等離子體。在所揭露蝕刻製程的其中一個或多個(包括硬遮罩層320的蝕刻)期間，例如通過提供接地電極以及與RF功率源連接的第二電極，所生成的等離子體可包括能夠在真空室中產生的任意等離子體。利用SiF6/O2等離子體可執行硬遮罩320的蝕刻。
因此，仍請參照第4圖，半導體結構包括設於半導體基板上方的多晶矽層，直接設於該多晶矽層上方的芯軸陣列，該陣列包括具有內外側壁的一對端部芯軸以及位於該端部芯軸之間的一個或多個芯軸。該端部芯軸的內側壁朝向該芯軸陣列。該端部芯軸的外側壁背離該芯軸 陣列。在該芯軸陣列上方設置共形間隙壁材料層，並在該共形層上方及該芯軸之間設置介電層。在該芯軸陣列上方設置第一掩蔽層，以使該第一掩蔽層沿平行於該芯軸的寬度方向的方向自該端部芯軸的該外側壁橫向延伸於該介電層上方。
第5圖顯示處於非等向性蝕刻硬遮罩層320的暴露部分之後的中間製造階段的裝置結構。在該裝置的該第一區域內，通過使用掩蔽層400作為遮罩蝕刻硬遮罩層320以形成沿與該芯軸的寬度方向(W)平行的方向自共形層300的側壁橫向延伸距離d1的圖案化硬遮罩層320。在該裝置的該第二區域內，通過使用掩蔽層400作為遮罩蝕刻硬遮罩層320以形成自該共形層的側壁橫向偏移距離d2的圖案化硬遮罩層320。
接著，可通過使用例如標準的光阻剝離製程如灰化製程來移除任意殘餘光阻。可通過向等離子體中引入O2或O3來執行灰化。該灰化製程也可包括一種或多種含鹵素氣體。
請參照第6圖，移除光阻400可部分蝕刻硬遮罩層320的剩餘部分，以凹入圖案化硬遮罩層320的頂部表面至芯軸200的頂部表面下方。
請參照第7圖，接著，通過使用例如等離子體蝕刻或反應離子蝕刻非等向性蝕刻間隙壁層300。該非等向性蝕刻自水平表面例如該芯軸的頂部表面移除該間隙壁層材料，並保留該芯軸側壁上方的該間隙壁層材料。如 此，該非等向性蝕刻步驟在芯軸200的各側壁上形成薄的遮罩。在間隙壁層300不受硬遮罩層320保護之處，該間隙壁層的非等向性蝕刻還暴露犧牲多晶矽層160L的部分。
接著，可移除芯軸200，保留硬遮罩間隙壁300，其可被用作蝕刻遮罩，以將間隙壁300的圖案轉移至犧牲多晶矽層160L中。通過使用相對該間隙壁材料蝕刻該芯軸材料的選擇性蝕刻移除該暴露芯軸。第8A圖的剖視圖顯示選擇性移除該芯軸，以在該犧牲多晶矽層上方形成寬窄結構，其將結合替代金屬閘極(RMG)模組使用，以在該半導體基板上方形成閘極堆疊。該窄結構通過側間隙壁300形成，而該寬結構包括硬遮罩層320的圖案化部分以及可選地鄰接的側間隙壁300。第8B圖顯示第8A圖中所示的結構的自頂向下的平面視圖。應當瞭解，間隙壁300可被硬遮罩層320的剩餘部分直接或間接支持。
請參照第8A圖，在第一區域(I)內，間隙壁層300的各垂直取向部分沿其一個側壁表面與硬遮罩層320的剩餘部分直接接觸。通過提供與間隙壁層300直接接觸的硬遮罩層320的部分，可自該圖案陣列消除孤立間隙壁層。因此，第一區域(I)包括多個寬(PB)閘極圖案，例如，其可適於製造高電壓裝置。
第二區域(II)包括多個窄(PC)及寬(PB)的閘極圖案。例如，窄閘極可用以形成邏輯裝置。在第二區域(II)內，硬遮罩層320的剩餘部分鄰近垂直取向的間隙壁300，以間接支持該間隙壁並抑制其塌陷。鄰近較 窄的PC特徵設置較寬的PB特徵為以後形成的多晶矽結構提供支持。
在第一區域(I)內，硬遮罩320的部分直接鄰接並支持在陣列的各端部的側間隙壁300。在第二區域(II)內，硬遮罩320的部分鄰近側間隙壁300設置(也就是，該硬遮罩自該側間隙壁橫向偏移距離d2)。因此，在該第一與該第二區域中都避免形成孤立、無支持的窄特徵。
請參照第9圖，圖案化間隙壁300與圖案化硬遮罩層320配合以形成蝕刻遮罩，以供後續移除多晶矽層160L的未掩蔽部分而形成開口180。也就是說，通過使用間隙壁300及硬遮罩320作為掩蔽層，多晶矽層160L的非等向性蝕刻定義替代金屬閘極(RMG)模組的圖案化犧牲閘極160。在特定的實施例中，相對犧牲閘極氧化物層140選擇性移除該多晶矽層，該犧牲閘極氧化物層可在蝕刻該多晶矽期間充當蝕刻停止並保護該半導體基板。在後續蝕刻步驟中可移除犧牲閘極氧化物層140。
用以蝕刻多晶矽層160L的示例化學包括含氫氟碳氣體、含氧氣體，以及可選載體氣體。該含氫氟碳氣體可為CH3F、CH2F2、CHF3、C2H4F6的至少其中一種，該含氧氣體可為O2、CO或CO2，且該載體氣體可為He、Ne、Ar、Kr或Xe。示例含氫氟碳氣體為CH3F且示例含氧氣體為O2，可將其以在從1：1至1：4的範圍內變化的CH3F：O2流速比輸送至該室。
請參照第10圖，在蝕刻多晶矽層160L以定義圖案化犧牲閘極160以後，可移除間隙壁300及圖案化硬遮罩320，並用層間介電質500回填充開口180。例如，介電層500可形成於該多晶矽層的剩餘部分之間的開口內以及基板100的暴露表面上方，例如大體填充該開口。
接著，使用選擇性蝕刻移除犧牲閘極160及犧牲閘極氧化物層140的暴露部分，以暴露該基板(例如在其溝道區102內)的頂部表面。接著，可例如通過在移除犧牲閘極160所形成的開口內沉積閘極介電層及一個或多個導電層的堆疊以及通過後續的CMP步驟來有效形成閘極介電質及閘極電極。
仍請參照第10圖，在溝道區上方的基板100的暴露表面上方形成閘極堆疊。閘極堆疊600包括閘極介電層610，以及一個或多個導電層620，例如功函數金屬層及閘極導體。在特定實施例中的閘極堆疊600可定義功能閘極結構。本文中所使用的“功能閘極結構”是指用以通過電或磁場控制半導體裝置的電流輸出(也就是，溝道中的載流子流動)的結構。例如，在特定實施例中的功能閘極結構將完全位於半導體基板100上方，而非功能(偽)閘極結構將部分位於淺溝槽隔離(STI)區120上方。
可在該閘極開口的側壁及底部表面上方通過CVD或原子層沉積(ALD)共形沉積介電材料來形成閘極介電層610。閘極介電層610可包括二氧化矽、氮化矽、氮氧化矽、高k介電質，或其它合適的材料。本文中所使用的“高k”材料具有大於二氧化矽的介電常數的介電常數。
高k介電質可包括二元或三元化合物，例如氧化鉿(HfO2)。另外的示例高k介電質包括但不限於ZrO2、La2O3、Al2O3、TiO2、SrTiO3、BaTiO3、LaAlO3、Y2O3、HfOxNy、HfSiOxNy、ZrOxNy、La2OxNy、Al2OxNy、TiOxNy、SrTiOxNy、LaAlOxNy、Y2OxNy、SiOxNy、SiNx、其矽化物，以及其合金。各x值可從0.5至3獨立變化，且各y值可從0至2獨立變化。該閘極介電質厚度可在從1奈米至10奈米的範圍內變化，例如1、2、4、6、8或10奈米，包括在任意上述值之間的範圍。
隨後，在閘極介電層610上方共形沉積功函數金屬層。該功函數金屬層可包括TiAlC、TaAlC、TiAl、Ti或Al。該功函數金屬層的功函數可在從4.1eV至4.3eV的範圍內變化。該功函數金屬層可通過適當的沉積製程形成，例如CVD、PVD或ALD。所形成的功函數金屬層可具有在從1奈米至10奈米的範圍內變化的厚度，不過也可採用更小及更大的厚度。
接著，在該功函數金屬層上方形成閘極導體層以填充該閘極開口的剩餘容積。該閘極導體層可包括任意導電材料，包括例如可包括導電材料例如多晶矽，矽-鍺，導電金屬例如Al、W、Cu、Ti、Ta、W、Pt、Ag、Au、Ru、Ir、Rh及Re，導電金屬的合金例如Al-Cu，導電金屬的矽化物例如W矽化物及Pt矽化物，或其它導電金屬化 合物例如TiN、TiC、TiSiN、TiTaN、TaN、TaAlN、TaSiN、TaRuN、WSiN、NiSi、CoSi，以及其組合。該閘極導體層可通過傳統的沉積製程形成，例如ALD、CVD、金屬有機化學氣相沉積(metalorganic chemical vapor deposition；MOCVD)、分子束磊晶(molecular beam epitaxy；MBE)、PVD、濺鍍、鍍覆、蒸鍍、離子束沉積、電子束沉積、雷射輔助沉積，或化學溶液沉積。
可使用化學機械拋光(chemical mechanical polishing；CMP)移除多餘材料並定義閘極堆疊600。化學機械拋光是使用化學反應與機械力來移除材料並平坦化表面的材料移除製程。為清楚起見，將該功函數金屬與該閘極導體共同顯示為導電層620。
本申請揭露用以形成半導體結構(包括半導體結構陣列)的方法，以及所得結構。在各種實施例中，半導體結構包括設於半導體基板上方的多晶矽層，以及直接設於該多晶矽層上方的多個芯軸。在該多個芯軸上方設置共形間隙壁材料層，以及在該共形層上方及該芯軸之間設置介電層。該結構還包括設於一對相鄰芯軸上方的第一掩蔽層，其中，該第一掩蔽層沿與該芯軸的寬度方向平行的方向自該對相鄰芯軸的側壁橫向延伸於該介電層上方。
各種結構陣列可包括第一區域(I)以及第二區域(II)。例如，第一區域(I)可適於高電壓裝置並包括以較窄(<70奈米)的閘極為端部的較寬(~70奈米)的閘極陣列。例如，第二區域(II)可適於邏輯裝置，並 包括以較寬(~70奈米)的閘極為端部的較窄(<20奈米，例如<16奈米)的閘極陣列。
除非上下文中另外明確指出，否則本文中所使用的單數形式“一個”以及“該”包括複數形式。因此，除非上下文中另外明確指出，否則，例如，提到“芯軸”包括具有兩個或更多此類“芯軸”的例子。
除非另外明確指出，否則本文中所闡述的任意方法並不意圖被解釋為需要以特定順序執行其步驟。相應地，若方法申請專利範圍沒有實際敘述其步驟將要遵循的順序或者沒有在申請專利範圍或說明中另外具體陳述該些步驟限於特定的順序，則不意圖推定任意特定的順序。在任意一個請求項中任意敘述的單個或多個特徵或態樣可與任意其它一個或多個請求項中的任意其它敘述特徵或態樣組合或交換。
應當理解，當提到一個元件例如層、區或基板形成于、沉積于或設於另一個元件“上”或“上方”時，它可直接位於該另一個元件上或者也可存在中間元件。相比之下，當提到一個元件“直接位於另一個元件上”或“直接位於另一個元件上方”時，不存在中間元件。
儘管可通過使用連接詞“包括”來揭露特定實施例的各種特徵、元件或步驟，但應當理解，其隱含了包括可通過使用連接詞“由...組成”或“基本由...組成”說明的那些的替代實施例。因此，例如，包括半導體材料的鰭片的隱含替代實施例包括鰭片基本由半導體材料組成的實施 例以及鰭片由半導體材料組成的實施例。
本領域的技術人員將清楚，可對本發明作各種修改及變更而不背離本發明的精神及範圍。由於包含本發明的精神及實質的所揭露實施例的修改、組合、子組合及變更可發生於本領域的技術人員，因此，本發明應當被解釋為包括所附申請專利範圍及其均等的範圍內的全部。
100‧‧‧半導體基板
120‧‧‧淺溝槽隔離區
140‧‧‧犧牲閘極氧化物層
160L‧‧‧犧牲多晶矽層、多晶矽層
200‧‧‧抬升式結構、芯軸
300‧‧‧間隙壁層、共形間隙壁層、共形間隙壁、鄰接側間隙壁、共形層、硬遮罩間隙壁、間隙壁、側間隙壁
320‧‧‧硬遮罩層、圖案化硬遮罩層
400‧‧‧光阻層、圖案化光阻層、掩蔽層、光阻
d1‧‧‧橫向延伸、距離

Claims (17)

  1. 一種形成半導體結構的方法，包括：在半導體基板上方形成多晶矽層；直接在該多晶矽層上方形成芯軸的陣列，該陣列包括具有內側壁及外側壁的至少一對相鄰的芯軸；在該芯軸的陣列上方沉積間隙壁材料的共形層；在該共形層上方及該芯軸之間沉積介電層；以及直接在該介電層上方形成掩蔽層，其中，該掩蔽層在該基板的第一區域內位於各該芯軸的上方、藉由該介電層與該共形層分離、並且自與每對該芯軸的該外側壁橫向隔開的該介電層上方處連續延伸，以及其中，該掩蔽層在該基板的第二區域內不位於該芯軸上方、並且該掩蔽層的部分沿與該芯軸的寬度方向(W)平行的方向與各該芯軸的側壁橫向隔開。
  2. 如申請專利範圍第1項所述的方法，其中，該掩蔽層在該基板的該第一區域內位於各該芯軸上方。
  3. 如申請專利範圍第1項所述的方法，更包括利用該掩蔽層作為遮罩蝕刻該基板的該第一區域內的該介電層，以形成沿與該芯軸的該寬度方向(W)平行的方向自該共形層的側壁橫向延伸的圖案化介電材料層。
  4. 如申請專利範圍第3項所述的方法，其中，該基板的該第一區域內的該圖案化介電材料層相對該共形層的橫向延伸是10至100奈米。
  5. 如申請專利範圍第1項所述的方法，更包括利用該掩蔽 層作為遮罩蝕刻該基板的該第二區域內的該介電層，以形成自設於該芯軸的至少一個上方的該共形層的側壁橫向偏移的圖案化介電材料層。
  6. 如申請專利範圍第5項所述的方法，其中，該圖案化介電材料層自該基板的該第二區域內設於該至少一個芯軸上方的該共形層的側壁的該偏移的橫向範圍小於該至少一個芯軸的寬度。
  7. 如申請專利範圍第1項所述的方法，其中，該芯軸包括二氧化矽。
  8. 如申請專利範圍第1項所述的方法，其中，該間隙壁材料包括氮化矽。
  9. 如申請專利範圍第1項所述的方法，更包括非等向性蝕刻該共形層以暴露該芯軸。
  10. 如申請專利範圍第9項所述的方法，更包括移除已暴露的該芯軸。
  11. 如申請專利範圍第1項所述的方法，其中，該掩蔽層包括光阻層。
  12. 如申請專利範圍第1項所述的方法，其中，該介電層包括無機光阻。
  13. 如申請專利範圍第1項所述的方法，其中，該介電層包括氧化鉿。
  14. 一種形成半導體結構的方法，包括：在基板上方形成半導體層；直接在該半導體層上方形成芯軸的陣列，該陣列 包括具有內側壁及外側壁的至少一對相鄰的芯軸；在該芯軸的陣列上方沉積間隙壁材料的共形層；在該共形層上方及該芯軸之間沉積介電層；以及直接在該介電層上方形成掩蔽層，其中，該掩蔽層在該基板的第一區域內位於各該芯軸上方、藉由該介電層與該共形層分離、並且自與每對該芯軸的該外側壁橫向隔開的該介電層上方處連續延伸，以及其中，該掩蔽層在該基板的第二區域內不位於該芯軸上方、並且該掩蔽層的部分與各該芯軸的側壁橫向隔開。
  15. 如申請專利範圍第14項所述的方法，更包括：自該芯軸的頂部表面上方移除該掩蔽層及該共形層；以及相對該共形層及該介電層選擇性移除該芯軸。
  16. 一種形成半導體結構的方法，包括：在基板上方形成半導體層；在該半導體層上方形成芯軸的陣列，該陣列包括具有內側壁及外側壁的至少一對相鄰的芯軸；在該芯軸的陣列上方沉積間隙壁材料的共形層；在該共形層上方及該芯軸之間沉積介電層；直接在該介電層上方形成掩蔽層，其中，該掩蔽層在該基板的第一區域內位於各該芯軸上方、藉由該介電層與該共形層分離、並且自與每對該芯軸的該外側壁橫向隔開的該介電層上方處連續延伸，以及其中，該掩蔽層在該基板的第二區域內不位於該芯軸的上方、並且 該掩蔽層的部分與各該芯軸的側壁橫向隔開；以及利用該掩蔽層作為遮罩蝕刻該介電層，以形成圖案化介電材料層，其中，該圖案化介電材料層的部分在該基板的該第二區域內與該芯軸的該側壁橫向隔開。
  17. 如申請專利範圍第16項所述的方法，其中，該圖案化介電材料層直接接觸該共形層。
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102487549B1 (ko) * 2017-11-23 2023-01-11 삼성전자주식회사 트랜지스터들을 포함하는 반도체 소자
US10636658B1 (en) * 2019-01-23 2020-04-28 Micron Technology, Inc. Methods of forming patterns, and methods of patterning conductive structures of integrated assemblies
US11069564B2 (en) * 2019-04-09 2021-07-20 International Business Machines Corporation Double metal patterning
CN112447603B (zh) * 2019-08-30 2023-12-19 长鑫存储技术有限公司 半导体存储器的形成方法
US12400875B2 (en) * 2021-12-07 2025-08-26 Taiwan Semiconductor Manufacturing Co., Ltd. Film deposition for patterning process

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140138800A1 (en) * 2012-11-21 2014-05-22 Semiconductor Manufacturing International Corp. Small pitch patterns and fabrication method
US20150048430A1 (en) * 2013-08-16 2015-02-19 International Business Machines Corporation Sidewall image transfer with a spin-on hardmask
US20150132962A1 (en) * 2013-11-11 2015-05-14 Globalfoundries Inc. Facilitating mask pattern formation
US20150155171A1 (en) * 2013-12-04 2015-06-04 Taiwan Semiconductor Manufacturing Company, Ltd. Lithography Using High Selectivity Spacers for Pitch Reduction
US20160181100A1 (en) * 2014-12-22 2016-06-23 Tokyo Electron Limited Patterning a Substrate Using Grafting Polymer Material
US20160365311A1 (en) * 2015-06-10 2016-12-15 Macronix International Co.Ltd. Method of manufacturing semiconductor devices with combined array and periphery patterning in self-aligned double patterning

Family Cites Families (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5328810A (en) * 1990-05-07 1994-07-12 Micron Technology, Inc. Method for reducing, by a factor or 2-N, the minimum masking pitch of a photolithographic process
US6803284B2 (en) * 2003-02-10 2004-10-12 Macronix International Co., Ltd. Method for manufacturing embedded non-volatile memory with two polysilicon layers
US7790360B2 (en) * 2007-03-05 2010-09-07 Micron Technology, Inc. Methods of forming multiple lines
US8492282B2 (en) * 2008-11-24 2013-07-23 Micron Technology, Inc. Methods of forming a masking pattern for integrated circuits
US8247302B2 (en) * 2008-12-04 2012-08-21 Micron Technology, Inc. Methods of fabricating substrates
US8575032B2 (en) * 2011-05-05 2013-11-05 Micron Technology, Inc. Methods of forming a pattern on a substrate
US8629040B2 (en) * 2011-11-16 2014-01-14 Taiwan Semiconductor Manufacturing Company, Ltd. Methods for epitaxially growing active regions between STI regions
TWI510854B (zh) * 2011-12-31 2015-12-01 羅門哈斯電子材料有限公司 光阻劑圖案修整方法
US8932961B2 (en) * 2012-02-13 2015-01-13 Globalfoundries Inc. Critical dimension and pattern recognition structures for devices manufactured using double patterning techniques
US9633905B2 (en) * 2012-04-20 2017-04-25 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor fin structures and methods for forming the same
US8987142B2 (en) * 2013-01-09 2015-03-24 Taiwan Semiconductor Manufacturing Co., Ltd. Multi-patterning method and device formed by the method
US9023695B2 (en) * 2013-03-14 2015-05-05 Taiwan Semiconductor Manufacturing Company, Ltd. Method of patterning features of a semiconductor device
US8753940B1 (en) * 2013-03-15 2014-06-17 Globalfoundries Inc. Methods of forming isolation structures and fins on a FinFET semiconductor device
US9230809B2 (en) * 2013-10-17 2016-01-05 Taiwan Semiconductor Manufacturing Company, Ltd. Self-aligned double patterning
TWI531032B (zh) * 2013-11-21 2016-04-21 力晶科技股份有限公司 記憶體線路結構以及其半導體線路製程
US9209178B2 (en) * 2013-11-25 2015-12-08 International Business Machines Corporation finFET isolation by selective cyclic etch
US9406511B2 (en) * 2014-07-10 2016-08-02 Taiwan Semiconductor Manufacturing Company, Ltd. Self-aligned double patterning
TWI632437B (zh) * 2014-11-07 2018-08-11 羅門哈斯電子材料有限公司 用於形成凸紋影像的方法
JP6502705B2 (ja) * 2015-03-03 2019-04-17 キヤノン株式会社 形成方法
US9548243B1 (en) * 2015-06-30 2017-01-17 International Business Machines Corporation Self aligned via and pillar cut for at least a self aligned double pitch
CN106373880B (zh) * 2015-07-22 2021-05-25 联华电子股份有限公司 半导体元件及其形成方法
US10020196B2 (en) * 2015-09-24 2018-07-10 Tokyo Electron Limited Methods of forming etch masks for sub-resolution substrate patterning
US9607985B1 (en) * 2015-09-25 2017-03-28 United Microelectronics Corp. Semiconductor device and method of fabricating the same
TWI628159B (zh) * 2015-10-31 2018-07-01 羅門哈斯電子材料有限公司 熱酸產生劑以及光阻劑圖案修整組合物及方法
KR102394042B1 (ko) * 2016-03-11 2022-05-03 인프리아 코포레이션 사전패터닝된 리소그래피 템플레이트, 상기 템플레이트를 이용한 방사선 패터닝에 기초한 방법 및 상기 템플레이트를 형성하기 위한 방법
US9484258B1 (en) * 2016-03-16 2016-11-01 Globalfoundries Inc. Method for producing self-aligned vias
US20170288040A1 (en) * 2016-04-01 2017-10-05 Commissariat à l'énergie atomique et aux énergies alternatives Method of forming sige channel formation region
US9853131B1 (en) * 2016-07-12 2017-12-26 International Business Machines Corporation Fabrication of an isolated dummy fin between active vertical fins with tight fin pitch
US9881794B1 (en) * 2016-11-29 2018-01-30 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor methods and devices
US9960077B1 (en) * 2017-08-17 2018-05-01 Globalfoundries Inc. Ultra-scale gate cut pillar with overlay immunity and method for producing the same

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140138800A1 (en) * 2012-11-21 2014-05-22 Semiconductor Manufacturing International Corp. Small pitch patterns and fabrication method
US20150048430A1 (en) * 2013-08-16 2015-02-19 International Business Machines Corporation Sidewall image transfer with a spin-on hardmask
US20150132962A1 (en) * 2013-11-11 2015-05-14 Globalfoundries Inc. Facilitating mask pattern formation
US20150155171A1 (en) * 2013-12-04 2015-06-04 Taiwan Semiconductor Manufacturing Company, Ltd. Lithography Using High Selectivity Spacers for Pitch Reduction
US20160181100A1 (en) * 2014-12-22 2016-06-23 Tokyo Electron Limited Patterning a Substrate Using Grafting Polymer Material
US20160365311A1 (en) * 2015-06-10 2016-12-15 Macronix International Co.Ltd. Method of manufacturing semiconductor devices with combined array and periphery patterning in self-aligned double patterning

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