TWI688071B - 半導體封裝及其形成方法 - Google Patents

Abstract

一種半導體封裝，包含：第一晶粒；第一重佈線結構， 位於第一晶粒上方，第一重佈線結構與第一晶粒相接；第二晶粒，位於第一晶粒上方，第一晶粒的第一部分延伸超出第二晶粒的橫向範圍；導電柱，在第一晶粒的第一部分上方且橫向地相鄰於第二晶粒，導電柱電耦接至第一晶粒；模製材料，圍繞第一晶粒、第二晶粒以及導電柱；以及第二重佈線結構，位於模製材料上方，第二重佈線結構電耦接至導電柱及第二晶粒。

Description

半導體封裝及其形成方法

本發明的實施例是有關於一種半導體封裝及其形成方法。

半導體行業歸因於各種電子組件(例如電晶體、二極體、電阻器、電容器等)的積集度(integration density)的持續改良而經歷快速增長。一般而言，積集度的此改良來自最小特徵尺寸的反覆減小，此允許將更多組件整合至給定區域中。由於近來對甚至更小的電子元件的需求增長，因此增長了對半導體晶粒的更小且更具創造性的封裝技術的需要。

隨著半導體技術進一步發展，堆疊半導體元件，例如三維積體電路(3D integrated circuit；3DIC)封裝，已作為有效替代物出現以進一步減小半導體元件的物理尺寸。在堆疊半導體元件中，在不同的半導體晶圓上製造諸如邏輯、記憶體、處理器電路以及其類似者的主動電路。可將兩個或大於兩個半導體組件安裝於彼此的頂部上以進一步減小半導體元件的版型(form factor)。

先進封裝技術的高水平整合使得能夠生產具有增強型功能性及較小佔據面積的半導體元件，此有利於諸如行動電話、平 板電腦以及數位音樂播放器的較小版型元件。另一優點為使連接半導體元件內的互操作零件的導電路徑的長度縮短。此改良半導體元件的電學效能，因為電路之間的內連線的更短佈線產生更快的訊號傳播及減少的雜訊及串話(cross-talk)。

在實施例中，半導體封裝包含第一晶粒；第二晶粒，貼合至第一晶粒，第一晶粒的第一部分延伸超出第二晶粒的橫向範圍；導電柱，在第一晶粒的第一部分上方且橫向地相鄰於第二晶粒，導電柱電耦接至第一晶粒；模製材料，圍繞第一晶粒、第二晶粒以及導電柱；以及第一重佈線結構，位於模製材料上方，第一重佈線結構電耦接至導電柱及第二晶粒。

在實施例中，半導體封裝包含第一晶粒；第二晶粒，位於第一晶粒上方；第一重佈線結構，位於第一晶粒與第二晶粒之間，第一重佈線結構電耦接至第一晶粒，第一重佈線結構的側壁與第一晶粒的側壁對準；導電柱，在第一重佈線結構上方且電耦接至第一重佈線結構；以及模製材料，圍繞第一晶粒、第二晶粒、第一重佈線結構以及導電柱，其中第一晶粒的第一部分在第二晶粒之下，且第一晶粒的第二部分在模製材料的一部分之下。

在實施例中，一種形成半導體元件的方法包含：在第一晶粒的第一側上方形成第一重佈線結構；在第一重佈線結構上方形成電耦接至第一重佈線結構的導電柱；將與第一側相對的第一晶粒的第二側貼合至載體；將第二晶粒貼合至第一重佈線結構，其中在貼合第二晶粒之後，第二晶粒的一部分延伸超出第一晶粒 的橫向範圍；以及在載體上方且圍繞第一晶粒、第二晶粒、第一重佈線結構以及導電柱形成模製材料。

10、20:半導體晶粒

13、23:輸入/輸出襯墊

100、100A、200、200A、300、400、400A、400B、400C:半導體元件

101、101A、123、131:晶粒

102:半導體基底

103、103':襯墊

104、112:開口

105:鈍化膜

106、140:重佈線結構

107、111、151、157:介電層

108:晶種層

109:重佈線層

109L、143:導電線

109P:襯墊區

109V:通孔

113:導電柱

115:框架

117:膠帶

119:黏接層

121:切割線

125:介電膜

127:載體

131L、131R:部分

133、153:晶粒連接件

135、136:模製材料

137、138:邊緣

141:介電層

145:導通孔

147:凸塊下金屬結構

149:外部連接件

155:導電跡線

1000:方法

1010、1020、1030、1040、1050:步驟

A-A、B-B:截面

D:距離

結合隨附圖式閱讀以下實施方式時會最佳地理解本揭露內容的態樣。應注意，根據行業中的標準慣例，各種特徵未按比例繪製。事實上，可出於論述清楚起見而任意地增大或減小各種特徵的尺寸。

圖1A及圖1B示出在一些實施例中的各種半導體晶粒的輸入/輸出(input/output；I/O)襯墊的佈局。

圖2至圖10、圖11A以及圖11B示出根據實施例的處於各個製造階段的半導體元件的截面視圖。

圖12示出在實施例中的半導體元件的截面視圖。

圖13至圖19示出根據實施例的處於各個製造階段的半導體元件的截面視圖。

圖20示出在實施例中的半導體元件的截面視圖。

圖21A及圖21B示出在實施例中的半導體元件的截面視圖。

圖22至圖26示出根據實施例的處於各個製造階段的半導體元件的截面視圖。

圖27至圖29示出在各種實施例中的各種半導體元件的截面視圖。

圖30示出在一些實施例中的形成半導體元件的方法的流程圖。

以下揭露內容提供用於實施本發明的不同特徵的許多不同實施例或實例。下文描述組件及佈置的具體實例以簡化本揭露內容。當然，此等組件及佈置僅為實例且並不意欲為限制性的。舉例而言，在以下描述中，第一特徵在第二特徵上方或第二特徵上形成可包含第一特徵與第二特徵直接接觸地形成的實施例，且亦可包含額外特徵可形成於第一特徵與第二特徵之間以使得第一特徵與第二特徵可不直接接觸的實施例。

另外，為便於描述，本文中可使用空間相對術語，諸如「在...下面(beneath)」、「在...下方(below)」、「下部(lower)」、「在...上方(above)」、「上部(upper)」以及類似者來描述如圖式中所示出的一個構件或特徵與另一構件或特徵的關係。除圖式中所描繪的定向之外，空間相對術語亦意欲涵蓋元件在使用或操作中的不同定向。設備可以其他方式定向(旋轉90度或處於其他定向)，且本文中所使用的空間相對描述詞同樣可相應地進行解譯。

在一些實施例中，第一重佈線結構形成於第一晶粒上方且電耦接至第一晶粒。第一重佈線結構的重佈線層將對第一晶粒的輸入/輸出襯墊的電連接自第一位置重新佈線至第二位置，所述第二位置諸如在重佈線層具有襯墊區的區域內。導電柱形成於襯墊區上方且電耦接至襯墊區。接著將第一晶粒的背側貼合至載體。將視情況選用的第二晶粒(可為虛設晶粒)貼合至相鄰於第一晶粒的載體。接著，將第三晶粒貼合至第一晶粒的上部表面，且貼合至第二晶粒(若形成)的上部表面。接著，模製材料形成於載體上方且圍繞第一晶粒、第二晶粒、第三晶粒以及導電柱。 在模製材料形成之後，第二重佈線結構形成於模製材料上方且電耦接至第三晶粒及導電柱。

圖1A示出在一些實施例中的半導體晶粒10的輸入/輸出襯墊13的佈局。半導體晶粒10可為記憶體晶粒且可與另一晶粒堆疊以形成三維積體電路封裝。在圖1A中所示出的頂部視圖中，將半導體晶粒10的輸入/輸出襯墊13沿半導體晶粒10的邊緣(例如，周邊或側壁)安置且形成U形狀。在本文的論述中，半導體晶粒亦可被稱作晶粒，或積體電路(integrated circuit；IC)晶粒。

圖1B示出在一些實施例中的兩個半導體晶粒20(例如，記憶體晶粒)的輸入/輸出襯墊23的佈局。圖1B中的半導體晶粒20中的每一者的輸入/輸出襯墊23沿線形成且沿各別半導體晶粒20的邊緣(例如，周邊或側壁)來安置。半導體晶粒20可為記憶體晶粒且可與另一晶粒耦接以形成三維積體電路封裝。

在一些實施例中，將訊號處理晶粒堆疊於一或多個記憶體晶粒(例如，晶粒10或晶粒20)上方以形成半導體元件(例如，三維積體電路封裝)。訊號處理晶粒可為例如用於無線通訊的基帶晶粒，且可包含微控制器、中央處理單元(central processing unit；CPU)、數位訊號處理器(digital signal processor；DSP)，且可包含輸入/輸出外圍設備及額外硬體區塊，諸如快速傅里葉變換(Fast Fourier-Transform；FFT)區塊、濾波器、數位等化器以及類似者以執行各種設計功能性。在一些應用中，由不同的製造商製造共同整合於三維積體電路封裝中的訊號處理晶粒及記憶體晶粒，且記憶體晶粒的輸入/輸出襯墊的位置可能並未有助於訊號處理晶粒豎直堆疊於記憶體晶粒上方。本文所揭露的各種實施例提供能夠 藉由不同的輸入/輸出襯墊位置來容納晶粒整合的結構及方法。

圖2至圖10、圖11A以及圖11B示出根據實施例的處於各個製造階段的半導體元件100(例如，三維積體電路半導體封裝)的各種截面視圖。圖2繪示晶粒101的截面視圖，所述晶粒可為記憶體晶粒，諸如動態隨機存取記憶體(dynamic random access memory；DRAM)晶粒。為簡單起見，圖2(及隨後的圖式)中僅示出一個半導體晶粒101，然而應理解，數十、數百或甚至更多個半導體晶粒可在半導體製造期間同時形成於單個基底上，且之後可經單體化以形成多個單獨元件。

在一些實施例中，半導體晶粒101包含諸如摻雜矽或未摻雜矽的半導體基底102，或絕緣層上半導體(semiconductor-on-insulator；SOI)基底的主動層。半導體基底可包含其他半導體材料，諸如鍺；化合物半導體，包含碳化矽、砷化鎵、磷化鎵、氮化鎵、磷化銦、砷化銦及/或銻化銦；合金半導體，包含SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP及/或GaInAsP；或其組合。亦可使用其他基底，諸如多層基底或梯度基底。諸如電晶體、二極體、電容器、電阻器等的元件可形成於半導體基底102中及/或形成於半導體基底102上，且可藉由半導體基底102上方的內連線結構，例如是由一或多個介電層中的金屬化圖案形成，來內連以形成積體電路。

晶粒101更包括進行外部連接的襯墊103(亦可被稱作結合襯墊)，諸如鋁襯墊。襯墊103在可被稱作積體電路晶粒101的主動側(或前側)的物件上。鈍化膜105形成於積體電路晶粒101的主動側處及襯墊103的部分上。如圖2中所示出，開口形成於 鈍化膜105中以暴露襯墊103。襯墊103可對應於圖1A中的輸入/輸出襯墊13，或圖1B中的輸入/輸出襯墊23。

圖3至圖5示出晶粒101上方的重佈線結構106(見圖5中的標記)的形成。參看圖3，介電層107形成於晶粒101上方。介電層107在積體電路晶粒101的主動側上，諸如在鈍化膜105及襯墊103上。介電層107與積體電路晶粒101橫向地共端(coterminous)。介電層107可為：聚合物，諸如聚苯并噁唑(polybenzoxazole；PBO)、聚醯亞胺、苯并環丁烯(benzocyclobutene；BCB)或類似物；氮化物，諸如氮化矽或類似物；氧化物，諸如氧化矽、磷矽酸鹽玻璃(phosphosilicate glass；PSG)、硼矽酸鹽玻璃(borosilicate glass；BSG)、摻硼磷矽酸鹽玻璃(boron-doped phosphosilicate glass；BPSG)或類似物；或其組合，且可例如藉由旋轉塗佈、疊層、化學氣相沈積(chemical vapor deposition；CVD)或類似方式形成。開口104形成於介電層107中以暴露襯墊103。可使用微影及蝕刻技術來形成開口104。

接著，在圖4中，重佈線層(redistribution layer；RDL)109形成於介電層107上方。重佈線層109可由導電材料(例如，銅)形成且可包含導電特徵，諸如通孔及導電線。重佈線層109可藉由例如以下步驟形成：在介電層107上方及在開口104中形成晶種層；在晶種層上方形成具有所設計圖案的圖案化光阻；對所設計圖案中及晶種層上方的導電材料進行鍍覆(例如，電鍍或無電式鍍覆)；以及移除光阻及未在其上形成導電材料的晶種層的部分。用於形成重佈線層109的其他方法為可能的且全部意欲包含於本揭露內容的範疇內。如圖4中所示出，重佈線層109可包 含位於襯墊103上方且耦接至襯墊103的通孔109V，且亦可包含耦接至通孔109V且實質上平行於基底102的上部表面延伸的導電線109L。在一些實施例中，重佈線層109包含用於耦接至隨後形成的導電柱113(見圖6)的襯墊區109P(見圖6及圖11B)

接著，在圖5中，介電層111形成於介電層107上方及重佈線層109上方。介電層111可使用相同或類似的形成方法而與介電層107由相同或類似的材料形成，因此不重複細節。介電層111、重佈線層109以及介電層107形成圖5的重佈線結構106。在一些實施例中，由於重佈線結構106將晶粒101的電連接重新佈線至晶粒101的邊界(例如，周邊或側壁)內的不同位置，因此重佈線結構106亦被稱作扇入(fan-in)重佈線結構。接著，在所示出的實施例中，開口112形成於介電層111中以暴露重佈線層109的部分。

接下來參看圖6，導電柱113(例如，銅柱)形成於藉由開口112暴露的重佈線層109的部分(例如，襯墊區109P)上方，且電耦接至重佈線層109以及電耦接至晶粒101。導電柱113可藉由例如以下步驟形成：在介電層111上方及在開口112中形成晶種層；在晶種層上方形成具有設計圖案的圖案化光阻；對設計圖案中及晶種層上方的導電材料(例如，銅)進行鍍覆(例如，電鍍或無電式鍍覆)；以及移除光阻及其上未形成導電材料的晶種層的部分。用於形成導電柱113的其他方法亦為可能的且全部意欲包含於本揭露內容的範疇內。

在一些實施例中，在形成導電柱113之後，使用例如研磨製程來執行薄化製程以減小半導體晶粒101的厚度。在一些實 施例中，使用(例如，厚於導電柱113的高度的)厚切割膠帶來貼合用於薄化製程的導電柱113及晶粒101，以使得導電柱113在薄化製程期間下沈(sink into)至厚切割膠帶中。研磨製程可自半導體晶粒101的背側移除半導體基底102的部分。

接著，在圖7中，將圖6的半導體元件100貼合至由框架115支撐的膠帶117(例如，切割膠帶)。黏接層119，例如晶粒貼合膜(die attaching film；DAF)可用於將半導體元件100貼合至膠帶117。接著，使用例如切割刀、雷射或類似物沿切割線121執行切割製程，以將半導體元件100與形成於相同基底上的相鄰半導體元件100分離，由此形成多個單獨的半導體元件100。可在切割製程後執行視情況選用的清潔製程，諸如洗滌器清潔製程(scrubber cleaning process)，以自半導體元件100沖洗掉由切割製程產生的殘留物。如圖7中所示出，在切割製程之後，重佈線結構106與晶粒101相接。換言之，重佈線結構106的側壁與晶粒101的側壁對準。

接著，在圖8中，將半導體元件100自膠帶117移除，且將所述半導體元件貼合至載體127。載體127可由諸如矽、聚合物、聚合物複合物、金屬箔、陶瓷、玻璃、玻璃環氧樹脂、氧化鈹、膠帶的材料或用於結構支撐的其他適合的材料製成。諸如晶粒貼合膜的黏接層可用於將半導體元件100貼合至載體127。另外，晶粒123亦貼合至載體127且相鄰於晶粒101。諸如晶粒貼合膜的黏接層可用於將晶粒123貼合至載體127。

在一些實施例中，晶粒123為虛設晶粒(例如，不具有功能電路的晶粒)，且虛設晶粒用於為隨後貼合的晶粒131提供機 械支撐(見圖9)。虛設晶粒可由例如半導體材料(諸如塊狀矽)製成，但亦可使用其他適合的材料，諸如玻璃或氮化鋁(aluminum nitride；AlN)。晶粒123的上部表面可與介電層111的上部表面齊平。在其他實施例中，晶粒123為另一記憶體晶粒(見例如圖21A)。舉例而言，晶粒123可為與晶粒101相同類型的記憶體晶粒。

接著，在圖9中，藉由介電膜125將晶粒131的背側貼合至晶粒123的上部表面且貼合至介電層111的上部表面。圖9亦示出晶粒131的晶粒連接件133，其中晶粒連接件133為晶粒131的主動側上的導電柱(例如，銅柱)，且電耦接至晶粒131的積體電路。晶粒131可為訊號處理晶粒，諸如基帶晶粒。介電膜125可為黏接層，諸如晶粒貼合膜。晶粒131可使用與晶粒101類似的形成方法來形成且與晶粒101包含類似的特徵。

如圖9中所示出，晶粒131的部分131R上覆晶粒101(例如，安置於晶粒101正上方，或與晶粒101交疊)，且晶粒131的另一部分131L安置於晶粒101的橫向範圍外部。換言之，晶粒131的部分131R橫向地安置於晶粒101的相對側壁之間，且晶粒131的部分131L橫向地安置在晶粒101的相對側壁外部。在貼合晶粒131後，導電柱113橫向地相鄰於晶粒131。在圖9的實例中，晶粒101及晶粒123處於半導體元件100內的相同水平(例如，較低水平)，且晶粒131及導電柱113處於半導體元件100內的相同水平(例如，位於較低水平上方的較高水平)。

接著，在圖10中，模製材料135形成於載體127上方，且圍繞導電柱113及晶粒101/晶粒123/晶粒131。作為實例，模製 材料135可包括環氧樹脂、有機聚合物、添加或不添加二氧化矽基填充劑或玻璃填充劑的聚合物，或其他材料。在一些實施例中，模製材料135在施加時包括為凝膠型液體的液體模製化合物(liquid molding compound；LMC)。模製材料135在施加時亦可包括液體或固體。替代而言，模製材料135可包括其他絕緣及/或包封材料。在一些實施例中使用晶圓級模製製程來施加模製材料135。可使用例如壓縮模製、轉移模製或其他方法來對模製材料135進行模製。

接著，在一些實施例中，使用固化製程來固化模製材料135。固化製程可包括使用退火製程或其他加熱製程將模製材料135加熱至預定溫度保持一段預定時間。固化製程亦可包括紫外(ultra-violet；UV)曝光製程、紅外(infrared；IR)能量曝光製程、其組合，或其與加熱製程的組合。替代而言，可使用其他方法來固化模製材料135。在一些實施例中，不包含固化製程。可執行諸如化學機械研磨(chemical mechanical polish；CMP)的平坦化製程，以實現模製材料135的水平的上部表面，且以暴露晶粒連接件133及導電柱113的上部表面。在圖10的實例中，模製材料135為一個體積的連續模製材料。

接著，在圖11A中，包括導電特徵(例如，通孔及導電線)的重佈線結構140形成於模製材料135上方。在一些實施例中，重佈線結構140的導電特徵電耦接至晶粒連接件133且電耦接至導電柱113。凸塊下金屬(Under bump metallurgy；UBM)結構147形成於重佈線結構140上方且電耦接至重佈線結構140，且外部連接件149(例如，導電凸塊)形成於凸塊下金屬結構147 上方。

如圖11A中所示出，重佈線結構140包括導電特徵，諸如形成於一或多個介電層141中的一或多個層的導電線143及通孔。在一些實施例中，一或多個介電層141由諸如聚苯并噁唑、聚醯亞胺、苯并環丁烯或類似物的聚合物形成。在其他實施例中，一或多個介電層141由諸如氮化矽的氮化物；諸如氧化矽、磷矽酸鹽玻璃、硼矽酸鹽玻璃、摻硼磷矽酸鹽玻璃或類似物的氧化物；或類似者形成。一或多個介電層141可藉由任何可接受的沈積製程，諸如旋轉塗佈、化學氣相沉積、疊層、類似者或其組合形成。

在一些實施例中，重佈線結構140的導電特徵包括由諸如銅、鈦、鎢、鋁或類似物的適合的導電材料形成的導電線143及/或導通孔145。導電特徵可藉由例如以下步驟形成：在介電層141中形成開口以暴露之下的導電特徵；在介電層141上方且在開口中形成晶種層；在晶種層上方形成具有設計圖案的圖案化光阻；對設計圖案中及晶種層上方的導電材料進行鍍覆(例如，電鍍或無電式鍍覆)；以及移除光阻及未在其上形成導電材料的晶種層的部分。可重複上述製程以形成多層導電線及/或通孔。

仍參看圖11A，在形成重佈線結構140後，凸塊下金屬結構147形成於重佈線結構140上方且電耦接至重佈線結構140的導電特徵(例如，最上的金屬化層)。在實施例中，凸塊下金屬結構147包括三個導電材料層，諸如鈦層、銅層以及鎳層。然而，存在對材料及層的許多適合的佈置，諸如鉻/鉻銅合金/銅/金的佈置、鈦/鈦鎢/銅的佈置或銅/鎳/金的佈置，所述材料及層適合於形成凸塊下金屬結構147。可用於凸塊下金屬結構147的任何適合的 材料或材料層全部意欲包含於本揭露內容的範疇內。

隨後，外部連接件149形成於凸塊下金屬結構147上。在實施例中，外部連接件149為諸如受控塌陷晶片連接(controlled collapse chip connection；C4)凸塊的導電凸塊，且包括諸如錫的材料或諸如銀或銅的其他適合的材料。在外部連接件149為錫焊料凸塊的實施例中，外部連接件149可藉由經由任何適合的方法，諸如蒸鍍、電鍍、列印、焊料轉移、植球或類似方法初始地形成錫層來形成。一旦錫層已形成於結構上，則執行回焊以便將材料塑形成具有例如約80微米的直徑的凸塊形狀。

然而，儘管上文已將外部連接件149描述為受控塌陷晶片連接凸塊，但此等凸塊僅意欲為說明性的且不意欲限制實施例。相反，可替代性地利用任何適合類型的外部接觸件，諸如球柵陣列封裝(ball grid arrays；BGAs)、微凸塊、銅柱、銅層、鎳層、無鉛(lead free；LF)層、化學鍍鎳鈀浸金(electroless nickel electroless palladium immersion gold；ENEPIG)層、銅/無鉛層、錫/銀層、錫/鉛、此等的組合，或類似物。對於外部連接件149，可利用任何適合的外部連接件及形成外部連接件的任何適合的方法，且所有此類外部連接件全部意欲包含於實施例的範疇內。

可在圖11A的處理步驟之後進行額外處理。舉例而言，可執行載體剝離製程以自半導體元件100移除載體127。另外，可執行切割製程以將半導體元件100與相鄰元件分離。在切割製程之後，半導體元件100的重佈線結構140與半導體元件100的模製材料135相接。為簡單起見，未示出此等額外處理。

圖11B示出沿截面A-A的圖11A的半導體元件100的截 面視圖(例如，平面視圖)。注意，為了清晰起見，圖11B中未示出半導體元件100的所有特徵。另外，為示出各種特徵的相對位置，圖11B中亦示出在截面A-A處不可見的一些特徵。

如圖11B中所示出，晶粒101(例如，記憶體晶粒)具有沿晶粒101的三個側安置的U形襯墊103(例如，輸入/輸出襯墊)。重佈線層109(例如，導電線及/或通孔)電耦接至襯墊103，且將對每一襯墊103的電連接重新佈線至由各別襯墊區109P示出的新位置。如圖11B中所示出，重佈線層109的襯墊區109P可具有圓形形狀，但亦可使用其他適合的形狀，諸如橢圓形、矩形、正方形或類似物。在一些實施例中，每一襯墊區109P具有形成於其上的導電柱113。

圖11B亦示出晶粒123及晶粒131(以虛線示出)。襯墊區109P(且因此導電柱113)形成於晶粒131的邊緣137與晶粒101的邊緣138之間的區域中。在一些實施例中，晶粒101的邊緣138與相鄰的(例如，直接相鄰)襯墊區109P之間的距離D介於約40微米與約500微米之間，但其他尺寸亦為可能的。在所示出的實施例中，襯墊區109P的位置在晶粒101/晶粒123上方留出足夠空間用於貼合晶粒131，且允許導電柱113(見圖11A)在不干擾晶粒131的貼合的情況下形成於晶粒101上方(例如，橫向地相鄰於晶粒131)。在無重佈線結構106的情況下，對安置於晶粒131的邊界內的晶粒101的一些輸入/輸出襯墊(例如，輸入/輸出襯墊103')的電連接可能為不可能的。換言之，藉由將對晶粒101的每一襯墊(例如，襯墊103、襯墊103')的電連接重新佈線至新位置，重佈線結構106能夠容納具有不同輸入/輸出襯墊位置的多 種晶粒(例如，晶粒101)在半導體元件100中的使用。

圖12示出在實施例中的半導體元件100A的截面視圖。在本文的整個描述中，除非另外說明，否則不同圖式中的相同標號指代藉由相同或類似製程形成的相同或類似構件，因此可能不會重複細節。半導體元件100A類似於圖11A的半導體元件100，但不具有在晶粒131之下的晶粒123。用於半導體元件100A的製造製程可類似於圖2至圖10以及圖11A中所示出的彼等製造製程，但不形成晶粒123，因此並未重複細節。如圖12中所示出，介電膜125(例如，晶粒貼合膜)與積體電路晶粒131橫向地共端，且因此在晶粒101的橫向範圍外部的晶粒131的部分(例如，左部)暴露出貼合至晶粒131的下部表面的介電膜125。

圖13至圖19示出根據實施例的處於各個製造階段的半導體元件200(例如，三維積體電路封裝)的截面視圖。參看圖13，介電層107形成於晶粒101(例如，記憶體晶粒)上方，且開口形成於介電層107中以暴露晶粒101的襯墊103。接著，晶種層108形成於介電層107上方及暴露的襯墊103上方。晶種層108可包含銅(copper；Cu)、鈦(titanium；Ti)、鉭(tantalum；Ta)、氮化鈦(titanium nitride；TiN)、氮化鉭(tantalum nitride；TaN)、類似物，或其組合，且可藉由原子層沈積(atomic layer deposition；ALD)、濺鍍、物理氣相沈積(physical vapor deposition；PVD)或類似物來進行沈積。在一些實施例中，晶種層108為金屬層，所述金屬層可為單個層或包括由不同材料形成的多個子層的複合層。舉例而言，晶種層108可包括鈦層及鈦層上方的銅層。

接著，重佈線層109形成於晶種層108上方。在一些實 施例中，重佈線層109藉由以下步驟形成：在晶種層108上方形成具有設計圖案的圖案化光阻；對設計圖案中及晶種層108上方的導電材料(例如，銅)進行鍍覆(例如，電鍍或無電式鍍覆)；以及移除光阻。注意，在此階段形成重佈線層109後未移除晶種層108。實情為，在形成導電柱113後(見圖14)，在隨後的蝕刻製程中移除晶種層108。重佈線層109包含通孔109V及導電線109L。重佈線層109亦可包含耦接至隨後形成的導電柱113的襯墊區109P(見例如圖11B及圖14)。

圖13中的介電層107、晶種層108以及重佈線層109形成半導體元件200的重佈線結構106(亦被稱作扇入重佈線結構)。注意到半導體元件200的重佈線結構106具有作為最上層的重佈線層109，且因此重佈線層109(例如，導電線、通孔)未由重佈線結構106的介電層覆蓋。雖然晶種層108在圖13中繪示為單獨的層，但晶種層108與重佈線層109之間可以不存在可見界面。

接著，在圖14中，導電柱113形成於重佈線層109的部分的上方，例如襯墊區109P上方。在一些實施例中，由於在圖13的處理之後未蝕刻晶種層108，因此導電柱113形成於重佈線層109及/或晶種層108上方而不需在重佈線層109上方形成另一晶種層。此有利地減少製造製程的成本及處理時間。

導電柱113可藉由例如以下步驟形成：在重佈線層109(例如，襯墊區109P)上方形成具有設計圖案的圖案化光阻；對設計圖案中以及重佈線層109及/或晶種層108上方的導電材料(例如，銅)進行鍍覆(例如，電鍍或無電式鍍覆)；以及移除光阻。 在移除光阻後，執行蝕刻製程以移除未在其上形成重佈線層109或導電柱113的晶種層108的部分。用於形成導電柱113的其他方法亦為可能的且全部意欲包含於本揭露內容的範疇內。

在一些實施例中，重佈線層109包括銅，且因此導電柱113形成(例如，鍍覆)於重佈線層109上方而無需在兩者之間使用晶種層，若使用所述晶種層，則所述晶種層可包含障壁層的子層(例如，鈦、氮化鈦或類似物)。換言之，導電柱113形成於重佈線層109(例如，襯墊區109P)的正上方(例如，與所述重佈線層109物理性接觸)，因此重佈線層109與導電柱113之間的界面是銅對銅界面(例如，所述重佈線層109與所述導電柱113之間無任何障壁層材料)。銅對銅界面有利於減小導電柱113的電阻，因而減小所形成的半導體元件的電阻電容(resistance-capacitance；RC)延遲。

接著，使用薄化製程將晶粒101的背側薄化。在薄化製程之後，將晶粒101的背側貼合至由框架115支撐的膠帶117，如圖15中所示出。諸如晶粒貼合膜的黏接層119可用於將晶粒101貼合至膠帶117。接著，沿切割線121執行切割製程以將半導體元件200與其他相鄰半導體元件分離。可在切割製程後執行視情況選用的清潔製程，諸如洗滌器清潔製程。如圖15中所示出，在切割製程之後，重佈線結構106與晶粒101相接。換言之，重佈線結構106的側壁與晶粒101的側壁對準。

接著，在圖16中，將圖15中的半導體元件200自膠帶117移除且貼合至載體127。另外，亦將晶粒123貼合至相鄰於晶粒101的載體127。諸如晶粒貼合膜的黏接層可用於貼合晶粒101 及晶粒123。在一些實施例中，晶粒123為虛設晶粒(例如，不具有任何功能電路)，且用於為隨後貼合的晶粒131提供機械支撐(見圖17)。在其他實施例中，晶粒123為記憶體晶粒，且可為與晶粒101相同類型的記憶體晶粒。

接著，在圖17中，將可為訊號處理晶粒(例如，基帶晶粒)的晶粒131貼合至晶粒123且(例如，經由重佈線結構106)貼合至晶粒101。在貼合後，晶粒131上覆晶粒123，且上覆晶粒101的一部分。換言之，晶粒131的一部分安置在晶粒101的橫向範圍外部。導電柱113橫向地相鄰於晶粒131安置。

在所示出的實施例中，介電膜125(例如晶粒貼合膜)用於將晶粒131貼合至晶粒101/晶粒123。由於重佈線層109為重佈線結構106的最上層，因此介電膜125物理地接觸重佈線層109。介電膜125亦物理地接觸在晶粒131之下的介電層107。藉由不在重佈線結構106中的重佈線層109上方形成額外介電層，減少了材料成本及處理時間。另外，可改良晶粒101的熱耗散，此改良所形成的半導體元件200的效能。

接著，在圖18中，模製材料135形成於載體127上方，且圍繞導電柱113以及晶粒101/晶粒123/晶粒131。可執行諸如化學機械研磨的平坦化製程以實現模製材料135的水平的上部表面，且以暴露晶粒連接件133及導電柱113的上部表面。

接著，在圖19中，包括導電特徵(例如，通孔及導電線)的重佈線結構140形成於模製材料135上方。在所示出的實施例中，重佈線結構140的導電特徵電耦接至晶粒連接件133且電耦接至導電柱113。凸塊下金屬結構147形成於重佈線結構140上方 且電耦接至重佈線結構140，且外部連接件149(例如，導電凸塊)形成於凸塊下金屬結構147上方。

可在圖19的處理步驟之後進行額外處理。舉例而言，可執行載體剝離製程以自半導體元件200移除載體127。另外，可執行切割製程以將半導體元件200與相鄰元件分離。在切割製程之後，半導體元件200的重佈線結構140與半導體元件200的模製材料135相接。為簡單起見，未示出此等額外處理。

圖20示出在實施例中的半導體元件200A的截面視圖。半導體元件200A類似於圖19的半導體元件200，但不具有在晶粒131之下的晶粒123。用於半導體元件200A的製造製程可與圖13至圖19中所示出的彼等製造製程相同或類似，但不形成晶粒123，因此並未重複細節。

圖21A及圖21B示出半導體元件300的截面視圖。半導體元件300類似於圖20的半導體元件200A，但具有在晶粒131(例如，基帶晶粒)之下的兩個晶粒101(例如，兩個動態隨機存取記憶體晶粒)。特定言之，晶粒101中的每一者具有形成於其上的重佈線結構106，以對晶粒101的輸入/輸出襯墊的電連接朝向晶粒101的外圍(例如，側壁)重新佈線，從而為晶粒131的貼合製造空間。晶粒101的輸入/輸出襯墊的位置可對應於圖1B的彼等位置。

圖21B示出沿截面B-B的圖21A中的半導體元件300的截面視圖。注意，為了清晰起見，圖21B中未示出半導體元件300的全部特徵。另外，為示出各種特徵的相對位置，圖21B中亦示出在截面B-B處不可見的一些特徵。

如圖21B中所示出，經由重佈線層109的導電線將晶粒101的輸入/輸出襯墊103電耦接至重佈線結構106的襯墊區109P。襯墊區109P更靠近晶粒101的外圍(例如，邊緣、側壁)，從而為待貼合於晶粒101上方的晶粒131(以虛線繪示)留出更多空間。在無本揭露內容的重佈線結構106的情況下，晶粒101可能必須間隔開更遠來為晶粒131的貼合製造空間，此將導致半導體元件300的封裝尺寸更大、使用的模製材料135更多以及潛在地更多翹曲(warpage)。

圖22至圖26示出在實施例中的處於各個製造階段的半導體元件400的截面視圖。圖22中所示出的為晶粒101A。晶粒101A類似於圖2的晶粒101，但具有形成於襯墊103上方且電耦接至襯墊103的晶粒連接件153(例如，銅柱)。晶粒連接件153可延伸穿過介電層(例如，介電層151、介電層107)以與襯墊103連接。晶粒101A的介電層151/介電層107可與鈍化膜105包括相同或類似的材料，且可藉由鍍覆或任何其他適合的方法來形成晶粒連接件153。

圖22亦示出耦接至晶粒連接件153(例如，銅連接件)的導電跡線155(例如，銅線)。在一些實施例中，導電跡線155與晶粒連接件153包括相同的導電材料(例如，銅)，且可與晶粒連接件153在相同的處理步驟中形成。換言之，在形成晶粒101A的製程期間形成導電跡線155。在圖22所示出的實例中，導電跡線155的上部表面與晶粒連接件153的上部表面齊平，此可歸因於用於形成導電跡線155及晶粒連接件153的製造製程，諸如繼之以化學機械研磨製程的鍍覆製程。在其他實施例中，導電跡線 155的上部表面高於晶粒連接件153的上部表面(例如，自基底102延伸更遠)。如圖22中所示出，導電跡線155沿晶粒101A的上部表面延伸，且將對襯墊103(例如，鋁襯墊)的電連接自第一位置重新佈線至晶粒101A的上部表面處的第二位置。在所示出的實施例中，由於第一位置及第二位置在晶粒101A的邊界(例如，周邊或側壁)內，因此導電跡線155充當扇入重佈線層。導電跡線155允許每一隨後形成的導電柱113(見圖25)不在各別襯墊103的正上方的位置處形成，從而為晶粒131(見圖25)的貼合製造空間。

接著，在圖23中，藉由例如晶粒貼合膜將晶粒101A貼合至載體127。亦藉由例如晶粒貼合膜將可為例如虛設晶粒或另一記憶體晶粒的晶粒123貼合至載體127。在圖23所示出的實例中，晶粒123的上部表面與晶粒101A的上部表面齊平。

接著，在圖24中，模製材料135形成於載體127上方且圍繞晶粒101A及晶粒123。在一些實施例中，可執行諸如化學機械研磨的平坦化製程以實現模製材料135的水平的上部表面，且以暴露晶粒連接件153及導電跡線155。接著，可為聚合物層的介電層157形成於模製材料135、晶粒123以及晶粒101A上方。

接著，在圖25中，導電柱113形成於介電層157上方且電耦接至晶粒101A的導電跡線155。導電柱113可藉由以下步驟形成：在介電層157中形成開口以暴露之下的導電跡線155；在介電層157上方及在開口中形成晶種層；在晶種層上方形成具有設計圖案的圖案化光阻；對設計圖案中及晶種層上方的導電材料進行鍍覆(例如，電鍍或無電式鍍覆)；以及移除光阻及未在其上形 成導電材料的晶種層的部分。用於形成導電柱113的其他方法亦為可能的且全部意欲包含於本揭露內容的範疇內。

接著，藉由介電膜125(例如，晶粒貼合膜)將晶粒131貼合至介電層157。可與模製材料135包括相同材料的另一模製材料136形成於介電層157上方，圍繞晶粒131，且圍繞導電柱113。可在形成模製材料136後執行諸如化學機械研磨的平坦化製程以實現模製材料136的水平的上部表面，且以暴露晶粒連接件133及導電柱113。

接著，在圖26中，包括導電特徵(例如，通孔及導電線)的重佈線結構140形成於模製材料136上方。如圖26中所示出，重佈線結構140的導電特徵電耦接至晶粒連接件133且電耦接至導電柱113。凸塊下金屬結構147形成於重佈線結構140上方且電耦接至重佈線結構140，且外部連接件149(例如，導電凸塊)形成於凸塊下金屬結構147上方。

可執行額外處理，諸如將載體127自半導體元件400剝離。為簡單起見，未示出額外處理。

圖27示出在實施例中的半導體元件400A的截面視圖。半導體元件400A類似於圖26的半導體元件400，但不具有在晶粒131之下的晶粒123。

圖28示出在實施例中的半導體元件400B的截面視圖。半導體元件400B類似於圖26的半導體元件400，但不形成介電層157。因此，在將晶粒131貼合至晶粒123/晶粒101A之後，可在單個製程中形成模製材料135以包圍導電柱113及晶粒101A/晶粒123/晶粒131。

圖29示出在實施例中的半導體元件400C的截面視圖。半導體元件400C類似於圖28的半導體元件400B，但不具有在晶粒131之下的晶粒123。

實施例可實現優點。舉例而言，形成於晶粒101上方的重佈線結構106(或晶粒101A的導電跡線155)允許將具有不同輸入/輸出襯墊位置的晶粒(例如，記憶體晶粒)與晶粒131(例如，基帶晶粒)整合，因而提供在選擇用於半導體元件(例如，半導體元件100、半導體元件200、半導體元件300、半導體元件400)整合的晶粒的靈活性。額外優點包含實施例的所改良熱耗散，其中重佈線層109為重佈線結構106的最上層(見例如圖19及圖20)。另外，在例如半導體元件200及半導體元件200A中的導電柱113與重佈線層109之間的銅對銅界面減小導電柱113的電阻，因而減少所形成元件的電阻電容延遲。此外，在一些實施例中，可藉由單個模製製程來形成模製材料135以包圍晶粒101/晶粒123/晶粒131以及導電柱113，因而減少半導體元件的成本及生產時間。

圖30示出在一些實施例中的形成半導體元件的方法1000的流程圖。應理解，圖30中所繪示的實施例方法僅為許多可能的實施例方法的實例。所屬領域中具通常知識者將認識到許多改變、替代以及修改。舉例而言，可添加、移除、替換、重新佈置以及重複如圖30中所示出的各種步驟。

參看圖30，在步驟1010處，第一重佈線結構形成於第一晶粒的第一側上方。在步驟1020處，導電柱形成於第一重佈線結構上方且電耦接至第一重佈線結構。在步驟1030處，將與第一側 相對的第一晶粒的第二側貼合至載體。在步驟1040處，將第二晶粒貼合至第一重佈線結構，其中在貼合第二晶粒後，第二晶粒的一部分延伸超出第一晶粒的橫向範圍。在步驟1050處，在載體上方且圍繞第一晶粒、第二晶粒、第一重佈線結構以及導電柱形成模製材料。

在實施例中，半導體封裝包含第一晶粒；第二晶粒，貼合至第一晶粒，第一晶粒的第一部分延伸超出第二晶粒的橫向範圍；導電柱，在第一晶粒的第一部分上方且橫向地相鄰於第二晶粒，導電柱電耦接至第一晶粒；模製材料，圍繞第一晶粒、第二晶粒以及導電柱；以及第一重佈線結構，位於模製材料上方，第一重佈線結構電耦接至導電柱及第二晶粒。在實施例中，半導體封裝更包含橫向地相鄰於第一晶粒且在第二晶粒之下的第三晶粒。在實施例中，第三晶粒為虛設晶粒。在實施例中，半導體封裝更包含第一晶粒與第二晶粒之間的第二重佈線結構，第二重佈線結構與第一晶粒相接，導電柱經由第二重佈線結構電耦接至第一晶粒。在實施例中，第二重佈線結構包含安置於第一晶粒的第一部分上方的襯墊區，其中襯墊區中的每一者電耦接至第一晶粒的輸入/輸出襯墊。在實施例中，導電柱在襯墊區上方且電耦接至襯墊區。在實施例中，半導體封裝更包含在第二晶粒與第二重佈線結構之間的介電層。在實施例中，第二重佈線結構的最上層包含導電特徵，其中介電層接觸導電特徵。在實施例中，第一晶粒具有晶粒連接件及電耦接至晶粒連接件的導電跡線，導電跡線的上部表面與晶粒連接件的上部表面齊平，其中導電柱電耦接至第一晶粒的導電跡線。在實施例中，半導體封裝更包含導電跡線與 第二晶粒之間的介電層，導電柱延伸穿過介電層以與第一晶粒的導電跡線電耦接。在實施例中，模製材料包含在介電層下方且圍繞第一晶粒的第一模製材料；以及在介電層上方且圍繞第二晶粒及導電柱的第二模製材料。

在實施例中，半導體封裝包含第一晶粒；第二晶粒，位於第一晶粒上方；第一重佈線結構，位於第一晶粒與第二晶粒之間，第一重佈線結構電耦接至第一晶粒，第一重佈線結構的側壁與第一晶粒的側壁對準；導電柱，在第一重佈線結構上方且電耦接至第一重佈線結構；以及模製材料，圍繞第一晶粒、第二晶粒、第一重佈線結構以及導電柱，其中第一晶粒的第一部分在第二晶粒之下，且第一晶粒的第二部分在模製材料的一部分之下。在實施例中，第一重佈線結構的導電特徵安置於第一晶粒的第二部分上方，其中導電特徵電耦接至第一晶粒的輸入/輸出襯墊，輸入/輸出襯墊在第二晶粒之下，其中導電柱電耦接至導電特徵。在實施例中，半導體封裝更包含第二晶粒、導電柱以及模製材料上方的第二重佈線結構，第二重佈線結構電耦接至第二晶粒及導電柱。在實施例中，半導體封裝更包含橫向地相鄰於第一晶粒的第三晶粒，其中第二晶粒上覆第一晶粒及第三晶粒。在實施例中，半導體封裝更包含第二晶粒與第一晶粒之間及第二晶粒與第三晶粒之間的介電膜。

在實施例中，一種形成半導體元件的方法包含：在第一晶粒的第一側上方形成第一重佈線結構；在第一重佈線結構上方形成電耦接至第一重佈線結構的導電柱；將與第一側相對的第一晶粒的第二側貼合至載體；將第二晶粒貼合至第一重佈線結構， 其中在貼合第二晶粒之後，第二晶粒的一部分延伸超出第一晶粒的橫向範圍；以及在載體上方且圍繞第一晶粒、第二晶粒、第一重佈線結構以及導電柱形成模製材料。在實施例中，方法更包含，在貼合第二晶粒之前，將第三晶粒貼合至相鄰於第一晶粒的載體，其中貼合第二晶粒包含將第二晶粒貼合至第一重佈線結構及第三晶粒。在實施例中，形成第一重佈線結構包含：在第一晶粒的第一側上方形成第一介電層；以及在第一介電層上方形成導電層，其中貼合第二晶粒包含使用黏接層將第二晶粒貼合至導電層，其中黏接層接觸第一重佈線結構的導電層。在實施例中，方法更包含在模製材料上方形成第二重佈線結構，第二重佈線結構電耦接至第二晶粒及導電柱；以及在第二重佈線結構上方形成電耦接至第二重佈線結構的導電凸塊。

前文概述若干實施例的特徵以使得所屬領域中具通常知識者可較好地理解本揭露內容的態樣。所屬領域中具通常知識者應瞭解，其可易於使用本揭露內容作為設計或修改用於實現本文中所引入的實施例的相同目的及/或實現相同優點的其他製程及結構的基礎。所屬領域中具通常知識者亦應認識到，此類等效構造並不脫離本揭露內容的精神及範疇，且所屬領域中具通常知識者可在不脫離本揭露內容的精神及範疇的情況下在本文中作出各種改變、替代以及更改。

100:半導體元件

101、123、131:晶粒

103:襯墊

105:鈍化膜

106、140:重佈線結構

107、111:介電層

109:重佈線層

113:導電柱

125:介電膜

127:載體

133:晶粒連接件

135:模製材料

141:介電層

143:導電線

145:導通孔

147:凸塊下金屬結構

149:外部連接件

A-A:截面

Claims (9)

1. 一種半導體封裝，包括：第一晶粒；第二晶粒，貼合至所述第一晶粒，所述第一晶粒的第一部分延伸超出所述第二晶粒的橫向範圍；導電柱，在所述第一晶粒的所述第一部分上方且橫向地相鄰於所述第二晶粒，所述導電柱電耦接至第一晶粒；模製材料，圍繞所述第一晶粒、所述第二晶粒以及所述導電柱；第一重佈線結構，位於所述模製材料上方；所述第一重佈線結構電耦接至所述導電柱及所述第二晶粒；以及第二重佈線結構，位於第一晶粒與所述第二晶粒之間且與所述第一晶粒相接，其中所述導電柱經由所述第二重佈線結構電耦接至所述第一晶粒。
2. 如申請專利範圍第1項所述之半導體封裝，更包括第三晶粒，其橫向地相鄰於所述第一晶粒且在所述第二晶粒之下。
3. 如申請專利範圍第1項所述之半導體封裝，其中所述第一晶粒具有晶粒連接件及電耦接至所述晶粒連接件的導電跡線，所述導電跡線的上部表面與所述晶粒連接件的上部表面齊平，其中所述導電柱電耦接至所述第一晶粒的所述導電跡線。
4. 一種半導體封裝，包括：第一晶粒；第二晶粒，位於所述第一晶粒上方；第一重佈線結構，位於所述第一晶粒與所述第二晶粒之間， 所述第一重佈線結構電耦接至所述第一晶粒，所述第一重佈線結構的側壁與所述第一晶粒的側壁對準；導電柱，在所述第一重佈線結構上方且電耦接至所述第一重佈線結構；以及模製材料，圍繞所述第一晶粒、所述第二晶粒、所述第一重佈線結構以及所述導電柱，其中所述第一晶粒的第一部分在所述第二晶粒之下，且所述第一晶粒的第二部分在所述模製材料的一部分之下。
5. 如申請專利範圍第4項所述之半導體封裝，其中所述第一重佈線結構的導電特徵安置於所述第一晶粒的所述第二部分上方，其中所述導電特徵電耦接至所述第一晶粒的輸入/輸出襯墊，所述輸入/輸出襯墊在所述第二晶粒之下，其中所述導電柱電耦接至所述導電特徵。
6. 如申請專利範圍第4項所述之半導體封裝，更包括橫向地相鄰於所述第一晶粒的第三晶粒，其中所述第二晶粒上覆所述第一晶粒及所述第三晶粒。
7. 一種形成半導體封裝的方法，所述方法包括：在第一晶粒的第一側上方形成第一重佈線結構；在所述第一重佈線結構上方形成電耦接至所述第一重佈線結構的導電柱；將與所述第一側相對的所述第一晶粒的第二側貼合至載體；將第二晶粒貼合至所述第一重佈線結構，其中在貼合所述第二晶粒之後，所述第二晶粒的一部分延伸超出所述第一晶粒的橫向範圍；以及 在所述載體上方且圍繞所述第一晶粒、所述第二晶粒、所述第一重佈線結構以及所述導電柱形成模製材料。
8. 如申請專利範圍第7項所述之形成半導體封裝的方法，更包括：在貼合所述第二晶粒之前，將第三晶粒貼合至相鄰於所述第一晶粒的所述載體，其中貼合所述第二晶粒包括將所述第二晶粒貼合至所述第一重佈線結構及所述第三晶粒。
9. 如申請專利範圍第7項所述之形成半導體封裝的方法，其中形成所述第一重佈線結構包括：在所述第一晶粒的所述第一側上方形成第一介電層；以及在所述第一介電層上方形成導電層，其中貼合所述第二晶粒包括使用黏接層將所述第二晶粒貼合至所述導電層，其中所述黏接層接觸所述第一重佈線結構的所述導電層。

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