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TWI685103B - 半導體元件 - Google Patents

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TWI685103B
TWI685103B TW105100857A TW105100857A TWI685103B TW I685103 B TWI685103 B TW I685103B TW 105100857 A TW105100857 A TW 105100857A TW 105100857 A TW105100857 A TW 105100857A TW I685103 B TWI685103 B TW I685103B
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nanowire
gate
gate electrode
substrate
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Inventor
金東權
徐康一
Original Assignee
南韓商三星電子股份有限公司
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Abstract

提供一種半導體元件如下。第一奈米線配置於基板上。所述第一奈米線在第一方向上延伸且與所述基板間隔開。閘電極環繞所述第一奈米線的周邊。所述閘電極在與所述第一方向交叉的第二方向上延伸。閘極間隙壁形成於所述閘電極的側壁上。所述閘極間隙壁包括相互面對的內側壁與外側壁。所述閘極間隙壁的所述內側壁面對所述閘電極的所述側壁。所述第一奈米線的末端部分自所述閘極間隙壁的所述外側壁突出。源極/汲極配置於所述閘電極的至少一個側上。所述源極/汲極連接至所述第一奈米線的突出的所述末端部分。

Description

半導體元件
本發明概念是有關於一種半導體元件及其製造方法。
已提出多閘極電晶體（multigate transistor）以使用三維通道（three-dimensional channel）來按比例縮小電晶體的大小。可增加電流控制能力而無需增加多閘極電晶體的閘極長度。此外，可減小短通道效應（short channel effect，SCE）。
根據本發明概念的示例性實施例，提供一種半導體元件如下。第一奈米線配置於基板上。所述第一奈米線在第一方向上延伸且與所述基板間隔開。閘電極環繞所述第一奈米線的周邊。所述閘電極在與所述第一方向交叉的第二方向上延伸。閘極間隙壁形成於所述閘電極的側壁上。所述閘極間隙壁包括相互面對的內側壁與外側壁。所述閘極間隙壁的所述內側壁面對所述閘電極的所述側壁。所述第一奈米線的末端部分自所述閘極間隙壁的所述外側壁突出。源極/汲極配置於所述閘電極的至少一個側上。所述源極/汲極連接至所述第一奈米線的突出的所述末端部分。
根據本發明概念的示例性實施例，提供一種半導體元件如下。閘電極配置於基板上並在第一方向上延伸。內間隙壁形成於所述基板上及所述閘電極的側壁的第一部分上。外間隙壁形成於所述閘電極的所述側壁的第二部分上。所述閘電極的所述側壁的所述第二部分環繞所述閘電極的所述側壁的所述第一部分。第一奈米線配置於所述基板上。所述第一奈米線在不同於所述第一方向的第二方向上延伸，且所述第一奈米線的末端部分自所述內間隙壁及所述外間隙壁突出。源極/汲極與所述第一奈米線的所述末端部分連接。
根據本發明概念的示例性實施例，提供一種半導體元件如下。第一奈米線在第一方向上延伸並配置於基板上。所述第一奈米線自所述基板間隔開。閘電極在與所述第一方向交叉的第二方向上延伸。所述閘電極環繞所述第一奈米線的一部分的周邊以暴露出所述第一奈米線的末端部分。源極/汲極配置於所述閘電極的至少一個側上。所述源極/汲極覆蓋所述第一奈米線的所述末端部分。
根據本發明概念的示例性實施例，提供一種半導體元件如下。閘極結構包括：閘電極，在基板上在第一方向上延伸；以及閘極間隙壁，形成於所述閘電極的側壁上。第一奈米線在與所述第一方向交叉的第二方向上延伸並穿過所述閘極結構。所述第一奈米線的寬度大於所述閘極結構的寬度。所述第一奈米線的所述寬度及所述閘極結構的所述寬度均為沿所述第二方向量測。
根據本發明概念的示例性實施例，提供一種製造半導體元件的方法如下。在基板上形成鰭片型（fin-type）結構並使所述鰭片型結構在第一方向上延伸。所述鰭片型結構包括鰭片型圖案、第一半導體圖案、預奈米線及第二半導體圖案，所述鰭片型圖案、所述第一半導體圖案、所述預奈米線及所述第二半導體圖案以所列次序垂直地堆疊。在所述鰭片型結構上形成虛設閘電極。所述虛設閘電極與所述鰭片型結構交叉並在不同於所述第一方向的第二方向上延伸。在所述虛設閘電極的側壁上形成第一間隙壁。在所述第一間隙壁的側壁上形成第二間隙壁。移除所述鰭片型結構的一部分以暴露出所述鰭片型圖案並形成自所述預奈米線圖案化而成的第一奈米線。所述鰭片型結構的所述一部分不與所述虛設閘電極以及所述第一閘極間隙壁及所述第二閘極間隙壁重疊。藉由移除與所述第一閘極間隙壁及所述第二閘極間隙壁重疊的所述第二半導體圖案的一部分且藉由移除與所述第一閘極間隙壁及所述第二閘極間隙壁重疊的所述第一半導體圖案的一部分而形成微坑。所述第一奈米線存留於所述微坑中。以內間隙壁層填充所述微坑，進而覆蓋所述第一奈米線。藉由移除所述第二間隙壁及移除所述內間隙壁層的一部分而在所述微坑中形成內間隙壁。所述第一奈米線被暴露出並自所述內間隙壁突出。在所述暴露出的鰭片型圖案上形成源極/汲極。所述源極/汲極覆蓋所述暴露出的第一奈米線。
根據本發明概念的示例性實施例，提供一種製造半導體元件的方法如下。形成自基板突出並在第一方向上延伸的鰭片型圖案。形成奈米線，使所述奈米線自所述鰭片型圖案的上表面間隔開並在所述第一方向上延伸。在所述奈米線的一部分上形成虛設閘極線並使所述虛設閘極線在與所述第一方向相交的第二方向上延伸。所述虛設閘極線環繞所述奈米線的所述一部分以形成自所述虛設閘極線突出的奈米線。自突出的所述奈米線磊晶地形成源極/汲極。
以下將參照附圖詳細闡述本發明概念的示例性實施例。然而，本發明概念可實施為不同的形式且不應被視為僅限於本文中所述實施例。在圖式中，為清楚起見，可誇大層及區的厚度。亦應理解，當稱元件位於另一元件或基板「上（on）」時，所述元件可直接位於所述另一元件或基板上，或亦可存在中間層。亦應理解，當稱元件被「耦合至（coupled to）」或「連接至（connected to）」另一元件時，所述元件可直接耦合至或連接至所述另一元件，或亦可存在中間元件。本說明書通篇及所有附圖中，相同的參考編號可指代相同的元件。
在下文中，將參照圖1至圖5闡釋根據示例性實施例的半導體元件。
圖1是用以闡釋根據示例性實施例的半導體元件的透視圖，且圖2是沿圖1的線A-A截取的剖視圖。圖3是沿圖1的線B-B截取的剖視圖，且圖4是沿圖1的線C-C截取的剖視圖。圖5僅說明圖4的閘極間隙壁。為便於說明，圖1未對層間絕緣層180予以說明。
參照圖1至圖5，根據示例性實施例的半導體元件1可包括鰭片型圖案110、第一奈米線120、閘電極130、閘極間隙壁140、源極/汲極150等。
基板100可為例如塊狀矽（bulk silicon）或絕緣體上覆矽（silicon-on-insulator，SOI）。作為另一種選擇，基板100可為矽基板，或可包括其他物質，例如，鍺化矽、銻化銦、碲化鉛化合物、砷化銦、磷化銦、砷化鎵、或銻化鎵。作為另一種選擇，基板100可為上面形成有磊晶層的基底基板。
鰭片型圖案110可自基板100突出。場絕緣層105可至少部分地覆蓋鰭片型圖案110的側壁。鰭片型圖案110可由場絕緣層105界定。場絕緣層105可包括例如氧化物層、氮化物層、氮氧化物層、或其組合中的一者。
如圖1所示，鰭片型圖案110的側壁可由場絕緣層105完全環繞，但應注意，此僅出於說明性目的，且實施例並非僅限於此。
鰭片型圖案110可在第一方向X上伸長。舉例而言，鰭片型圖案110可包括在第一方向X上延伸的較長的側，及在第二方向Y上延伸的較短的側。
鰭片型圖案110可藉由部分地蝕刻基板100而形成，且可包含在基板100上成長出的磊晶層。鰭片型圖案110可例如包含元素半導體材料，例如，矽或鍺。此外，鰭片型圖案110可例如包含化合物半導體，例如，IV-IV族化合物半導體或III-V族化合物半導體。
舉例而言，以IV-IV族化合物半導體為例，鰭片型圖案110可為包含例如碳（C）、矽（Si）、鍺（Ge）、及錫（Sn）中的至少二或多者的二元化合物或三元化合物，或摻雜有IV族元素的上述二元化合物或三元化合物。
以III-V族化合物半導體為例，鰭片型圖案110可為被形成為III族元素與V族元素結合的二元化合物、三元化合物或四元化合物，所述III族元素可為鋁（Al）、鎵（Ga）、及銦（In）中的至少一者，所述V族元素可為磷（P）、砷（As）及銻（Sb）中的一者。
以下闡釋根據實施例的半導體元件的鰭片型圖案110包含矽的情形。
可在基板100上形成第一奈米線120，同時使第一奈米線120自基板100間隔開。第一奈米線120可在第一方向X上延伸。
舉例而言，第一奈米線120可形成於鰭片型圖案110上，同時自鰭片型圖案110間隔開。第一奈米線120可與鰭片型圖案110重疊。第一奈米線120可形成於鰭片型圖案110上，而非形成於場絕緣層105上。
如圖3所示，第一奈米線120在第二方向Y上的寬度可與鰭片型圖案110在第二方向Y上的寬度相同，但應注意，此僅為便於說明且實施例並非僅限於此。此外，儘管第一奈米線120被繪示為具有正方形剖面，然而實施例並非僅限於此。當然，可藉由例如修剪等適當製程而使第一奈米線120的拐角成圓形。
第一奈米線120可用作電晶體的通道區。根據半導體元件1是P通道金氧半導體（p-channel metal-oxide-semiconductor，PMOS）或是N通道金氧半導體（n-channel metal-oxide-semiconductor，NMOS）而定，第一奈米線120可有所變化，但實施例並非僅限於此。
此外，第一奈米線120可包含與鰭片型圖案110的材料相同的材料，或包含與鰭片型圖案110的材料不同的材料。然而，為便於說明，本文中將闡釋根據實施例的半導體元件的第一奈米線120分別包含矽的情形。
閘電極130可形成於場絕緣層105及鰭片型圖案110上。閘電極130可在第二方向Y上延伸。
閘電極130可被形成為環繞自鰭片型圖案110的上表面間隔開的第一奈米線120的周邊。閘電極130亦可形成於第一奈米線120與鰭片型圖案110之間所界定的空間中。
閘電極130可包含導電材料。如圖所示，閘電極130可為單個層，當並非僅限於此。舉例而言，閘電極130可包含功函數導電層及填充導電層，所述功函數導電層調整功函數，所述填充導電層填充由用於功函數調整的功函數導電層形成的空間。
舉例而言，閘電極130可包含TiN、WN、TaN、Ru、TiC、TaC、Ti、Ag、TiAl、TiAlN、TiAlC、TaCN、TaSiN、Mn、Zr、W、及Al中的至少一者。作為另一種選擇，閘電極130均可由例如矽或鍺化矽等非金屬元素形成。舉例而言，上述閘電極130可藉由替換製程形成，但並非僅限於此。
閘極間隙壁140可形成於沿第二方向Y延伸的閘電極130的兩個側壁上。閘極間隙壁140可形成於第一奈米線120的相互面對的兩個側上。閘極間隙壁140均可包括通孔（through hole）140h。
第一奈米線120可穿過閘極間隙壁140。第一奈米線120可穿過通孔140h。閘極間隙壁140可完全接觸第一奈米線120的側表面的一部分的周邊。
當由閘電極130環繞的第一納米線120的拐角藉由例如修剪等製程而成圓形時，與閘極間隙壁140接觸的第一奈米線120的側的所述一部分可具有與由閘電極130環繞的第一奈米線120的剖面不同的剖面。
閘極間隙壁140可包括外間隙壁141及內間隙壁142。外間隙壁141可直接接觸內間隙壁142。內間隙壁142可置於鰭片型圖案110的上表面與第一奈米線120之間，且可與鰭片型圖案110的上表面形成表面接觸。在YZ剖面上，內間隙壁142可由第一奈米線120及外間隙壁141環繞。
閘極間隙壁140的通孔140h可由外間隙壁141及內間隙壁142界定。第一奈米線120的末端可接觸外間隙壁141及內間隙壁142。
參照圖5，通孔140h可包括在第二方向Y上相互面對的第一側140h-1，及在第三方向Z上相互面對的第二側140h-2。通孔140h的第二側140h-2可連接通孔140h的相互面對的第一側140h-1。
在根據實施例的半導體元件中，通孔140h的第二側140h-2中的至少一者可由內間隙壁142界定。然而，通孔140h的第一側140h-1可由外間隙壁141界定。
舉例而言，通孔140h可包括由外間隙壁141界定的兩個第一側140h-1與一個第二側140h-2以及由內間隙壁142界定的一個第二側140h-2。
此處，通孔140h的第一側140h-1可由外間隙壁141界定。此外，通孔140h的第二側140h-2中的一者可由外間隙壁141界定，但通孔140h的第二側140h-2中的另一者可由內間隙壁142界定。
外間隙壁141及內間隙壁142可包含相互不同的材料。當包含於外間隙壁141中的材料具有第一介電常數（dielectric constant）且包含於內間隙壁142中的材料具有第二介電常數時，所述第一介電常數與第二介電常數可相互不同。
在示例性實施例中，包含於外間隙壁141中的材料的介電常數可大於包含於內間隙壁142中的材料的介電常數。使第二介電常數小於第一介電常數可減小閘電極130與源極/汲極150之間的邊緣電容（fringing capacitance）。
舉例而言，外間隙壁141可包含氮化矽（SiN）、氮氧化矽（SiON）、氧化矽（SiO2 ）、碳氮氧化矽（SiOCN）、及其組合中的至少一者。舉例而言，內間隙壁142可包含低介電常數（low-k）介電材料、氮化矽（SiN）、氮氧化矽（SiON）、氧化矽（SiO2 ）、碳氮氧化矽（SiOCN）、及其組合中的至少一者。低介電常數介電材料可為介電常數小於氧化矽的材料。
在另一態樣中，閘極間隙壁140可包括第一區140a及第二區140b。閘極間隙壁的第二區140b可相對於位於中間的閘極間隙壁的第一區140a而在第二方向Y上配置於兩側。
閘極間隙壁的第一區140a可為第一奈米線120所穿過的區。閘極間隙壁的第二區140b可為第一奈米線120未穿過的區。舉例而言，閘極間隙壁140的通孔140h可包括於閘極間隙壁的第一區140a中。
閘極間隙壁的第二區140b可僅包括外間隙壁141。同時，閘極間隙壁的第一區140a可包括外間隙壁141及內間隙壁142。閘極間隙壁的第一區140a可包括上部分140a-1及下部分140a-2。
舉例而言，閘極間隙壁的第一區140a的上部分140a-1可包括外間隙壁141的一部分，且閘極間隙壁的第一區140a的下部分140a-2可包括內間隙壁142。舉例而言，閘極間隙壁的第一區的下部分140a-2可僅包括內間隙壁142。
自基板100的上表面至閘極間隙壁的第一區140a的上部分140a-1的高度大於自基板100的上表面至閘極間隙壁的第一區140a的下部分140a-2的高度。
在根據實施例的半導體元件中，通孔140h的第二側140h-2中的至少一者可由閘極間隙壁（即，內間隙壁142）的第二區的下部分140a-2界定。然而，通孔140h的第一側140h-1可由閘極間隙壁（即，外間隙壁141）的第一區的上部分140a-1界定。
閘極間隙壁的第一區的下部分140a-2可直接接觸閘極間隙壁的第二區140b。此外，閘極間隙壁的第二區140b及閘極間隙壁的第一區的上部分140a-1包括於外間隙壁141中。因此，閘極間隙壁的第二區140b及閘極間隙壁的第一區的上部分140a-1可為整體結構。
在根據示例性實施例的半導體元件中，在與閘極間隙壁140重疊的部分處的第一奈米線120的最上側部分與外間隙壁141之間可不存在夾置層。換言之，第一奈米線120的最上側部分可接觸閘極間隙壁的第一區的上部分140a-1。
因此，在閘極間隙壁的第一區140a處，第一奈米線120的最下側部分可接觸閘極間隙壁的第一區的下部分140a-2，且第一奈米線120的最上側部分可接觸閘極間隙壁的第一區的上部分140a-1。
舉例而言，在閘極間隙壁的第一區140a處，第一奈米線120的最下側部分可接觸內間隙壁142，且第一奈米線120的最上側部分可接觸外間隙壁141。
閘極絕緣層147可形成於第一奈米線120與閘電極130之間。此外，閘極絕緣層147可形成於場絕緣層105與閘電極130之間、鰭片型圖案110與閘電極130之間及閘極間隙壁140與閘電極130之間。
舉例而言，閘極絕緣層147可包括介面層146及高介電常數（high-k）絕緣層145，但並非僅限於此。舉例而言，根據第一奈米線120的材料而定，可省略閘極絕緣層147的介面層146。
由於介面層146可形成於第一奈米線120的周邊上，因此介面層146可形成於第一奈米線120與閘電極130之間及鰭片型圖案110與閘電極130之間。同時，高介電常數絕緣層145可形成於第一奈米線120與閘電極130之間、鰭片型圖案110與閘電極130之間、場絕緣層105與閘電極130之間及閘極間隙壁140與閘電極130之間。
閘極絕緣層147可沿第一奈米線120的周邊形成。閘極絕緣層147可沿場絕緣層105的上表面及鰭片型圖案110的上表面形成。此外，閘極絕緣層147可沿閘極間隙壁140的側壁形成。舉例而言，閘極絕緣層147可沿外間隙壁141的側壁及內間隙壁142的側壁形成。
當第一奈米線120包含矽時，介面層146可包含氧化矽層。此時，介面層146可形成於第一奈米線120的周邊上及鰭片型圖案110的上表面上，而並非沿閘極間隙壁140的側壁形成。
高介電常數絕緣層145可包含介電常數高於氧化矽層的高介電常數介電材料。舉例而言，高介電常數介電材料可包含氧化鉿、氧化鉿矽、氧化鑭、氧化鑭鋁、氧化鋯、氧化鋯矽、氧化鉭、氧化鈦、氧化鋇鍶鈦、氧化鋇鈦、氧化鍶鈦、氧化釔、氧化鋁、氧化鉛鈧鉭、及鈮酸鉛鋅中的至少一者，但並非僅限於此。
如上所述，當省略介面層146時，高介電常數絕緣層145可不僅包含高介電常數介電材料，且亦包含氧化矽層、氮氧化矽層、或氮化矽層。
參照圖1及圖2，第一奈米線120可較形成於閘電極130的側壁上的閘極絕緣層147（即，高介電常數絕緣層145）更遠地向第一方向X突出。如所述般，第一奈米線120的突出末端可經由通孔140h而穿過閘極間隙壁140。第一奈米線120的所述末端可穿過閘極間隙壁140，且繼續較閘極間隙壁140的外側壁更遠地突出。舉例而言，第一奈米線120的所述末端可較外間隙壁141的外側壁及內間隙壁142的外側壁更遠地突出。
如圖2所示，閘極間隙壁140可相對於閘電極130而形成於閘電極130的兩側上，且第一奈米線120可自兩側上的兩個閘極間隙壁140的外側壁更遠地突出。舉例而言，第一奈米線120可突出至閘極間隙壁140的兩側。第一奈米線120的一個末端可較閘電極130的一個側上的閘極間隙壁140更遠地突出第一距離d1。此外，第一奈米線120的另一末端可較閘電極130的另一個側上的閘極間隙壁140更遠地突出第二距離d2。第一距離d1與第二距離d2可彼此相等。然而，實施例並非僅限於以上給出的實例。參照圖2，內間隙壁142及外間隙壁141位於相同的水平位置且具有彼此相同的厚度。因此，第一奈米線120的末端與內間隙壁142的外側壁之間的距離可等於第一奈米線120的末端與外間隙壁141之間的距離。
源極/汲極150可形成於閘電極130的兩個側上。源極/汲極150可形成於鰭片型圖案110上。源極/汲極150可包括形成於鰭片型圖案110的上表面上的磊晶層。
源極/汲極150的外圓周可呈各種形狀。舉例而言，源極/汲極150的外圓周可為菱形（diamond）形狀、圓形形狀、矩形形狀、及八邊形形狀中的至少一者。圖1示出菱形形狀（或五邊形形狀或六邊形形狀）作為實例。
源極/汲極150可與用作通道區的第一奈米線120直接連接。舉例而言，源極/汲極150可與穿過閘極間隙壁140的通孔140h的第一奈米線120直接連接。第一奈米線120可突出至源極/汲極150中。舉例而言，源極/汲極150可具有用於接納第一奈米線120的突出的末端部分的槽。
然而，源極/汲極150可不直接接觸閘極絕緣層147。閘極間隙壁140可位於源極/汲極150與閘極絕緣層147之間。舉例而言，內間隙壁142的一個側壁可接觸閘極絕緣層147，而內間隙壁142的另一個側壁可接觸源極/汲極150，在此種情形中源極/汲極150與閘極絕緣層147在第一奈米線120與基板100之間可不相互接觸。此外，由於外間隙壁141接觸第一奈米線120的最上側部分，因此源極/汲極150及閘極絕緣層147在第一奈米線120上方可不相互接觸。
由於第一奈米線120較閘極間隙壁140更遠地突出，因此根據示例性實施例的半導體元件1的源極/汲極150的磊晶成長可得到促進。此是由於源極/汲極150的成長因第一奈米線120存在較寬的暴露區域而被促進。此外，由於第一奈米線120的暴露被促進，因此相對更易於維持內間隙壁142的厚度。
在下文中，將參照圖1及圖6至圖8闡釋根據另一實施例的半導體元件。為便於說明，下文將主要闡釋上文參照圖1至圖5未進行闡釋的差異。
圖6至圖8是用以闡釋根據另一實施例的半導體元件的圖。
作為參考，圖6是沿圖1的線A-A截取的剖視圖。圖7是沿圖1的線C-C截取的剖視圖。圖8僅說明圖7的閘極間隙壁。
參照圖6至圖8，在根據另一實施例的半導體元件2中，閘極間隙壁的第一區的下部分140a-2可包括自第三方向Z間隔開的多個絕緣圖案。
因此，第一奈米線120的最上側部分及第一奈米線120的最下側部分可接觸閘極間隙壁的第一區的下部分140a-2。
第一奈米線120的最上側部分及第一奈米線120的最下側部分可接觸內間隙壁142。在閘極間隙壁的第一區140a中，內間隙壁142配置於第一奈米線120的上方及下方，所述內間隙壁142具有介電常數小於外間隙壁141的材料。
舉例而言，通孔140h可包括由外間隙壁141界定的兩個第一側140h-1，及由內間隙壁142界定的兩個第二側140h-2。
在根據另一實施例的半導體元件中，通孔140h的在第二方向Y上相互面對的第一側140h-1可由外間隙壁141界定，且通孔140h的在第三方向Z上相互面對的第二側140h-2可由內間隙壁142界定。
在下文中，將參照圖1及圖9至圖11闡釋根據又一實施例的半導體元件。為便於說明，下文將主要闡釋上文參照圖1至圖5未進行闡釋的差異。
圖9至圖11是用以闡釋根據又一實施例的半導體元件的剖視圖。
作為參考，圖9是沿圖1的線A-A截取的剖視圖。圖10是沿圖1的線B-B截取的剖視圖。圖11是沿圖1的線C-C截取的剖視圖。
參照圖9至圖11，根據又一實施例的半導體元件3可另外包括第二奈米線125。
第二奈米線125可形成於基板100上並同時自基板100間隔開。第二奈米線125可在第一方向X上延伸。
第二奈米線125可較第一奈米線120更遠地自基板100間隔開。舉例而言，自鰭片型圖案110的上表面至第二奈米線125的高度大於自鰭片型圖案110的上表面至第一奈米線120的高度。
第二奈米線125可與鰭片型圖案110重疊。第二奈米線125可形成於鰭片型圖案110上，而非形成於場絕緣層105上。
第二奈米線125可用作電晶體的通道區。因此，第二奈米線125可包含與第一奈米線120相同的材料。
閘電極130可被形成為環繞第一奈米線125的周邊。閘電極130可形成於第一奈米線120與第二奈米線125之間的間隔中。
閘極間隙壁140可配置於第一奈米線120的兩個末端上且配置於第二奈米線125的兩個末端上。閘極間隙壁140均可包括多個通孔140h。
第二奈米線125可穿過閘極間隙壁140。第二奈米線125可穿過多個通孔140h中的一者。第二奈米線125的末端的周邊可完全接觸閘極間隙壁140。
與第一奈米線120相同，當由閘電極130環繞的第二奈米線125的拐角藉由例如修剪等製程而成圓形時，與閘極間隙壁140接觸的第二奈米線125的末端可具有與由閘電極130環繞的第二奈米線125的剖面不同的剖面。
閘極間隙壁140可相對於閘電極130而形成於閘電極130的兩側上，且第二奈米線125可自兩側上的兩個閘極間隙壁140的側壁更遠地突出。舉例而言，第二奈米線125可突出至閘極間隙壁140的兩側。第二奈米線125的一個末端可較閘電極130的一個側上的閘極間隙壁140更遠地突出第一距離d1。此外，第二奈米線125的另一末端可較閘電極130的另一個側上的閘極間隙壁140更遠地突出第二距離d2。第一距離d1與第二距離d2可彼此相等。然而，實施例並非僅限於以上給出的實例。參照圖2，內間隙壁142及外間隙壁141位於相同的水平位置且具有彼此相同的厚度。因此，第二奈米線125的末端與內間隙壁142的外側壁之間的距離可等於第二奈米線125的末端與外間隙壁141之間的距離。
第二奈米線125可與第一奈米線120對齊。第二奈米線125可在第三方向Z上與第一奈米線120重疊。第一奈米線120與第二奈米線125可具有彼此相等的長度。然而，實施例並非僅限於以上給出的實例。此外，第一奈米線120與第二奈米線125可在第三方向Z上對齊，以自閘極間隙壁140突出至相同的距離d1及d2。
內間隙壁142可配置於鰭片型圖案110的上表面與第一奈米線120之間，且配置於第一奈米線120與第二奈米線125之間。舉例而言，內間隙壁142可包括在第三方向Z上彼此間隔開的多個絕緣圖案。
參照圖9，第二奈米線125的最上側表面可接觸外間隙壁141且第二奈米線125的最下側表面可接觸內間隙壁142，儘管實施例並非僅限於此。舉例而言，如在圖6中所示，第二奈米線125的最上側表面及第二奈米線125的最下側表面可分別接觸內間隙壁142。
閘極絕緣層147可形成於第二奈米線125與閘電極130之間。閘極絕緣層147可沿第二奈米線125的周邊形成。
源極/汲極150可與用作通道區的第二奈米線125直接連接。舉例而言，源極/汲極150可與穿過閘極間隙壁140的通孔140h的第一奈米線120及第二奈米線125直接連接。
在下文中，將參照圖1至圖12闡釋根據示例性實施例的半導體元件4。為便於說明，下文將主要闡釋上文參照圖1至圖5未進行闡釋的差異。
圖12是用以闡釋根據又一實施例的半導體元件的剖視圖。圖12是沿圖1的線A-A截取的剖視圖。
參照圖12，外間隙壁141的厚度可不同於內間隙壁142的厚度。舉例而言，外間隙壁141的厚度W1可小於內間隙壁142的厚度W2。內間隙壁142的厚度W2可被確定成使第一奈米線120較內間隙壁142的外側壁更遠地突出。藉由相對地增大內間隙壁142的厚度W2，可相對地加強閘電極130與和內間隙壁142重疊的源極/汲極150的絕緣。
在下文中，將參照圖1至圖13闡釋根據示例性實施例的半導體元件5。為便於說明，下文將主要闡釋上文參照圖1至圖5未進行闡釋的差異。
圖13是用以闡釋根據又一實施例的半導體元件的剖視圖。圖13是沿圖1的線A-A截取的剖視圖。
參照圖13，外間隙壁141的厚度可不同於內間隙壁142的厚度。舉例而言，外間隙壁141的厚度W1可大於內間隙壁142的厚度W3。內間隙壁142的厚度W3可相對較小，以使暴露出第一奈米線120的面積增大。藉此，可提高根據示例性實施例的半導體元件5的良率。
在下文中，將參照圖14至圖16闡釋根據又一實施例的半導體元件。為便於說明，下文將主要闡釋上文參照圖1至圖5未進行闡釋的差異。
圖14是用以闡釋根據又一實施例的半導體元件的透視圖，且圖15是沿圖14的線A-A截取的剖視圖。圖16是沿圖10的線B-B截取的剖視圖。
參照圖14至圖16，根據又一實施例的半導體元件6可包括基板100、基底基板102、及形成於基底基板102上的隱埋絕緣層103。
基底基板102可包含與上述基板100相同的材料。隱埋絕緣層103可覆蓋基底基板102的上表面。隱埋絕緣層103可包含絕緣材料，例如氧化物層、氮化物層、氮氧化物層、及其組合中的一者。
在根據又一實施例的半導體元件4中，可不形成自基板100突出的鰭片型圖案。
第一奈米線120可形成於隱埋基板103上，同時自基板100間隔開。閘電極130可形成於隱埋絕緣層103上，進而覆蓋第一奈米線120。
閘極間隙壁140的內間隙壁142可配置於第一奈米線120與基板100之間。在根據又一實施例的半導體元件6中，內間隙壁142可接觸隱埋絕緣層103。
閘極絕緣層147的介面層146可沿第一奈米線120的周邊形成，但不可沿隱埋絕緣層103的上表面形成。然而，高介電常數絕緣層145可不僅沿第一奈米線120的周邊形成，且亦可沿隱埋絕緣層103的上表面形成。
在下文中，將參照圖17至圖33闡釋根據示例性實施例的製造半導體元件的方法。基於圖17至圖33所製造的半導體元件對應於上文參照圖6所述的半導體元件2。
圖17至圖33示出根據示例性實施例的製造半導體元件的方法。作為參考，圖30是沿圖29的線D-D截取的剖視圖，且圖31是沿圖29的線E-E截取的剖視圖。
參照圖17，在基板100上依序地形成第一犧牲層2001、主動層2002、及第二犧牲層2003。
第一犧牲層2001與第二犧牲層2003可包含相同的材料，且第一犧牲層2001與主動層2002可包含不同的材料。為便於說明，假設第一犧牲層2001與第二犧牲層2003包含相同的材料。此外，主動層2002可包含相對於第一犧牲層2001具有蝕刻選擇性的材料。
舉例而言，基板100及主動層2002可包含欲用作電晶體的通道區的材料。舉例而言，在PMOS情形中，主動層2002可包含用於提供孔的材料，而在NMOS情形中，主動層2002可包含用於提供電子的材料。
第一犧牲層2001及第二犧牲層2003可包含與主動層2002具有相似的晶格常數及晶格結構的材料。舉例而言，第一犧牲層2001及第二犧牲層2003可為半導體材料、或結晶金屬材料。
為便於說明，假設主動層2002包含矽，且第一犧牲層2001及第二犧牲層2003均各自包含鍺化矽。
圖17僅說明一個主動層2002，但此僅出於說明性目的，且本發明概念並非僅限於此。因此，可存在依次形成的多對第一犧牲層2001及主動層2002，其中第二犧牲層2003形成於最上側主動層2002上。
此外，儘管圖17說明第二犧牲層2003位於堆疊層結構的最上側部分上，然而本發明概念並非僅限於此。舉例而言，主動層2002可位於堆疊層結構的最上側部分上。
接下來，在第二犧牲層2003上形成第一遮罩圖案2103。第一遮罩圖案2103可在第一方向X上伸長。
舉例而言，第一遮罩圖案2103可由氧化矽、氮化矽、及氮氧化矽中的至少一者形成。
參照圖18，使用第一遮罩圖案2103作為蝕刻遮罩來進行蝕刻製程，進而形成鰭片型結構110P。
可藉由對第二犧牲層2003、主動層2002、第一犧牲層2001、及基板100的一部分進行圖案化而形成鰭片型結構110P。
鰭片型結構110P可形成於基板100上並自基板100突出。如在第一遮罩圖案2103的情形中一般，鰭片型結構110P可在第一方向X上延伸。
鰭片型結構110P可包括依序地堆疊於基板100上的鰭片型圖案110、第一犧牲圖案121、預奈米線122、及第二犧牲圖案123。
參照圖19，可在基板100上形成覆蓋鰭片型結構110P的側壁的至少一部分的場絕緣層105。
舉例而言，在基板100上形成覆蓋鰭片型結構110P的場絕緣層105。藉由場絕緣層105的平面化製程，可將鰭片型結構110P的上表面與場絕緣層105的上表面置於相同的平面上。
可在平面化製程中移除第一遮罩圖案2103，但本發明概念並非僅限於此。
接著使場絕緣層105的上部分凹陷，藉此暴露出鰭片型結構110P的一部分。凹陷製程可包括蝕刻製程。舉例而言，可將鰭片型結構110P形成為在場絕緣層105上突出。
參照圖19，可使第二犧牲圖案123、預奈米線122及第一犧牲圖案121在場絕緣層105的上表面上突出，且可由場絕緣層105完全環繞鰭片型圖案110的側壁，但本發明概念並非僅限於此。舉例而言，可藉由場絕緣層105的上部分的凹陷製程而使鰭片型圖案110的側壁的一部分在場絕緣層105的上表面上突出。
在使鰭片型結構110P的所述一部分突出超過場絕緣層105的上表面的凹陷製程之前及/或之後，可對預奈米線122摻雜雜質以用於臨限電壓調整。當半導體元件1至半導體元件6為NMOS電晶體時，所述雜質可為硼（B）。當半導體元件1至半導體元件6為PMOS電晶體時，所述雜質可為磷（P）或砷（As），但本發明概念並非僅限於此。
參照圖20，可藉由對第二遮罩圖案2104進行蝕刻製程而形成虛設閘極圖案135，虛設閘極圖案135在第二方向Y上橫跨鰭片型結構110P而延伸。可在鰭片型結構110P上形成虛設閘極圖案135。
虛設閘極圖案135可包含虛設閘極絕緣層136及虛設閘電極137。舉例而言，虛設閘極絕緣層136可包含氧化矽層，且虛設閘電極137可包含多晶矽（polysilicon）或非晶矽（amorphous silicon）。
參照圖21，可在虛設閘極圖案135的側壁上形成外間隙壁141。舉例而言，可在虛設閘極絕緣層136的側壁上及虛設閘電極137的側壁上形成外間隙壁141。
舉例而言，在場絕緣層105上形成第一間隙壁層，以覆蓋虛設閘極圖案135及鰭片型結構110P。接著回蝕所述第一間隙壁層，藉此在虛設閘極圖案135的側壁上留下外間隙壁141。
參照圖22，可在外間隙壁141的側壁上形成犧牲間隙壁143。犧牲間隙壁143可形成於外間隙壁141的側壁上。外間隙壁141及犧牲間隙壁143可形成雙重間隙壁層。
舉例而言，在場絕緣層105上形成犧牲間隙壁層，以覆蓋虛設閘極圖案135、鰭片型結構110P及外間隙壁141。接著可回蝕所述犧牲間隙壁層，藉此在虛設閘極圖案135的側壁上留下犧牲間隙壁143。
參照圖21及圖22，可在外間隙壁141形成之後形成犧牲間隙壁143，但本發明概念並非僅限於此。舉例而言，在第一間隙壁層形成後且接著犧牲間隙壁層形成之後，可藉由同時回蝕第一間隙壁層及犧牲間隙壁層而形成外間隙壁141及犧牲間隙壁143。在此種情形中，外間隙壁141的下部分可呈「L」形。
參照圖23，使用包括虛設閘電極137的虛設閘極圖案135作為遮罩來移除未與虛設閘電極137、外間隙壁141及犧牲間隙壁143重疊的鰭片型結構110P。藉此，可在鰭片型結構110P內形成凹陷部150r。凹陷部150r可暴露出鰭片型圖案110。舉例而言，凹陷部150r可暴露出鰭片型圖案110的頂面。
可在形成凹陷部150r的同時形成外間隙壁141及犧牲間隙壁143，但本發明概念並非僅限於此。舉例而言，可在外間隙壁141及犧牲間隙壁143形成之後藉由移除鰭片型結構110P的一部分而形成凹陷部150r。
在鰭片型結構110P中形成凹陷部150r的同時，可移除未與虛設閘電極137、外間隙壁141及犧牲間隙壁143重疊的第一犧牲圖案121及第二犧牲圖案123。此外，在鰭片型結構110P中形成凹陷部150r的同時，可移除未與虛設閘電極137、外間隙壁141及犧牲間隙壁143重疊的預奈米線122以形成第一奈米線120。
凹陷部150r可暴露出第一犧牲圖案121的剖面、第二犧牲圖案123的剖面及第一奈米線120的剖面。
參照圖24，可移除均由凹陷部150r暴露出且與外間隙壁141及犧牲間隙壁143重疊的第一犧牲圖案121的至少一部分及第二犧牲圖案123的至少一部分。因此，可在犧牲間隙壁143、外間隙壁141及第一奈米線120之中形成微坑142r。
微坑142r可為在第一方向X上自凹陷部150r凹陷至虛設閘極圖案135的凹陷區。
舉例而言，可藉由利用選擇性蝕刻製程形成微坑142r。舉例而言，可藉由使用與對第一奈米線120的蝕刻速率相比對第一犧牲圖案121及第二犧牲圖案123具有更高蝕刻速率的蝕刻劑進行蝕刻製程而形成微坑142r。
參照圖25，可藉由以絕緣材料填充微坑142r而形成內間隙壁142。
舉例而言，可形成第二間隙壁層，以填充微坑142r。第二間隙壁層可為具有良好填隙能力的材料。第二間隙壁層亦可形成於場絕緣層105、犧牲間隙壁143的側壁及虛設閘極圖案135上。
可接著進行蝕刻製程，以蝕刻第二間隙壁層直至暴露出未與虛設閘極圖案135及犧牲間隙壁143重疊的鰭片型圖案110的上表面為止。如此一來，可形成內間隙壁142。在示例性實施例中，亦可在蝕刻製程中暴露外間隙壁141以形成內間隙壁142。在蝕刻製程之後存留於微坑142r內的第二間隙壁可被稱為內間隙壁142。
在蝕刻製程中，可控制內間隙壁142的厚度以使第一奈米線120自內間隙壁142突出。舉例而言，內間隙壁142的厚度可等於外間隙壁141的厚度。然而，本發明概念並非僅限於此。內間隙壁142的厚度可不同於外間隙壁141的厚度。在示例性實施例中，內間隙壁122的厚度可大於外間隙壁141的厚度且小於外間隙壁141的厚度與犧牲間隙壁143的厚度之和。在示例性實施例中，內間隙壁122的厚度可小於外間隙壁141的厚度。
舉例而言，若內間隙壁142的厚度大於外間隙壁141的厚度，則閘電極130及（後續欲形成的）源極/汲極可具有增強的絕緣特性。相反地，若內間隙壁142的厚度小於外間隙壁141的厚度，則第一奈米線120的暴露面積可增大以使（後續欲形成的）源極/汲極具有提高的磊晶成長良率。
因此，可形成包括外間隙壁141及內間隙壁142的閘極間隙壁140。
參照圖26，可移除犧牲間隙壁143。可在閘極間隙壁140中形成通孔140h，通孔140h是由外間隙壁141及內間隙壁142界定。可經由通孔140h暴露出第一奈米線120。舉例而言，第一奈米線120可穿過通孔140h。
在移除犧牲間隙壁143之後，可暴露出內間隙壁141的一部分及第一奈米線120的一部分。參照圖25及圖26分別單獨地闡釋了形成內間隙壁142的步驟及移除犧牲間隙壁143的步驟，但本發明概念並非僅限於此。舉例而言，若內間隙壁142與犧牲間隙壁143由相同的材料形成，則可同時執行形成內間隙壁142的步驟及移除犧牲間隙壁143的步驟。在此種情形中，內間隙壁142的厚度可實質上相同於外間隙壁141的厚度。
在移除犧牲間隙壁143之後，可形成超出內間隙壁142及外間隙壁141而突出的第一奈米線120的末端部分。第一奈米線120的此種突出的末端部分可提高後續將進行的源極/汲極磊晶成長步驟的效率。
參照圖27，可形成用於填充凹陷部150r的源極/汲極150。源極/汲極150可形成於虛設閘極圖案135的兩側上。
可在經暴露的鰭片型圖案110上及第一奈米線120上形成源極/汲極150。經暴露的鰭片型圖案110及第一奈米線120可在源極/汲極150的形成中充當晶種層（seed layer）。本發明概念並非僅限於此。舉例而言，可在由凹陷部150r暴露出的第一奈米線120的突出剖面上及鰭片型圖案110上形成晶種層。
可形成源極/汲極150以覆蓋內間隙壁142。源極/汲極150可接觸內間隙壁142。
源極/汲極150可利用磊晶製程形成。根據欲形成的半導體元件是n型電晶體還是p型電晶體而定，源極/汲極150的磊晶層中摻雜的雜質可有所變化。在示例性實施例中，可在磊晶製程期間原位（in situ）摻雜雜質。
參照圖28，可在場絕緣層105上形成層間絕緣層180，以覆蓋源極/汲極150、閘極間隙壁140、虛設閘極圖案135等。
層間絕緣層180可包含低介電常數介電材料、氧化物、氮化物、及氮氧化物中的至少一者。舉例而言，低介電常數介電材料可為可流動氧化物（flowable oxide，FOX）、東燃矽氮烷（Tonen SilaZen，TOSZ）、未經摻雜矽玻璃（undoped silica glass，USG）、硼矽玻璃（borosilica glass，BSG）、磷矽玻璃（phosphosilica glass，PSG）、硼磷矽玻璃（borophosphosilica glass，BPSG）、電漿增強四乙氧基矽烷（plasma enhanced tetra ethyl ortho silicate，PETEOS）、矽氟玻璃（fluoride silicate glass，FSG）、高密度電漿（high density plasma，HDP）氧化物、電漿增強氧化物（plasma enhanced oxide，PEOX）、可流動化學氣相沈積（flowable CVD（chemical vapor deposition），FCVD）氧化物或其組合。
接著對層間絕緣層180進行平面化，直至暴露出虛設閘電極137的上表面為止。如此一來，第二遮罩圖案2104被移除，進而暴露出虛設閘電極137的上表面。
參照圖29至圖31，所移除的可為包括虛設閘極絕緣層136及虛設閘電極137的虛設閘極圖案135。
在移除虛設閘極絕緣層136及虛設閘電極137時，可暴露出與虛設閘極圖案135重疊的場絕緣層105及鰭片型結構110P。舉例而言，此時可暴露出與虛設閘極圖案135重疊的第一犧牲圖案121、第二犧牲圖案123及第一奈米線120。
參照圖32及圖33，可自鰭片型結構110P移除第一犧牲圖案121及第二犧牲圖案123，且第一奈米線120可存留於鰭片型結構110P中。
如此一來，可在第一奈米線120與鰭片型圖案110之間形成空間，且可在鰭片型圖案110上方形成第一奈米線120。
可藉由進行例如蝕刻製程而移除第一奈米線120上方及下方的第二犧牲圖案123及第一犧牲圖案121。舉例而言，可利用相對於第一奈米線120的第一犧牲圖案121及第二犧牲圖案123的蝕刻選擇性。
此外，移除第一犧牲圖案121及第二犧牲圖案123可使得能夠暴露出閘極間隙壁140的內間隙壁142。
重新參照圖6，可在第一奈米線120的周邊上及鰭片型圖案110的上表面上形成介面層146。
可接著在閘極間隙壁140的側壁上（即，外間隙壁141的側壁上及內間隙壁142的側壁上），且沿第一奈米線120的周邊形成高介電常數絕緣層145。高介電常數絕緣層145可接觸內間隙壁142。藉此，可形成包含介面層146及高介電常數絕緣層145的閘極絕緣層147。
接下來，可形成閘電極130，閘電極130環繞第一奈米線120且在第二方向Y上延伸。閘電極130可為替換金屬閘電極（replacement metal gate electrode）。
圖34是包括根據若干實施例的半導體元件的電子系統的方塊圖。
參照圖34，根據示例性實施例的電子系統1100可包括控制器1110、輸入/輸出（input/output，I/O）元件1120、記憶體元件1130、介面1140及匯流排1150。控制器1110、輸入/輸出元件1120、記憶體元件1130及/或介面1140可經由匯流排1150彼此耦合。匯流排1150對應於供資料傳輸的路徑。
控制器1110可包括微處理器（microprocessor）、數位訊號處理器（digital signal processor）、微控制器（micro controller）及能夠執行與上述者相似的功能的邏輯元件中的至少一者。輸入/輸出元件1120可包括小鍵盤、鍵盤或顯示元件。記憶體元件1130可儲存資料及/或命令。介面1140可執行將資料傳送至通訊網路或自通訊網路接收資料的功能。介面1140可為有線的或無線的。舉例而言，介面1140可包括天線或有線/無線收發器。儘管未繪示，然而電子系統1100可另外包括用於增強控制器1110的運作的運作記憶體，例如高速動態隨機存取記憶體（dynamic random access memory，DRAM）及/或靜態隨機存取記憶體（static random access memory，SRAM）。在示例性實施例中，根據示例性實施例所製造的半導體元件可設置於記憶體元件1130內，或被設置成控制器1110的一部分或輸入/輸出元件1120。
電子系統1100適用於個人數位助理（personal digital assistant，PDA）、可攜式電腦、網路平板電腦（web tablet）、無線電話、行動電話、數位音樂播放機（digital music player）、記憶卡（memory card）或幾乎所有能夠在無線環境中傳送及/或接收資料的電子產品。
圖35及圖36說明包括根據示例性實施例所製造的半導體元件的示例性半導體系統。圖35說明平板個人電腦1200（personal computer，PC）且圖36說明膝上型電腦1300。根據示例性實施例的半導體元件可用於平板個人電腦1200或膝上型電腦1300中。根據示例性實施例的半導體元件可適用於未在本文中說明的積體電路元件（integrated circuit device）。
儘管已參照本發明概念的示例性實施例示出並闡述了本發明概念，然而此項技術中具有通常知識者將顯而易見，在不背離由以下申請專利範圍界定的本發明概念的精神及範圍的條件下，可對其作出形式及細節上的各種改變。
1、2、3、4、5、6‧‧‧半導體元件100‧‧‧基板102‧‧‧基底基板103‧‧‧隱埋絕緣層105‧‧‧場絕緣層110‧‧‧鰭片型圖案110P‧‧‧鰭片型結構120‧‧‧第一奈米線121‧‧‧第一犧牲圖案122‧‧‧預奈米線123‧‧‧第二犧牲圖案125‧‧‧第二奈米線130‧‧‧閘電極135‧‧‧虛設閘極圖案136‧‧‧虛設閘極絕緣層137‧‧‧虛設閘電極140‧‧‧閘極間隙壁140a‧‧‧第一區140a-1‧‧‧上部分140a-2‧‧‧下部分140b‧‧‧第二區140h-1‧‧‧第一側140h-2‧‧‧第二側140h‧‧‧通孔141‧‧‧外間隙壁142‧‧‧內間隙壁142r‧‧‧微坑143‧‧‧犧牲間隙壁145‧‧‧高介電常數絕緣層146‧‧‧介面層147‧‧‧閘極絕緣層150‧‧‧源極/汲極150r‧‧‧凹陷部180‧‧‧層間絕緣層1100‧‧‧電子系統1110‧‧‧控制器1120‧‧‧輸入/輸出元件1130‧‧‧記憶體元件1140‧‧‧介面1150‧‧‧匯流排1200‧‧‧平板個人電腦1300‧‧‧膝上型電腦2001‧‧‧第一犧牲層2002‧‧‧主動層2003‧‧‧第二犧牲層2103‧‧‧第一遮罩圖案2104‧‧‧第二遮罩圖案A-A、B-B、C-C、D-D、E-E‧‧‧線d1‧‧‧第一距離d2‧‧‧第二距離W1、W2、W3‧‧‧厚度X‧‧‧第一方向Y‧‧‧第二方向Z‧‧‧第三方向
藉由參照附圖詳細闡述本發明概念的示例性實施例，本發明概念的該些特徵及其他特徵將變得更顯而易見，其中： 圖1是根據本發明概念的示例性實施例的半導體元件的透視圖。 圖2是沿圖1的線A-A截取的剖視圖。 圖3是沿圖1的線B-B截取的剖視圖。 圖4是沿圖1的線C-C截取的剖視圖。 圖5僅說明圖4的閘極間隙壁。 圖6至圖8是根據本發明概念的示例性實施例的半導體元件的圖。 圖9至圖11是根據本發明概念的示例性實施例的半導體元件的剖視圖。 圖12是根據本發明概念的示例性實施例的半導體元件的剖視圖。 圖13是根據本發明概念的示例性實施例的半導體元件的剖視圖。 圖14是根據本發明概念的示例性實施例的半導體元件的透視圖。 圖15是沿圖14的線A-A截取的剖視圖。 圖16是沿圖10的線B-B截取的剖視圖。 圖17至圖33是示出根據本發明概念的示例性實施例的製造半導體元件的方法的圖。 圖34是包括根據本發明概念的示例性實施例的半導體元件的電子系統的方塊圖。 圖35及圖36說明包括根據本發明概念的示例性實施例的半導體元件的半導體系統。
儘管可能未示出某些剖視圖的對應平面圖及/或透視圖，然而本文中所示的元件結構的剖視圖支持對於如在平面圖中繪示的沿兩個不同的方向延伸、及/或如在透視圖中繪示的沿三個不同的方向延伸的多種元件結構。所述兩個不同的方向可相互垂直或可不相互垂直。所述三個不同的方向可包括可與所述兩個不同的方向垂直的第三方向。所述多種元件結構可整合於同一電子元件中。舉例而言，當在剖視圖中繪示元件結構（例如，記憶體胞元結構或電晶體結構）時，電子元件可包括多種所述元件結構（例如，記憶體胞元結構或電晶體結構），如在所述電子元件的平面圖所將繪示。所述多種元件結構可排列成陣列及/或二維圖案。
1‧‧‧半導體元件
100‧‧‧基板
105‧‧‧場絕緣層
110‧‧‧鰭片型圖案
130‧‧‧閘電極
140‧‧‧閘極間隙壁
141‧‧‧外間隙壁
145‧‧‧高介電常數絕緣層
147‧‧‧閘極絕緣層
150‧‧‧源極/汲極
A-A、B-B、C-C‧‧‧線
X‧‧‧第一方向
Y‧‧‧第二方向
Z‧‧‧第三方向

Claims (18)

  1. 一種半導體元件，包括：第一奈米線，配置於基板上，其中所述第一奈米線在第一方向上延伸且與所述基板間隔開；閘電極，環繞所述第一奈米線的周邊，其中所述閘電極在與所述第一方向交叉的第二方向上延伸；閘極間隙壁，形成於所述閘電極的側壁上，所述閘極間隙壁包括相互面對的內側壁與外側壁，其中所述閘極間隙壁的所述內側壁面對所述閘電極的所述側壁，且所述第一奈米線的末端部分自所述閘極間隙壁的所述外側壁突出；以及源極/汲極，配置於所述閘電極的至少一個側上，其中所述源極/汲極磊晶層連接至所述第一奈米線的突出的所述末端部分，其中所述閘極間隙壁包括內間隙壁及外間隙壁，所述外間隙壁在沿所述第二方向截取的橫截面中環繞所述內間隙壁，其中所述內間隙壁位於所述基板與所述第一奈米線之間，其中所述內間隙壁包括在所述第一方向延伸的側壁，其中所述外間隙壁覆蓋所述內間隙壁的所述側壁且與所述內間隙壁的所述側壁接觸，且其中所述第一奈米線接觸所述內間隙壁與所述外間隙壁。
  2. 如申請專利範圍第1項所述的半導體元件，其中所述第一奈米線在所述橫截面中配置於所述外間隙壁與所述內間隙壁之間。
  3. 如申請專利範圍第1項所述的半導體元件，其中所述內間隙壁與所述外間隙壁具有相互不同的介電常數。
  4. 如申請專利範圍第3項所述的半導體元件，其中所述內間隙壁的所述介電常數小於所述外間隙壁的所述介電常數。
  5. 如申請專利範圍第1項所述的半導體元件，其中所述第一奈米線的頂面接觸所述外間隙壁，且所述第一奈米線的底面接觸所述內間隙壁。
  6. 如申請專利範圍第1項所述的半導體元件，其中所述內間隙壁的厚度與所述外間隙壁的厚度相互不同。
  7. 如申請專利範圍第6項所述的半導體元件，其中所述內間隙壁的所述厚度大於所述外間隙壁的所述厚度。
  8. 如申請專利範圍第1項所述的半導體元件，更包括：第二奈米線，配置於所述基板上並在所述第一方向上延伸，其中所述第一奈米線夾置於所述第二奈米線與所述基板之間，且所述第二奈米線的周邊被所述閘電極環繞。
  9. 如申請專利範圍第8項所述的半導體元件，其中所述閘極間隙壁包含所述內間隙壁及所述外間隙壁，所述外間隙壁在沿所述第二方向截取的橫截面中環繞所述內間隙壁，且其中所述內間隙壁位於所述基板與所述第一奈米線之間，且在所述橫截面中位於所述第一奈米線與所述第二奈米線之間。
  10. 如申請專利範圍第1項所述的半導體元件，其中所述閘極間隙壁的所述外側壁包括所述內間隙壁的所述側壁及所述外間 隙壁的側壁，且其中所述內間隙壁的所述側壁與所述外間隙壁的所述側壁相互對齊以形成所述閘極間隙壁的所述外側壁。
  11. 一種半導體元件，包括：閘電極，配置於基板上並在第一方向上延伸；內間隙壁，形成於所述基板上及所述閘電極的側壁的第一部分上；外間隙壁，形成於所述閘電極的所述側壁的第二部分上，其中所述閘電極的所述側壁的所述第二部分環繞所述閘電極的所述側壁的所述第一部分；第一奈米線，配置於所述基板上，其中所述第一奈米線在不同於所述第一方向的第二方向上延伸，且所述第一奈米線的末端部分自所述內間隙壁及所述外間隙壁突出；以及源極/汲極，與所述第一奈米線的所述末端部分連接，其中所述內間隙壁位於所述基板與所述第一奈米線之間，其中所述內間隙壁包括在所述第一方向延伸的側壁，其中所述外間隙壁覆蓋所述內間隙壁的所述側壁且與所述內間隙壁的所述側壁接觸，且其中所述第一奈米線接觸所述內間隙壁與所述外間隙壁。
  12. 如申請專利範圍第11項所述的半導體元件，其中所述內間隙壁與所述外間隙壁具有相互不同的介電常數。
  13. 如申請專利範圍第11項所述的半導體元件，其中所述內間隙壁的厚度與所述外間隙壁的厚度相互不同。
  14. 如申請專利範圍第11項所述的半導體元件，其中所述第一奈米線在所述第二方向上穿過所述閘電極。
  15. 如申請專利範圍第11項所述的半導體元件，更包括：第二奈米線，配置於所述基板上，其中所述第一奈米線夾置於所述第二奈米線與所述基板之間，且其中所述第二奈米線在所述第二方向上穿過所述閘電極。
  16. 一種半導體元件，包括：多個奈米線，配置於基板上，其中所述多個奈米線中的每一者在第一方向上延伸且與所述基板間隔開；閘電極，環繞所述多個奈米線中的每一者的周邊，其中所述閘電極在與所述第一方向交叉的第二方向上延伸；閘極間隙壁，形成於所述閘電極的側壁上，所述閘極間隙壁包括相互面對的內側壁與外側壁，其中所述閘極間隙壁的所述內側壁面對所述閘電極的所述側壁，且所述多個奈米線中的每一者的末端部分自所述閘極間隙壁的所述外側壁突出；以及源極/汲極磊晶層，配置於所述閘電極的至少一個側上，其中所述源極/汲極磊晶層連接至所述多個奈米線中的每一者的所述末端部分，其中所述閘極間隙壁包括內間隙壁及外間隙壁，所述外間隙壁在沿所述第二方向截取的橫截面中環繞所述內間隙壁，其中所述內間隙壁位於所述基板與所述多個奈米線中的每一者之間， 其中所述內間隙壁包括在所述第一方向延伸的側壁，其中所述外間隙壁覆蓋所述內間隙壁的所述側壁且與所述內間隙壁的所述側壁接觸，且其中所述多個奈米線中的每一者接觸所述內間隙壁與所述外間隙壁。
  17. 如申請專利範圍第16項所述的半導體元件，其中所述多個奈米線包括與所述基板間隔開第一距離的第一奈米線及與所述基板間隔開第二距離的第二奈米線，所述第二距離大於所述第一距離。
  18. 如申請專利範圍第17項所述的半導體元件，其中所述第一奈米線與所述第二奈米線垂直地重疊。
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