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TWI683380B - 記憶裝置及其製造方法 - Google Patents

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TWI683380B
TWI683380B TW106146404A TW106146404A TWI683380B TW I683380 B TWI683380 B TW I683380B TW 106146404 A TW106146404 A TW 106146404A TW 106146404 A TW106146404 A TW 106146404A TW I683380 B TWI683380 B TW I683380B
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TW
Taiwan
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transistor
wiring
memory device
inspection
gate
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TW106146404A
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English (en)
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TW201916206A (zh
Inventor
野島和弘
柴田惠美
梶野智規
塩川太郎
Original Assignee
日商東芝記憶體股份有限公司
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Abstract

實施形態提供一種可藉由生產線上檢查而檢測構造缺陷之記憶裝置。 實施形態之記憶裝置具備：複數個構成元件，其等包含三維配置之記憶胞；電晶體，其與上述複數個構成元件中之至少1個電性連接；檢查焊墊，其經由上述電晶體與上述複數個構成元件中之至少1個串聯連接；及配線，其與上述檢查焊墊及上述電晶體之閘極電性連接，可對兩者供給共通電位以將上述電晶體設為斷開狀態。

Description

記憶裝置及其製造方法
實施形態係關於一種記憶裝置及其製造方法。
包含三維配置之記憶胞之記憶裝置之開發正在推進。例如，NAND(Not AND，反及)型快閃記憶體裝置具備積層於源極層之上之複數條字元線、及貫通複數條字元線而延伸之半導體通道。記憶胞配置於各字元線與半導體通道交叉之部分。於此種記憶裝置中，難以檢測因製造條件變動引起之積層體內之構造缺陷。因此，於其製造過程中，要求進行可即時檢測構造缺陷且向製造條件進行反饋之生產線上檢查。
實施形態提供一種可藉由生產線上檢查而檢測構造缺陷之記憶裝置。 實施形態之記憶裝置具備：複數個構成元件，其等包含三維配置之記憶胞；電晶體，其與上述複數個構成元件中之至少1個電性連接；檢查焊墊，其經由上述電晶體與上述複數個構成元件中之至少1個串聯連接；及配線，其與上述檢查焊墊及上述電晶體之閘極電性連接，可對兩者供給共通電位以將上述電晶體設為斷開狀態。
以下，一面參照圖式一面對實施形態進行說明。對圖式中之相同部分標註相同符號並適當省略其詳細說明，對不同部分進行說明。再者，圖式係模式性或概念性之圖，各部分之厚度與寬度之關係、部分間之大小之比率等未必與實物相同。又，即便於表示相同部分之情形時，亦有根據圖式而將相互之尺寸或比率差別表示之情形。進而，使用各圖中所示之X軸、Y軸及Z軸而說明各部分之配置及構成。X軸、Y軸、Z軸相互正交，分別表示X方向、Y方向、Z方向。又，存在將Z方向設為上方並將其相反方向設為下方而進行說明之情形。[第1實施形態]圖1係表示第1實施形態之記憶裝置1之模式圖。記憶裝置1例如為NAND型快閃記憶體裝置，包含三維配置之複數個記憶胞。如圖1所示，記憶裝置1包含複數個構成元件EL、電晶體Tr1～Tr3、檢查焊墊11及閘極焊墊13、以及配線Vss。構成元件EL例如為驅動記憶胞之電路、字元線WL及位元線BL等。檢查焊墊11經由電晶體Tr1～Tr3與複數個構成元件EL分別串聯連接。閘極焊墊13與電晶體Tr1～Tr3之各閘極電性連接。檢查焊墊11及閘極焊墊13例如用於生產線上檢查，具有可接觸檢查探針之面積。該例中，經由電晶體Tr1～Tr3將複數個構成元件EL與檢查焊墊11並聯連接，但實施形態並不限定於該例，檢查焊墊11只要連接至少1個構成元件EL即可。檢查焊墊11及閘極焊墊13例如設置於較複數個構成元件EL及電晶體Tr1～Tr3位於更上層之第1配線層中。配線Vss設置於較第1配線層更上層之第2配線層中。配線Vss與檢查焊墊11及閘極焊墊13電性連接，對兩者供給共通電位。配線Vss例如連接於基板，對檢查焊墊11及閘極焊墊13供給GND(ground，接地)電位。構成元件EL及電晶體Tr1～Tr3設置於上述基板上。例如，電晶體Tr1～Tr3係具有正閾值電壓Vth之N通道MOS(NMOS，N-channel Metal Oxide Semiconductor，N通道金屬氧化物半導體)電晶體，檢查焊墊11與各電晶體Tr之源極電性連接。其結果，對電晶體Tr1～Tr3之源極及閘極供給接地電位，而電晶體Tr1～Tr3成為斷開狀態。藉此，各構成元件EL被電性分離。其次，參照圖2、圖3、圖4對記憶裝置1之製造方法進行說明。圖2係表示記憶裝置1之製造過程之流程圖。圖3係模式性地表示記憶裝置1之記憶胞陣列MCA之立體圖。再者，圖3中，省略將各構成元件相互電性絕緣之絕緣膜之一部分。圖4係表示生產線上檢查時之記憶裝置1之構成之模式圖。步驟S01：於基板上形成包含三維配置之記憶胞之記憶胞陣列MCA及電晶體Tr1～Tr3。電晶體Tr1～Tr3例如設置於記憶胞陣列MCA之周邊。如圖3所示，記憶胞陣列MCA具有設置於源極層10之上之積層體100。源極層10係基板之一部分、或設置於基板上之導電層(參照圖16、圖17)。積層體100包含選擇閘極SGS、字元線WL、及選擇閘極SGD。選擇閘極SGS、字元線WL及選擇閘極SGD介隔層間絕緣膜IIF積層於源極層10之上。記憶胞陣列MCA進而包含柱狀體CL、位元線BL、源極線SL、及源極接點LI。柱狀體CL貫通積層體100沿Z方向延伸。位元線BL於積層體100之上方，例如沿Y方向延伸。位元線BL經由接觸插塞Cb及V1與柱狀體CL電性連接。記憶胞設置於柱狀體CL與字元線WL交叉之部分。選擇閘極SGS、字元線WL及選擇閘極SGD由狹縫ST分斷，複數個積層體100配置於源極層10之上。進而，源極接點LI設置於狹縫ST之內部。源極接點LI將源極層10與源極線SL電性連接。源極線SL經由接觸插塞Cs連接於源極接點LI，源極接點LI連接於源極層10。步驟S02：形成與記憶胞陣列MCA之至少1個構成元件經由電晶體Tr串聯連接之檢查焊墊11。檢查焊墊11例如設置於較位元線BL更上層之配線層。如圖4所示，設置檢查焊墊11A、11B及閘極焊墊13。檢查焊墊11A經由電晶體Tr1與奇數號之位元線BL1、BL3、BL5、BL7串聯連接。檢查焊墊11B經由電晶體Tr2與偶數號之位元線BL2、BL4、BL6、BL8串聯連接。即，檢查焊墊11A及11B與沿X方向排列之位元線BL中每隔1個之位元線BL分別電性連接。閘極焊墊13與電晶體Tr1及Tr2各自之閘極電性連接。步驟S03：實施生產線上檢查。例如，使探針接觸檢查焊墊11A、11B及閘極焊墊13，並對閘極焊墊13供給使電晶體Tr1及Tr2接通之特定之閘極偏壓。繼而，向檢查焊墊11A與檢查焊墊11B之間施加電壓，藉由檢測其等之間流動之電流，而檢查奇數號之位元線BL與偶數號之位元線BL有無接觸。或者，向檢查焊墊11A與檢查焊墊11B之間施加電壓，獲取電阻值或電容值、電晶體特性曲線(IdVg)等電流電壓特性。藉此，可判定是否適當地形成位元線BL。步驟S04：於檢查焊墊11之上方形成包含配線Vss之配線層。配線Vss與檢查焊墊11及閘極焊墊13電性連接，且形成為對兩者供給共通偏壓(參照圖1)。步驟S05：經由配線Vss對檢查焊墊11及閘極焊墊13供給特定之偏壓，使電晶體Tr為斷開狀態。藉此，位元線BL自檢查焊墊11A及11B分離，分別獨立地進行控制。其後，對各位元線BL及字元線WL供給特定之偏壓，測試記憶胞之動作。圖5係表示生產線上檢查時之記憶裝置1之另一構成之模式圖。該例中，於記憶胞陣列MCA之上方設置有檢查焊墊11A、11B、11C及閘極焊墊13。檢查焊墊11A經由電晶體Tr1及接觸插塞CC與奇數號之字元線WL1、WL3電性連接。檢查焊墊11B經由電晶體Tr2及接觸插塞CC與偶數號之字元線WL2、WL4電性地串聯連接。檢查焊墊11C經由電晶體Tr3與源極接點LI串聯連接。閘極焊墊13與電晶體Tr1、Tr2及Tr3各者之閘極電性連接。生產線上檢查時，例如，使探針接觸檢查焊墊11A、11B及閘極焊墊13，對閘極焊墊13供給使電晶體Tr1、Tr2及Tr3接通之特定之閘極偏壓。繼而，向檢查焊墊11A與檢查焊墊11B之間、檢查焊墊11B與檢查焊墊11C之間、及檢查焊墊11C與檢查焊墊11A之間施加電壓，檢測各者之間流動之電流。藉此，檢查奇數號之字元線WL與偶數號之字元線WL有無接觸、偶數號之字元線WL與源極接點LI有無接觸、及源極接點LI與奇數號之字元線WL有無接觸。其結果，可判定字元線WL及源極接點LI是否適當地形成。圖6、圖7及圖8係表示生產線上檢查時之記憶裝置1之另一構成之模式圖。該例中，作為電晶體Tr，使用位於記憶胞陣列MCA內部之記憶胞電晶體或選擇閘極電晶體、或該兩者。圖6(a)係表示位於記憶胞陣列MCA之端的引出區域HUR與記憶胞區域MCR之模式俯視圖。於引出區域HUR中，沿Z方向積層之選擇閘極SGS、字元線WL及選擇閘極SGD之端部形成為階梯狀(參照圖7(a))，且設置連接於各者之接觸插塞CC。於記憶胞區域MCR中，於柱狀體CL連接位元線BL。圖6(b)係表示柱狀體CL之構造之模式剖視圖。柱狀體CL包含半導體柱SP與記憶體膜MF。記憶體膜MF以包圍半導體柱SP之側面之方式設置。半導體柱SP例如包含沿Z方向延伸之絕緣性芯31與半導體層33。半導體層33位於絕緣性芯31與記憶體膜MF之間，且沿著絕緣性芯31於Z方向上延伸。位元線BL與半導體層33電性連接。記憶體膜MF例如具有包含區塊絕緣膜21、電荷保持膜23、及隧道絕緣膜25之積層構造。區塊絕緣膜21及隧道絕緣膜25例如為氧化矽膜，電荷保持膜23例如為氮化矽膜。圖7(a)係表示沿著圖6(a)中之7A-7A線之剖面之模式圖。該例中，檢查焊墊11以與連接於源極層10之接觸插塞CS電性連接之方式設置。閘極焊墊13與分別連接於選擇閘極SGS、字元線WL及選擇閘極SGD之所有接觸插塞CC電性連接。如圖7(a)所示，半導體柱SP於其下端連接於源極層10。又，半導體柱SP於其上端與位元線BL中之任一條電性連接。例如，記憶胞電晶體MTr形成於字元線WL與柱狀體CL交叉之部分。字元線WL作為記憶胞電晶體MTr之閘極發揮功能，半導體柱SP作為記憶胞電晶體MTr之通道發揮功能。又，記憶體膜MF作為記憶胞電晶體MTr之閘極絕緣膜發揮功能。選擇電晶體STr分別形成於選擇閘極SGS及SGD與柱狀體CL交叉之部分。選擇閘極SGS及SGD分別作為選擇電晶體STr之閘極發揮功能，半導體柱SP作為選擇電晶體STr之通道發揮功能。又，記憶體膜MF作為選擇電晶體STr之閘極絕緣膜發揮功能。檢查焊墊11經由接觸插塞CS及源極層10與半導體柱SP電性連接。進而，檢查焊墊11經由半導體柱SP與位元線BL電性連接。因此，藉由對閘極焊墊13供給特定之偏壓，使記憶胞電晶體MTr及選擇電晶體STr接通/斷開，而可控制檢查焊墊11與位元線BL之間之電性導通。該例中，1個檢查焊墊11經由半導體柱SP與複數條位元線BL中之位於奇數號或偶數號之位元線BL電性連接。圖7(b)係表示沿著圖6(a)中之7B-7B線之剖面之模式圖。如圖7(b)所示，源極層10由狹縫ST分斷成複數個部分，複數個部分藉由設置於狹縫ST內部之絕緣膜而相互絕緣。例如，與源極層10之經分斷之1個部分電性連接之檢查焊墊11與奇數號之位元線BL(偶數)電性連接之情形時，與源極層10之另一部分電性連接之另一檢查焊墊11以與偶數號之位元線BL(奇數)電性連接之方式設置。如此，於本實施形態中，以如下方式構成：藉由使用位於記憶胞陣列MCA內之記憶胞電晶體MTr及選擇電晶體STr而代替設置於記憶胞陣列MCA周圍之電晶體Tr1～Tr3，而對檢查焊墊11與連接被檢查對象之位元線BL之間之電性連接進行接通/斷開控制。圖8(a)～(d)係表示配置可用於生產線上檢查之選擇電晶體STr及記憶胞電晶體MTr之區域IA1～IA3之模式圖。選擇電晶體STr及記憶胞電晶體MTr串聯連接於位元線BL與檢查焊墊11之間(參照圖7(a))，可經由檢查焊墊11對位元線BL間之連接進行電性檢查。其結果，可判定是否適當地形成位元線BL。於各圖中示出2個記憶胞陣列MCA、感測放大器(SA)、及控制各記憶胞陣列之列解碼器RD。例如，可如圖8(a)所示，使用位於一記憶胞陣列MCA之上端之區域IA1中設置之選擇電晶體STr及記憶胞電晶體MTr而連接於被檢查對象。亦可如圖8(b)所示，使用位於記憶胞陣列MCA之中央之區域IA2中設置之選擇電晶體STr及記憶胞電晶體MTr。亦可如圖8(c)所示，使用位於記憶胞陣列MCA之下端之區域IA3中設置之選擇電晶體STr及記憶胞電晶體MTr。可如圖8(d)所示，例如，將位於上端之區域IA1之選擇電晶體STr及記憶胞電晶體MTr連接於奇數號之位元線BL，將位於下端之區域IA3之選擇電晶體STr及記憶胞電晶體MTr連接於偶數號之位元線BL，檢查偶數號之位元線BL與奇數號之位元線BL之間之絕緣。於本實施形態中，可使用設置於記憶胞陣列MCA之上方之檢查焊墊11，對記憶胞陣列MCA之各構成元件EL進行生產線上檢查。藉此，可將各構成元件EL之形成條件合適與否向各步驟進行反饋，而使記憶裝置1之製造良率提高。進而，於生產線上檢查後之步驟中，設置可對檢查焊墊11及閘極焊墊13供給共通電位之配線Vss。藉此，使用記憶裝置1時，可使介於檢查焊墊11與各構成元件EL之間之電晶體Tr為斷開狀態而將檢查焊墊11與各構成元件EL電性分離。[第2實施形態]圖9係表示第2實施形態之記憶裝置2之記憶胞陣列MCA之模式俯視圖。記憶裝置2包含記憶胞區域MCR、引出區域HUR、及檢查區域IR。記憶胞區域MCR中設置有複數個柱狀體CL，且於與字元線WL交叉之部分形成有記憶胞。於引出區域HUR中，配置有與沿Z方向積層之複數條字元線WL分別連接之接觸插塞CC(參照圖10(a))。檢查區域IR藉由狹縫ST而自記憶胞區域MCR分離，用於接觸插塞CC之生產線上檢查。圖10(a)、(b)及(c)係表示檢查區域IR之構造之模式圖。圖10(a)係表示記憶胞陣列MCA之上表面之模式圖。圖10(b)係沿著圖10(a)中所示之10B-10B線之剖視圖。圖10(c)係沿著圖10(a)中所示之10C-10C線之剖視圖。如圖10(a)所示，引出區域HUR及檢查區域IR中配置有接觸插塞CC及CS。檢查區域IR中進而設置有配線M0。如圖10(b)及(c)所示，接觸插塞CS連接於源極層10。複數條字元線WL之端部設置成階梯狀，接觸插塞CC分別連接於各字元線WL。如圖10(b)所示，接觸插塞CC2、CC4、CC6、CC8及CC10分別連接於字元線WL2、WL4、WL6、WL8及WL10。再者，設置於檢查區域IR之字元線WL被狹縫ST分斷，因此，與圖中所示之字元線WL2～WL10不同，但方便起見，使用相同符號進行說明。以下同樣。又，如圖10(c)所示，接觸插塞CC1、CC3、CC5、CC7及CC9分別連接於字元線WL1、WL3、WL5、WL7及WL9。進而，於檢查區域IR中，設置有連接接觸插塞CS、CC1、CC3、CC5、CC7及CC9之配線M0。藉此，字元線WL1、WL3、WL5、WL7及WL9與源極層10電性連接。圖11(a)～(d)係表示接觸插塞CC不適當地設置之例之模式圖。圖11(a)及(c)係沿著圖10(a)所示之10B-10B線之剖視圖。圖11(b)及(d)係表示生產線上檢查中表現之接觸插塞CS及CC之亮度變化之模式俯視圖。於圖11(a)所示之例中，接觸插塞CC6與字元線WL7及WL8之端部相接。此種不良例如於將各字元線WL之端形成為階梯狀之條件不適當之情形時產生。圖11(b)表示如下情形時之例：對圖11(a)所示之接觸插塞CS、CC2～CC10照射帶電粒子束，藉由檢測自各接觸插塞CS、CC2～CC10之表面附近發射之二次電子而觀察其表面。接觸插塞CC2、CC4及CC10連接於浮動電位之字元線WL2、WL4及WL10之各者。因此，接觸插塞CC2、CC4及CC10藉由帶電粒子束照射被充電為負電位，其結果，發射之二次電子量增加，與其他接觸插塞相比，例如，顯示相對較高之亮度。再者，藉由負電位之充電而顯示相對較高之亮度，藉由正電位之充電而顯示相對較低之亮度。與此相對，接觸插塞CS由於連接於源極層10，故而不藉由帶電粒子束照射被充電為負電位，而顯示相對較低之亮度。又，接觸插塞CC6接觸於與源極層10電性連接之字元線WL7，故而顯示相對較低之亮度。進而，字元線WL8經由接觸插塞CC6與字元線WL7電性連接，故而連接於字元線WL8之接觸插塞CC8亦顯示相對較低之亮度。若接觸插塞CC6適當地形成，則接觸插塞CC6及CC8應該顯示相對較高之亮度，根據接觸插塞CC6及CC8之亮度較低，可檢測出某一接觸構造產生不良。藉此，可對接觸插塞CC之形成條件、或字元線WL之階梯狀之端部之形成條件進行修正。於圖11(c)所示之例中，接觸插塞CC8穿過字元線WL8而與字元線WL7相接。此種不良例如於用於形成接觸插塞CC之接觸孔之蝕刻量過剩之情形時產生。圖11(d)表示如下情形時之例：對圖11(a)所示之接觸插塞CS、CC2～CC10照射帶電粒子束，藉由檢測自接觸插塞之表面附近發射之二次電子而觀察其表面。接觸插塞CC2、CC4、CC6及CC10連接於浮動電位之字元線WL2、WL4、WL6及WL10之各者。因此，接觸插塞CC2、CC4、CC6及CC10顯示相對較高之亮度。與此相對，接觸插塞CC8接觸於與源極層10電性連接之字元線WL7，故而顯示相對較低之亮度。若接觸插塞CC8適當地形成，則接觸插塞CC8應該顯示相對較高之亮度，根據接觸插塞CC8之亮度較低，可檢測出接觸孔之蝕刻量過剩。又，於接觸孔之蝕刻量不足之情形時，接觸插塞CS未到達至源極層10，而接觸插塞CS成為浮動電位。因此，與蝕刻量足夠而正常之情形時之接觸插塞CS相比，顯示相對較高之亮度。因此，可根據接觸插塞CS之亮度檢測接觸孔之蝕刻量不足。圖12(a)及(b)係表示比較例之生產線上檢查之模式圖。該例中，字元線WL1～WL10未被狹縫ST分斷。因此，字元線間之寄生電容較大，為了使連接於各字元線WL之接觸插塞CC充電為負電位而需要長時間之帶電粒子束照射。因此，為了檢測圖10(a)中所示之接觸插塞CC6之異常，必須實施長時間之生產線上檢查，導致製造步驟之產出量降低。即，若以通常水平照射帶電粒子束，則如圖12(b)所示，所有接觸插塞CC均顯示較低亮度，無法檢測接觸插塞CC6及CC8之連接不良。以上示出利用照射帶電粒子束而獲得之二次電子量依存於被照射接觸插塞之電位之情形而檢測接觸插塞之異常，但根據帶電粒子束之能量、電流量之條件，有可能將浮動電位之接觸插塞充電為正電位，亦有可能充電為負電位。即，實施形態並不限定於浮動電位之接觸插塞呈現較其他接觸插塞更高之亮度之上述例，只要能夠根據相對之亮度變化而檢測不良情況即可。圖13係表示第2實施形態之變化例之檢查區域IR之模式俯視圖。圖13係相當於沿著圖10(a)中所示之10B-10B線之剖面之模式圖。該例中，設置分離槽SHE而取代將字元線WL1～WL10全部分斷之狹縫ST。如圖13所示，分離槽SHE係以將字元線WL7～WL10分斷之方式設置。於分離槽SHE之內部，例如填埋氧化矽膜等絕緣膜。如上所述，若用於形成接觸插塞CS、CC1～CC10之接觸孔之蝕刻量不足，則形成最長之接觸插塞CS之接觸孔不會到達至源極層10。因此，藉由觀察接觸插塞CS之亮度，可檢測接觸孔之蝕刻量之不足。另一方面，接觸孔之蝕刻量過剩容易於Z方向之長度較短之接觸插塞CC8及CC10中檢測出。即，用於形成接觸插塞CC8及CC10之接觸孔若其蝕刻量過剩，會穿過字元線WL8及WL10而到達至下層之字元線WL7及WL9。該例中，藉由設置分離槽SHE，可將字元線WL8及WL10之寄生電容減小。藉此，可對接觸插塞CC8及CC10進行充電，從而可檢測穿過字元線WL8或WL10之接觸孔之存在。[第3實施形態]圖14(a)及(b)係表示第3實施形態之記憶裝置3之模式圖。圖14(a)係表示將接觸插塞CC1～CC10連接於電晶體Tr1及Tr2之配線M0及M1之俯視圖。圖14(b)係沿著圖14(a)中所示之14B-14B線之剖視圖。再者，於本實施形態中，不設置檢查區域IR，而將設置於引出區域HUR之接觸插塞CC1～CC10與電晶體Tr1及Tr2電性連接。如圖14(a)所示，接觸插塞CC1～CC10配置成沿Y方向排列之2行。接觸插塞CC1、CC3、CC5及CC7分別連接於字元線WL1、WL3、WL5及WL7(參照圖10(c))。接觸插塞CC2、CC4、CC6及CC8分別連接於字元線WL2、WL4、WL6及WL8(參照圖10(b))。例如，接觸插塞CC7經由配線M1與電晶體Tr7連接。接觸插塞CC8經由配線M0與電晶體Tr8連接。如圖14(b)所示，電晶體Tr7及Tr8於記憶胞陣列MCA之周邊設置於基板SB上。例如，電晶體Tr8與記憶胞陣列MCA之間藉由STI(Shallow Trench Isolation，淺溝槽隔離)而電性分離。又，電晶體Tr8與電晶體Tr7之間亦藉由STI而電性分離。例如，電晶體Tr8之汲極經由接觸插塞CT、配線M0及接觸插塞CC8與字元線WL8電性連接。圖15係表示第3實施形態之記憶裝置4之模式俯視圖。圖15係表示將接觸插塞CC1、CC3、CC5、CC7、CC9、CC11與電晶體Tr1電性連接之M0配線之俯視圖。如圖15所示，接觸插塞CC1～CC12排列成3排。而且，奇數號之接觸插塞CC經由配線M0分別連接於不同之電晶體。又，偶數號之接觸插塞CC經由未圖示之配線M1分別連接於不同之電晶體。圖16(a)及(b)係表示第3實施形態之變化例之記憶裝置5之模式圖。圖16(a)係沿著圖16(b)中所示之16A-16A線之剖視圖。圖16(b)係包含沿著圖16(a)中所示之A-A線、B-B線及C-C線之剖面之俯視圖，表示配線M0、M1及接觸插塞CC、CM之連接關係。如圖16(a)所示，記憶裝置5具備配置於基板SB上之複數個電晶體Tr、及源極線BSL。源極線BSL設置於複數個電晶體Tr之上方，於源極線BSL與基板SB之間設置有包含配線D0、D1及D2之配線層。選擇閘極SGS及字元線WL積層於源極線BSL之上。進而，於字元線WL之上方設置有配線M0及M1。字元線WL經由接觸插塞CC、配線M0或M1、接觸插塞CM及配線D2、D1、D0而與配置於記憶胞陣列MCA之下之電晶體Tr電性連接。接觸插塞CM貫通未圖示之選擇閘極SGD、複數條字元線WL、選擇閘極SGS及源極線BSL而與配線D2連接。如圖16(b)中之A-A剖面所示，配線M1經由接觸插塞Cb與設置為配線M0之位準之焊墊MP0連接。進而，如B-B剖面及C-C剖面所示，接觸插塞Cb經由焊墊MP0與接觸插塞CM1連接。又，接觸插塞CM2經由配線M0與接觸插塞CC連接。亦可如此將電晶體Tr配置於記憶胞陣列MCA之下方，並經由貫通記憶胞陣列MCA沿Z方向延伸之接觸插塞CM而連接於字元線WL。圖17(a)及(b)係表示第3實施形態之變化例之記憶裝置6之模式圖。圖17(a)係記憶裝置5之記憶胞陣列MCA之剖視圖。圖17(b)係沿著圖17(a)中所示之17B-17B線之剖視圖，表示配線M0。如圖17(a)所示，例如，積層於第n號之1條字元線WLn經由接觸插塞CCn、配線M0、接觸插塞CMn及配線D2、D1、D0分別與電晶體Trn電性連接。如圖17(b)所示，接觸插塞CCn與接觸插塞CMn經由配線M0電性連接。進而，上述字元線WLn之上之積層於第n＋1號之字元線WLn＋1經由接觸插塞CCn＋1、配線M1、接觸插塞CMn＋1及配線D2、D1、D0而與電晶體Trn＋1電性連接。亦可如此以將偶數號之字元線WLn連接於電晶體Trn且將奇數號之字元線WLn＋1連接於電晶體Trn＋1之方式配置(參照圖5)。此處示出之電晶體Tr作為對WL賦予電位時之開關電晶體發揮功能。例如，若設為使用至少2層以上之積層配線之任一層配線經由電晶體Tr將字元線WL與基板之間連接之構成，則可使用第1層配線將偶數號之字元線WLn連接於基板，且使用第2層配線將奇數號之字元線WLn＋1連接於基板。於該情形時，形成第1層配線時，由於未形成第2層配線，故而奇數號之字元線WLn＋1不與基板連接而成為浮動電位。藉此，實現圖11(a)及(b)所示之字元線WL之連接，可偵測接觸插塞CC之異常。又，實施形態並不限定於此，例如，經由第1層配線M0及連接於該配線M0之電晶體Tr而與基板連接之字元線WL可選擇奇數號或偶數號之任一者或任意之字元線WL。 對本發明之若干實施形態進行了說明，但該等實施形態係作為示例而提出，並不意圖限定發明之範圍。該等新穎之實施形態能以其他多種形態實施，可於不脫離發明主旨之範圍內進行各種省略、置換、變更。該等實施形態或其變化包含於發明之範圍或主旨中，並且包含於申請專利範圍所記載之發明及其均等之範圍內。 [相關申請案] 本申請案享有以日本專利申請案2017-177003號(申請日：2017年9月14日)為基礎申請案之優先權。本申請案藉由參照該基礎申請案而包含基礎申請案之全部內容。
1‧‧‧記憶裝置2‧‧‧記憶裝置3‧‧‧記憶裝置4‧‧‧記憶裝置5‧‧‧記憶裝置6‧‧‧記憶裝置10‧‧‧源極層11‧‧‧檢查焊墊11A‧‧‧檢查焊墊11B‧‧‧檢查焊墊11C‧‧‧檢查焊墊13‧‧‧閘極焊墊21‧‧‧區塊絕緣膜23‧‧‧電荷保持膜25‧‧‧隧道絕緣膜31‧‧‧絕緣性芯33‧‧‧半導體層100‧‧‧積層體BL‧‧‧位元線BL1、BL3、BL5、BL7‧‧‧位元線BL2、BL4、BL6、BL8‧‧‧位元線BSL‧‧‧源極線CC‧‧‧接觸插塞CM‧‧‧接觸插塞CS‧‧‧接觸插塞CT‧‧‧接觸插塞Cb‧‧‧接觸插塞Cs‧‧‧接觸插塞CM1‧‧‧接觸插塞CM2‧‧‧接觸插塞CCn‧‧‧接觸插塞CCn＋1‧‧‧接觸插塞CMn‧‧‧接觸插塞CMn＋1‧‧‧接觸插塞CC1～CC10‧‧‧接觸插塞CC11‧‧‧接觸插塞CC12‧‧‧接觸插塞CL‧‧‧柱狀部D0‧‧‧配線D1‧‧‧配線D2‧‧‧配線EL‧‧‧構成元件HUR‧‧‧引出區域IA1～IA3‧‧‧區域IIF‧‧‧層間絕緣膜IR‧‧‧檢查區域IR‧‧‧檢查區域LI‧‧‧源極接點M0‧‧‧配線M1‧‧‧配線MCA‧‧‧記憶胞陣列MCR‧‧‧記憶胞區域MF‧‧‧記憶體膜MP0‧‧‧焊墊MTr‧‧‧記憶胞電晶體RD‧‧‧列解碼器STr‧‧‧選擇電晶體SB‧‧‧基板SGD‧‧‧選擇閘極SGS‧‧‧選擇閘極SHE‧‧‧分離槽SL‧‧‧源極線SP‧‧‧半導體柱ST‧‧‧狹縫Tr‧‧‧電晶體Tr1～Tr3‧‧‧電晶體Tr7‧‧‧電晶體Tr8‧‧‧電晶體Trn‧‧‧電晶體Trn＋1‧‧‧電晶體V1‧‧‧接觸插塞Vss‧‧‧配線WL‧‧‧字元線WL1～WL10‧‧‧字元線WLn‧‧‧字元線
圖1係表示第1實施形態之記憶裝置之模式圖。圖2係表示第1實施形態之記憶裝置之製造方法之流程圖。圖3係表示第1實施形態之記憶裝置之記憶胞陣列之模式圖。圖4係表示第1實施形態之記憶裝置之第1構成之模式圖。圖5係表示第1實施形態之記憶裝置之第2構成之模式圖。圖6(a)及(b)係表示第1實施形態之記憶裝置之第3構成之模式俯視圖。圖7(a)及(b)係表示第1實施形態之記憶裝置之第3構成之模式剖視圖。圖8(a)～(d)係表示第1實施形態之記憶裝置之第3構成之模式圖。圖9係表示第2實施形態之記憶裝置之模式俯視圖。圖10(a)～(c)係表示第2實施形態之記憶裝置之構造之模式圖。圖11(a)～(d)係表示第2實施形態之記憶裝置之檢查方法之模式圖。圖12(a)及(b)係表示比較例之記憶裝置之檢查方法之模式圖。圖13係表示第2實施形態之變化例之記憶裝置之模式俯視圖。圖14(a)及(b)係表示第3實施形態之記憶裝置之模式圖。圖15係表示第3實施形態之記憶裝置之模式俯視圖。圖16(a)及(b)係表示第3實施形態之變化例之記憶裝置之模式圖。 圖17(a)及(b)係表示第3實施形態之變化例之記憶裝置之另一模式圖。
1‧‧‧記憶裝置
11‧‧‧檢查焊墊
13‧‧‧閘極焊墊
EL‧‧‧構成元件
Tr1~Tr3‧‧‧電晶體

Claims (5)

  1. 一種記憶裝置，其具備：複數個構成元件，其等包含三維配置之記憶胞；電晶體，其與上述複數個構成元件中之至少1個電性連接；檢查焊墊，其經由上述電晶體與上述複數個構成元件中之至少1個串聯連接；及配線，其與上述檢查焊墊及上述電晶體之閘極電性連接，可對兩者供給共通電位以將上述電晶體設為斷開狀態；其中上述配線設置於較上述檢查焊墊更上層之配線層中。
  2. 如請求項1之記憶裝置，其中上述檢查焊墊設置於較上述複數個構成元件更上層之配線層中。
  3. 如請求項1或2之記憶裝置，其進而包含設置有上述複數個構成元件之基板，且上述檢查焊墊及上述電晶體之閘極經由上述配線而電性連接於上述基板。
  4. 如請求項1或2之記憶裝置，其進而具備閘極焊墊，該閘極焊墊與上述檢查焊墊設置於同一配線層中，且連接於上述電晶體之閘極，且上述配線與上述閘極焊墊電性連接。
  5. 一種記憶裝置之製造方法，其具備如下步驟：於基板上形成包含三維配置之記憶胞之複數個構成元件、與上述複數個構成元件中之至少1個電性連接之電晶體、及經由上述電晶體與上述複數個構成元件中之至少1個串聯連接之檢查焊墊；將上述電晶體設為接通狀態，經由上述檢查焊墊檢查上述至少1個構成元件與其他構成元件之間有無電性連接、或電流電壓特性；於上述複數個構成元件及上述檢查焊墊之上層形成配線層，該配線層包含與上述檢查焊墊及上述電晶體之閘極電性連接之配線；及藉由經由上述配線對上述檢查焊墊及上述電晶體之閘極供給特定之偏壓而將上述電晶體設為斷開狀態，檢查上述記憶胞。
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