[go: up one dir, main page]

TWI683110B - 用於基於非揮發性記憶體單元陣列熵產生隨機數之系統及方法 - Google Patents

用於基於非揮發性記憶體單元陣列熵產生隨機數之系統及方法 Download PDF

Info

Publication number
TWI683110B
TWI683110B TW107109424A TW107109424A TWI683110B TW I683110 B TWI683110 B TW I683110B TW 107109424 A TW107109424 A TW 107109424A TW 107109424 A TW107109424 A TW 107109424A TW I683110 B TWI683110 B TW I683110B
Authority
TW
Taiwan
Prior art keywords
memory cells
pair
channel
leakage currents
leakage current
Prior art date
Application number
TW107109424A
Other languages
English (en)
Other versions
TW201903419A (zh
Inventor
維平 蒂瓦里
馬克 萊坦
Original Assignee
美商超捷公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 美商超捷公司 filed Critical 美商超捷公司
Publication of TW201903419A publication Critical patent/TW201903419A/zh
Application granted granted Critical
Publication of TWI683110B publication Critical patent/TWI683110B/zh

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/24—Bit-line control circuits
    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F21/00—Security arrangements for protecting computers, components thereof, programs or data against unauthorised activity
    • G06F21/70—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer
    • G06F21/71—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer to assure secure computing or processing of information
    • G06F21/73—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer to assure secure computing or processing of information by creating or determining hardware identification, e.g. serial numbers
    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F21/00—Security arrangements for protecting computers, components thereof, programs or data against unauthorised activity
    • G06F21/70—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer
    • G06F21/78—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer to assure secure storage of data
    • G06F21/79—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer to assure secure storage of data in semiconductor storage media, e.g. directly-addressable memories
    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
    • G06F7/58—Random or pseudo-random number generators
    • G06F7/588—Random number generators, i.e. based on natural stochastic processes
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09C—CIPHERING OR DECIPHERING APPARATUS FOR CRYPTOGRAPHIC OR OTHER PURPOSES INVOLVING THE NEED FOR SECRECY
    • G09C1/00—Apparatus or methods whereby a given sequence of signs, e.g. an intelligible text, is transformed into an unintelligible sequence of signs by transposing the signs or groups of signs or by replacing them by others according to a predetermined system
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
    • G11C16/0425—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing a merged floating gate and select transistor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
    • G11C16/0433—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing a single floating gate transistor and one or more separate select transistors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/22—Safety or protection circuits preventing unauthorised or accidental access to memory cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G11C16/28—Sensing or reading circuits; Data output circuits using differential sensing or reference cells, e.g. dummy cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/50—Marginal testing, e.g. race, voltage or current testing
    • G11C29/50004—Marginal testing, e.g. race, voltage or current testing of threshold voltage
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L9/00—Cryptographic mechanisms or cryptographic arrangements for secret or secure communications; Network security protocols
    • H04L9/08—Key distribution or management, e.g. generation, sharing or updating, of cryptographic keys or passwords
    • H04L9/0861—Generation of secret information including derivation or calculation of cryptographic keys or passwords
    • H04L9/0866—Generation of secret information including derivation or calculation of cryptographic keys or passwords involving user or device identifiers, e.g. serial number, physical or biometrical information, DNA, hand-signature or measurable physical characteristics
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/68—Floating-gate IGFETs
    • H10D30/6891—Floating-gate IGFETs characterised by the shapes, relative sizes or dispositions of the floating gate electrode
    • H10D30/6892—Floating-gate IGFETs characterised by the shapes, relative sizes or dispositions of the floating gate electrode having at least one additional gate other than the floating gate and the control gate, e.g. program gate, erase gate or select gate
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C2029/4402—Internal storage of test result, quality data, chip identification, repair information
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/50—Marginal testing, e.g. race, voltage or current testing
    • G11C2029/5006—Current
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L9/00—Cryptographic mechanisms or cryptographic arrangements for secret or secure communications; Network security protocols
    • H04L9/32—Cryptographic mechanisms or cryptographic arrangements for secret or secure communications; Network security protocols including means for verifying the identity or authority of a user of the system or for message authentication, e.g. authorization, entity authentication, data integrity or data verification, non-repudiation, key authentication or verification of credentials
    • H04L9/3271—Cryptographic mechanisms or cryptographic arrangements for secret or secure communications; Network security protocols including means for verifying the identity or authority of a user of the system or for message authentication, e.g. authorization, entity authentication, data integrity or data verification, non-repudiation, key authentication or verification of credentials using challenge-response
    • H04L9/3278—Cryptographic mechanisms or cryptographic arrangements for secret or secure communications; Network security protocols including means for verifying the identity or authority of a user of the system or for message authentication, e.g. authorization, entity authentication, data integrity or data verification, non-repudiation, key authentication or verification of credentials using challenge-response using physically unclonable functions [PUF]

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Security & Cryptography (AREA)
  • General Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Pure & Applied Mathematics (AREA)
  • Mathematical Optimization (AREA)
  • Mathematical Analysis (AREA)
  • Computational Mathematics (AREA)
  • Software Systems (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Mathematical Physics (AREA)
  • Non-Volatile Memory (AREA)
  • Read Only Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

一種記憶體裝置，其產生唯一識別符，並包括複數個記憶體單元及控制器。該等記憶體單元之各者包括第一區、第二區、浮閘、及選擇閘，第一區及第二區形成在半導體基材中，其中基材之通道區在第一區與第二區之間延伸，浮閘設置在通道區之第一部份上方並與其絕緣，選擇閘設置在通道區之第二部份上方並與其絕緣。該控制器經組態以：施加一或多個正電壓至該等記憶體單元之第一區，同時該等記憶體單元係於一次臨限狀態，以供產生通過通道區之各者的漏電流；測量漏電流；及基於測量之漏電流產生一數字。

Description

用於基於非揮發性記憶體單元陣列熵產生隨機數之系統及方法
本申請案主張於2017年3月30日提出申請之美國專利臨時申請案第62/479,193號以及2018年2月26日提出申請之美國專利申請案第15/905,720號的權利，該等案以引用方式併入本文中。
本發明係關於非揮發性記憶體裝置。
目前，半導體裝置現有之應用使其包括用於產生唯一識別符之晶片上隨機數產生器，以供安全應用。唯一識別符應以難以(若非不可能)在相似裝置中重製該數字的方式產生，即使該相似裝置源自相同晶圓。該數字在裝置使用壽命內是固定且不變的。
可程式化非揮發性記憶體在獨立晶片或者具有內嵌式非揮發性記憶體之半導體裝置中的盛行使其成為提供唯一識別符數的理想候選。例如，美國專利第7,142,452號敘述利用非揮發性記憶體陣列之製造中所涉及的固有隨機性作為安全鎖。具體而言，各記憶體單元的起始位元值(即程式化狀態)係未知且在製造後係變動的。若各單元僅具有二個程式化狀態(經程式化及未程式化)，僅一個32位元型態的單元提供另一個型態將與之匹配的可能性為二的32次方，其超 過40億。因此，可以產生基於起始程式化狀態的數值識別符數。
雖然初始程式化狀態提供一些隨機性，但在大多數情況中，由於大多數單元係經程式化或是未程式化，初始程式化狀態不提供真正的隨機性。難以達到處於經程式化或未程式化狀態之任何給定單元之接近50/50的可能性。因此，單獨初始程式化狀態將無法在不使用過量記憶體單元的情況下提供真正唯一識別符數。
需要利用非揮發性記憶體陣列製造的固有隨機性來產生真正唯一識別符數。
前文提及的問題與需求係藉由一記憶體裝置來解決，該記憶體裝置包括複數個記憶體單元及一控制器。該等記憶體單元之各者包括：第一區及第二區、一浮閘、及一選擇閘，該第一區及該第二區係形成在一半導體基材中，其中該基材之一通道區在該第一區與該第二區之間延伸，該浮閘經設置在該通道區之一第一部分上方且與其絕緣，該選擇閘經設置在該通道區之一第二部分上方且與其絕緣。該控制器經組態以：施加一或多個正電壓至該等記憶體單元之該等第一區，同時該等記憶體單元係於一次臨限狀態，以供產生通過該等通道區之各者的漏電流；測量該等漏電流；及基於測量之該等漏電流產生一數字。
該記憶體裝置可包括複數對記憶體單元及一控制器，其中各對記憶體單元包括：第一區、第二區、及第三區、一第一浮閘、一第二浮閘、一第一選擇閘、及一第二選擇閘，該第一區、該第二 區、及該第三區係形成在一半導體基材中，其中該基材之一第一通道區在該第一區與該第二區之間延伸，且該基材之一第二通道區在該第二區與該第三區之間延伸，該第一浮閘經設置在該第一通道區之一第一部分上方且與其絕緣，該第二浮閘經設置在該第二通道區之一第一部分上方且與其絕緣，該第一選擇閘經設置在該第一通道區之一第二部分上方且與其絕緣，該第二選擇閘經設置在該第二通道區之一第二部分上方且與其絕緣。該控制器經組態以：施加一或多個正電壓至該等記憶體單元之該等第二區，或至該等記憶體單元之該等第一區及該等第三區，同時該等記憶體單元係於一次臨限狀態，以供產生通過該第一通道區及該第二通道區之各者的漏電流；測量該等漏電流；及基於測量之該等漏電流產生一數字。
一種識別一記憶體裝置的方法，該記憶體裝置包括複數個記憶體單元。該等記憶體單元之各者包括：第一區及第二區、一浮閘、及一選擇閘，該第一區及該第二區係形成在一半導體基材中，其中該基材之一通道區在該第一區與該第二區之間延伸，該浮閘經設置在該通道區之一第一部分上方且與其絕緣，該選擇閘經設置在該通道區之一第二部分上方且與其絕緣。該方法包括：施加一或多個正電壓至該等記憶體單元之該等第一區，同時該等記憶體單元係於一次臨限狀態以產生通過該等通道區之各者的漏電流；測量該等漏電流；及基於測量之該等漏電流產生一數字。
一種識別一記憶體裝置的方法，該記憶體裝置包括複數對記憶體單元。各對記憶體單元包括：第一區、第二區、及第三區、 一第一浮閘、一第二浮閘、一第一選擇閘、及一第二選擇閘，該第一區、該第二區、及該第三區係形成在一半導體基材中，其中該基材之一第一通道區在該第一區與該第二區之間延伸，且該基材之一第二通道區在該第二區與該第三區之間延伸，該第一浮閘經設置在該第一通道區之一第一部分上方且與其絕緣，該第二浮閘經設置在該第二通道區之一第一部分上方且與其絕緣，該第一選擇閘經設置在該第一通道區之一第二部分上方且與其絕緣，該第二選擇閘經設置在該第二通道區之一第二部分上方且與其絕緣。該方法包括：施加一或多個正電壓至該等記憶體單元之該等第二區，或至該等記憶體單元之該等第一區及該等第三區，同時該等記憶體單元係於一次臨限狀態，以供產生通過該第一通道區及該第二通道區之各者的漏電流；測量該等漏電流；及基於測量之該等漏電流產生一數字。
本發明的其他目的與特徵將藉由檢視說明書、申請專利範圍、及隨附圖式而變得顯而易見。
12‧‧‧半導體基材/基材
14‧‧‧汲極區/汲極
16‧‧‧源極區/源極線
16a‧‧‧源極線
18‧‧‧通道區
20‧‧‧選擇閘/字線
20a‧‧‧導電線/字線
22‧‧‧浮閘/選擇閘/控制閘
24‧‧‧抹除閘/抹除閘線
24a‧‧‧抹除閘線
26‧‧‧控制閘/控制閘線
26a‧‧‧控制閘線
28‧‧‧PE閘
40‧‧‧感測放大器
50‧‧‧非揮發性記憶體單元陣列
52a‧‧‧平面A
52b‧‧‧平面B
54‧‧‧XDEC
56‧‧‧SLDRV
58‧‧‧YMUX
60‧‧‧HVDEC
62‧‧‧位元線控制器
64‧‧‧電荷泵
66‧‧‧控制器
70、701、702、703、704‧‧‧位元線
72‧‧‧位元線接觸件
I1、I2、I3、I4‧‧‧漏電流
圖1係具有四個導電閘之一記憶體單元的側剖面圖。
圖2係顯示一記憶體單元陣列的一部分的示意圖。
圖3係顯示用於產生對於該記憶體單元陣列唯一的隨機數的多對記憶體單元的示意圖。
圖4係具有三個導電閘之一記憶體單元的側剖面圖。
圖5係具有二個導電閘之一記憶體單元的側剖面圖。
圖6係顯示根據本發明之一記憶體裝置的架構的示意 圖。
本發明係利用並強調非揮發性記憶體單元之製造熵隨機性來產生用於該裝置之唯一識別符的系統及方法。本發明將關於四閘非揮發性記憶體單元陣列來討論，但亦可使用具有額外閘或較少閘的其他記憶體單元組態。
美國專利第7,927,994號揭示具有四個閘極的分離閘非揮發性記憶體單元裝置及其操作。該分離閘記憶體單元裝置包括以列與行配置的一記憶體單元陣列。圖1繪示形成在一半導體基材12上的一對此類記憶體單元。源極及汲極擴散區16/14形成於基材12中，在其等之間界定一通道區18。記憶體單元之各者具有四個導電閘：設置在通道區18之第一部分上方並與其絕緣的選擇閘20(亦稱為字線閘)、設置在通道區18之第二部分及源極區16之一部分上方並與其等絕緣的浮閘22、設置在源極區16上方並與其絕緣的抹除閘24、及設置在浮閘22上方並與其絕緣的控制閘26。較佳地，抹除閘24可具有一上部分，該上部分垂直地設置在浮閘22上方(例如垂直懸伸物)。
該等記憶體單元經配置成一陣列，其中此類記憶體單元行藉由隔離區行以交錯的方式而分開。各行記憶體單元含有經端對端地配置的圖1之記憶體單元對，藉此各對記憶體單元共用相同的源極區16，且相鄰對共用相同的汲極區14。整列記憶體單元的選擇閘20係形成為單一導電線20a(常稱作字線WL)，使得各字線20a形成各 行記憶體單元中一記憶體單元的選擇閘20(亦即，各字線將一列選擇閘20電性連接在一起)。該等控制閘26係類似地形成為沿著記憶體單元列延伸的一連續控制閘線26a(亦即，將一列控制閘26電性連接在一起)，並且該等抹除閘24亦類似地形成為沿著記憶體單元列延伸的一連續抹除閘線24a(亦即，將一列抹除閘24電性連接在一起)。該等源極區16係連續地形成為一源極線16a，該源極線以列方向延伸並在源極區16作用於整列記憶體單元對(亦即，將一列源極區16電性連接在一起)。導電位元線接觸件72將汲極14電性連接至位元線70，藉此各行汲極區14由位元線70電性連接在一起。圖2繪示記憶體陣列的一部分的示意表示。
藉由施加各種電壓至用於目標記憶體單元的經選取的線(亦即，與目標記憶體單元關聯的字線20、位元線70、源極線16、控制閘線26、及抹除閘線24)，並藉由施加各種電壓至非選取的線(亦即，不與目標記憶體單元關聯的字線20、位元線70、源極線16、控制閘線26、及抹除閘線24)，可抹除、程式化、及讀取個別目標記憶體單元。
例如，用於抹除操作，可施加下列電壓至經選取的(Sel.)線及非選取的(Unsel.)線：
Figure 107109424-A0202-12-0006-1
 抹除期間，施加9至11伏特之一電壓至抹除閘24，以使電子從浮閘22穿隧至抹除閘24。大約為-6至-9伏特之可選的負電壓可施加至經選取的控制閘26。在此情況下，施加至經選取的抹除閘24的電壓可降低至大約7至9伏特。亦已知在經選取的抹除閘線24上使用11.5伏特之一電壓，而所有其他線上係零電壓。
用於程式化，可施加下列電壓至經選取的(Sel.)線及非選取的(Unsel.)線：
Figure 107109424-A0202-12-0007-2
 程式化期間，在該浮閘下方通道之部分反轉的情況下，透過有效熱電子注入，程式化目標記憶體單元。3至6伏特的中電壓可施加至經選取的源極線SL以產生熱電子。經選取的控制閘26及抹除閘24經偏壓至一高電壓(6至9伏特)以利用高耦合比並使耦合至浮閘22的電壓最大化。耦合至該浮閘的高電壓引起浮閘通道反轉並且使得側向電場聚集在分離區中，以更有效產生熱電子，而熱電子注入至浮閘22上。此外，該等電壓提供了一高垂直電場，以將熱電子吸引至浮閘上並且降低注入能量障壁。
亦已知使用下列程式化電壓之組合：
Figure 107109424-A0202-12-0007-3
用於讀取，可施加下列電壓至經選取的(Sel.)線及非選取的(Unsel.)線：
Figure 107109424-A0202-12-0008-4
 讀取操作期間，取決於程式化與讀取操作之間的平衡，經選取的控制閘26及經選取的抹除閘24上之電壓可以達成平衡，這是因為各個閘都被耦接至浮閘。因此，施加至經選取的控制閘26及經選取的抹除閘24之各者的電壓可以是範圍從0到3.7伏特的電壓組合，以達到最佳化窗。此外，由於經選取的控制閘26上的電壓因電容RC耦合而係不利的，所以經選取的抹除閘24上的電壓可以造成一更快的讀取操作。亦已知於讀取操作中施加1.2伏特之一電壓在經選取的字線上，並施加2.5伏特之一電壓在非選取的控制閘26上。讀取操作期間，該選擇閘上的電壓導通(使導電)在選擇閘20下方之該通道區之部分。若以電子程式化該浮閘，該浮閘下方之該通道區之部分將不導電或提供極少的傳導。若不以電子程式化該浮閘，該浮閘下方之該通道區將係導電的。感測該通道區的導電度以判定該浮閘是否係以電子程式化。
產生對於記憶體單元陣列唯一的隨機數係藉由將該陣列中預定數量的記憶體單元專用於此目的而達成。這些專用單元係較佳地從未經程式化或經抹除，而係保持於其等之原始製造狀態(亦即，這些記憶體單元的程式化狀態並未從記憶體陣列經製造當時所存在的程式化狀態改變)。已發現藉由使用差動感測來成對地讀取這些記憶 體單元(每位元之資訊需要4個記憶體單元)，在次臨限操作中(意指選擇閘關閉，以使該選擇閘下方的該通道區關斷，其中任何偵測到的讀取電流僅是漏電流)，漏電流提供該等單元之隨機性之良好測量。
圖3最佳地繪示此次臨限、差動感測。此圖式示意性地繪示8個記憶體單元(即四對記憶體單元)，其中各對記憶體單元於行方向延伸並連接至一不同的位元線70，所有記憶體單元共用一共同源極線16a。施加次臨限電壓(例如0.7V至1.5V)至源極線16a，其中在其餘線/區上係零電壓或非常小的電壓，在位元線之各者上產生對於記憶體單元對之各者之漏電流I，藉由感測放大器40偵測並測量該漏電流。例如，漏電流I1係自第一對單元產生在位元線701上，其中記憶體單元之各者從其源極洩漏電流至其汲極，且來自該二個記憶體單元的總漏電流是I1，I2係自第二對單元產生在位元線702上，I3係自第三對單元產生在位元線703上，以此類推。藉由從位元線702上之總漏電流I2減去位元線701上之總漏電流I1以判定第一位元值(其中正結果視為1，負結果視為0)，從位元線703上之總漏電流I3減去位元線702上之總漏電流I2以判定第二位元值(其中正結果視為1，負結果視為0)，從位元線704上之總漏電流I4減去位元線703上之總漏電流I3以判定第三位元值(其中正結果視為1，負結果視為0)，以此類推來達成差動感測。各位元值之資訊係得自結合至二個位元線上的四個記憶體單元的漏電流，其中經結合的兩個電流彼此相減以得出反映單一位元值的正結果或負結果。全部專用記憶體單元的這些單一位元值的組合提供隨機的一數字(逐個單元地反映記憶體單元製造的隨機性)。此單一位元值的組合對於記憶體單元陣列係唯一的，並且可在併入該記憶體單元陣列之產品的使用壽命內可靠且重複地從該記 憶體單元陣列讀取。可藉由實際從另一漏電流減去一漏電流，或者藉由減去自經測量之漏電流判定的漏電流值來實施減去漏電流。可藉由比較經測量的漏電流來替代地實施差動感測。可藉由實際比較二個漏電流，或者藉由比較自經測量之漏電流判定的漏電流值來實施比較漏電流。例如，1或0的二元判定可基於較高編號之位元線上的漏電流是否大於較低編號之位元線上的漏電流來判定。
為了增強信號完整性及記憶體單元隨機性，較佳的是使用專用的成對的記憶體單元列或甚至一磁區的記憶體單元以供此隨機數產生。可能希望使用未用作任何用途的記憶體單元的緩衝區(亦即，相鄰的列及/或行)。藉由不讀取、程式化或抹除該緩衝區中之單元，降低干擾用於產生隨機數之記憶體單元的原始隨機性的可能性。
此技術具有許多優點。首先，藉由結合(加總)來自二個相鄰單元的電流，在任何給定位元線的所得之電流信號大致是個別單元之電流信號的兩倍，使得量測更加準確。其次，由於感測/讀取時間依據電流幅度而變動，讀取程序更加快速。第三，差動感測意指不需要可引入誤差或隨時間偏移的任何臨限或參考值比較。第四，隨機數產生在沒有結構化地變更任何記憶體陣列的情況下達成。第五，藉由將相鄰記憶體單元群組在一起並加總其等之電流，篩除相鄰單元中的製造相似處。
在一替代性實施例中，用以產生該隨機數的記憶體單元可軟性地(亦即輕微地)經程式化或經抹除。此可產生人工隨機性，其大於僅起因於製造變異的自然隨機性。其他替代性實施例包括施加小偏壓至字線20a及/或控制閘線26a，使得記憶體單元更接近於(但仍低於臨限)增加由感測放大器測量的漏電流信號。此外，任何給定 位元線上的多於一對記憶體單元可用以產生漏電流，以產生更高的總漏電流(亦即，可提供正電壓至二或多個源極線16a以透過連接至該等源極線的記憶體單元產生漏電流)。最後，可施加次臨限電壓(例如0.7V至1.5V)至位元線70而非源極線16a，其中漏電流的方向經反轉。
本發明不限於具有四個閘的分離閘記憶體單元。具體而言，可在具有缺少控制閘26及/或抹除閘24之記憶體單元的記憶體裝置中實施相同的隨機數產生。例如，圖4繪示分離閘記憶體單元30的一替代性實施例，其具有與圖1之記憶體單元相同的元件，但沒有分開的控制閘及抹除閘，而單一程式化/抹除(PE)閘32經設置在源極區16上方並與其絕緣(亦即，此係三閘設計)。可藉由將一高電壓置於PE閘32上以誘導電子從浮閘22穿隧至PE閘32來抹除記憶體單元對。對於用以儲存及讀取資料的正常操作，可藉由將正電壓置於選擇閘20、PE閘32、及源極區16上以及將一電流置於汲極區14上，以將電子從流動通過通道區18的電流注入至浮閘22上來程式化各記憶體單元。可藉由將正電壓置於選擇閘20及汲極區14上以及感測電流流動來讀取各記憶體單元。
圖5繪示分離閘記憶體單元的另一替代性實施例，其具有與圖1之記憶體單元相同的元件，但沒有任何控制閘或抹除閘。在此實施例的情況中，選擇閘20具有一上部分，其向上延伸並延伸至浮閘22上方。可藉由將高正電壓置於選擇閘20上並且將一參考電位置於源極區及汲極區16/14上，以誘導電子從浮閘22穿隧至選擇閘20來抹除記憶體單元。對於用以儲存及讀取資料的正常操作，可藉由施加一接地電位至汲極區14、施加一正電壓在源極區16上、及施加一 正電壓至選擇閘20上來程式化記憶體單元。電子接著將從汲極區14朝源極區16流動，其中一些電子變為經加速及經加熱的，藉此將該等電子經注入至浮閘22上(讓該浮閘處於帶負電荷的狀態-經程式化狀態)。可藉由將接地電位置於汲極區14上、將一正電壓置於源極區16上、及將一正電壓置於控制閘22上(導通控制閘22下方的該通道區部分)、及感測電流流動來讀取記憶體單元。
本發明之記憶體裝置的架構係繪示於圖6。記憶體裝置包括一非揮發性記憶體單元陣列50，其可隔離為兩個分開的平面(平面A 52a及平面B 52b)。記憶體單元可以是圖1及圖4至圖5所示的類型，形成在一單一晶片上，以複數個列與行配置在半導體基材12中。與非揮發性記憶體單元陣列相鄰者係位址解碼器(例如，XDEC 54(列解碼器)、SLDRV 56、YMUX 58(行解碼器)、HVDEC 60)以及一位元線控制器(BLINHCTL 62)，其等係在針對經選取之記憶體單元的讀取、程式化、及抹除操作期間，用於解碼位址以及供應各種電壓給各種記憶體單元閘與區。行解碼器包括感測放大器40。控制器66(含有控制電路)控制各種裝置元件以在目標記憶體單元上實施各操作(程式化、抹除、讀取)。在控制器66的控制下，電荷泵CHRGPMP 64提供用於讀取、程式化、及抹除記憶體單元的各種電壓。控制器66亦實施次臨限操作中上述的差動感測，以判定與記憶體裝置關聯的隨機數。
須了解本發明並未受限於上文所述以及本文所說明之(一或多個)實施例，且涵括落在任一項申請專利範圍之範疇內的任一變體或全部變體。例如，本文中對本發明的引述並非意欲用以限制任何申請專利範圍或申請專利範圍術語之範疇，而僅是用以對可由申 請專利範圍中一或多項所涵蓋的一或多種技術特徵作出引述。上文描述之材料、製程及數值實例僅為例示性，且不應視為對任何申請專利範圍之限制。雖然上述的減去及比較涉及彼此相鄰的位元線，但可使用任何位元線之間的比較的任何組合。
應注意的是，如本文中所使用，「在...上方(over)」及「在...之上(on)」之用語皆含括性地包括「直接在...之上(directly on)」(無居中的材料、元件或間隔設置於其間)及「間接在...之上(indirectly on)」(有居中的材料、元件或間隔設置於其間)。同樣地，「相鄰的(adjacent)」一詞包括了「直接相鄰的」(無居中的材料、元件或間隔設置於其間)及「間接相鄰的」(有居中的材料、元件或間隔設置於其間)的含意，「安裝於(mounted to)」一詞則包括了「直接安裝於(directly mounted to)」(無居中的材料、元件或間隔設置於其間)及「間接安裝於(indirectly mounted to)」(有居中的材料、元件或間隔設置於其間)的含意，以及「電耦接(electrically coupled)」一詞則包括了「直接電耦接(directly electrically coupled to)」(無居中的材料或元件於其間將各元件電性相連接)及「間接電耦接(indirectly electrically coupled to)」(有居中的材料或元件於其間將各元件電性相連接)的含意。舉例而言，「在基材上方(over a substrate)」形成元件可包括直接在基材上形成元件而其間無居中的材料/元件存在，以及間接在基材上形成元件而其間有一或多個居中的材料/元件存在。
16a‧‧‧源極線
20a‧‧‧導電線/字線
24a‧‧‧抹除閘線
26a‧‧‧控制閘線
40‧‧‧感測放大器
701、702、703、704‧‧‧位元線
I1、I2、I3、I4‧‧‧漏電流

Claims (22)

  1. 一種記憶體裝置，其包含：複數個記憶體單元，其中該等記憶體單元之各者包括：第一區及第二區，其等經形成在一半導體基材中，其中基材之一通道區在該第一區與該第二區之間延伸，一浮閘，其經設置在該通道區之一第一部分上方且與該第一部分絕緣，及一選擇閘，其經設置在該通道區之一第二部分上方且與該第二部分絕緣；一控制器，其經組態以：施加一或多個正電壓至該等記憶體單元之該等第一區，同時該等記憶體單元係於一次臨限狀態以供產生通過該等通道區之各者的漏電流，測量該等漏電流，及基於所測量之該等漏電流產生一數字。
  2. 如請求項1之裝置，其中該控制器經組態以藉由將一第一對記憶體單元的所測量之該等漏電流從一第二對記憶體單元的所測量之該等漏電流減去，或者藉由將該第一對記憶體單元的所測量之該等漏電流與該第二對記憶體單元的所測量之該等漏電流比較，來產生該數字之至少一部分。
  3. 如請求項1之裝置，其中一第一對記憶體單元經設置為與彼此相鄰，且一第二對記憶體單元經設置為與彼此相鄰，該裝置進一步包 含：一第一位元線，其連接至該第一對記憶體單元之該等第二區；一第二位元線，其連接至該第二對記憶體單元之該等第二區；其中該控制器經組態以藉由將該第一位元線上之漏電流從該第二位元線上之漏電流減去，或者藉由將該第一位元線上之該等漏電流與該第二位元線上之該等漏電流比較，來產生該數字之至少一部分。
  4. 如請求項1之裝置，其中一第一對記憶體單元經設置為與彼此相鄰，且一第二對記憶體單元經設置為與彼此相鄰，該裝置進一步包含：一第一位元線，其連接至該第一對記憶體單元之該等第一區；一第二位元線，其連接至該第二對記憶體單元之該等第一區；其中該控制器經組態以藉由將該第一位元線上之漏電流從該第二位元線上之漏電流減去，或者藉由將該第一位元線上之該等漏電流與該第二位元線上之該等漏電流比較，來產生該數字之至少一部分。
  5. 如請求項1之裝置，其中該等記憶體單元之各者進一步包含：一抹除閘，其經設置在該第一區上方且與該第一區絕緣。
  6. 如請求項4之裝置，其中該等記憶體單元之各者進一步包含：一控制閘，其經設置在該浮閘上方且與該浮閘絕緣。
  7. 如請求項1之裝置，其中該控制器進一步經組態以：施加一正電壓至該等選擇閘，同時該等記憶體單元係於一次臨 限狀態。
  8. 如請求項6之裝置，其中該控制器進一步經組態以：施加一正電壓至該等控制閘，同時該等記憶體單元係於一次臨限狀態。
  9. 一種記憶體裝置，其包含：複數對記憶體單元，其中各對記憶體單元包括：第一區、第二區、及第三區，其等經形成在一半導體基材中，其中基材之一第一通道區在該第一區與該第二區之間延伸，且該基材之一第二通道區在該第二區與該第三區之間延伸，一第一浮閘，其經設置在該第一通道區之一第一部分上方且與該第一通道區之該第一部分絕緣，一第二浮閘，其經設置在該第二通道區之一第一部分上方且與該第二通道區之該第一部分絕緣，一第一選擇閘，其經設置在該第一通道區之一第二部分上方且與該第一通道區之該第二部分絕緣，及一第二選擇閘，其經設置在該第二通道區之一第二部分上方且與該第二通道區之該第二部分絕緣；一控制器，其經組態以：施加一或多個正電壓至該等記憶體單元之該等第二區，或至該等記憶體單元之該等第一區及該等第三區，同時該等記憶體單元係於一次臨限狀態以供產生通過該第一通道區及 該第二通道區之各者的漏電流，測量該等漏電流，及基於所測量之該等漏電流產生一數字。
  10. 如請求項9之裝置，其進一步包含：複數個位元線，其等各自連接至該等對記憶體單元之一對記憶體單元的該第一區及該第三區，以供從該對記憶體單元之該第一通道區及該第二通道區接收該等漏電流；其中該控制器經組態以藉由將該等位元線之一者上之漏電流從該等位元線之另一者上之漏電流減去，或者藉由將該等位元線之該者上之該等漏電流與該等位元線之該另一者上之該等漏電流比較，來產生該數字之至少一部分。
  11. 如請求項10之裝置，其中對於該等位元線之各者，其上之該等漏電流係來自該對記憶體單元之該第一通道區之該漏電流及來自該對記憶體單元之該第二通道區之該漏電流。
  12. 一種識別一記憶體裝置的方法，該記憶體裝置包括複數個記憶體單元，其中該等記憶體單元之各者包括：第一區及第二區，其等經形成在一半導體基材中，其中基材之一通道區在該第一區與該第二區之間延伸，一浮閘，其經設置在該通道區之一第一部分上方且與該第一部分絕緣，及一選擇閘，其經設置在該通道區之一第二部分上方且與該第二部分絕緣； 該方法包含：施加一或多個正電壓至該等記憶體單元之該等第一區，同時該等記憶體單元係於一次臨限狀態以供產生通過該等通道區之各者的漏電流，測量該等漏電流，及基於所測量之該等漏電流產生一數字。
  13. 如請求項12之方法，其中該數字之產生至少部分地包括將一第一對記憶體單元的所測量之該等漏電流從一第二對記憶體單元的所測量之該等漏電流減去，或將該第一對記憶體單元的所測量之該等漏電流與該第二對記憶體單元的所測量之該等漏電流比較。
  14. 如請求項12之方法，其中：一第一對記憶體單元經設置為與彼此相鄰，且一第二對記憶體單元經設置為與彼此相鄰；該裝置進一步包含：一第一位元線，其連接至該第一對記憶體單元之該等第二區；一第二位元線，其連接至該第二對記憶體單元之該等第二區；該數字之產生至少部分地包括將該第一位元線上之漏電流從該第二位元線上之漏電流減去，或將該第一位元線上之該等漏電流與該第二位元線上之該等漏電流比較。
  15. 如請求項12之方法，其中： 一第一對記憶體單元經設置為與彼此相鄰，且一第二對記憶體單元經設置為與彼此相鄰；該裝置進一步包含：一第一位元線，其連接至該第一對記憶體單元之該等第一區；一第二位元線，其連接至該第二對記憶體單元之該等第一區；該數字之產生至少部分地包括將該第一位元線上之漏電流從該第二位元線上之漏電流減去，或將該第一位元線上之該等漏電流與該第二位元線上之該等漏電流比較。
  16. 如請求項12之方法，其中該等記憶體單元之各者進一步包含：一抹除閘，其經設置在該第一區上方且與該第一區絕緣。
  17. 如請求項16之方法，其中該等記憶體單元之各者進一步包含：一控制閘，其經設置在該浮閘上方且與該浮閘絕緣。
  18. 如請求項12之方法，其進一步包含：施加一正電壓至該等選擇閘，同時該等記憶體單元係於一次臨限狀態。
  19. 如請求項17之方法，其進一步包含：施加一正電壓至該等控制閘，同時該等記憶體單元係於一次臨限狀態。
  20. 一種識別一記憶體裝置的方法，該記憶體裝置包括複數對記憶體單元，其中各對記憶體單元包括： 第一區、第二區、及第三區，其等經形成在一半導體基材中，其中基材之一第一通道區在該第一區與該第二區之間延伸，且該基材之一第二通道區在該第二區與該第三區之間延伸，一第一浮閘，其經設置在該第一通道區之一第一部分上方且與該第一通道區之該第一部分絕緣，一第二浮閘，其經設置在該第二通道區之一第一部分上方且與該第二通道區之該第一部分絕緣，一第一選擇閘，其經設置在該第一通道區之一第二部分上方且與該第一通道區之該第二部分絕緣，及一第二選擇閘，其經設置在該第二通道區之一第二部分上方且與該第二通道區之該第二部分絕緣；該方法包含：施加一或多個正電壓至該等記憶體單元之該等第二區，或至該等記憶體單元之該等第一區及該等第三區，同時該等記憶體單元係於一次臨限狀態以供產生通過該第一通道區及該第二通道區之各者的漏電流，測量該等漏電流，及基於所測量之該等漏電流產生一數字。
  21. 如請求項20之方法，其中：該裝置進一步包含複數個位元線，該複數個位元線各自連接至該等對記憶體單元之一對記憶體單元的該第一區及該第三區，以供 從該對記憶體單元之該第一通道區及該第二通道區接收該等漏電流；該數字之產生至少部分地包括將該等位元線之一者上之漏電流從該等位元線之另一者上之漏電流減去，或將該等位元線之該者上之該等漏電流與該等位元線之該另一者上之該等漏電流比較。
  22. 如請求項21之方法，其中對於該等位元線之各者，其上之該等漏電流係來自該對記憶體單元之該第一通道區之該漏電流及來自該對記憶體單元之該第二通道區之該漏電流。
TW107109424A 2017-03-30 2018-03-20 用於基於非揮發性記憶體單元陣列熵產生隨機數之系統及方法 TWI683110B (zh)

Applications Claiming Priority (6)

Application Number Priority Date Filing Date Title
US201762479193P 2017-03-30 2017-03-30
US62/479,193 2017-03-30
US15/905,720 US10381088B2 (en) 2017-03-30 2018-02-26 System and method for generating random numbers based on non-volatile memory cell array entropy
US15/905,720 2018-02-26
WOPCT/US18/20628 2018-03-02
PCT/US2018/020628 WO2018182922A1 (en) 2017-03-30 2018-03-02 System and method for generating random numbers based on non-volatile memory cell array entropy

Publications (2)

Publication Number Publication Date
TW201903419A TW201903419A (zh) 2019-01-16
TWI683110B true TWI683110B (zh) 2020-01-21

Family

ID=63669848

Family Applications (1)

Application Number Title Priority Date Filing Date
TW107109424A TWI683110B (zh) 2017-03-30 2018-03-20 用於基於非揮發性記憶體單元陣列熵產生隨機數之系統及方法

Country Status (7)

Country Link
US (1) US10381088B2 (zh)
EP (1) EP3602084B1 (zh)
JP (1) JP6783397B2 (zh)
KR (1) KR102208056B1 (zh)
CN (1) CN110462582B (zh)
TW (1) TWI683110B (zh)
WO (1) WO2018182922A1 (zh)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10970046B2 (en) 2019-02-22 2021-04-06 International Business Machines Corporation Random number generator compatible with complementary metal-oxide semiconductor technology
GB2583118B (en) * 2019-04-17 2021-09-08 Crypto Quantique Ltd Device identification with quantum tunnelling currents
CN112306455B (zh) * 2020-03-26 2024-02-06 神州融安数字科技(北京)有限公司 随机数生成方法、生成器、电子设备计算机可读存储介质
CN117529776A (zh) * 2021-03-21 2024-02-06 Gsi 科技公司 Ram真随机数生成器

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5455792A (en) * 1994-09-09 1995-10-03 Yi; Yong-Wan Flash EEPROM devices employing mid channel injection
US6161213A (en) * 1999-02-17 2000-12-12 Icid, Llc System for providing an integrated circuit with a unique identification
TWI406296B (zh) * 2008-01-23 2013-08-21 Mosaid Technologies Inc 根據識別符之串聯記憶體中之操作模式控制
US20140269058A1 (en) * 2013-03-14 2014-09-18 Silicon Storage Technology, Inc. Non-volatile Memory Program Algorithm Device And Method
US20140269062A1 (en) * 2013-03-14 2014-09-18 Silicon Storage Technology, Inc. Low Leakage, Low Threshold Voltage, Split-Gate Flash Cell Operation

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6222227B1 (en) 1999-08-09 2001-04-24 Actrans System Inc. Memory cell with self-aligned floating gate and separate select gate, and fabrication process
JP4044755B2 (ja) * 2000-12-12 2008-02-06 三星電子株式会社 不揮発性半導体メモリ装置及びそれのプログラム方法
JP3959264B2 (ja) * 2001-09-29 2007-08-15 株式会社東芝 積層型半導体装置
US7142452B1 (en) 2004-06-07 2006-11-28 Virage Logic Corporation Method and system for securing data in a multi-time programmable non-volatile memory device
US7050344B1 (en) * 2004-11-04 2006-05-23 Promos Technologies Inc. Failure test method for split gate flash memory
WO2008133040A1 (ja) * 2007-04-12 2008-11-06 Renesas Technology Corp. 半導体装置
US20090039410A1 (en) 2007-08-06 2009-02-12 Xian Liu Split Gate Non-Volatile Flash Memory Cell Having A Floating Gate, Control Gate, Select Gate And An Erase Gate With An Overhang Over The Floating Gate, Array And Method Of Manufacturing
US8417754B2 (en) 2009-05-11 2013-04-09 Empire Technology Development, Llc Identification of integrated circuits
TWI566184B (zh) * 2011-03-31 2017-01-11 Ｉｃｔ韓國有限公司 產生數位值的裝置與方法
CN103247625A (zh) * 2012-02-03 2013-08-14 华邦电子股份有限公司 非易失性存储器元件及其阵列
US8867271B2 (en) * 2012-05-30 2014-10-21 Sandisk Technologies Inc. Threshold voltage adjustment for a select gate transistor in a stacked non-volatile memory device
US9323499B2 (en) 2012-11-15 2016-04-26 Elwha Llc Random number generator functions in memory
WO2014182672A1 (en) * 2013-05-07 2014-11-13 Wilber Scott A Acquisition and assessment of classically non-inferable information
KR20160050534A (ko) * 2014-10-30 2016-05-11 에스케이하이닉스 주식회사 누설 전류 감지부를 구비하는 반도체 집적 회로 장치 및 그 구동방법
US9548113B2 (en) * 2014-11-21 2017-01-17 Panasonic Intellectual Property Management Co., Ltd. Tamper-resistant non-volatile memory device
JP6587188B2 (ja) * 2015-06-18 2019-10-09 パナソニックＩｐマネジメント株式会社 乱数処理装置、集積回路カード、および乱数処理方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5455792A (en) * 1994-09-09 1995-10-03 Yi; Yong-Wan Flash EEPROM devices employing mid channel injection
US6161213A (en) * 1999-02-17 2000-12-12 Icid, Llc System for providing an integrated circuit with a unique identification
TWI406296B (zh) * 2008-01-23 2013-08-21 Mosaid Technologies Inc 根據識別符之串聯記憶體中之操作模式控制
US20140269058A1 (en) * 2013-03-14 2014-09-18 Silicon Storage Technology, Inc. Non-volatile Memory Program Algorithm Device And Method
US20140269062A1 (en) * 2013-03-14 2014-09-18 Silicon Storage Technology, Inc. Low Leakage, Low Threshold Voltage, Split-Gate Flash Cell Operation

Also Published As

Publication number Publication date
KR20190133236A (ko) 2019-12-02
EP3602084B1 (en) 2022-05-04
CN110462582B (zh) 2020-10-23
US10381088B2 (en) 2019-08-13
JP2020516071A (ja) 2020-05-28
JP6783397B2 (ja) 2020-11-11
EP3602084A4 (en) 2020-07-15
US20180286486A1 (en) 2018-10-04
KR102208056B1 (ko) 2021-01-27
EP3602084A1 (en) 2020-02-05
CN110462582A (zh) 2019-11-15
TW201903419A (zh) 2019-01-16
WO2018182922A1 (en) 2018-10-04

Similar Documents

Publication Publication Date Title
US10460811B2 (en) Array of three-gate flash memory cells with individual memory cell read, program and erase
TWI545575B (zh) 低洩漏、低臨界電壓、分裂閘極快閃胞元操作技術
TWI683110B (zh) 用於基於非揮發性記憶體單元陣列熵產生隨機數之系統及方法
CN107025936B (zh) 具有横向耦合结构的非易失性存储单元及其阵列
US10515694B2 (en) System and method for storing multibit data in non-volatile memory
US20160293260A1 (en) Method And Apparatus For Inhibiting The Programming Of Unselected Bitlines In A Flash Memory System
WO2017200710A1 (en) Flash memory array with individual memory cell read, program and erase
TW202016935A (zh) 具有電容耦合至浮動閘之閘極的記憶體單元之程式化
CN105390154A (zh) 页或字可擦除复合非易失性存储器
TW201947596A (zh) 具有位元組抹除操作之分離閘快閃記憶體陣列
TW201931376A (zh) 用於在非揮發性記憶體中使用電流乘數儲存並檢索多位元資料的系統及方法
TWI697001B (zh) 用於藉由最佳化程式化操作來實施推理引擎的系統及方法
EP3459114A1 (en) Array of three-gate flash memory cells with individual memory cell read, program and erase
TW201541455A (zh) 電性可程式化唯讀記憶體單元陣列、操作其之方法以及包含其之記憶體裝置
US20250190125A1 (en) Accelerated programming of four gate, split-gate flash memory cells