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TWI682522B - 砷化鎵單元及邏輯電路 - Google Patents

砷化鎵單元及邏輯電路 Download PDF

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TWI682522B
TWI682522B TW107143213A TW107143213A TWI682522B TW I682522 B TWI682522 B TW I682522B TW 107143213 A TW107143213 A TW 107143213A TW 107143213 A TW107143213 A TW 107143213A TW I682522 B TWI682522 B TW I682522B
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gallium arsenide
gate
anchor
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邱瑞杰
黃智文
蕭劭丞
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穩懋半導體股份有限公司
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Abstract

一種砷化鎵單元，包括至少一砷化鎵基板；複數個汲極及複數個源極，設置於該至少一砷化鎵基板；一閘極，設置於該複數個汲極與該複數個源極之間，朝一第一方向延伸；一第一錨，位於該閘極的一第一端；以及一第二錨，位於該閘極的一第二端；其中，該閘極於一第二方向的一閘極長度小於該第一錨於該第二方向的一第一寬度以及該第二錨於該第二方向的一第二寬度。

Description

砷化鎵單元及邏輯電路
本發明係指一種砷化鎵(Gallium Arsenide)單元，尤指一種可應用於砷化鎵邏輯電路且可降低砷化鎵邏輯電路的電路面積的砷化鎵單元。
砷化鎵(Gallium Arsenide，GaAs)裝置已廣泛地應用於單晶微波積體電路(Monolithic Microwave Integrated Circuit，MMIC)、紅外線發光二極體(Infrared Ray Light Emitting Diode，IR LED)、前端模組(Front End Module，FEM)等，近年來，簡易的邏輯函數運算亦被整合進砷化鎵晶片中，而對邏輯電路來說，如何降低電路面積始終是重要的考量。
另一方面，隨著砷化鎵製程技術的演進，高速電子遷移率電晶體(High Electron Mobility Transistor，HEMT)的閘極可達到很細。因HEMT中的閘極係用蝕刻的方式來形成，而需要錨(Anchor)來對細閘極加以固定以防斷裂。而在加入錨的同時，砷化鎵邏輯電路的面積也隨之提高。
因此，如何降低砷化鎵邏輯電路的電路面積也就成為業界所努力的目標之一。
因此，本發明之主要目的即在於提供一種可應用於砷化鎵邏輯電路且可降低砷化鎵邏輯電路的電路面積的砷化鎵單元，以改善習知技術的缺點。
本發明揭露一種砷化鎵(Gallium Arsenide)單元，包括至少一砷化鎵基板；複數個汲極及複數個源極，設置於該至少一砷化鎵基板；一閘極，設置於該複數個汲極與該複數個源極之間，朝一第一方向延伸；一第一錨，位於該閘極的一第一端；以及一第二錨，位於該閘極的一第二端；其中，該閘極於一第二方向的一閘極長度小於該第一錨於該第二方向的一第一寬度以及該第二錨於該第二方向的一第二寬度。
本發明另揭露一種邏輯電路，包括複數個砷化鎵(Gallium Arsenide)單元，其中一砷化鎵包括至少一砷化鎵基板；複數個汲極及複數個源極，設置於該至少一砷化鎵基板；一閘極，設置於該複數個汲極與該複數個源極之間，朝一第一方向延伸，其中該閘極、該複數個汲極及該複數個源極形成複數個電晶體；一第一錨，位於該閘極的一第一端；以及一第二錨，位於該閘極的一第二端；其中，該閘極於一第二方向的一閘極長度小於該第一錨於該第二方向的一第一寬度以及該第二錨於該第二方向的一第二寬度；其中，該複數個砷化鎵單元彼此相連，該複數個砷化鎵單元中至少一閘極接收一輸入信號，該複數個砷化鎵單元中一電晶體產生一輸出信號且耦接於一正電壓供應源，該複數個砷化鎵單元中一電晶體電性連接至一接地端。
本發明另揭露一種邏輯電路，包括一砷化鎵(Gallium Arsenide)單元，包括至少一砷化鎵基板；複數個汲極及複數個源極，設置於該至少一砷化 鎵基板；一閘極，設置於該複數個汲極與該複數個源極之間，朝一第一方向延伸，其中該閘極、該複數個汲極及該複數個源極形成一第一電晶體及一第二電晶體；一第一錨，位於該閘極的一第一端；以及一第二錨，位於該閘極的一第二端；其中，該閘極於一第二方向的一閘極長度小於該第一錨於該第二方向的一第一寬度以及該第二錨於該第二方向的一第二寬度；一負載，耦接於該第一電晶體；以及一第三電晶體，耦接於該第二電晶體；其中，該第一電晶體以及該負載形成一邏輯子電路；其中，該第二電晶體以及該第三電晶體形成一緩衝子電路。
10、10’、70、80‧‧‧砷化鎵單元
12_a、12_b、12_n‧‧‧砷化鎵基板
14‧‧‧閘極
14a、14b、54、55、56、57‧‧‧錨
15a、15b‧‧‧接觸孔
16a、16b、Q1、Q2、Q3、31a、32b、31a’、32b’、51a、51a’、52b、52b’‧‧‧電晶體
30、50、90‧‧‧邏輯電路
31、32、51、52、91、92‧‧‧子電路
34a、34b‧‧‧主動負載
44a、44b‧‧‧金屬線
A、B‧‧‧閘信號
D_a、D_b、D_n‧‧‧汲極
Dx4、Dx6‧‧‧距離
GND‧‧‧接地端
L14‧‧‧閘極長度
R‧‧‧負載
S_a、S_b、S_n‧‧‧源極
VCC‧‧‧正電壓供應源
Vout1、Vout2‧‧‧輸出電壓
W14a、W14b‧‧‧錨寬度
第1圖為本發明實施例一砷化鎵單元的電路佈局示意圖。
第2圖為第1圖砷化鎵單元的電路圖。
第3圖為本發明實施例一邏輯電路的電路佈局示意圖。
第4圖為第3圖邏輯電路的電路圖。
第5圖為習知一邏輯電路的電路圖。
第6圖為第5圖邏輯電路的電路佈局示意圖。
第7圖為本發明實施例一砷化鎵單元的電路佈局示意圖。
第8圖為本發明實施例一砷化鎵單元的電路佈局示意圖。
第9圖為本發明實施例一邏輯電路的電路佈局示意圖。
第10圖為第9圖邏輯電路的電路圖。
請參考第1圖及第2圖，第1圖為本發明實施例一砷化鎵(Gallium Arsenide，GaAs)單元10的電路佈局示意圖，第2圖為砷化鎵單元10的電路圖。砷化鎵單元10包括砷化鎵基板12_a、12_b、汲極D_a、D_b、源極S_a、S_b以及一閘極14，汲極D_a、D_b及源極S_a、S_b設置於砷化鎵基板12_a、12_b上。閘極14設置於汲極D_a、D_b與源極S_a、S_b之間並朝一方向x(或x軸)延伸。砷化鎵基板12_a、汲極D_a、源極S_a及閘極14形成一高速電子遷移率電晶體(High Electron Mobility Transistor，HEMT)或一電晶體16a，如第2圖所示，而砷化鎵基板12_b、汲極D_b、源極S_b及閘極14形成一高速電子遷移率電晶體16b，如第2圖所示。砷化鎵單元10為具有單一閘極且由二顆HEMT(或二顆電晶體)所組成的一電路單元。
需注意的是，隨著砷化鎵半導體製程技術的演進，閘極14於一方向y(或y軸)的一閘極長度(Gate Length)L14可達到很細，此細閘極可帶來縮小砷化鎵裝置的電路面積的優點。不同於傳統CMOS製程，細閘極14可藉由蝕刻(etching)來形成，而顯得相當脆弱而容易斷裂。為了避免閘極14斷裂，砷化鎵單元10另包括一第一錨(Anchor)14a及一第二錨14b，分別設置於閘極14的兩端，也就是說，第一錨14a位於閘極14的一第一端而第二錨14b位於閘極14的一第二端。於方向y的錨寬度(Anchor Width)W14a、W14b皆大於閘極長度L14。於一實施例中，閘極14的閘極長度L14可為0.5μm或小於0.5μm，而錨寬度W14a、W14b可為1μm或大於1μm。
另外，錨14a、14b的尺寸可足夠大，而接觸孔15a、15b可分別形成於錨14a、14b之上，使得閘極14可透過錨14a、14b及接觸孔15a、15b耦接於金屬線。
砷化鎵單元10可應用於一邏輯電路。請參考第3圖及第4圖。第3圖為本發明實施例一邏輯電路30的電路佈局示意圖，第4圖為邏輯電路30的電路圖。於第3圖中，邏輯電路30包括一邏輯子電路31及一邏輯子電路32。邏輯子電路31為一NOR閘的實現方式，用來進行一邏輯NOR函數運算，邏輯子電路32為一NAND閘的實現方式，用來進行一邏輯NAND函數運算，也就是說，輸出電壓Vout1可表示為Vout1=A NOR B，而輸出電壓Vout2可表示為Vout1=A NAND B。邏輯子電路31包括電晶體31a及31a’，邏輯子電路32包括電晶體32b及32b’。透過將金屬線進行適當的繞線，如第4圖所示，電晶體31a及32b可用砷化鎵單元10來實現，而電晶體31a’及32b’可用一砷化鎵單元10’來實現，其中砷化鎵單元10’包括與砷化鎵單元10相同的電路結構。另外，第2圖的電晶體16a即為第3圖及第4圖的電晶體31a，第2圖的電晶體16b即為第3圖及第4圖的電晶體32b。從另一角度來說，邏輯電路30可視為包括砷化鎵單元10及砷化鎵單元10’。砷化鎵單元10、10’彼此相互連接。砷化鎵單元10’電性連接於一接地端GND，砷化鎵單元10透過主動負載34a及34b耦接於一正電壓供應源VCC。砷化鎵單元10產生輸出電壓Vout1及Vout2。
於砷化鎵單元10中，閘極14耦接於金屬線44a，以接收對應於邏輯子電路31的一閘信號A，閘極14耦接於金屬線44b，以接收對應於邏輯子電路32的閘信號A。閘極14透過錨14a及接觸孔15a耦接於金屬線44a，而閘極14透過錨14b及接觸孔15b耦接於金屬線44b。換句話說，錨14a耦接於透過接觸孔15a金屬線44a以接收對應於邏輯子電路31的閘信號A，而錨14b透過接觸孔15b耦接於金屬線44b以接收對應於邏輯子電路32的閘信號A。
位於閘極14兩端的錨14a、14b用來固定細閘極14，而形成於錨14a、 14b的接觸孔15a、15b用來接收分別給邏輯子電路31、32的閘信號A。另外，閘極14的閘極長度L14於錨14a與錨14b之間為定值。以電路布局的角度來說(俯視角)，閘極14穿越砷化鎵基板12_a、12_b，而閘極14於錨14a與錨14b之間並未有跨越其他金屬層的轉換結構，即沒有貫孔(Via)或接觸孔(Contact)設置於錨14a與錨14b之間的閘極14上。因此，砷化鎵單元10的面積可得以縮小，特別是在x-軸上。
具體來說，請參考第5圖及第6圖。第5圖為習知一邏輯電路50的電路圖，第6圖為邏輯電路50的電路佈局示意圖。邏輯電路50可達成與邏輯電路30相同的邏輯函數運算。邏輯電路50包括一子電路51以及一子電路52。與子電路31、32類似，子電路51實現一NOR閘而子電路52實現一NAND。子電路51包括電晶體51a及51a’，而子電路51包括電晶體52b及52b’。
以電晶體51a及52b的電路布局示意圖(如第6圖所示)為例，為了固定電晶體51a中的閘極，電晶體51a包括具有一大錨54及一小錨55的一閘極。為了接收對應於邏輯子電路51的閘信號A，接觸孔只能形成於大錨54之上，而不能形成於小錨55之上。同樣地，電晶體52b包括具有一大錨56及一小錨57的一閘極，為了接收對應於邏輯子電路52的閘信號A，接觸孔只能形成於大錨56之上，而不能形成於小錨57之上。
如第6圖所繪示的電路布局圖，電晶體51a與電晶體52b分離，也就是說，電晶體51a/52b分別包括各自的閘極以及沒有接觸孔形成於其上的小錨55/57。相較於邏輯電路30，邏輯電路50在電路布局上佔用較多的電路面積，特別是在x軸上。具體來說，第6圖中錨54與錨56之間的一距離Dx6大於第4圖中錨 14a與錨14b之間的一距離Dx4。
另外，本發明的砷化鎵單元可利用單一閘極實現複數個電晶體。請參考第7圖，第7圖為本發明實施例一砷化鎵單元70的電路佈局示意圖。砷化鎵單元70與砷化鎵單元10相似，故相同元件沿用相同符號。與(形成二顆電晶體的)砷化鎵單元10不同的是，砷化鎵單元70可形成多顆電晶體(多於二顆電晶體)，其皆接收相同的閘信號。
由上述可知，藉由適當擺放於邏輯電路中接收相同閘信號的複數個電晶體(如電晶體31a及32b)，並運用砷化鎵單元10來實現接收相同閘信號的該複數個電晶體，邏輯電路的面積或尺寸皆可降低。
需注意的是，前述實施例用以說明本發明之概念，本領域具通常知識者當可據以做不同的修飾，而不限於此。舉例來說，於第3圖中，砷化鎵單元10透過主動負載34a及34b耦接至一正電壓供應源VCC，而不限於此。砷化鎵單元可耦接於被動負載如薄膜電阻(Thin-Film Resistor，TFR)或高阻值薄膜電阻(High Resistance Thin-Film Resistor，HRT)。
請參考第8圖，第8圖為本發明實施例一砷化鎵單元80的電路佈局示意圖。砷化鎵單元80與砷化鎵單元10類似，故相同元件沿用相同符號。不同於砷化鎵單元10，砷化鎵單元80的錨14b上並未形成接觸孔。
於一實施例中，砷化鎵單元80可應用於一直接耦合場效電晶體邏輯(Direct Coupled Field Effect Transistor Logic，DCFL)電路。請參考第9圖及第 10圖，第9圖為本發明實施例一邏輯電路90的電路佈局示意圖，第10圖為邏輯電路90的電路圖。邏輯電路90為一DCFL反向器，由第9圖及第10圖可知，邏輯電路90包括砷化鎵單元80、一負載R及一電晶體Q3。砷化鎵單元80形成電晶體Q1及Q2，電晶體Q2耦接於電晶體Q3，電晶體Q1耦接於負載R。於此實施例中，負載R為由一電阻實現的一被動負載，而不限於此。負載R亦可為一主動負載。從一角度來說，電晶體Q1及負載R可形成一邏輯子電路91，而電晶體Q2及Q3可形成一緩衝子電路92。
綜上所述，本發明利用具有二個接觸孔形成於其上的二個錨以及係閘極來形成砷化鎵單元中的複數個電晶體。藉由適當擺放邏輯電路接收相同閘信號的複數個電晶體，並利用砷化鎵單元實現該複數個電晶體，可降低邏輯電路的面積或尺寸。以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
10‧‧‧砷化鎵單元
12_a、12_b‧‧‧砷化鎵基板
14‧‧‧閘極
14a、14b‧‧‧錨
15a、15b‧‧‧接觸孔
D_a、D_b‧‧‧汲極
L14‧‧‧閘極長度
S_a、S_b‧‧‧源極
W14a、W14b‧‧‧錨寬度

Claims (11)

  1. 一種砷化鎵(Gallium Arsenide)單元，包括：至少一砷化鎵基板；複數個汲極及複數個源極，設置於該至少一砷化鎵基板；一閘極，設置於該複數個汲極與該複數個源極之間，朝一第一方向延伸；一第一錨，位於該閘極的一第一端；以及一第二錨，位於該閘極的一第二端；其中，該閘極於一第二方向的一閘極長度小於該第一錨於該第二方向的一第一寬度以及該第二錨於該第二方向的一第二寬度；其中，一第一接觸孔形成於該第一錨，一第二接觸孔形成於該第二錨，該第一錨透過該第一接觸孔耦接於一第一金屬線，以接收對應於一第一子電路的一閘信號，該第二錨透過該第二接觸孔耦接於一第二金屬線，以接收對應於一第二子電路的該閘信號。
  2. 如請求項1所述的砷化鎵單元，其中該閘極的該閘極長度為定值。
  3. 如請求項1所述的砷化鎵單元，其中該閘極的該閘極長度小於0.5μm。
  4. 如請求項1所述的砷化鎵單元，其中該閘極、該複數個汲極及該複數個源極形成複數個電晶體。
  5. 如請求項1所述的砷化鎵單元，其中該第一子電路用來進行一第一邏 輯函數運算，該第二子電路用來進行一第二邏輯函數運算。
  6. 如請求項1所述的砷化鎵單元，其中該第一子電路及該第二子電路形成一邏輯電路。
  7. 一種邏輯電路，包括：複數個砷化鎵(Gallium Arsenide)單元，其中一砷化鎵單元包括：至少一砷化鎵基板；複數個汲極及複數個源極，設置於該至少一砷化鎵基板；一閘極，設置於該複數個汲極與該複數個源極之間，朝一第一方向延伸，其中該閘極、該複數個汲極及該複數個源極形成複數個電晶體；一第一錨，位於該閘極的一第一端；以及一第二錨，位於該閘極的一第二端；其中，該閘極於一第二方向的一閘極長度小於該第一錨於該第二方向的一第一寬度以及該第二錨於該第二方向的一第二寬度；其中，一第一接觸孔形成於該第一錨，一第二接觸孔形成於該第二錨，該第一錨透過該第一接觸孔耦接於一第一金屬線，以接收對應於一第一子電路的一閘信號，該第二錨透過該第二接觸孔耦接於一第二金屬線，以接收對應於一第二子電路的該閘信號；其中，該複數個砷化鎵單元彼此相連，該複數個砷化鎵單元中至少一閘極接收一輸入信號，該複數個砷化鎵單元中一電晶體產生一輸出信號且耦接於一正電壓供應源，該複數個砷化鎵單元中一電晶體電性連接至一接地端。
  8. 如請求項7所述的邏輯電路，其中至少一砷化鎵單元透過至少一主動負載耦接於該正電壓供應源。
  9. 如請求項7所述的邏輯電路，其中至少一砷化鎵單元透過至少一被動負載耦接於該正電壓供應源。
  10. 一種邏輯電路，包括：一砷化鎵(Gallium Arsenide)單元，包括：至少一砷化鎵基板；複數個汲極及複數個源極，設置於該至少一砷化鎵基板；一閘極，設置於該複數個汲極與該複數個源極之間，朝一第一方向延伸，其中該閘極、該複數個汲極及該複數個源極形成一第一電晶體及一第二電晶體；一第一錨，位於該閘極的一第一端；以及一第二錨，位於該閘極的一第二端；其中，該閘極於一第二方向的一閘極長度小於該第一錨於該第二方向的一第一寬度以及該第二錨於該第二方向的一第二寬度；一負載，耦接於該第一電晶體；以及一第三電晶體，耦接於該第二電晶體；其中，該第一電晶體以及該負載形成一邏輯子電路；其中，該第二電晶體以及該第三電晶體形成一緩衝子電路。
  11. 如請求項10所述的邏輯電路，其中該邏輯電路為一直接耦合場效電 晶體邏輯(Direct Coupled Field Effect Transistor Logic，DCFL)反向器。
TW107143213A 2018-09-28 2018-12-03 砷化鎵單元及邏輯電路 TWI682522B (zh)

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US16/145,176 2018-09-28
US16/145,176 US10580768B1 (en) 2018-09-28 2018-09-28 Gallium arsenide cell

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TWI682522B true TWI682522B (zh) 2020-01-11
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ID=69645504

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Application Number Title Priority Date Filing Date
TW107143213A TWI682522B (zh) 2018-09-28 2018-12-03 砷化鎵單元及邏輯電路

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US (1) US10580768B1 (zh)
TW (1) TWI682522B (zh)

Citations (9)

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