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TWI682545B - 用於改良的鰭式裝置性能之氣隙間隔件整合 - Google Patents

用於改良的鰭式裝置性能之氣隙間隔件整合 Download PDF

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TWI682545B
TWI682545B TW104134149A TW104134149A TWI682545B TW I682545 B TWI682545 B TW I682545B TW 104134149 A TW104134149 A TW 104134149A TW 104134149 A TW104134149 A TW 104134149A TW I682545 B TWI682545 B TW I682545B
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fin fet
layer
air gap
gate
ild
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TW104134149A
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TW201626564A (zh
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保羅 雷蒙 貝瑟
史貴凡迪 巴頓 凡
木村啟惠
傑瑞多 Ａ 戴加迪諾
史密德 哈洛德 歐克隆
楊登亮
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美商蘭姆研究公司
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Publication date
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Publication of TW201626564A publication Critical patent/TW201626564A/zh
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Abstract

一種提供具有氣隙間隔件之鰭式FET（Fin FET）裝置的方法包含：提供具有複數鰭、以及與該複數鰭呈橫向設置之虛擬閘極的的基板；在虛擬閘極周圍沉積犧牲間隔件；在犧牲間隔件周圍沉積第一層間介電質（ILD，interlayer dielectric）層；相關於第一ILD層及犧牲間隔件對虛擬閘極進行選擇性地蝕刻；沉積替代金屬閘極（RMG，replacement metal gate）；對RMG的一部分進行蝕刻，以產生由犧牲間隔件圍繞的凹口；以及在凹口中沉積閘極覆蓋層。閘極覆蓋層係至少部分地被犧牲間隔件圍繞，且係由矽氧碳化物（SiOC）製成。

Description

用於改良的鰭式裝置性能之氣隙間隔件整合
本揭露內容相關於處理基板的方法，且更特別相關於在鰭式FET(Fin FET)裝置中整合氣隙間隔件的方法。
[相關申請案之交互參考]
本申請案主張於2014年10月17日申請之美國臨時申請案第62/065,284號的權利。以上所提及之申請案的整體揭露內容係併入於此，以供參考。
此處所提供的背景描述係針對概括性地呈現該揭露內容之脈絡的目的。目前所列名之發明人的工作成果(就本先前技術部分中所描述之範圍而言)、以及可能未以其他方式視為申請時之先前技術的描述內容之實施態樣並非明示、或暗示地被認為是相對本揭露內容的先前技術。
現在參考圖1A，Fin FET裝置10係顯示包含設置於一或更多下方層12上的源極區14及汲極區18。源極接點20在垂直方向上自源極區14延伸至設置於源極區14之上一水平平面內的源極接點22。汲極接點28在垂直方向上自汲極區18延伸至設置於汲極區18之上一水平平面內的汲極接點30。閘極區34及38係設置於源極區14與汲極區18之間。複數鰭40與閘極區38呈橫向延伸於源極區14與汲極區18之間。
現在參考圖1B，Fin FET裝置10的寄生電容限制了AC性能。寄生電容的一些者係於圖1B中加以說明。第一寄生電容C1產生於源極接點22與汲極接點30之間。第二寄生電容C2產生於源極/汲極接點20、22、28、及30與閘極區38之間。第三寄生電容C3產生於閘極區34及38與源極/汲極區14及18之間。第四寄生電容C4產生於源極接點20與汲極區18之間。
已提出具有相對低介電常數(k)的間隔件材料來減少寄生電容。舉例而言，已使用介電常數k約為7.5的矽氮化物(SiN)間隔件。儘管已提出具有更低介電常數(k約為5、或更小)的其他間隔件材料，但改善僅係小幅增加。
一種提供具有氣隙間隔件之鰭式FET(Fin FET)裝置的方法包含：提供包含複數鰭、及與該複數鰭呈橫向設置之虛擬閘極的基板；在虛擬閘極周圍沉積犧牲間隔件；在犧牲間隔件周圍沉積第一層間介電質(ILD，interlayer dielectric)層；相對於第一ILD層及犧牲間隔件對虛擬閘極進行選擇性地蝕刻；沉積替代金屬閘極(RMG，replacement metal gate)；對RMG的一部分進行蝕刻，以產生由犧牲間隔件圍繞的凹口；以及在凹口中沉積閘極覆蓋層。閘極覆蓋層係至少部分地被犧牲間隔件圍繞，且係由矽氧碳化物(SiOC)製成。
在其他特徵中，閘極覆蓋層係使用遠端電漿製程而沉積。犧牲間隔件係由矽氮化物製成。方法包含執行閘極覆蓋層之化學機械拋光(CMP，chemical mechanical polishing)。
在其他特徵中，方法包含對複數鰭之相對末端周圍的第一ILD層進行蝕刻，以產生針對自對準接點(SAC，self-aligned contacts)的凹口，並且在凹口中沉積SAC。凹口中SAC的沉積包含沉積阻障層、及沉積金屬層。
在其他特徵中，阻障層包含鈦及鈦氮化物層。阻障層包含WCNx，其中x係大於零的整數。SAC包含金屬層，該金屬層包含選自由鎢(W)及鈷(Co)組成之群組的材料。
在其他特徵中，方法包含藉由相對於第一ILD層、閘極覆蓋層、及SAC對犧牲間隔件進行選擇性地蝕刻而移除犧牲間隔件，以產生氣隙間隔件。方法包含在該氣隙間隔件之上部中沉積氣隙密封件。氣隙密封件係由ILD、二氧化矽、具有碳參雜的二氧化矽、及SiCO其中至少一者製成。氣隙密封件的沉積包含：在基板的頂部表面上沉積密封層；以及執行該密封層之化學機械拋光(CMP)，以定義氣隙密封件。
在其他特徵中，密封層係使用電漿加強化學氣相沉積而沉積。方法包含在基板上沉積蝕刻停止層。該蝕刻停止層包含SiCO。方法包含在蝕刻停止層上沉積第二ILD層。方法包含對第二ILD層及蝕刻停止層的部分進行蝕刻，以露出基板之下方層的選定部分。
Fin FET裝置包含複數鰭。源極接點係設置成與複數鰭的第一末端接觸。汲極接點係設置成與複數鰭的第二末端接觸。金屬閘極係設置成在源極接點與汲極接點之間的下方層上、並與源極接點與汲極接點隔開、並與複數鰭接觸。金屬閘極包含由矽氧碳化物(SiOC)製成的閘極覆蓋層。
在其他特徵中，氣隙係位於第一層間介電質(ILD)層與金屬閘極之間、源極接點與閘極之間、以及汲極接點與閘極之間。氣隙密封件係位於閘極覆蓋層與第一ILD層之間、閘極覆蓋層與汲極接點之間、以及閘極覆蓋層與源極接點之間之氣隙的上部中。氣隙密封件係由選自由ILD、二氧化矽、具有碳參雜的二氧化矽、及矽氧碳化物(SiOC)組成之群組的材料製成。
在其他特徵中，蝕刻停止層係設置於閘極覆蓋層、氣隙密封件、及第一ILD層之上。蝕刻停止層係由矽氧碳化物(SiOC)製成。
在其他特徵中，第二ILD層係設置於蝕刻停止層之上。
Fin FET裝置包含複數鰭、源極接點係設置成與複數鰭的第一末端接觸。汲極接點係設置成與複數鰭的第二末端接觸。金屬閘極係設置成在源極接點與汲極接點之間、並與源極接點與汲極接點隔開、並與複數鰭接觸。氣隙係位於第一層間介電質(ILD)層與金屬閘極之間、源極接點與閘極之間、以及汲極接點與閘極之間。
在其他特徵中，閘極覆蓋層係形成於金屬閘極上。閘極覆蓋層係由矽氧碳化物(SiOC)製成。氣隙密封件係位於閘極覆蓋層與第一ILD層之間、閘極覆蓋層與汲極接點之間、以及閘極覆蓋層與源極接點之間之氣隙的上部中。氣隙密封件係由選自由ILD、二氧化矽、具有碳參雜的二氧化矽、及矽氧碳化物(SiOC)組成之群組的材料製成。
在其他特徵中，蝕刻停止層係設置於閘極覆蓋層、氣隙密封件、及第一ILD層之上。蝕刻停止層係由矽氧碳化物(SiOC)製成。第二ILD層係設置於蝕刻停止層之上。
本揭露內容的進一步應用領域將由詳細描述、申請專利範圍、及圖式而更加明白。詳細描述及具體範例僅意在說明之目的，而並非意圖限制本揭露內容的範疇。
10‧‧‧Fin FET裝置
12‧‧‧下方層
14‧‧‧源極區
18‧‧‧汲極區
20‧‧‧源極接點
22‧‧‧源極接點
28‧‧‧汲極接點
30‧‧‧汲極接點
34‧‧‧閘極區
38‧‧‧閘極區
40‧‧‧鰭
100‧‧‧基板
110‧‧‧ILD層
114‧‧‧鰭
118‧‧‧虛擬閘極
122‧‧‧硬遮罩層
128‧‧‧犧牲間隔件
132‧‧‧ILD層
138‧‧‧RMG
139‧‧‧凹口
141‧‧‧頂部表面
144‧‧‧閘極覆蓋層
145‧‧‧閘極覆蓋層
152‧‧‧SAC材料
153‧‧‧阻障層
155‧‧‧金屬層
156‧‧‧密封層
157‧‧‧氣隙密封件
159‧‧‧氣隙
164‧‧‧蝕刻停止層
166‧‧‧ILD層
190‧‧‧部位
192‧‧‧部位
198‧‧‧部位
200‧‧‧部位
300‧‧‧方法
304‧‧‧步驟
308‧‧‧步驟
312‧‧‧步驟
314‧‧‧步驟
320‧‧‧步驟
322‧‧‧步驟
326‧‧‧步驟
328‧‧‧步驟
332‧‧‧步驟
336‧‧‧步驟
338‧‧‧步驟
342‧‧‧步驟
348‧‧‧步驟
350‧‧‧步驟
C1‧‧‧第一寄生電容
C2‧‧‧第二寄生電容
C3‧‧‧第三寄生電容
C4‧‧‧第四寄生電容
本揭露內容將自實施方式與隨附圖式而得到更完全地理解，其中：圖1A根據先前技術，係說明Fin FET裝置的立體圖；圖1B係說明圖1A中Fin FET裝置之寄生電容的立體圖； 圖2根據本揭露內容，係說明在淺溝槽隔離(STI，shallow trench isolation)凹口蝕刻後包含複數鰭之基板範例的立體圖；圖3根據本揭露內容，係說明包含虛擬閘極之基板範例的立體圖；圖4根據本揭露內容，係說明包含沉積於虛擬閘極周圍之犧牲間隔件的基板範例的立體圖；圖5根據本揭露內容，係說明移除虛擬閘極、且在犧牲間隔件周圍沉積層間介電質(ILD，interlayer dielectric)後之基板範例的立體圖；圖6根據本揭露內容，係說明包含替代金屬閘極(RMG，replacement metal gate)之基板範例的立體圖；圖7根據本揭露內容，係說明在RMG中蝕刻凹口後之基板範例的立體圖；圖8根據本揭露內容，係說明在凹口中沉積閘極覆蓋層(gate capping layer)後之基板範例的立體圖；圖9根據本揭露內容，係說明閘極覆蓋層之化學機械拋光(CMP，chemical mechanical polishing)後之基板範例的立體圖；圖10根據本揭露內容，係說明蝕刻氧化物以在複數鰭之相對末端的鄰近處包含自對準接點(SAC，Self-Aligned Contact)架構後之基板範例的立體圖；圖11根據本揭露內容，係說明利用金屬填充SAC後之基板範例的立體圖；圖12根據本揭露內容，係說明移除犧牲間隔件後之基板範例的立體圖； 圖13根據本揭露內容，係說明在氣隙之上沉積密封層後之基板範例的立體圖；圖14根據本揭露內容，係說明在密封層上執行CMP以產生氣隙密封件後之基板範例的立體圖；圖15根據本揭露內容，係說明基板、氣隙密封件、及氣隙密封件下方之間隙的範例的立體、橫剖面圖；圖16根據本揭露內容，係說明沉積後蝕刻停止層、及ILD層之範例的立體、橫剖面圖；以及圖17A-19根據本揭露內容，係說明使用複數處理步驟以將基板露出至基板之各種子層後之各種基板範例的立體、橫剖面圖。圖20根據本揭露內容，係針對Fin FET裝置產生氣隙隔件的方法。
在圖式中，參考數字可重複用來標識相似的、及/或相同的元件。
本揭露內容相關於具有氣隙間隔件的Fin FET裝置、以及將氣隙間隔件整合至Fin FET裝置中的方法。氣隙間隔件係在整合期間使用犧牲間隔件形成。後續在自對準源極/汲極接點形成後移除犧牲間隔件。氣隙間隔件減少了Fin FET寄生電容。在不損失製程視窗，或不放寬微影覆蓋要求的條件下可達成低寄生電容。
現在參考圖2-3，分別顯示的是淺溝槽隔離(STI，shallow trench isolation)凹口蝕刻後、及虛擬閘極形成後的基板。在圖2中，基板100包含ILD層110及複數鰭114。ILD層110可由低k(介電常數)介電質、參雜氧化物、流動氧化物、二氧化矽(SiO2)、或其他適合的材料製成。
在圖3中，虛擬閘極118係沉積於複數鰭114上方，並受到蝕刻。在一些範例中，虛擬閘極118係設置於ILD層110上，並且與複數鰭114呈橫向進行延伸。在一些範例中，虛擬閘極118係由多晶矽製成。硬遮罩層122在蝕刻期間可用來遮蓋虛擬閘極118。
現在參考圖4-5，分別進行沉積及蝕刻犧牲間隔件、以及移除虛擬閘極。在圖4中，犧牲間隔件128係沉積於虛擬閘極118之外表面的周圍，並受到蝕刻。在一些範例中，犧牲間隔件128係由矽氮化物(SiN)製成。在圖5中，ILD層132係沉積在犧牲間隔件128的周圍。此外，虛擬閘極118及硬遮罩層122係藉由蝕刻或灰化而被移除。在一些範例中，形成虛擬閘極118的矽係相對於基板100的矽氮化物(SiN)及二氧化矽(SiO2)材料而受到選擇性蝕刻。
在圖6中，顯示替代金屬閘極(RMG，replacement metal gate)的形成。替代金屬閘極(RMG)138係沉積在虛擬閘極118的先前位置中。在一些範例中，RMG 138在介於1與10nm之間的預定厚度時具有高介電常數(HK)。在一些範例中，RMG係由以下者製成：如鉿氧化物(HfO2)、HfSiO2、鋁氧化物(Al2O3)、鋯氧化物(ZrO2)、鈦氧化物(TiO2)的高介電常數材料；如鈦氮化物(TiN)、鈦鋁氮化物(TiAlN)、鎢氮化物(WNx)(其中x是整數)、鎢碳氮化物(WCNx)、鈷(Co)、或其他金屬的金屬功函數-設定材料；以及如鎢(W)、鈷(Co)、或鋁(Al)、及以上者之合金的高傳導金屬。在一些範例中，在RMG 138沉積後，可執行化學機械拋光(CMP)。在一些範例中，進行CMP後，RMG 138的頂部表面係與犧牲間隔件128及ILD層132的頂部表面共面。
現在參考圖7，RMG 138係相對於矽氮化物(SiN)及二氧化矽(SiO2)而受到選擇性地、及部分地蝕刻。更具體地，RMG 138係相對於犧牲間 隔件128及ILD層132的頂部表面而在向下的方向上受到部分地，及選擇性地蝕刻，以在RMG 138中產生凹口139。RMG 138的頂部表面141係位於包含犧牲間隔件128及ILD層132之頂部表面的平面之下。
現在參考圖8-9，分別顯示閘極覆蓋層沉積、及閘極覆蓋層化學機械拋光(CMP)。在圖8中，閘極覆蓋層144係沉積在RMG 138中的凹口中、並且在基板100的頂部表面上。在一些範例中，閘極覆蓋層144可由矽氧碳化物(SiOC)、或其他適合的材料製成。在一些範例中，閘極覆蓋層144係使用如2012年6月12日申請、名為「Remote Plasma Based Deposition of SiOC Class Films」之共同受讓的美國專利申請案第13/494,836號中所描述的製程而沉積，該美國專利申請案第13/494,836號整體內容係特此併入，以供參考。在一些範例中，閘極覆蓋層144係使用其中所描述的遠端電漿製程而沉積。
在圖9中，執行閘極覆蓋層144之CMP，以產生針對RMG 138的閘極覆蓋層145。在一些範例中，進行CMP後，閘極覆蓋層145的頂部表面係與犧牲間隔件128及ILD層132的頂部表面共面。
現在參考圖10-12，分別顯示自對準接點(SAC)區域的蝕刻、SAC填充、及犧牲間隔件的移除。在圖10中，ILD層132之複數鰭114相對側周圍的區域係受到遮蓋、並且係使用蝕刻製程而受到蝕刻，該蝕刻製程將ILD選擇性地蝕刻至閘極覆蓋層及犧牲間隔件，以露出複數鰭114、並且產生自對準接點區域。在圖11中，自對準接點區域係利用SAC材料152而受到填充。在一些範例中，SAC材料152包含金屬層155、或者包含阻障層153及沉積於阻障層153上之金屬層155。在一些範例中，阻障層153包含鈦(Ti)及鈦氮化物(TiN)雙層，並且金屬層155包含鎢(W)，然而可使用其他材料，例如針對阻障層的WCNx、以及針對金屬層的鈷(Co)。在圖12中，移除犧牲間隔件128。
舉例而言，對犧牲間隔件128的蝕刻可為相對於其他已暴露材料對矽氮化物的選擇性蝕刻。該蝕刻可為濕式或乾式蝕刻。在一些範例中，矽氮化物係使用於2015年4月1日申請、且名為「Method for Achieving Ultra-High Selectivity While Etching Silicon Nitride」之共同受讓的美國專利申請案第14/676,710號中所描述之製程而受到蝕刻，該美國專利申請案第14/676,710號整體內容係特此併入，以供參考。在一些範例中，矽氮化物係使用於2015年10月15日申請、且名為「Systems and Methods for Ultrahigh Selective Nitride Etch」之共同受讓的美國專利臨時申請案第62/241,827號中所描述之製程而受到蝕刻，該美國專利臨時申請案第62/241,827號整體內容係特此併入，以供參考。
現在參考圖13-15，在基板上沉積密封層、並且執行CMP，以產生氣隙間隔件。在圖13中，密封層156係沉積在基板100的頂部表面上。在沉積期間，氣隙159(在移除犧牲間隔件128後而產生)的頂部係至少部分地被密封層156填充。在一些範例中，密封層156係由ILD、二氧化矽(SiO2)、具有碳參雜的SiO2、或矽氧碳化物(SiOC)製成。在一些範例中，密封層156係使用電漿加強化學氣相沉積(PECVD,plasma enhanced chemical vapor deposition)而沉積，然而可使用其他沉積製程。
在一些範例中，密封層156包含使用如以下者中所描述之電漿加強化學氣相沉積而沉積的SiCO：於2012年6月12日申請、名為「Remote Plasma Based Deposition of SiOC Class Films」之共同受讓的美國專利申請案第13/494,836號，該申請案整體內容特此併入，以供參考。在一些範例中，在氣隙的頂部中發生麵包條效應(bread loaf effect)，以夾止氣隙。
在圖14中，使用CMP來移除密封層156之位於基板100之頂部表面上的部分，以產生氣隙密封件157。在一些範例中，進行CMP後，氣隙密封件157 的頂部表面係與閘極覆蓋層145與ILD層132的頂部表面共面。在圖15中，顯示沿著與複數鰭114平行、且與複數鰭114隔開的平面所取之基板的橫剖面。氣隙159係位於氣隙密封件157之下。
現在參考圖16，蝕刻停止層164係沉積於基板100的頂部表面上。在一些範例中，蝕刻停止層164包含SiOC，但仍可使用其他材料。在一些範例中，SiOC係如2012年6月12日申請、名為「Remote Plasma Based Deposition of SiOC Class Films」之共同受讓的美國專利申請案第13/494,836號中所描述般而進行沉積，該美國專利申請案第13/494,836號整體內容係特此併入，以供參考。ILD層166係沉積於蝕刻停止層164上。
現在參考圖17A-19，執行各種不同的蝕刻步驟，以露出基板的不同部位。在圖17A-17B中，顯示各種蝕刻步驟的範例。在圖17A中，對ILD層166進行蝕刻，以選擇性地露出蝕刻停止層164之部位190中的下方層。在圖17B中，對蝕刻停止層164進行蝕刻，以露出閘極覆蓋層145、氣隙密封件157、SAC材料152及ILD層132的複數部位，以便進一步的處理。
在圖18A及18B中，對ILD層166及蝕刻停止層164進行蝕刻，以選擇性地露出基板100之部位192中的下方層。在圖18B中，使氣隙密封件157、SAC材料152、及ILD層132的不同部位露出，以便進一步的處理。
在圖19中，對ILD層166進行圖案化、並進行蝕刻，以露出基板100之部位198與200中之下方曾。使氣隙密封件157、SAC材料152、RMG138、及ILD層132的複數部位露出，以便進一步的處理。如可瞭解，可使各種其他的複數子層露出，以便進一步的處理。
現在參考圖20，顯示針對Fin FET裝置產生氣隙間隔件的方法300。在步驟304，提供具有ILD層及複數鰭的基板。在步驟308，沉積虛擬閘極。 在步驟312，在虛擬閘極周圍沉積犧牲間隔件，並且在犧牲間隔件周圍沉積ILD層。在步驟314，移除虛擬閘極。在步驟320，沉積替代金屬閘極(RMG)。在步驟322，在RMG的部位中蝕刻凹口。在步驟326，利用閘極覆蓋層填充RMG之頂部上的凹口。在步驟328，在閘極覆蓋層上執行CMP。在步驟332，在複數鰭周圍蝕刻自對準接點(SAC)區域。在步驟336，利用阻障層及金屬層填充SAC。在步驟338，移除犧牲間隔件，以產生氣隙。在步驟342，在間隙區域(之前由犧牲間隔件佔據)的一部分中沉積氣隙間隔件材料。在步驟348，在基板上沉積蝕刻停止層及ILD層。在步驟350，選擇性地在ILD層及蝕刻停止層的複數部位中使其露出，以容許基板之下方層的進一步連接及處理。
前述描述內容本質上僅係說明性的，且絕不意圖限制本揭露內容、其應用、或使用。本揭露內容之廣義教示可以各種形式實施。因此，儘管本揭露內容包含特定的範例，但本揭露內容的真正範疇不應該被如此所限制，因為其他修正將在圖式、說明書、及隨後之申請專利範圍的學習上而變得明顯。應該理解的是，方法內一或更多的步驟可在不改變本揭露內容之原理的情況下以不同的順序(或同時地)執行。進一步講，每一實施例於以上係被描述為具有某些特徵，但關於本揭露內容任一實施例而描述之該等特徵的一或更多者可在任何其他實施例中實施，並且/或者可與任何其他實施例的特徵進行組合，即使該組合並未明確地描述。換句話說，所描述的實施例並非係互相排斥的，且一或更多實施例之間互相的置換仍屬於該揭露內容的範疇。
複數元件之間(例如，複數模組、複數電路元件、複數半導體層等之間)空間的、或功能的關係係使用各種用語而描述，包含「連接」、「嚙合」、「耦接」、「鄰近」、「接近」、「在頂部上」、「之上」、「之下」、以及「設置」。除非明確地描述成係「直接」的，否則當在以上揭露內容中描述第一及第 二元件之間的關係時，該關係可為在第一及第二元件之間沒有其他中間元件出現的直接關係，也可為在第一及第二元件之間存在一或更多中間元件(空間上、或功能上)的間接關係。如此處所使用，詞組「A、B、及C之至少一者」應該被解釋成意指使用非排除性邏輯「或」的邏輯(A或B或C)，並且不應被解釋成意指「A之至少一者、B之至少一者、及C之至少一者」。
100‧‧‧基板
110‧‧‧ILD層
114‧‧‧鰭
132‧‧‧ILD層
138‧‧‧RMG
145‧‧‧閘極覆蓋層
152‧‧‧SAC材料
157‧‧‧氣隙密封件
159‧‧‧氣隙

Claims (34)

  1. 一種提供具有氣隙間隔件之鰭式FET（Fin FET）裝置的方法，包含： 提供包含複數鰭、及與該複數鰭呈橫向設置的一虛擬閘極的一基板； 在該虛擬閘極周圍沉積一犧牲間隔件； 在該犧牲間隔件周圍沉積一第一層間介電質（ILD，interlayer dielectric）層； 相對於該第一ILD層及該犧牲間隔件選擇性地蝕刻該虛擬閘極； 沉積一替代金屬閘極（RMG，replacement metal gate）； 對該RMG的一部分進行蝕刻，以產生由該犧牲間隔件圍繞的一凹口；以及 在該凹口中沉積一閘極覆蓋層，其中該閘極覆蓋層係至少部分地被該犧牲間隔件圍繞，且係由矽氧碳化物（SiOC）製成。
  2. 如申請專利範圍第1項之提供具有氣隙間隔件之鰭式FET（Fin FET）裝置的方法，其中該閘極覆蓋層係使用一遠端電漿製程而沉積。
  3. 如申請專利範圍第1項之提供具有氣隙間隔件之鰭式FET（Fin FET）裝置的方法，其中該犧牲間隔件係由矽氮化物製成。
  4. 如申請專利範圍第1項之提供具有氣隙間隔件之鰭式FET（Fin FET）裝置的方法，更包含執行該閘極覆蓋層之化學機械拋光（CMP，chemical mechanical polishing）。
  5. 如申請專利範圍第1項之提供具有氣隙間隔件之鰭式FET（Fin FET）裝置的方法，更包含： 對該複數鰭之相對末端周圍的該第一ILD層進行蝕刻，以產生針對自對準接點（SAC， self-aligned contacts ）的凹口；以及 在該凹口中沉積該SAC。
  6. 如申請專利範圍第5項之提供具有氣隙間隔件之鰭式FET（Fin FET）裝置的方法，其中在該凹口中之該SAC的沉積包含： 沉積一阻障層；及 沉積一金屬層。
  7. 如申請專利範圍第6項之提供具有氣隙間隔件之鰭式FET（Fin FET）裝置的方法，其中該阻障層包含鈦及鈦氮化物層。
  8. 如申請專利範圍第6項之提供具有氣隙間隔件之鰭式FET（Fin FET）裝置的方法，其中該阻障層包含WCNx ，其中x係大於零的一整數。
  9. 如申請專利範圍第5項之提供具有氣隙間隔件之鰭式FET（Fin FET）裝置的方法，其中該SAC包含一金屬層，該金屬層包含選自由鎢（W）及鈷（Co）組成之群組的一材料。
  10. 如申請專利範圍第5項之提供具有氣隙間隔件之鰭式FET（Fin FET）裝置的方法，更包含藉由相對於該第一ILD層、該閘極覆蓋層、及該SAC選擇性地蝕刻該犧牲間隔件，而移除該犧牲間隔件，以產生一氣隙間隔件。
  11. 如申請專利範圍第10項之提供具有氣隙間隔件之鰭式FET（Fin FET）裝置的方法，更包含在該氣隙間隔件之上部中沉積一氣隙密封件。
  12. 如申請專利範圍第11項之提供具有氣隙間隔件之鰭式FET（Fin FET）裝置的方法，其中該氣隙密封件係由ILD、二氧化矽、具有碳參雜的二氧化矽、及SiOC其中至少一者製成。
  13. 如申請專利範圍第11項之提供具有氣隙間隔件之鰭式FET（Fin FET）裝置的方法，其中該氣隙密封件的沉積包含： 在該基板的一頂部表面上沉積一密封層；以及 執行該密封層之化學機械拋光（CMP），以定義該氣隙密封件。
  14. 如申請專利範圍第13項之提供具有氣隙間隔件之鰭式FET（Fin FET）裝置的方法，其中該密封層係使用電漿加強化學氣相沉積而沉積。
  15. 如申請專利範圍第13項之提供具有氣隙間隔件之鰭式FET（Fin FET）裝置的方法，更包含在該基板上沉積一蝕刻停止層。
  16. 如申請專利範圍第15項之提供具有氣隙間隔件之鰭式FET（Fin FET）裝置的方法，其中該蝕刻停止層包含SiOC。
  17. 如申請專利範圍第15項之提供具有氣隙間隔件之鰭式FET（Fin FET）裝置的方法，更包含在該蝕刻停止層上沉積一第二ILD層。
  18. 如申請專利範圍第17項之提供具有氣隙間隔件之鰭式FET（Fin FET）裝置的方法，更包含對該第二ILD層及該蝕刻停止層的部分進行蝕刻，以露出該基板之下方層的選定部位。
  19. 如申請專利範圍第1項之提供具有氣隙間隔件之鰭式FET（Fin FET）裝置的方法，其中該虛擬閘極係由多晶矽製成。
  20. 一種鰭式FET（Fin FET）裝置，包含： 複數鰭； 一源極接點，其係設置成與該複數鰭的第一末端接觸； 一汲極接點，其係設置成與該複數鰭的第二末端接觸；以及 一金屬閘極，其係設置在該源極接點與該汲極接點之間、並與該源極接點及該汲極接點隔開、並與該複數鰭接觸，其中該金屬閘極包含由矽氧碳化物(SiOC)製成的一閘極覆蓋層。
  21. 如申請專利範圍第20項之鰭式FET（Fin FET）裝置，更包含： 一第一層間介電質（ILD）層 ；以及 一氣隙，其係位於該第一ILD層與該金屬閘極之間、該源極接點與該閘極之間、以及該汲極接點與該閘極之間。
  22. 如申請專利範圍第21項之鰭式FET（Fin FET）裝置，更包含一氣隙密封件，其係位於該閘極覆蓋層與該第一ILD層之間、該閘極覆蓋層與該汲極接點之間、以及該閘極覆蓋層與該源極接點之間之氣隙的上部中。
  23. 如申請專利範圍第22項之鰭式FET（Fin FET）裝置，其中該氣隙密封件係由選自由ILD、二氧化矽、參雜有碳的二氧化矽、及矽氧碳化物(SiOC)組成之群組的一材料製成。
  24. 如申請專利範圍第22項之鰭式FET（Fin FET）裝置，更包含設置於該閘極覆蓋層、該氣隙密封件、及該第一ILD層之上的一蝕刻停止層。
  25. 如申請專利範圍第24項之鰭式FET（Fin FET）裝置，其中該蝕刻停止層係由矽氧碳化物(SiOC)製成。
  26. 如申請專利範圍第24項之鰭式FET（Fin FET）裝置，更包含設置於該蝕刻停止層之上的一第二ILD層。
  27. 一種鰭式FET（Fin FET）裝置，包含： 複數鰭； 一源極接點，其係與該複數鰭的第一末端接觸； 一汲極接點，其係與該複數鰭的第二末端接觸； 一金屬閘極，其係設置在該源極接點與該汲極接點之間、並與該源極接點及該汲極接點隔開、並與該複數鰭接觸； 一第一層間介電質（ILD）層 ；以及 一氣隙，其係位於該第一ILD層與該金屬閘極之間、該源極接點與該閘極之間、以及該汲極接點與該閘極之間。
  28. 如申請專利範圍第27項之鰭式FET（Fin FET）裝置，更包含形成於該金屬閘極上的一閘極覆蓋層。
  29. 如申請專利範圍第28項之鰭式FET（Fin FET）裝置，其中該閘極覆蓋層係由矽氧碳化物(SiOC)製成。
  30. 如申請專利範圍第28項之鰭式FET（Fin FET）裝置，更包含一氣隙密封件，其係位於該閘極覆蓋層與該第一ILD層之間、該閘極覆蓋層與該汲極接點之間、以及該閘極覆蓋層與該源極接點之間之氣隙的上部中。
  31. 如申請專利範圍第30項之鰭式FET（Fin FET）裝置，其中該氣隙密封件係由選自由ILD、二氧化矽、參雜有碳的二氧化矽、及矽氧碳化物(SiOC)組成之群組的一材料製成。
  32. 如申請專利範圍第30項之鰭式FET（Fin FET）裝置，更包含設置於該閘極覆蓋層、該氣隙密封件、及該第一ILD層之上的一蝕刻停止層。
  33. 如申請專利範圍第32項之鰭式FET（Fin FET）裝置，其中該蝕刻停止層係由矽氧碳化物(SiOC)製成。
  34. 如申請專利範圍第32項之鰭式FET（Fin FET）裝置，更包含設置於該蝕刻停止層之上的一第二ILD層。
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