[go: up one dir, main page]

TWI682541B - 半導體裝置晶粒、兩電極反轉二極體晶粒及製造反轉二極體結構的方法 - Google Patents

半導體裝置晶粒、兩電極反轉二極體晶粒及製造反轉二極體結構的方法 Download PDF

Info

Publication number
TWI682541B
TWI682541B TW107130684A TW107130684A TWI682541B TW I682541 B TWI682541 B TW I682541B TW 107130684 A TW107130684 A TW 107130684A TW 107130684 A TW107130684 A TW 107130684A TW I682541 B TWI682541 B TW I682541B
Authority
TW
Taiwan
Prior art keywords
region
type
type silicon
semiconductor device
device die
Prior art date
Application number
TW107130684A
Other languages
English (en)
Other versions
TW201921679A (zh
Inventor
石京郁
Original Assignee
美商艾賽斯股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 美商艾賽斯股份有限公司 filed Critical 美商艾賽斯股份有限公司
Publication of TW201921679A publication Critical patent/TW201921679A/zh
Application granted granted Critical
Publication of TWI682541B publication Critical patent/TWI682541B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/101—Integrated devices comprising main components and built-in components, e.g. IGBT having built-in freewheel diode
    • H10D84/131—Thyristors having built-in components
    • H10D84/135—Thyristors having built-in components the built-in components being diodes
    • H10D84/136—Thyristors having built-in components the built-in components being diodes in anti-parallel configurations, e.g. reverse current thyristor [RCT]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D8/00—Diodes
    • H10D8/411—PN diodes having planar bodies
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/102—Constructional design considerations for preventing surface leakage or controlling electric field concentration
    • H10D62/103—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices
    • H10D62/105—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE] 
    • H10D62/106—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE]  having supplementary regions doped oppositely to or in rectifying contact with regions of the semiconductor bodies, e.g. guard rings with PN or Schottky junctions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/113—Isolations within a component, i.e. internal isolations
    • H10D62/114—PN junction isolations
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/128—Anode regions of diodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/129—Cathode regions of diodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/111—Field plates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D8/00—Diodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D8/00—Diodes
    • H10D8/01—Manufacture or treatment
    • H10D8/021—Manufacture or treatment of breakdown diodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D8/00—Diodes
    • H10D8/01—Manufacture or treatment
    • H10D8/045—Manufacture or treatment of PN junction diodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D8/00—Diodes
    • H10D8/20—Breakdown diodes, e.g. avalanche diodes
    • H10W72/90—
    • H10W72/983—
    • H10W74/137—

Landscapes

  • Electrodes Of Semiconductors (AREA)
  • Bipolar Transistors (AREA)

Abstract

本發明提供一種半導體裝置晶粒、兩電極反轉二極體晶 粒及製造反轉二極體結構的方法。所述反轉二極體晶粒是「快速的」(即具有小的峰值反向恢復電流)是因為存在新穎的頂側P+型電荷載體抽取區及經輕摻雜底側透明陽極。在正向導通期間，N-型漂移區中的電荷載體的數目減少，乃因通過P+型電荷載體抽取區設置電場連續地抽取電洞。電子是被透明陽極抽取。當橫越裝置的電壓隨後被反向時，峰值反向恢復電流的幅度減小，乃因在二極體可開始反向阻斷模式操作之前需要被移除的電荷載體的數目較小。有利地，二極體是快速的而不包含壽命抑制劑或以其他方式引入重組中心。反轉二極體因此具有所期望的小反向漏電流。

Description

半導體裝置晶粒、兩電極反轉二極體晶粒及製 造反轉二極體結構的方法
所述實施例是有關於反轉二極體裝置及相關方法。
大多數可商業購得的具有高反向擊穿電壓能力類型的功率二極體(power diode)亦具有N-型底側陰極。可自加利福尼亞州米爾皮塔斯市七葉樹大道1590號的艾賽斯(IXYS)公司商業購得的所謂「反轉二極體(inverse diode)」或「反向二極體(reverse diode)」是一罕見例外。該些不尋常的二極體具有包含底側P型陽極區及P型周邊側壁擴散區的P型隔離結構。該些不尋常的二極體相較於其他類型的二極體而言具有幾種優越特性。舉例而言，其可具有高反向擊穿電壓(breakdown voltage)，同時展現出優越的動態穩健性(dynamic robustness)。已在尋求將此種反轉二極體架構擴展到新應用領域中的方式。
一種新穎的反轉二極體裝置晶粒具有經輕摻雜底側P-型 矽區。此種底側區具有的P型摻質濃度及厚度使得所述底側區起到「透明陽極」的作用。反轉二極體裝置晶粒的中心主動區域藉由P型矽周邊側壁區而與所述晶粒的周邊側邊緣分隔開。P型矽周邊側壁區與底側P-型矽區一起形成P型隔離結構。此種P型隔離結構的P型矽自側面完全地環繞晶粒的中心主動區域中的N-型矽且自底部在下方完全地環繞晶粒的中心主動區域中的N-型矽。 在較佳實施例中，反轉二極體裝置晶粒不包含磊晶矽，而是所有矽區是由浮置區段塊狀矽晶圓材料形成的區。在一個實例中，經輕摻雜的底側P-型矽區是「透明陽極」區的原因在於：1)其具有小於十微米的厚度，2)其具有小於3×1017原子個數/立方公分(atoms/cm3)的輕P型摻質濃度，及3)其使得電子能夠在反轉二極體裝置晶粒的正向導通期間自N-型矽區向下橫穿經輕摻雜底側P-型矽區並至底側陽極金屬電極而不進行電子重組。所述3×1017原子個數/立方公分的P型摻質濃度是在底側P-型矽區與底側陽極金屬電極鄰接的位置附近的底部半導體表面處量測。
新穎的反轉二極體裝置晶粒是「快速的」(即具有小的峰值反向恢復電流(Irr))是因為存在新穎的「P+型電荷載體抽取區」且是因為存在透明陽極。在反轉二極體裝置晶粒的正向導通期間，電洞經由新穎的P+型電荷載體抽取區所形成的電場連續地抽取。電洞向上穿過P+型電荷載體抽取區朝頂側陰極金屬電極移動。另外，電子是被自N-型漂移區抽取。該些所抽取電子向下一路穿過經輕摻雜底側P-型矽區並至下伏陽極金屬電極而不在底側 P-型矽區中重組。由於該兩種機制，二極體的N-型漂移區中的電荷載體(電洞與電子兩者)的濃度在正向導通期間降低。
當電壓橫越反轉二極體裝置晶粒隨後被切換至反向偏置電壓時，峰值反向恢復電流(Irr(peak))的幅度減小，乃因在二極體可開始反向阻斷模式操作之前需要被移除的電荷載體的數目較小。有利地，反轉二極體裝置晶粒是快速的而不必包含壽命抑制劑(lifetime killer)、電荷捕獲離子或原子、添加的矽晶體缺陷及/或其他重組中心結構。反轉二極體裝置晶粒具有同時擁有以下特性中的所有者的所期望特性：1)在高電流正向導通狀態下具有低的正向電壓降(Vf)，2)當從高電流正向導通狀態切換至反向電壓狀態時具有小的峰值反向恢復電流(Irr)，3)高的反向擊穿電壓(Vbr)耐受能力，與4)在高電壓靜態反向阻斷狀態下具有小的反向漏電流(Ilk)。所述小的反向漏電流在高的接面溫度下格外重要。
在一個具體實例中，採用晶圓薄化使得中心N-型漂移區的厚度小於50微米且大於25微米(在一個實例中，中心N-型漂移區為28微米厚)。此種距離是沿垂直於底部半導體表面的平面的線量測，所述距離沿著所述線從底側P-型區的頂部延伸至N型空乏終止區的底部。使用晶圓薄化考慮到新穎的P+型電荷載體抽取區及透明陽極的優點能應用於不需要極高反向擊穿電壓能力但期望快速二極體兼具低的正向電壓降Vf與小的峰值反向恢復電流Irr。所採用的晶圓薄化可為傳統背側研磨或者太鼓製程背側研磨 (TAIKO process backside grinding)。
在另一實施例中，新穎的反轉二極體裝置晶粒具有P型隔離結構，所述P型隔離結構完全地環繞晶粒的中心主動區域中的N-型矽區。反轉二極體裝置晶粒在其頂側處具有新穎的「P+型電荷載體抽取區」，但反轉二極體裝置晶粒的底側P型矽區不是透明陽極。
在另一新穎態樣中，揭露一種半導體裝置的製造過程，其中製作快速恢復反轉二極體。快速恢復反轉二極體具有新穎的P+型電荷載體抽取區及底側透明陽極。在製造方法中，在晶圓上執行頂側加工以形成頂側矽區。亦在晶圓上形成頂側金屬電極。 隨後將晶圓從底側薄化。在底側薄化之後，形成P-型底側區(透明陽極區)。在底側金屬化之後，將晶圓分割成多個相同的快速恢復反轉二極體。
在又一新穎態樣中，揭露一種製造快速恢復反轉二極體的半導體裝置的製造過程。快速恢復反轉二極體具有新穎的P+型電荷載體抽取區及底側透明陽極。在所述方法中，在頂側加工之前將晶圓從底側薄化(例如，經由普通背側研磨或經由太鼓製程研磨)。這容許磨平的底側矽表面以減少在薄化步驟的研磨中引入的晶體缺陷。該處理可涉及對磨平的底側矽表面的犧牲氧化(sacrificial oxidation)。在這種處理之後，從底側植入透明陽極。 接著進行形成頂側區。在頂側及底側金屬化之後，將所得晶圓分割成多個相同的快速恢復反轉二極體。在透明陽極層為薄且由於 背側晶圓薄化而引入的晶體缺陷使反向漏電流非期望地增加的情況下，能夠處理磨平的底側表面以防止在透明陽極PN接面處存在這種缺陷是特別有利的。
下文在詳細說明中闡述進一步的細節及實施例以及方法。此發明內容並非旨在界定本發明。本發明是由申請專利範圍所界定。
1‧‧‧晶粒
2、3‧‧‧邊緣
4‧‧‧區/P-型矽區/透明陽極區
5‧‧‧底部半導體表面
6‧‧‧區/N-型矽區
7‧‧‧區/N型空乏終止區
8‧‧‧表面
9‧‧‧頂側區/P+型電荷載體抽取區
10、11、12‧‧‧頂側區/N+型接觸區
13‧‧‧頂側區/P+型浮置場環
14‧‧‧區
15‧‧‧氧化物層
16‧‧‧金屬電極/陰極電極
17‧‧‧金屬電極/陽極電極
18‧‧‧鈍化層
20、26‧‧‧空乏區
21、27‧‧‧電場
22、24、25、28、29‧‧‧路徑
23‧‧‧電洞
30‧‧‧二極體電流波形圖
31‧‧‧環形N+型空乏終止區
33‧‧‧快速恢復反轉二極體裝置晶粒
34、35‧‧‧溝槽
39‧‧‧晶圓
40‧‧‧中心部分
41‧‧‧周邊輪緣/邊緣部分
42‧‧‧晶粒區域
43‧‧‧底側陽極金屬電極
44‧‧‧P++型區
45、49‧‧‧N-型區
46、50、51、52‧‧‧垂直線
47‧‧‧P-型區
48‧‧‧底側陽極金屬電極
53、54‧‧‧線/電子濃度線
100、200‧‧‧方法
101、102、103、104、105、106、107、108、109、110、111、112、201、202、203、204、205、206、207、208、209、210、211、212、213、214、215、216、217、218‧‧‧步驟
A-A'‧‧‧剖線
Ilk‧‧‧反向漏電流
Irr‧‧‧反向恢復電流
Irr(peak)‧‧‧峰值反向恢復電流
Tzz‧‧‧時間
Vbr‧‧‧反向擊穿電壓
Vf‧‧‧正向電壓降
附圖示出本發明的實施例，在附圖中相同的編號表示相同的元件。
圖1是根據一種新穎態樣的快速恢復反轉二極體裝置晶粒1的第一實施例的剖面側視圖。
圖2是圖1所示快速恢復反轉二極體裝置晶粒的P+型電荷載體抽取區、N+型接觸區、環形N+型空乏區及N型空乏終止區的俯視圖。
圖3是示出圖1所示新穎的快速恢復反轉二極體裝置晶粒在正向偏壓情況下的操作的剖面圖。
圖4以放大的方式示出圖3所示快速反轉二極體裝置晶粒1的一部分。
圖5是不為透明陽極的P++型矽層的圖。
圖6是示出圖5所示結構中的電子濃度的圖。
圖7是透明陽極結構的圖。
圖8是示出圖7所示結構中的電子濃度的圖。
圖9是示出圖1所示之新穎的快速恢復反轉二極體裝置晶粒在二極體裝置從正向偏壓狀態切換至反向偏壓狀態時的操作的剖面圖。
圖10以放大的方式示出圖9所示反轉二極體裝置晶粒1的一部分。
圖11是示出時間Tzz的波形圖。
圖12是快速恢復反轉二極體裝置晶粒的第二實施例的剖面側視圖。
圖13A是新穎方法100的流程圖的第一部分。
圖13B是新穎方法100的流程圖的第二部分。
圖14是薄化晶圓的剖面側視圖。
圖15A是新穎方法200的流程圖的第一部分。
圖15B是新穎方法200的流程圖的第二部分。
現將詳細參照背景實例及本發明的一些實施例，所述一些實施例的實例示出在附圖中。在以下說明及申請專利範圍中，當稱第一物體設置於第二物體「之上」或第二物體「上」時，應理解所述第一物體可直接位於所述第二物體上或者在所述第一物體與所述第二物體之間可存在中間物體。相似地，本文中使用例如「頂部(top)」、「頂側(topside)」、「上(up)」、「向上(upward)」、「下(down)」、「向下(downward)」、「垂直(vertically)」、「橫向(laterally)」、「側(side)」、「下方(under)」、「背側(backside)」、 「底部(bottom)」及「底側(bottomside)」等用語來闡述所描述結構的不同部分之間的相對定向，且應理解，所描述總體結構實際上可在三維空間中以任意方式定向。當以下說明中描述對晶圓的底部執行加工時，例如(舉例而言)當稱摻質向上擴散時，應理解所述晶圓實際上可在該些加工步驟期間上下翻轉而定向，且可以普通方式從頂部進行加工。在以下說明中，大體而言，P型矽可簡單地稱作P型矽，或者更具體而言，其可稱作P++型矽、P+型矽、P型矽或P-型矽。所述P++、P+、P及P-標識符旨在標識一般粗略意義上的相對摻質濃度範圍。舉例而言，在被描述為P+型矽的矽與被描述為P型矽的矽之間的濃度範圍中可存在交疊。 P+型矽範圍的最低(bottom)摻質濃度可低於P型矽範圍的最高(top)摻質濃度。在此專利文獻中亦採用相同的方式描述N型矽(就有時更具體地指稱N+型矽、N型矽或N-型矽而言)。
圖1是根據一種新穎態樣的快速恢復反轉二極體裝置晶粒1的第一實施例的剖面側視圖。晶粒1是分立的二極體裝置。 晶粒1具有矩形頂表面、矩形底表面及四個周邊側邊緣。在剖面側視圖中示出側邊緣2及3中的兩者。更具體而言，底側P-型矽區4從晶粒的平面底部半導體表面5向上延伸且亦橫向向外延伸至晶粒的所有四個周邊側邊緣。在圖的剖面中，繪示了底側P-型矽區4延伸到周邊側邊緣2及3。
如圖1中所示，N-型矽區6設置在底側P-型矽區4之上。在具體的實例中，所述N-型矽區6，亦稱作N-漂移區，與底側P- 型矽區4是相同的塊狀晶圓材料。N-型矽區6是反轉二極體裝置晶粒1的陰極，因為反轉二極體裝置晶粒1的主要PN接面是底側P-型矽區4的頂部與N-型矽區6的底部之間的接面。
N型空乏終止區7從頂部半導體表面8向下延伸至N-型矽區6中。如圖所示，多個N+型接觸區從頂部半導體表面8向下延伸至N型空乏終止區7中。如圖1中所示在特定剖面中有三個N+型接觸區10-12。亦存在環形N+型空乏終止區31。如圖所示，P+型電荷載體抽取區9從頂部半導體表面8向下延伸至N型空乏終止區7中。
圖2是P+型電荷載體抽取區9及N+型接觸區10-12、環形N+型空乏終止區31及N型空乏終止區7的俯視圖。圖2所示的俯視圖是沿晶粒的頂部半導體表面8截取的圖。圖1所示的剖面圖是沿圖2剖線A-A'截取。如從圖2所示俯視圖可以看出，所述九個N+型接觸區設置成以列與行構成的二維陣列。所述九個N+型接觸區中的每一者被P+型電荷載體抽取區9的P+型矽橫向環繞。環形N+型空乏終止區31圍繞P+型電荷載體抽取區9的外周邊延伸。
所述九個N+型接觸區的深度、環形N+型空乏終止區31的深度及P+型電荷載體抽取區9的深度相似。在此實例中，該些深度約為0.4微米至約0.6微米範圍內。N型空乏終止區7的深度約為1.6微米，其中該深度是從N-型矽區6的頂部至P+型電荷載體抽取區9的底部量測。N型空乏終止區7製作成足夠厚於P+型 電荷載體抽取區9，以使在裝置的所期望最大反向阻斷電壓下，主要空乏區(從區4與區6之間的PN接面)只要達到位於P+型電荷載體抽取區9的底部與N型空乏終止區7的N型矽之間的PN接面處的空乏區便不再向上延伸。
如圖所示，P+型浮置場環(P+ type floating field ring)13從頂部半導體表面8向下延伸至N-型矽區6中。P+型浮置場環13沿位於所述晶粒的中心主動區域的N型空乏終止區7周邊環繞。
所述晶粒還具有P型矽周邊側壁區14，P型矽周邊側壁區14從所述晶粒的所述四個周邊側邊緣橫向向內延伸，以使其環繞中心N-型矽區6。P型矽周邊側壁區14向下延伸並接合底側P-型矽區4且亦向上延伸至頂部半導體表面8。P型矽周邊側壁區14與底側P-型矽區4的組合形成所謂「P型隔離結構」(有時亦稱作「P型隔離區」或「P型分隔擴散結構」或「P型分隔擴散區」)。 這種結構的P型矽既從側面至底部以及底部下方完全地環繞N-型矽區6。在一個實例中，P型分隔擴散結構的製成是經由從頂部半導體表面8向下擴散鋁以形成區14，且利用P型摻質對晶圓的底部進行離子植入並接著藉由雷射退火(laser annealing)活化摻質以形成區4。
關於各種適合的不同P型分隔擴散結構及它們如何形成的其它資訊，請參見：1)由凱博勞(Kelberlau)等人於2005年8月30日申請、標題為「製作正向及反向阻斷裝置的方法(Method For Fabricating Forward And Reverse Blocking Devices)」的美國專 利第7,442,630號；2)由內森．左莫(N.Zommer)於1995年7月31日申請、標題為「製作反向阻斷絕緣閘極雙極電晶體的方法(Method Of Making A Reverse Blocking IGBT)」的美國專利第5,698,454號；3)由柏林及海登堡的施普林格出版(2011)的約瑟夫．魯茨(J.Lutz)等人所著「半導體功率裝置(Semiconductor Power Devices)」第146至147頁；4)由美國加利福尼亞州米爾皮塔斯(95035)的艾賽斯公司發佈、標題為「二極體晶片(Diode Chip)」的資料表DWN 17-18；5)由維索斯基(Wisotzki)等人於2005年11月20日申請、標題為「高電壓裝置的溝槽分隔擴散(Trench Separation Diffusion For High Voltage Device)」的美國專利第9,590,033號；6)由望月(Mochizuki)等人於1980年7月10日申請、標題為「製造具有鋁擴散半導體基板的半導體裝置的方法(Method of Manufacturing Semiconductor Device Having Aluminum Diffused Semiconductor Substrate)」的美國專利第4,351,677號；7)由格林(Green)於2000年8月16日申請、標題為「具有新穎同心周界區段排列的閘流體(Thyristors Having A Novel Arrangement of Concentric Perimeter Zones)」的美國專利第6,507,050號；8)由凱博勞等人於2002年3月13日申請、標題為「正向及反向阻斷裝置(Forward and Reverse Blocking Devices)」的美國專利第6,936,908號；9)由內迪格(Neidig)於2005年3月14日申請、標題為「平面技術中的功率半導體組件(Power Semiconductor Component in the Planar Technique)」的美國專利第 7,030,426號；10)由韋拉馬(Veeramma)等人於2003年8月27日申請、標題為「電力裝置的擊穿電壓(Breakdown Voltage For Power Devices)」的美國專利第8,093,652號；11)由德國蘭佩特海姆(D-68623)艾丁森大街15號的艾賽斯半導體有限責任公司於2004年發佈、標題為「平面設計中的快速恢復磊晶二極體、整流器二極體及閘流體晶片(FRED,Rectifier Diode and Thyristor Chips in Planar Design)」的說明；12)由維索斯基等人於2012年2月20日申請、標題為「薄化晶圓的凹陷側上的功率裝置製造(Power Device Manufacture On The Recessed Side Of A Thinned Wafer)」的美國專利第8,716,067號；由韋拉馬於2006年5月11日申請、標題為「用於低頻率及高頻率應用的穩定二極體(Stable Diodes For Low And High Frequency Applications)」的美國專利第8,716,745號。以下每篇文獻中的整個主題併入本案供參考：1)美國專利第7,442,630號；2)美國專利第5,698,454號；3)美國專利第9,590,033號；4)美國專利第4,351,677號；5)美國專利第6,507,050號；6)美國專利第6,936,908號；7)美國專利第7,030,426號，8)美國專利第8,093,652號；9)美國專利第8,716,067號；10)美國專利第8,716,745號。
如圖所示，氧化物層15直接設置於頂部半導體表面8上。此種氧化物層15沿橫向環繞頂部半導體表面8的陰極接觸部分。如圖所示，頂側金屬電極16直接設置於頂部半導體表面8的陰極接觸部分上。此種頂側金屬電極16是二極體裝置的陰極電極 或陰極端子。底側金屬電極17直接設置於晶粒的底部半導體表面5上。此種底側金屬電極17從晶粒邊緣2橫跨底部半導體表面5一直延伸至晶粒邊緣3。底側金屬電極17及底側P-型矽區4較頂側金屬電極16寬得多。底側金屬電極17是二極體裝置晶粒1的陽極電極或陽極端子。頂側鈍化層18設置於氧化物層15之上，以使鈍化物交疊且覆蓋頂側金屬電極16的周邊邊緣。在此種晶粒結構中，底部半導體表面5與頂部半導體表面8之間的所有矽區是塊狀矽晶圓材料。不存在磊晶矽材料(epitaxial silicon material)。
在晶圓製作之後，對晶圓進行切割。所得晶粒可用作裸晶粒(bare dice)或者它們可被封裝至三端子半導體裝置封裝(three terminal semiconductor device package)中。
表1是述及圖1所示快速恢復反轉二極體裝置晶粒1的各種部分的摻質濃度、摻質類型及尺寸，其中反向擊穿額定電壓為550伏。
Figure 107130684-A0305-02-0015-1
Figure 107130684-A0305-02-0016-2
圖3是示出圖1所示新穎的快速恢復反轉二極體裝置晶粒在正向偏壓情況下的操作的剖面圖。圖4以放大的方式示出圖3所示晶粒的一部分。在正向偏壓狀態下，電流從位於底部上的陽極電極17向上流過所述裝置並從位於頂部上的陰極電極16流出。在此期間，在區6及7中存在高濃度的電荷載體。這包括高濃度的電子及高濃度的電洞(hole)。當二極體兩端的電壓極性被迅速反轉至反向阻斷狀態時，該些區6及7中的大量電子及電洞必須在二極體能夠開始阻斷電流之前以某種方式消除。一些電荷載體可以基於電子與電洞的重組而消除，而其他的電荷載體則可 藉由以反向恢復電流Irr的形式流出二極體晶粒來消除。為減少該反向恢復電流的峰值幅度(peak magnitude)，在圖3所示新穎的反轉二極體裝置晶粒1的區6及7中電荷載體的濃度在正向偏壓狀態期間減少。在正向偏壓狀態下，空乏區20位於P+型電荷載體抽取區9與N型空乏終止區7之間的一或多個邊界處。圖4中示該空乏區20。空乏區20形成橫跨所述空乏區的電場21。該電場21的方向由箭頭21指示。恰巧靠近空乏區20或位於空乏區20的邊界處的電洞由於該局部化電荷抽取電場而沿箭頭21所示方向上橫掃空乏區20。圖4中的箭頭22示出一個這樣代表電洞23的路徑。當二極體以其正向導通模式進行操作時，電洞的抽取是連續的。經由局部化電荷抽取電場21連續地抽取電洞使裝置中的區7及6中的電洞在正向偏壓狀態下的濃度降低(相較於在假若不存在P+型電荷載體抽取區的情況下原本將呈現出的電洞濃度)。另外，位於所抽取電洞附近的對應電子傾向於被射出。區7及區6中維持電荷中性(charge neutrality)，因而電子從所述裝置的底部射出。圖4中的箭頭24示出一個這樣代表電子25的路徑。當二極體以其正向導通模式進行操作時，該電子的流動亦是連續的。 電子的流動使所述裝置的區7及6中的電子在正向偏壓狀態下的濃度降低(相較於在假若不存在P+型電荷載體抽取區的情況下原本將呈現出的電子濃度)。由於隨著區7及6中的電洞及電子的數目減少，因此當二極體迅速從正向導通狀態切換至反向電壓狀態時被從所述二極體移除的電荷載體更少。
在圖1所示實例中，電子實際上一路穿過經輕摻雜P-型矽區4並到達底側陽極電極17的金屬而不進行重組。底側P-型矽區4是透明陽極。藉由比較兩種結構來描釋透明陽極在正向導通期間的操作。第一結構如圖5所示。P++型區相對較厚(例如，56微米)。在正向導通中，電洞從底側陽極金屬電極43的金屬穿過P++型區44，並進入N-型區45中。電子試圖以相反的方向流動。 來自N-型區45的電子進入P++型區44中並朝底側陽極金屬電極43移動。它們進入P++型區44中，但大部分的電子在到達底側陽極金屬電極43之前在P++型區44中重組。實際上，在P++型區44的左側的重組率(recombination rate)較高。圖6是示出圖5所示結構中的電子濃度的示意圖。線53是電子濃度。垂直線46代表位於N-型區45與P++型區44之間的PN接面的位置。垂直線51表示矽金屬邊界(silicon to metal boundary)的位置。應注意，在底側陽極金屬電極43到達相對於PN接面為56微米的距離之前電子濃度已順利降至幾乎為零。因此，在PN接面處的電子濃度線53的斜率基本上為零。
圖7中述及第二結構。P-型區47經輕摻雜且相對較薄(例如，3微米)。在正向導通中，電洞從底側陽極金屬電極48的金屬穿過P-型區47，並如第一結構中那樣進入N-型區49中。電子以相反的方向上通過。來自N-型區49的電子進入P-型區47中，但基於P-型區47的濃度及薄度，因此電子成功穿過P-型區47並到達底側陽極金屬電極48而不與電洞重組。圖8是示出圖7所示結 構中的電子濃度的示意圖。垂直線50表示位於N-型區49與P-型區47之間的PN接面的位置。垂直線52表示矽對金屬邊界的位置。線54是電子濃度。應注意從左經由P-型區47往右的電子濃度隨著相對於PN接面的距離增加而減少，但是在PN接面的三微米範圍內電子濃度尚未達到零(或正好達到零)。因為底側陽極金屬電極48位於距PN接面為三微米的距離處，在底側陽極金屬電極48的金屬處的電子濃度線54斜率為不為零。於是，大量的電子到達所述底側陽極金屬電極48的金屬。因此，圖7所示結構因為在正向導通中具有這種特性而被稱作「透明陽極」。在一個實例中，圖1所示的底側P-型矽區4是這種透明陽極。它用於在正向導通期間從二極體裝置的N-型矽區6抽取電子，以使在正向導通期間進一步降低區6中的電荷載體濃度。
應理解，圖6及圖8所示的圖是藉由模擬圖5及圖7所示簡化結構而準備用於教示的目的。實際裝置中的電子濃度基於實際結構的更複雜性質以及由於模擬方面的限制而具有不同輪廓。實際裝置中的底側P-型矽區4在二極體裝置的正向導通期間抽取電子的程度，可藉由製作具有不同區厚度及摻質濃度的一系列二極體裝置且藉由測試所得裝置來研究並基於經驗最佳化。
圖9是示出當圖1所示之新穎的快速恢復反轉二極體裝置晶粒1在二極體裝置從正向偏壓狀態切換至反向偏壓狀態時的操作的剖面圖。圖10以放大的方式示出圖9所示快速恢復反轉二極體裝置晶粒1的一部分。在底側P-型矽區4與N-型矽區6之間 的PN接面處存在空乏區26。當二極體裝置兩端的電位反向時，空乏區26擴大。它向下擴大，但由於N-型矽區6中的較低濃度而進一步向上擴大。該空乏區26形成電場27。來自擴大的空乏區26的電洞經由底側P-型矽區4向下朝陽極電極17移動。圖9中的箭頭29表示該些電洞中的一個代表性電洞的路徑。來自擴大的空乏區26的電子經由N-型矽區6向上移動。圖9中的箭頭28表示該些電子中的一個代表性電子的路徑。圖10示出該些逸出的電子如何在通往陰極電極16的途中向上穿過N+型接觸區。一旦電荷載體由於擴大的空乏區26而從二極體裝置中移除並且一旦區6及7中的過量電荷載體(由於在正向偏壓狀態下而存在的高電荷載體濃度)已從二極體裝置中移除，則反向恢復電流Irr的幅度開始減小。二極體裝置隨後以這裡稱作「靜態反向阻斷模式(static reverse blocking mode)」的操作中開始運行。在長期靜態狀態下基於二極體裝置兩端的反向極性而流動的反向電流的量(被稱作反向漏電流(Ilk))很小。
一種製作快速恢復二極體的傳統方式是減少電荷載體存在於二極體的區域中的該電荷載體的壽命。該載體壽命的減少可以經由引入所謂「重組中心」至二極體的中心漂移區中的矽中來實現。該些重組中心一般是經由利用離子植入在矽中形成缺陷和/或經由將離子或原子沉積至矽晶格(silicon crystal lattice)中而引入。該重組中心在從正向偏壓狀態切換至反向偏壓狀態的短時間期間通常是有益的，因為此時存在於所述二極體中的一些電子與 電洞可重組。若該些電子與電洞重組，則它們無需以反向恢復電流的形式從所述二極體移除。因此，由於重組中心造成的電子與電洞的重組用於減少不需要的反向恢復電流的幅度。然而，在經過此種切換時間後，二極體開始以靜態反向阻斷模式進行操作，矽晶格中的該些重組中心及缺陷是非期望的且可能使二極體洩漏。反向漏電流因此增大(相較於在假若尚未添加重組中心及矽缺陷的情況下反向漏電流原本的大小而言)。然而，在圖1所示本發明的新穎快速反轉二極體裝置晶粒中，二極體裝置晶粒使用P+型電荷載體抽取區9及透明陽極區4以降低電荷載體濃度且有利地，不需要植入或損壞N-型矽區的矽來形成壽命抑制劑重組中心。有利的是，在N-型矽區6的矽中沒有特別添加的重組中心或「壽命抑制劑」離子或電荷載體陷獲原子。因此，圖1所示快速恢復反轉二極體裝置晶粒既展現出良好的反向恢復特性又展現出低的反向漏電流。
在概念上，圖1所示的快速恢復反轉二極體裝置晶粒1可被設想成二極體經連接的PNP型雙極電晶體。PNP雙極電晶體的射極是底側P-型矽基板。PNP型雙極電晶體的集電極是頂側P+型電荷載體抽取區。PNP型雙極電晶體的基極通常包含N-型矽區、N型空乏終止區及頂側N+型接觸區。應注意，該PNP型雙極電晶體的集電極及基極經由金屬陰極電極耦合於一起。整體裝置在某種意義上是一種二極體經連接的PNP型雙極電晶體。
表2是示出對「裝置A」及「裝置B」進行的比較模擬的 結果，其中反向擊穿額定電壓為550伏。該比較模擬是使用稱作新思科技森陶勒斯工作台(Synopsys Sentaurus Workbench,SWB)的裝置模擬器進行。首先使用二維森陶勒斯結構編輯器(Sentaurus Structure Editor,SDE)定義裝置A及裝置B的結構。接著使用工作台工具套件的裝置模擬器(Sdevice)部分對所定義結構進行了模擬。裝置A是圖1中所示反轉二極體裝置的結構，但該反轉二極體裝置不具有N型空乏終止區7，不具有P+型電荷載體抽取區9，且不具有透明陽極區4。更確切而言，由P+型電荷載體抽取區9及N+型接觸區佔據的整個區是單個N+型接觸區。另一方面，裝置B是圖1所示具有P-型透明陽極區4、N型空乏終止區7及新穎P+型電荷載體抽取區9的完整新穎快速恢復反轉二極體裝置晶粒1。出於比較目的，將兩種裝置製作成具有相同的晶粒尺寸(0.05平方公分)。出於比較目的，將流經兩種裝置的初始正向電流設定成相同的10.0安培。兩種裝置具有相同約632伏的反向擊穿電壓Vbr。在裝置A中採用壽命嚴加控制(以減少載體壽命)，以使裝置A當以100dI/dt從10.0安培正向導通切換至100伏反向電壓狀態時將具有約46.9奈秒的Tzz時間。這裡將時間Tzz定義為經由二極體的反向恢復電流Irr(當從正向偏壓狀態轉變至反向偏壓狀態時)第一次降低至負電流時直至反向恢復電流Irr再次升高並達到零電流(zero current)的時間。反向恢復電流的峰值出現在這兩個過零(zero crossing)時間之間。時間Tzz是在該反向換向期(reverse commutation episode)期間反向電流的過零之間的時間 間隔。圖11是說明二極體電流波形圖30中所示的此種時間Tzz。 出於比較目的，經由兩種裝置的峰值反向恢復電流Irr製作成約相同的-3.9安培。在這種比較測試情況下，裝置B較裝置A展現出少得多的反向洩漏，但裝置B具有約58.4奈秒的較長Tzz。在450伏靜態反向電壓下，經由裝置B的反向漏電流Ilk約為2.04微安培，而裝置A被模擬成在相同的450伏靜態反向電壓下具有約666微安培的較大的靜態反向漏電流Ilk。因此，對於基本相同的裝置區域，對於基本相同的正向電流降，對於基本相同的反向擊穿耐受能力，且對於基本相同的峰值反向恢復電流，裝置B的裝置相較於裝置A的裝置而言具有較小的反向漏電流。
Figure 107130684-A0305-02-0023-5
Figure 107130684-A0305-02-0024-6
在圖1所示裝置中沒有磊晶矽。所述裝置的長期動態耐用性(long term dynamic ruggedness)可由於裝置的邊緣終止區中的氧化物/鈍化物介面沒有磊晶矽而得到改善。為製作該結構，對N-型晶圓進行頂側加工。在頂側鈍化步驟之後，藉由背側研磨(backside grinding)對晶圓進行薄化。在晶圓的底部薄化側中植入P型摻質，且藉由雷射退火活化所述P型摻質。在底側金屬化之後，對晶圓進行切割。因此，在圖1所示裝置中沒有磊晶矽。 在另一實例中，圖1所示快速恢復反轉二極體裝置晶粒具有磊晶矽。起始材料為P型晶圓。在所述晶圓上生長N-型磊晶矽。在頂側加工及頂側鈍化之後，藉由背側研磨對晶圓進行薄化。在底側金屬化之後，對晶圓進行切割。因此，在該結構中，除區4以外的矽區是由磊晶矽形成。
圖12是快速恢復反轉二極體裝置晶粒33的第二實例的剖面側視圖。在此種結構(例如反轉二極體裝置晶粒33)中，P型隔離結構包含深溝槽型隔離結構。將深周邊溝槽34製作成從頂部半導體表面8向下延伸且深入至漂移層的N-型矽中。該深溝槽一路圍繞中心主動區域延伸。接著以P型多晶矽35填充此種深周邊溝槽34。在沉積P型多晶矽之後，對晶圓的頂表面進行平面化。 在平面化之後，施行頂側加工直至鈍化步驟為止。接著進行背側 研磨以從底側對晶圓進行薄化。接著以P型摻質對底側進行植入且藉由雷射退火活化所述摻質。從底側陽極金屬電極施行底側金屬化。對晶圓進行切割。
在上述任何快速恢復反轉二極體裝置晶粒結構中，起始材料可以是在頂側加工之後藉由背側研磨而薄化的晶圓。所述背側研磨製程常常被稱作太鼓研磨製程。參見例如美國專利第8,716,067號(所述美國專利的全部內容併入本案供參考)。在頂側加工之後，進行頂側氧化、頂側金屬化及頂側鈍化以在每一晶粒區域中形成頂側區14、6、7、9、10、11、12及13的複製品，從底部對晶圓進行薄化。應理解，晶圓通常被垂直翻轉以使其底側在實際研磨步驟期間面朝上。儘管如此，由於被研磨的是底側(即並非裝置側)，因此所述研磨仍被稱作背側研磨或背側薄化。圖14是薄化非晶矽晶圓39的剖面圖。從俯視角度來看，所述晶圓是圓的。薄化晶圓39具有較薄的中心部分40及較厚的周邊輪緣/邊緣部分41。該些P型隔離結構中的每一個分隔且隔離晶圓的不同晶粒區域。參考符號42表示一個該晶粒區域。必要時，接著在薄化晶圓的底側中形成底側P-型矽區4。隨後將晶圓的底側金屬化。 而後對晶圓進行切割使每個單獨的晶粒區域成為如圖1中所示的單獨晶粒的形式。由於使用薄化晶圓，所得反向恢復二極體裝置晶粒的N-型矽區6的厚度可減小至28微米。該28微米是從底側P-型矽區4的頂部至N型空乏終止區7的底部量測。對於其中僅需要中等反向擊穿電壓耐受能力的一些應用，裝置的較薄的N-型 區(位於區7的底部與區4的頂部之間)容許二極體裝置能夠具有低的正向電壓降Vf(在正向導通期間，處於高電流位準)以及具有小的峰值反向恢復電流Irr。一個這樣的應用是升壓型功率因子校正(Power Factor Correction，PFC)電路，其中輸入的AC供應電壓為120VAC或240VAC且輸出的DC電壓是400VDC或更低。在這種情形中，550伏(額定擊穿電壓)的反向擊穿耐受能力是足夠的，且在10%的餘量內選擇600伏(目標擊穿電壓)的反向擊穿耐受能力。對於這種二極體裝置，較佳的厚度(在經太鼓薄化的晶圓的頂部半導體表面與底部半導體表面之間)為約33微米，底側P-型矽區4具有這樣的的厚度(例如，3微米)以使N-型矽區6的厚度為28微米。N-型矽區6的厚度大於25微米且小於50微米，且較佳地為28微米。以這種方式，新穎P+型電荷載體抽取區的優點適用於PFC電路應用。在高溫應用中，反向漏電流增加。在高溫PFC應用中，裝置B的二極體足夠快，同時仍具有較裝置A的裝置低的反向漏電流。
圖13A與圖13B一起形成根據一個新穎態樣的方法100的較大的流程圖。起始材料為N-型浮置區段矽晶圓(步驟101)。在晶圓的頂部半導體表面8上沉積鋁(步驟102)。對鋁進行圖案化及蝕刻，使得鋁僅覆蓋晶圓的每個晶粒區域的周邊邊緣部分。晶粒區域的中心主動區域未被鋁覆蓋。在高溫擴散步驟中驅動鋁以形成晶粒區域的P型矽周邊側壁區14。晶圓的所有晶粒區域是同時以相同的方式加工。在以下說明中僅詳述該些晶粒區域中的 一者的加工，但應理解晶圓的所有晶粒區域是以相同的方式同時加工。接下來，形成N型空乏終止區7(步驟103)，以使其從頂部半導體表面8向下延伸且進入至晶粒區域的N-型矽區的N-型矽中。接下來，形成N+型接觸區(例如，10、11及12)及環形N+型空乏終止區31(步驟104)，以使它們從頂部半導體表面8向下延伸至N型空乏終止區7的N型矽中。接下來，形成P+型電荷載體抽取區9及P+型浮置場環13(步驟105)，以使它們從頂部半導體表面8向下延伸。接下來，在頂部半導體表面8上形成氧化物層(步驟106)。對該氧化物層進行圖案化及蝕刻以形成氧化物層15。接著，將金屬沉積在表面8的陰極接觸部分上(步驟107)。 對該金屬進行圖案化及蝕刻以形成頂側金屬電極16。接著，沉積頂側鈍化物(步驟108)並對頂側鈍化物進行圖案化及蝕刻以形成鈍化層18。此時，晶圓的頂側加工完成。可將載體晶圓附著至裝置晶圓的頂部。接著從底側對晶圓進行薄化(步驟109)。可採用普通背側研磨或太鼓薄化。該背側晶片薄化形成晶圓的底部半導體表面5。接下來，從底部半導體表面5以離子植入方式植入P型摻質。接著藉由雷射退火活化該些P型摻質，由此形成(步驟110)經輕摻雜底側P-型矽區4(即，透明陽極)。P型周邊側壁區與底側P-型區接合且合併而形成P型隔離結構。接下來，在底部半導體表面5上沉積金屬，從而形成(步驟111)底側金屬電極17。接著對晶圓進行切割(步驟112)以形成為相同結構的多個相同的快速恢復反轉二極體晶粒。方法100的步驟無需以流程圖中 所示順序施行，而是可以以得到圖1中所示結構的任意順序施行所述步驟。
表3是示出具有1200伏的反向擊穿額定電壓的新穎快速恢復反轉二極體裝置的各種部分的摻質濃度、摻質類型及尺寸。在10%的餘量內，反轉二極體裝置具有1320伏的目標擊穿電壓。
Figure 107130684-A0305-02-0028-7
Figure 107130684-A0305-02-0029-8
表4是示出對「裝置C」及「裝置D」進行的比較模擬的結果。裝置C及裝置D具有1200伏的反向擊穿額定電壓。裝置C是為圖1所示結構的反轉二極體裝置且具有表3所示摻質濃度及尺寸，但該反轉二極體裝置不具有N型空乏終止區7，沒有P+型電荷載體抽取區9且不具有透明陽極區4。更確切而言，由P+型電荷載體抽取區9及N+型接觸區佔據整個區的是單個N+型接觸區。裝置D是圖1所示具有P-型透明陽極區4、N型空乏終止區7及新穎P+型電荷載體抽取區9的完整新穎快速恢復反轉二極體裝置晶粒1。裝置D具有表3中所述及的摻質濃度及摻質類型以及尺寸。相較於裝置C，裝置D有利地既具有較低的正向電壓降Vf又具有低得多的反向漏電流Ilk。
Figure 107130684-A0305-02-0029-9
Figure 107130684-A0305-02-0030-10
圖15A及圖15B一起形成根據另一新穎態樣的方法200的較大流程圖。然而，在以上所述及方法100中，晶圓薄化步驟是在頂側加工之後進行，在方法200中在整體二極體製造過程中更早地執行晶圓薄化步驟。起始材料為N-型浮置區段晶圓(步驟201)。在頂側上沉積鋁(步驟202)，且對鋁進行遮罩及蝕刻。施行長驅動擴散步驟(long drive in diffusion step)以形成深P型周邊側壁區。在製造過程中的這早期階段，從底側對晶圓進行薄化(步驟203)。該薄化可以是普通背側研磨或太鼓加工。在頂側上及底側上形成犧牲氧化物(步驟204)。執行氧化物蝕刻步驟(步驟205)以從頂側及底側兩者移除犧牲氧化物。隨後在頂側及底側兩者上形成薄的氧化物(步驟206)。穿過所述薄的氧化物向晶圓的底側中進行底側硼摻雜(步驟207)。利用遮罩對頂側進行磷植入(步驟208)以形成N型空乏終止區。接著驅動硼植入至晶圓底側中及磷植入至晶圓頂側中(步驟209)。所述驅動例如可在110 攝氏度下進行一小時。利用遮罩對頂側進行磷植入(步驟210)以形成N+型接觸區。接著，利用遮罩對頂側進行硼植入(步驟211)以形成P+型電荷載體抽取區。然後將晶圓進行退火(步驟212)，例如在950攝氏度下進行30分鐘。在晶圓的頂側上形成氧化物(步驟213)，並蝕刻氧化物(步驟214)以暴露陰極接觸區。在頂側上沈積金屬(步驟215)，並對所述金屬進行遮罩及蝕刻以形成頂側陰極金屬電極。在頂側上沉積鈍化層(步驟216)，並將其遮罩及蝕刻以暴露出頂側金屬陰極電極。在底側上沉積金屬(步驟217)以形成底側陽極電極。隨後對晶圓進行切割，從而形成多個相同的快速恢復反轉二極體裝置晶粒。該製造過程有利地包含對晶圓的薄化底側矽表面進行犧牲氧化。該犧牲氧化有助於減少及因背側研磨步驟而造成矽錯位及缺陷的發生率。因此，隨後形成為該矽中的透明陽極形成至具有較少錯位及缺陷的矽中。相較於將透明陽極形成至已經經背側研磨但尚未進行犧牲氧化的矽中情況相比可造成較低的反向漏電流。除犧牲氧化以外，亦可進行其他加工步驟(例如，進行濕蝕刻(wet etching)以從底側的表面移除矽層)以進一步減小因背側研磨而在底側矽中造成矽晶體缺陷及錯位的發生率的。作為方法200的各種階段，將載體晶圓附著至主晶圓且從主晶圓拆離載體晶圓。可使用此項技術中習知的此種載體晶圓以促進晶圓處置(wafer handling)。
儘管以上出於說明目的描述了一些具體實施例，然而此專利文獻的教示內容具有普適性且不限於上述具體實施例。儘管 以上述及在頂部半導體表面上直接設置氧化物層的反轉二極體裝置晶粒的實例，然而在其他實施例中沒有該氧化物層而是在頂部半導體表面上直接設置鈍化層。儘管一實例示出為包含一個P+型浮置場環13，然而在其他實例中可存在多個P+型保護環(guard ring)以及附加的最外N+型通道終止環。儘管P+型電荷載體抽取區及N+型接觸區的厚度在所示實例中為相同的，然而P+型電荷載體抽取區可較N+型接觸區更薄或更厚。所述改變兩個區的形狀以對於特定應用而將二極體裝置的效能最佳化。圖1所示快速恢復反轉二極體裝置晶粒可製作成具有透明陽極或不具有透明陽極。在一些實例中，底側區4的P型摻質的濃度低且區4為相對較薄。在其他實例中，底側區4的P型摻質的濃度高且區4為相對較厚。在其中區4較厚的實例中，可以不進行晶圓薄化。儘管以上所述及其中所有矽區是由塊狀晶圓材料形成的實例，然而在其他實例中，底側P型矽區4可為晶圓材料，而其他矽區則由磊晶矽形成。因此，可在不背離申請專利範圍中所述及的本發明的範圍的條件下實踐所述實施例的各種特徵的各種實施例、改動版本及組合。
1‧‧‧晶粒
2、3‧‧‧邊緣
4‧‧‧區/P-型矽區/透明陽極區
5‧‧‧底部半導體表面
6‧‧‧區/N-型矽區
7‧‧‧區/N型空乏終止區
8‧‧‧表面
9‧‧‧頂側區/P+型電荷載體抽取區
10、11、12‧‧‧頂側區/N+型接觸區
13‧‧‧頂側區/P+型浮置場環
14‧‧‧區/P型矽周邊側壁區
15‧‧‧氧化物層
16‧‧‧金屬電極/陰極電極
17‧‧‧金屬電極/陽極電極
18‧‧‧鈍化層
31‧‧‧環形N+型空乏終止區

Claims (21)

  1. 一種半導體裝置晶粒，具有頂部半導體表面、底部半導體表面及周邊側邊緣，所述半導體裝置晶粒包括：底側P型矽區，從所述半導體裝置晶粒的所述底部半導體表面向上延伸且亦沿橫向向外延伸至所述半導體裝置晶粒的所述周邊側邊緣；N-型矽區，設置於所述底側P型矽區之上；N型空乏終止區，從所述頂部半導體表面向下延伸且延伸至所述N-型矽區中；P+型電荷載體抽取區，從所述頂部半導體表面向下延伸且延伸至所述N型空乏終止區中；N+型接觸區，從所述頂部半導體表面向下延伸且延伸至所述N型空乏終止區中；P型矽周邊側壁區，從所述頂部半導體表面向下延伸至所述N-型矽區中，其中所述P型矽周邊側壁區與所述底側P型矽區接合形成P型隔離結構，其中所述P型矽周邊側壁區亦沿橫向環繞所述N-型矽區並將所述N-型矽區與所述半導體裝置晶粒的所述周邊側邊緣分隔開；頂側金屬電極，設置於所述N+型接觸區上及所述P+型電荷載體抽取區上；底側金屬電極，設置於所述半導體裝置晶粒的所述底部半導體表面上；以及 P+型浮置場環，從所述頂部半導體表面向下延伸且延伸至所述N-型矽區中，其中所述P+型浮置場環橫向環繞所述N型空乏終止區但藉由所述N-型矽區的N-型矽的量而與所述N型空乏終止區分隔開。
  2. 如申請專利範圍第1項所述的半導體裝置晶粒，其中所述底側P型矽區是透明陽極區，其中所述底側P型矽區具有小於十微米的厚度，且其中所述底側P型矽區具有小於3×1017原子個數/立方公分的P型摻質濃度。
  3. 如申請專利範圍第1項所述的半導體裝置晶粒，其中所述底側P型矽區是用於傳導電子的構件(means)，以使在所述半導體裝置晶粒的正向導通模式中所述電子從所述N-型矽區一路穿過所述透明陽極區並至所述底側金屬電極。
  4. 如申請專利範圍第1項所述的半導體裝置晶粒，其中所述N+型接觸區是多個N+型接觸區中的一者，其中所述多個N+型接觸區設置成二維陣列，且其中所述N+型接觸區中的每一者被所述P+型電荷載體抽取區的P+型矽橫向環繞。
  5. 如申請專利範圍第1項所述的半導體裝置晶粒，其中所述半導體裝置晶粒不包括不被所述P+型電荷載體抽取區的P+型矽橫向環繞的所述N+型接觸區，且其中所述半導體裝置晶粒的所述N+型接觸區不與所述N-型矽區的N-型矽鄰接。
  6. 如申請專利範圍第1項所述的半導體裝置晶粒，其中所述半導體裝置晶粒是離散二極體裝置。
  7. 如申請專利範圍第1項所述的半導體裝置晶粒，其中所述半導體裝置晶粒包括兩個或不大於兩個金屬電極。
  8. 如申請專利範圍第1項所述的半導體裝置晶粒，其中所述N型空乏終止區沒有與所述頂側金屬電極接觸的部分。
  9. 如申請專利範圍第1項所述的半導體裝置晶粒，其中所述半導體裝置晶粒沒有磊晶矽材料的部分。
  10. 如申請專利範圍第1項所述的半導體裝置晶粒，其中所述底側P型矽區是塊狀晶圓矽材料，且其中所述N-型矽區是磊晶矽材料。
  11. 如申請專利範圍第1項所述的半導體裝置晶粒，其中所述半導體裝置晶粒的所述周邊側邊緣的一些矽是N型矽。
  12. 如申請專利範圍第1項所述的半導體裝置晶粒，其中所述半導體裝置晶粒的所述周邊側邊緣的矽沒有N型矽的部分。
  13. 如申請專利範圍第1項所述的半導體裝置晶粒，其中所述P型矽周邊側壁區摻雜有鋁。
  14. 如申請專利範圍第1項所述的半導體裝置晶粒，更包括：環形N+型空乏終止區，其中所述環形N+型空乏終止區從所述頂部半導體表面向下延伸，其中所述環形N+型空乏終止區橫向環繞所述P+型電荷載體抽取區，其中所述環形N+型空乏終止區具有界定所述環形N+型空乏終止區的外周邊邊界，且其中所述環形N+型空乏終止區沒有與所述N-型矽區的N-型矽鄰接的部分。
  15. 一種兩電極反轉二極體晶粒，具有頂部半導體表面、底部半導體表面及周邊側邊緣，所述兩電極反轉二極體晶粒包括：P型矽的透明陽極區，其中所述透明陽極區從所述兩電極反轉二極體晶粒的所述底部半導體表面向上延伸，其中所述透明陽極區具有小於十微米的厚度，其中所述透明陽極區具有與所述底部半導體表面相鄰的P型摻質濃度，且其中所述P型摻質濃度小於3×1017原子個數/立方公分；N-型矽區，設置於所述透明陽極區之上；P型矽周邊側壁區，從所述頂部半導體表面向下延伸至所述N-型矽區中，其中所述P型矽周邊側壁區與所述透明陽極區接合而形成P型隔離結構，其中所述P型隔離結構橫向環繞所述N-型矽區並將所述N-型矽區與所述兩電極反轉二極體晶粒的所述周邊側邊緣分隔開，其中所述P型隔離結構亦位於所述N-型矽區之下並將所述N-型矽區與所述底部半導體表面分隔開；N型空乏終止區，從所述頂部半導體表面向下延伸且延伸至所述N-型矽區中；N+型接觸區，從所述頂部半導體表面向下延伸且延伸至所述N型空乏終止區中；頂側金屬電極，設置於所述N+型接觸區上且接觸所述N+接觸區；底側金屬電極，設置於所述兩電極反轉二極體晶粒的所述底部半導體表面上，其中所述兩電極反轉二極體晶粒具有兩個且僅 有兩個金屬電極；以及用於設置局部化電荷抽取電場的構件(means)，當所述兩電極反轉二極體晶粒以正向導通模式進行操作時，所述局部化電荷抽取電場從所述N型空乏終止區連續地抽取電洞，進而使得所抽取的所述電洞朝所述頂部半導體表面流動，其中由所抽取的所述電洞而產生的電荷以流出所述頂側金屬電極的電流的形式離開所述兩電極反轉二極體晶粒。
  16. 如申請專利範圍第15項所述的兩電極反轉二極體晶粒，其中所述透明陽極區是用於傳導電子的構件(means)，以使在所述兩電極反轉二極體晶粒的正向導通模式中電子從所述N-型矽區一路穿過所述透明陽極區並至所述底側金屬電極。
  17. 一種製造反轉二極體結構的方法，所述方法包括：步驟(a)形成N型空乏終止區，所述N型空乏終止區從頂部半導體表面向下延伸且延伸至N-型矽區中；步驟(b)形成P+型電荷載體抽取區，所述P+型電荷載體抽取區從所述頂部半導體表面向下延伸以使所述P+型電荷載體抽取區延伸至所述N型空乏終止區中；步驟(c)形成N+型接觸區，所述N+型接觸區從所述頂部半導體表面向下延伸以使所述N+型接觸區延伸至所述N型空乏終止區中；步驟(d)形成所述反轉二極體結構的頂側金屬電極，其中所述頂側金屬電極設置於所述N+型接觸區上及所述P+型電荷載體 抽取區上；步驟(e)形成底側P型矽區，以使得所述N-型矽區設置於所述底側P型矽區之上且與所述底側P型矽區鄰接，進而使得所述底側P型矽區從底部半導體表面向上延伸，其中所述底側P型矽區是將所述反轉二極體結構的晶粒區域的中心區域與所述晶粒區域的周邊部分隔開的P型隔離結構的一部分；以及步驟(f)形成所述反轉二極體結構的底側金屬電極，其中所述底側金屬電極設置於所述底部半導體表面上。
  18. 如申請專利範圍第17項所述的製造反轉二極體結構的方法，其中所述晶粒區域是晶圓的一部分，所述方法更包括：所述步驟(f)在所述步驟(a)之後但在所述步驟(f)之前對所述晶圓進行背側薄化。
  19. 如申請專利範圍第18項所述的製造反轉二極體結構的方法，其中在所述步驟(f)中對所述晶圓進行背側薄化，以使所述晶圓具有較厚的周邊邊緣部分及較薄的中心部分。
  20. 如申請專利範圍第17項所述的製造反轉二極體結構的方法，其中所述P型隔離結構更包括P型矽周邊側壁區，其中所述P型矽周邊側壁區從所述頂部半導體表面向下延伸穿過所述N-型矽區並至所述底側P型矽區。
  21. 如申請專利範圍第19項所述的製造反轉二極體結構的方法，其中所述反轉二極體結構的所述底側P型矽區是透明陽極區，其中所述底側P型矽區具有小於十微米的厚度，且其中所 述底側P型矽區具有小於3×1017原子個數/立方公分的P型摻質濃度。
TW107130684A 2017-08-31 2018-08-31 半導體裝置晶粒、兩電極反轉二極體晶粒及製造反轉二極體結構的方法 TWI682541B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US15/693,392 US10424677B2 (en) 2017-08-31 2017-08-31 Charge carrier extraction inverse diode
US15/693,392 2017-08-31

Publications (2)

Publication Number Publication Date
TW201921679A TW201921679A (zh) 2019-06-01
TWI682541B true TWI682541B (zh) 2020-01-11

Family

ID=63490223

Family Applications (1)

Application Number Title Priority Date Filing Date
TW107130684A TWI682541B (zh) 2017-08-31 2018-08-31 半導體裝置晶粒、兩電極反轉二極體晶粒及製造反轉二極體結構的方法

Country Status (6)

Country Link
US (1) US10424677B2 (zh)
EP (1) EP3451386B1 (zh)
JP (2) JP6790031B2 (zh)
KR (1) KR102512618B1 (zh)
CN (2) CN117913146A (zh)
TW (1) TWI682541B (zh)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6319453B2 (ja) 2014-10-03 2018-05-09 富士電機株式会社 半導体装置および半導体装置の製造方法
KR102377870B1 (ko) 2019-03-04 2022-03-22 주식회사 엘지에너지솔루션 배터리 모듈, 이를 포함하는 배터리 팩 및 자동차
CN110148633A (zh) * 2019-06-19 2019-08-20 无锡光磊电子科技有限公司 整流二极管
US11579645B2 (en) 2019-06-21 2023-02-14 Wolfspeed, Inc. Device design for short-circuitry protection circuitry within transistors
CN110491967B (zh) * 2019-09-02 2021-03-02 电子科技大学 反偏型硅发光soi光电隔离器、其集成电路及制作方法
TWI782390B (zh) * 2021-01-08 2022-11-01 力晶積成電子製造股份有限公司 半導體結構
US11901406B2 (en) * 2021-07-13 2024-02-13 Analog Power Conversion LLC Semiconductor high-voltage termination with deep trench and floating field rings
CN114203550A (zh) * 2021-11-02 2022-03-18 浙江里阳半导体有限公司 一种瞬态抑制二极管及其制造方法
CN116565016A (zh) * 2022-01-27 2023-08-08 达尔科技股份有限公司 半导体结构及其制造方法
CN115332329B (zh) * 2022-08-15 2025-08-05 重庆万国半导体科技有限公司 一种深缓冲层高密度沟槽的igbt器件及其制备方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014011213A (ja) * 2012-06-28 2014-01-20 Hitachi Ltd ダイオードおよびそれを用いた電力変換装置
US20160027866A1 (en) * 2014-07-22 2016-01-28 Fuji Electric Co., Ltd. Semiconductor device

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5824007B2 (ja) 1979-07-16 1983-05-18 株式会社日立製作所 半導体装置の製造方法
JPH0266977A (ja) * 1988-09-01 1990-03-07 Fuji Electric Co Ltd 半導体ダイオード
DE3832748A1 (de) 1988-09-27 1990-03-29 Asea Brown Boveri Leistungshalbleiterdiode
DE3832731A1 (de) 1988-09-27 1990-03-29 Asea Brown Boveri Leistungshalbleiterdiode
DE3832732A1 (de) 1988-09-27 1990-03-29 Asea Brown Boveri Leistungshalbleiterdiode
DE3939324A1 (de) 1989-11-28 1991-05-29 Eupec Gmbh & Co Kg Leistungs-halbleiterbauelement mit emitterkurzschluessen
JP3409503B2 (ja) * 1995-05-22 2003-05-26 株式会社日立製作所 ダイオード及びダイオードの駆動方法並びに半導体回路
US5698454A (en) 1995-07-31 1997-12-16 Ixys Corporation Method of making a reverse blocking IGBT
JPH1093113A (ja) 1996-09-19 1998-04-10 Hitachi Ltd ダイオード
GB9919764D0 (en) 1999-08-21 1999-10-27 Koninkl Philips Electronics Nv Thyristors and their manufacture
US6936908B2 (en) 2001-05-03 2005-08-30 Ixys Corporation Forward and reverse blocking devices
US8093652B2 (en) 2002-08-28 2012-01-10 Ixys Corporation Breakdown voltage for power devices
JP4292964B2 (ja) * 2003-08-08 2009-07-08 三菱電機株式会社 縦型半導体装置
DE102004012884B4 (de) 2004-03-16 2011-07-21 IXYS Semiconductor GmbH, 68623 Leistungs-Halbleiterbauelement in Planartechnik
EP1722423B1 (en) 2005-05-12 2016-07-06 Ixys Corporation Stable diodes for low and high frequency applications
US7633135B2 (en) * 2007-07-22 2009-12-15 Alpha & Omega Semiconductor, Ltd. Bottom anode Schottky diode structure and method
US8816468B2 (en) * 2010-10-21 2014-08-26 Vishay General Semiconductor Llc Schottky rectifier
CN102354704B (zh) * 2011-11-04 2014-03-05 丹东安顺微电子有限公司 具有高反向阻断性能肖特基二极管制造方法
US8716067B2 (en) 2012-02-20 2014-05-06 Ixys Corporation Power device manufacture on the recessed side of a thinned wafer
JP2013235890A (ja) 2012-05-07 2013-11-21 Denso Corp 半導体装置
US8836090B1 (en) * 2013-03-01 2014-09-16 Ixys Corporation Fast recovery switching diode with carrier storage area
KR102197376B1 (ko) * 2013-03-25 2021-01-04 후지 덴키 가부시키가이샤 반도체 장치
US9590033B1 (en) 2015-11-20 2017-03-07 Ixys Corporation Trench separation diffusion for high voltage device
US9741570B1 (en) * 2016-07-29 2017-08-22 Infineon Technologies Austria Ag Method of manufacturing a reverse-blocking IGBT
CN107068744B (zh) * 2017-05-11 2019-08-02 电子科技大学 一种横向绝缘栅双极型晶体管

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014011213A (ja) * 2012-06-28 2014-01-20 Hitachi Ltd ダイオードおよびそれを用いた電力変換装置
US20160027866A1 (en) * 2014-07-22 2016-01-28 Fuji Electric Co., Ltd. Semiconductor device

Also Published As

Publication number Publication date
JP2019071408A (ja) 2019-05-09
CN109427914B (zh) 2024-01-30
US20190067493A1 (en) 2019-02-28
CN117913146A (zh) 2024-04-19
JP7241053B2 (ja) 2023-03-16
EP3451386A1 (en) 2019-03-06
JP2021090045A (ja) 2021-06-10
US10424677B2 (en) 2019-09-24
EP3451386B1 (en) 2022-02-09
KR102512618B1 (ko) 2023-03-23
JP6790031B2 (ja) 2020-11-25
TW201921679A (zh) 2019-06-01
CN109427914A (zh) 2019-03-05
KR20190024839A (ko) 2019-03-08

Similar Documents

Publication Publication Date Title
TWI682541B (zh) 半導體裝置晶粒、兩電極反轉二極體晶粒及製造反轉二極體結構的方法
US8227330B2 (en) Junction barrier Schottky (JBS) with floating islands
CN111602250B (zh) 具有用于场截止和反向传导的三维背侧结构的igbt器件
US9059147B1 (en) Junction barrier schottky (JBS) with floating islands
JP4746927B2 (ja) 半導体装置の製造方法
EP3451387B1 (en) Packaged fast inverse diode component for pfc applications
US10847658B2 (en) Fast recovery inverse diode
US9224806B2 (en) Edge termination structure with trench isolation regions