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TWI681695B - 可避免搭配運作的記憶體晶片效能降級的信號處理電路 - Google Patents

可避免搭配運作的記憶體晶片效能降級的信號處理電路 Download PDF

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TWI681695B
TWI681695B TW108103906A TW108103906A TWI681695B TW I681695 B TWI681695 B TW I681695B TW 108103906 A TW108103906 A TW 108103906A TW 108103906 A TW108103906 A TW 108103906A TW I681695 B TWI681695 B TW I681695B
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TW
Taiwan
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signal lines
surface layer
reference layer
layer
memory chip
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TW108103906A
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顏守德
賴照民
王丙嘉
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瑞昱半導體股份有限公司
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Abstract

本發明提出一種信號處理電路，其包含：電路板，包含第一表層、第二表層、第一參考層、與第二參考層，其中，第一表層與第二表層分別位於電路板的相對側，且第一參考層與第二參考層位於第一表層與第二表層之間；記憶體晶片，位於第一表層上；控制器晶片，位於第二表層上；第一組信號線，設置於第一表層上，耦接於記憶體晶片，且第一組信號線中的信號線不會彼此跨越；以及第二組信號線，設置於第二表層上，耦接於控制器晶片，且第二組信號線中的信號線不會彼此跨越；控制器晶片透過第一組信號線、第二組信號線、以及位於電路板中的多個導孔存取記憶體晶片。

Description

可避免搭配運作的記憶體晶片效能降級的信號處理電路
本發明涉及信號處理電路，尤指一種可避免搭配運作的記憶體晶片效能降級的信號處理電路。
很多信號處理電路都會搭載各種規格的高速記憶體晶片進行運作。在許多應用中，信號處理電路中的記憶體晶片與控制晶片之間的信號線數量非常多，所以信號線的佈局工作變得非常複雜。眾所周知，不理想的信號線佈局方式會導致信號線之間出現串音干擾(crosstalk interference)，也可能增加信號線的長度及導孔數量，進而造成相關信號線之間的延遲量不一致或是相位不匹配的情況。
為了因應前述情況，許多記憶體晶片在運作時會自行降級運作，而無法發揮理論上的最佳效能。如此一來，便會對信號處理電路的整體效能產生負面影響。
有鑑於此，如何避免信號處理電路上所搭載的記憶體晶片的效能降級，實為有待解決的問題。
本說明書提供一種信號處理電路的實施例，其包含：一電路板，包含一第一表層、一第二表層、一第一參考層、與一第二參考層，其中，該第一表層與該第二表層分別位於該電路板的相對側，且該第一參考層與該第二參考層位於該第一表層與該第二表層之間；一記憶體晶片，位於該第一表層上；一控制器晶片，位於該第二表層上； 一第一組信號線，設置於該第一表層上，耦接於該記憶體晶片，且該第一組信號線中的所有信號線不會彼此跨越；以及一第二組信號線，設置於該第二表層上，耦接於該控制器晶片，且該第二組信號線中的所有信號線不會彼此跨越；其中，該控制器晶片透過該第一組信號線、該第二組信號線、以及貫穿該電路板的多個導孔耦接於該記憶體晶片；該記憶體晶片的至少局部信號指定相對於該記憶體晶片的一中軸線呈軸對稱配置；且該控制器晶片的至少局部信號指定相對於該控制器晶片的一中軸線呈軸對稱配置。
上述實施例的優點之一，是第一組信號線中的所有信號線不會彼此跨越，且第二組信號線中的所有信號線不會彼此跨越，所以能夠降低信號線之間出現串音干擾的可能性。
上述實施例的另一優點，是記憶體晶片與控制器晶片分別位於電路板的相對側，所以能夠讓記憶體晶片與控制器晶片之間的至少絕大部分信號線經過的導孔數量相同，進而減輕或避免相關信號線之間的延遲量不一致或是相位不匹配的情況。
上述實施例的另一優點，是可有效減少記憶體晶片因為信號受到串音干擾、信號延遲量不一致、和/或信號相位不匹配的影響而降級運作的可能性。
本發明的其他優點將搭配以下的說明和圖式進行更詳細的解說。
100‧‧‧信號處理電路(signal processing circuit)
110‧‧‧電路板(printed circuit board，PCB)
112‧‧‧第一表層(first surface layer)
114‧‧‧第二表層(second surface layer)
116‧‧‧第一參考層(first reference layer)
118‧‧‧第二參考層(second reference layer)
120‧‧‧記憶體晶片(memory chip)
130‧‧‧控制器晶片(controller chip)
222‧‧‧焊錫球(solder ball)
232‧‧‧焊錫球(solder ball)
240‧‧‧第一組信號線(first set of signal lines)
250‧‧‧第二組信號線(second set of signal lines)
260‧‧‧導孔(via)
280、580‧‧‧屬性對調區(characteristic-swapped region)
圖1為本發明一實施例的信號處理電路簡化後的結構示意圖。
圖2為圖1的信號處理電路沿A-A’方向簡化後的剖面分解示意圖。
圖3為圖1的信號處理電路簡化後的分解示意圖。
圖4為本發明另一實施例的信號處理電路簡化後的結構示意圖。
圖5為圖4的信號處理電路沿B-B’方向簡化後的剖面分解示意圖。
圖6為圖4的信號處理電路簡化後的分解示意圖。
以下將配合相關圖式來說明本發明的實施例。在圖式中，相同的標號表示相同或類似的元件或方法流程。
請參考圖1至圖3。圖1為本發明一實施例的信號處理電路100簡化後的結構示意圖。圖2為信號處理電路100沿A-A’方向簡化後的剖面分解示意圖。圖3為信號處理電路100簡化後的分解示意圖。
信號處理電路100包含一電路板110、一記憶體晶片120、以及一控制器晶片130。電路板110是包含至少四層結構的多層電路板。在本實施例中，電路板110包含一第一表層112、一第二表層114、一第一參考層116、與一第二參考層118，其中，第一表層112與第二表層114分別位於電路板110的相對側，且第一參考層116與第二參考層118位於第一表層112與第二表層114之間。
記憶體晶片120位於第一表層112上，設置成儲存信號處理電路100運作所需的資料、或是儲存控制器晶片130所產生的資料。控制器晶片130位於第二表層114上，設置成存取記憶體晶片120，並控制信號處理電路100的運作。換言之，記憶體晶片120與控制器晶片130分別位於電路板110的相對側。
實作上，電路板110可用各種合適材料的多層電路板來實現。另外，記憶體晶片120與控制器晶片130皆可用各種合適的封裝結構來進行封裝，例如，球格陣列式(ball grid array，BGA)封裝、微型球格陣列式(micro ball grid array，mBGA)封裝等等。
以下將搭配圖2與圖3來進一步說明信號處理電路100的結構與信號線佈局方式。
如圖2與圖3所示，記憶體晶片120的封裝上包含有多個焊錫球222，而控制器晶片130的封裝上包含有多個焊錫球232。記憶體晶片120上的焊錫球222的排列方式，會與記憶體晶片120的信號指定(signal assignment)相對應。同樣地，控制器晶片130上的焊錫球232的排列方式，則會與控制器晶片130的信號指定相對應。
此外，信號處理電路100還包含一第一組信號線240與一第二組信號線250。第一組信號線240設置於第一表層112上，且耦接於記憶體晶片120。第二組信號線250設置於第二表層114上，且耦接於控制器晶片130。為了簡化圖面的複雜度，在圖2中僅繪示第一組信號線240的其中一條信號線、以及第二組信號線250的其中一條信號線作為範例。
控制器晶片130可透過第一組信號線240、第二組信號線250、以及貫穿電路板110的多個導孔260耦接於記憶體晶片120，以存取記憶體晶片120。
在實際應用上，還可依電路設計的需要在電路板110上設置其他的主動元件、被動元件、相關電路和/或晶片，但為了簡化圖面內容，在圖1至圖3中並未繪示這些元件。
在信號處理電路100中，可將控制器晶片130與記憶體晶片120兩者以中軸線互相對齊的方式排列、或是以中軸線互相平行的方式排列，使得連接在控制器晶片130與記憶體晶片120之間的信號線無需彼此跨越，有助於簡化信號線佈局的複雜度。亦即，在前述的晶片排列方式下，第一組信號線240中的所有信號線不會彼此跨越，且第二組信號線250中的所有信號線也不會彼此跨越。
前述控制器晶片130與記憶體晶片120的排列方式，有助於減少或避免信號線彼此跨越的情況，進而降低信號線之間出現串音干擾的可能性。
由於連接在控制器晶片130與記憶體晶片120之間的信號線無需彼此跨越，所以第一組信號線240與第二組信號線250彼此間可以採用一次性過孔的方式進行電性連接。例如，如圖2所示，第一組信號線240中的任一特定信號線240，可以經由垂直排列的多個導孔260，與第二組信號線250中的一相應信號線250進行電性連接。這樣的電路板過孔方式不僅簡單，而且可以讓所有信號線通過的導孔數都相 同。例如，在本實施例中，第一組信號線240中的每一信號線所耦接的導孔數量，與第二組信號線250中的每一信號線所耦接的導孔數量，都同樣是4個。
前述的導孔設置方式，能夠有效控制相關信號線的長度，以減輕或避免相關信號線之間的延遲量或是相位不一致的情況發生。
在圖1至圖3的實施例中，第一參考層116接鄰於第一表層112，而第二參考層118則接鄰於第二表層114。如圖2與圖3所示，第二參考層118的局部區域中刻意設置有一屬性對調區280，且屬性對調區280涵蓋第二組信號線250在第二參考層118上的投影區域。在信號處理電路100中，第一參考層116與第二參考層118兩者的電氣屬性相反，但第二參考層118上的屬性對調區280的電氣屬性，卻會與第一參考層116的電氣屬性相同。
例如，可將第一參考層116設置為接地層、將第二參考層118設置為電源層、並將屬性對調區280設置為接地區。如此一來，第一表層112上的第一組信號線240所對應的參考層屬性，亦即，第一組信號線240在第一參考層116上的投影區域的屬性(在本例中為接地屬性)，便會與第二表層114上的第二組信號線250所對應的參考層屬性(亦即，屬性對調區280的屬性)相同。
又例如，可將第一參考層116設置為電源層、將第二參考層118設置為接地層、並將屬性對調區280設置為電源區。如此一來，第一表層112上的第一組信號線240所對應的參考層屬性，亦即，第一組信號線240在第一參考層116上的投影區域的屬性(在本例中為電源屬性)，便會與第二表層114上的第二組信號線250所對應的參考層屬性(亦即，屬性對調區280的屬性)相同。
實作上，可在屬性對調區280的周圍設置適當的絕緣材料，以避免屬性對調區280直接與第二參考層118的其他區域接觸而形成短路。前述在第二參考層118的局部區域中刻意設置屬性對調區280的方式， 能夠避免記憶體晶片120與控制器晶片130之間的信號品質和/或信號精準度，因為信號線路徑上的參考層屬性變異而受到負面影響。
由前述說明可知，信號處理電路100中的記憶體晶片120與控制器晶片130兩者的設置位置與排列方式、信號線過孔方式、以及在第二參考層118的局部區域中設置屬性對調區280的方式，能夠降低或消除信號受到串音干擾的機會、也能減輕或消除信號延遲量不一致和/或信號相位不匹配的情況、還能避免信號品質和/或精準度因為參考層屬性不同而降低。
如此一來，便能有效減少或避免記憶體晶片120因為面臨前述問題而自行降級運作的可能性。換言之，藉由前述電路架構的設計，能有效提升記憶體晶片120發揮理論上的最佳效能的機會，進而改善信號處理電路100的整體運作效能。
請注意，前述第一參考層116與第二參考層118的相對位置只是一示範性的實施例，並非侷限本發明的實際實施方式。實作上，亦可將前述第一參考層116與第二參考層118的位置互換。
例如，請參考圖4至圖6。圖4為本發明另一實施例的信號處理電路100簡化後的結構示意圖。圖5為圖4的信號處理電路100沿B-B’方向簡化後的剖面分解示意圖。圖6為圖4的信號處理電路100簡化後的分解示意圖。
在圖4至圖6的實施例中，第一參考層116接鄰於第二表層114，而第二參考層118則接鄰於第一表層112。如圖5與圖6所示，在本實施例的第二參考層118的局部區域中設置有一屬性對調區580，且屬性對調區580涵蓋第一組信號線240在第二參考層118上的投影區域。第二參考層118上的屬性對調區580的電氣屬性，會與第一參考層116的電氣屬性相同。
例如，可將第一參考層116設置為接地層、將第二參考層118設置為電源層、並將屬性對調區580設置為接地區。如此一來，第二表層 114上的第二組信號線250所對應的參考層屬性，亦即，第二組信號線250在第一參考層116上的投影區域的屬性(在本例中為接地屬性)，便會與第一表層112上的第一組信號線240所對應的參考層屬性(亦即，屬性對調區580的屬性)相同。
又例如，可將第一參考層116設置為電源層、將第二參考層118設置為接地層、並將屬性對調區280設置為電源區。如此一來，第二表層114上的第二組信號線250所對應的參考層屬性，亦即，第二組信號線250在第一參考層116上的投影區域的屬性(在本例中為電源屬性)，便會與第一表層112上的第一組信號線240所對應的參考層屬性(亦即，屬性對調區580的屬性)相同。
同樣地，可在屬性對調區580的周圍設置適當的絕緣材料，以避免屬性對調區580直接與第二參考層118的其他區域接觸而形成短路。前述在第二參考層118的局部區域中刻意設置屬性對調區580的方式，能夠避免記憶體晶片120與控制器晶片130之間的信號品質和/或信號精準度，因為信號線路徑上的參考層屬性變異而受到負面影響。
前述有關圖1至圖3實施例中的其他元件的連接關係、實施方式、運作方式、以及相關優點等說明，亦適用於圖4至圖6的實施例。為簡潔起見，在此不重複敘述。
另外，在某些實施例中，亦可將信號延遲量或信號相位差異不會產生影響的部份信號線的過孔方式改成與其他信號線不同，以增加信號線佈局的彈性。在此情況下，這些信號線所耦接的導孔數量將可能不同於其他信號線。一般而言，在前述的導孔設置原則下，第一組信號線240中至少有50%的信號線所耦接的導孔數量相同，且第二組信號線250中至少有50%的信號線所耦接的導孔數量相同。
實作上，亦可視需要而在前述圖1至圖6實施例中的第一參考層116與第二參考層118之間，設置其他的接地層、電源層、和/或信號層。換言之，前述的電路板110亦可改用具有更多層結構的電路板來實 現。
在說明書及申請專利範圍中使用了某些詞彙來指稱特定的元件，而本領域內的技術人員可能會用不同的名詞來稱呼同樣的元件。本說明書及申請專利範圍並不以名稱的差異來作為區分元件的方式，而是以元件在功能上的差異來作為區分的基準。在說明書及申請專利範圍中所提及的「包含」為開放式的用語，應解釋成「包含但不限定於」。另外，「耦接」一詞在此包含任何直接及間接的連接手段。因此，若文中描述第一元件耦接於第二元件，則代表第一元件可通過電性連接或無線傳輸、光學傳輸等信號連接方式而直接地連接於第二元件，或通過其它元件或連接手段間接地電性或信號連接至第二元件。
在說明書中所使用的「和/或」的描述方式，包含所列舉的其中一個項目或多個項目的任意組合。另外，除非說明書中特別指明，否則任何單數格的用語都同時包含複數格的含義。
在說明書及申請專利範圍當中所提及的「元件」(element)一詞，包含了構件(component)、層構造(layer)、或區域(region)的概念。
圖式的某些元件的尺寸及相對大小會被加以放大，或者某些元件的形狀會被簡化，以便能更清楚地表達實施例的內容。因此，除非申請人有特別指明，圖式中各元件的形狀、尺寸、相對大小及相對位置等僅是便於說明，而不應被用來限縮本發明的專利範圍。此外，本發明可用許多不同的形式來體現，在解釋本發明時，不應僅侷限於本說明書所提出的實施例態樣。
為了說明上的方便，說明書中可能會使用一些與空間中的相對位置有關的敘述，對圖式中某元件的功能或是該元件與其他元件間的相對空間關係進行描述。例如，「於...上」、「在...上方」、「於...下」、「在...下方」、「高於...」、「低於...」、「向上」、「向 下」等等。所屬技術領域中具有通常知識者應可理解，這些與空間中的相對位置有關的敘述，不僅包含所描述的元件在圖式中的指向關係(orientation)，也包含所描述的元件在使用、運作、或組裝時的各種不同指向關係。例如，若將圖式上下顛倒過來，則原先用「於...上」來描述的元件，就會變成「於...下」。因此，在說明書中所使用的「於...上」的描述方式，解釋上包含了「於...下」以及「於...上」兩種不同的指向關係。同理，在此所使用的「向上」一詞，解釋上包含了「向上」以及「向下」兩種不同的指向關係。
在說明書及申請專利範圍中，若描述第一元件位於第二元件上、在第二元件上方、連接、接合、耦接於第二元件或與第二元件相接，則表示第一元件可直接位在第二元件上、直接連接、直接接合、直接耦接於第二元件，亦可表示第一元件與第二元件間存在其他元件。相對之下，若描述第一元件直接位在第二元件上、直接連接、直接接合、直接耦接、或直接相接於第二元件，則代表第一元件與第二元件間不存在其他元件。
以上僅為本發明的較佳實施例，凡依本發明請求項所做的等效變化與修改，皆應屬本發明的涵蓋範圍。
100‧‧‧信號處理電路
110‧‧‧電路板
112‧‧‧第一表層
114‧‧‧第二表層
116‧‧‧第一參考層
118‧‧‧第二參考層
120‧‧‧記憶體晶片
130‧‧‧控制器晶片
222‧‧‧焊錫球
232‧‧‧焊錫球
240‧‧‧第一組信號線
250‧‧‧第二組信號線
260‧‧‧導孔
280‧‧‧屬性對調區

Claims (4)

  1. 一種信號處理電路(100)，包含：一電路板(110)，包含一第一表層(112)、一第二表層(114)、一第一參考層(116)、與一第二參考層(118)，其中，該第一表層(112)與該第二表層(114)分別位於該電路板(110)的相對側，且該第一參考層(116)與該第二參考層(118)位於該第一表層(112)與該第二表層(114)之間；一記憶體晶片(120)，位於該第一表層(112)上；一控制器晶片(130)，位於該第二表層(114)上；一第一組信號線(240)，設置於該第一表層(112)上，耦接於該記憶體晶片(120)，且該第一組信號線(240)中的所有信號線不會彼此跨越；以及一第二組信號線(250)，設置於該第二表層(114)上，耦接於該控制器晶片(130)，且該第二組信號線(250)中的所有信號線不會彼此跨越；其中，該控制器晶片(130)透過該第一組信號線(240)、該第二組信號線(250)、以及貫穿該電路板(110)的多個導孔(260)耦接於該記憶體晶片(120)；該記憶體晶片(120)的至少局部信號指定相對於該記憶體晶片(120)的一中軸線呈軸對稱配置；且該控制器晶片(130)的至少局部信號指定相對於該控制器晶片(130)的一中軸線呈軸對稱配置；其中，該第一參考層(116)接鄰於該第一表層(112)，該第二參考層(118)接鄰於該第二表層(114)，該第二參考層(118)的局部區域中設置有一屬性對調區(280)，該屬性對調區(280)涵蓋該第二組信號線(250)在該第二參考層(118)上的投影區域，該第一參考層(116)與該第二參考層(118)兩者的電氣屬性相反，且該屬 性對調區(280)的電氣屬性與該第一參考層(116)的電氣屬性相同。
  2. 如請求項1所述的信號處理電路(100)，其中，該第一組信號線(240)中至少有50%的信號線所耦接的導孔數量相同，且該第二組信號線(250)中至少有50%的信號線所耦接的導孔數量相同。
  3. 一種信號處理電路(100)，包含：一電路板(110)，包含一第一表層(112)、一第二表層(114)、一第一參考層(116)、與一第二參考層(118)，其中，該第一表層(112)與該第二表層(114)分別位於該電路板(110)的相對側，且該第一參考層(116)與該第二參考層(118)位於該第一表層(112)與該第二表層(114)之間；一記憶體晶片(120)，位於該第一表層(112)上；一控制器晶片(130)，位於該第二表層(114)上；一第一組信號線(240)，設置於該第一表層(112)上，耦接於該記憶體晶片(120)，且該第一組信號線(240)中的所有信號線不會彼此跨越；以及一第二組信號線(250)，設置於該第二表層(114)上，耦接於該控制器晶片(130)，且該第二組信號線(250)中的所有信號線不會彼此跨越；其中，該控制器晶片(130)透過該第一組信號線(240)、該第二組信號線(250)、以及貫穿該電路板(110)的多個導孔(260)耦接於該記憶體晶片(120)；該記憶體晶片(120)的至少局部信號指定相對於該記憶體晶片(120)的一中軸線呈軸對稱配置；且該控制器晶片(130)的至少局部信號指定相對於該控制器晶片(130)的一中軸線呈軸對稱配置；其中，該第一參考層(116)接鄰於該第二表層(114)，該第二參考層(118)接鄰於該第一表層(112)，該第二參考層(118)的局部區域 中設置有一屬性對調區(580)，該屬性對調區(580)涵蓋該第一組信號線(240)在該第二參考層(118)上的投影區域，該第一參考層(116)與該第二參考層(118)兩者的電氣屬性相反，且該屬性對調區(580)的電氣屬性與該第一參考層(116)的電氣屬性相同。
  4. 如請求項3所述的信號處理電路(100)，其中，該第一組信號線(240)中至少有50%的信號線所耦接的導孔數量相同，且該第二組信號線(250)中至少有50%的信號線所耦接的導孔數量相同。
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